TWI455489B - 具嵌入式自測試與除錯特徵之並行碼核對器及高效率高速度輸入輸出之硬體 - Google Patents

具嵌入式自測試與除錯特徵之並行碼核對器及高效率高速度輸入輸出之硬體 Download PDF

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Description

具嵌入式自測試與除錯特徵之並行碼核對器及高效率高速度輸入輸出之硬體
本發明為關於用以測試高速度資料傳輸錯誤之系統，裝置，與方法，更特定言之，為關於使用並行碼核對器(concurrent code checker)與一經優化並行碼核對器邏輯電路，用以核對一資料串流中錯誤之系統、裝置與方法。
相關技藝之範例與限制為用於說明本發明非排除其他範例。本技術領域具通常知識之人，於閱讀本說明書內容與圖式後，可明瞭相關限制與相關技藝。
最常見用於高速度輸入/輸出(HSIO)之嵌入式測試使用兩具相同擬－隨機二進位序列產生器(PBRS)，一位於一發射器(TX)與另一為位於接收器(RX)內。上述兩具擬－隨機二進位序列產生器必須同步化，以使接收器可精確複製發射機之產出資料。接收器比對傳輸資料與所期望接受之資料，若所接收之傳輸資料與於測試資料所產生之傳輸資料有不同，標註為辨識出錯誤。經擬－隨機二進位序列(PRBS)產生或核對之測試型樣為所使用之線性反饋位移暫存器多項式(LFSR polynomial)限制。擬－隨機二進位序列中使用的線性反饋位移暫存器一般可提供一擬－隨機型樣之單一序列。如需要額外的型樣，可加入額外硬體予以實施。
許多高速度輸入/輸出(HSIO)系統也會對資料編碼以供傳輸，例如，使用一10－位元DC－平衡時鐘－嵌入編碼方案。IBM 8B/10B編碼方案為此種方案之一範例，可將8－位元值編碼為10－位元碼字。每一8－位元值包含兩指定碼字使資料串流中的1與0數目可以平衡。當1與0的數目於一些特定數目的碼字中為相同或者實質相同。訊號位準(level)與DC－電壓位準於特定數目碼字中亦為呈平衡。1與0間數目差異可定義為不均等(disparity)值或DC值。DC－平衡為用於減低碼間干擾問題(inter－symbol interference,ISI)與使AC耦合更具可應用性。例如，舉例來說，碼字序列中1或0數目為偏向(biased)1(或0)，這將難以傳送0(或1)符號，因為這需要更高的能量以克服頻道的偏差態。所傳送的相對態符號因此會以錯誤回復。如果，三連序碼字(0000000000，0000000010，0000000000)經由頻道傳送，符號可能因為碼間干擾問題產生漏失。許多高速度輸入輸出(HSIO)系統使用交流耦合，即於發射機與接收器間使用電容器，阻擋來自於電源與接地的低頻電壓噪音。低頻資料串流，例如於上顯示者，可因為接收訊號電壓失真與錯誤而被阻絕。要使接收資料錯誤保持於特定目標內，碼字之最大容許不均等為於傳輸時指定。傳輸碼字可容許之最大不均等定義為DC－平衡。IBM 8B/10B編碼方案於本技術領域內為習知，且於引用作為本說明書之一部分之下列文獻中有加以敘述A.X.Widmer與P.A.Franaszek，entitled“A DC－Balance，Partitioned－Block，8B/10BTransmission Code”，IBM J.Res.Develop.,Vol.27.No.5,PP.440－451,Sept 1983.。
一關於傳統擬－隨機二進位序列產生器之缺點為，該系統與方法通常欠缺可供測試矽晶片的特徵，例如線上與/或離線測試與/或對晶片除錯。線上與離線除錯或測試為指測試分別指於現場操作與測試時運作。一般(normal)模式為指於一般使用環境使用晶片，測試模式指於測試環境使用晶片。能同時具備線上與離線模式之優點為通訊頻道品質可以於現場測試與決定。
傳統擬－隨機二進位序列系統與方法另一缺點為發射機之擬－隨機二進位序列(TX PRBS)與接收器之擬－隨機二進位序列(BX PRBS)需要同步化，以可對已知之傳送測試資料與接收資料進行適當比較，以辨認錯誤與失效。當使用一發射機擬－隨機二進位序列與接收器擬－隨機二進位序列系統，若一傳輸錯誤發生，使一測試中造成同步無效，該系統將不能復原。因該同步無效所得之測試結果為無意義。
因此有需要發展一系統與方法可克服傳統擬－隨機二進位序列之問題與限制。
本申請案係基於由Chinsong Sul，Hoon Choi與Gijung Ahn於2006年一月二十號提出，標題為「並行碼核對器」之美國臨時申請案第60/760,601號，請求根據35 U.S.C.§119所應得之權利，上述臨時申請案並納入為本說明書之一部份。本申請案並基於由發明人Chinsong Sul於2006年6月27日提出標題為「利用測試時鐘控制結構產生可規劃測試時鐘，並使用可程式化測試時鐘控制器，以用於基於掃描之電路測試」之美國發明專利第11/476,457號，請求根據35 U.S.C.§120所應得之權利，上述發明專利申請案並納入為本說明書之一部份。
於一觀點，本發明提供一至少包含嵌入式自測試與除錯特徵之並行碼核對器，及具高效率高速度輸入/輸出之硬體。
於另一觀點，本發明提供一接收器至少包含：一解串行器規劃用以對進入之一經編碼資料封包解串行化為串聯化經編碼資料；一譯碼簿，規劃用以決定資料封包是否無效；規格邏輯電路規劃用以核對是否資料封包為無效，違反用以對資料封包編碼之編碼方案規格；操作中，若經編碼資料封包為無效，以資料封包錯誤邏輯電路登記一傳輸錯誤。
於另一觀點，發明提供一方法用以驗證資料之完整性，上述方法至少包含接收一進入之串聯化經編碼資料封包；對進入之串聯化經編碼資料封包解串行化；核對資料封包有效性；導出一經編碼資料封包DC或運行不均等(Running Disparity,RD)值；決定DC或運行不均等值為一有效或無效DC(或運行不均等值)值；若DC(或運行不均等值)值為無效，上述進入之解串行經編碼資料封包標註為失效(failed)。
於另一觀點，本發明提供一錯誤偵測電路，至少包含：一並行碼核對器邏輯電路規劃為用以決定一資料串流內一經編碼資料封包之一DC值；與一有限狀態自動機(finite state machine,FSM)規劃用以追蹤資料串流之狀態；其中，操作時，並行碼核對器邏輯電路傳送一經編碼資料封包DC值至有限狀態自動機，上述有限狀態自動機係使用DC值決定，於上述資料串流狀態下，是否一錯誤已經產生。
於此未提及之另一具體實施例，本發明提供一儲存於電腦可讀取記憶體之一電腦程式，與一至少包含用以控制計算裝置之操作指令，上述指令至少包含用以使計算裝置驗證資料完整性之指令，其步驟包含：接收一進入串聯化經編碼資料封包；對上述進入串聯化經編碼資料封包解串行化；核對資料封包完整性；導出一經編碼資料封包之DC(或運行不均等值)值；決定DC(或運行不均等值)值是否為一有效或一無效DC(或運行不均等值)值；如解串行經編碼資料封包並不包含一有效DC(或運行不均等值)值，之後對上述進入之解串行經編碼資料封包標註為失效。這些DC與/或運行不均等值值一般可指稱為一測試回應，其中DC值與運行不均等值值為測試回應之範例。
於另一具體實施例，本發明提供一方法用以測試一並行碼核對器邏輯電路對一系統中一資料串流之處理性能，上述方法至少包含對並行碼核對器邏輯電路中至少一暫存器編程，以將系統規劃為一測試模式；監測碼字與決定偵測所得之有效碼字數目；如果測得預設數目之有效碼字，碼定界符偵測器中測試控制電路使一運行不均等有限狀態自動機，運行不均等有限狀態自動機(RD FSM)作用，以核對資料串流之完整性；運行不均等有限狀態自動機經啟動後，使用運行不均等有限狀態自動機監測資料串流，以能與資料串流適當同步；同步後，並行碼核對器會持續追蹤測試規格直到完成；當測試完成，使並行碼核對器邏輯電路不作用。
於另一具體實施例，本發明提供一方法最佳化一硬體電路設計，藉由辨別與指明更多一邏輯真值表定義中不需考量情境，降低邏輯電路元件數目，以實施一並行碼核對器。於另一觀點，本發明提供一電路與裝置，當應用為一積體電路裝置時，可使邏輯電路元件減量與使用較小面積。
參照以下敘述與圖示，上述與其他關於本發明之觀點為可思及。
於下列敘述中，包含數關於本發明之特定具體實施例，並對之加以詳細敘述，使本技術領域具通常技藝知人閱讀本說明書後，對本發明之觀點能有完整了解。但本發明可以不根據本說明書中所列特定詳細細節或特徵或與其他部份或相類似之情形，實施本發明，於其他情況，屬習知之實施、操作或電路元件未於本說明書中列出或詳加說明，以避免對本發明之了解失焦。
一具體實施例範例至少包含一高速度輸入輸出系統(high speed I/O)系統。資料傳輸為以經串聯化(serialized)與以經編碼(encoded)資料封包形式傳送至接收器(reciever)。接收器對資料封包解串行(deserialize)與使用一至少包含一關於邏輯方程式與DC/運行不均等規格(DC/RD specification)之譯碼簿(codebook)的並行碼核對器(concurrent code checker,C3)，對經編碼封包與資料串流(data stream)核對其無效性。於一些具體實施例，係使用經編碼資料封包之靜態性質與資料串流動態性質。於一些具體實施例，可使用一有限狀態自動機(finite state machine)追蹤動態性質。
積體電路(ICs)持續受到成本與尺寸上的壓力。高速度輸入/輸出裝置更是遭遇挑戰，因為對高速度輸出/輸入裝置進行測試，更困難且需要更特殊的高科技自動化測試設備。
至少於一些具體實施例，關於本發明之測試為以一線上測試模式實施。線上測試優點在於測試時，系統為以一一般功能模式運作。一般來說，上述測試與其他系統元件為同時現場(at field)操作，因此測試可於接近一般功能模式之環境中完成。傳統擬－隨機二進位序列嵌入式自測試(PRBS BIST)不能以線上測試方式進行。傳統擬隨機二進位序列嵌入式自測試只能於測試(test)時作用，而非於功能模式中作用(enabled)。本發明一優點為可於現場藉由測量位元錯誤率(bit rate error,BER)評估頻道品質。因為測試操作條件多少不同於實際應用之操作條件，於現場測量上述位元錯誤率，會比純以測試方式測量更符合實際狀況；也就是說，以測試方式進行測量工作可能不能完全模擬於各種應用中，該系統或裝置的各種功能。於現場測量位元錯誤率，可以更準確的測量所要採用之應用的頻道品質，或至少提供上述測試已經盡量以與實際情況相同之環境加以測試的信心。
與其他優點相比較，所提出之系統、方法與裝置，可增進積體電路(IC)生產與降低高速度輸出/輸入裝置測試成本。且與其他方式比較，為一具經濟性與完整性之方式。有利者為，所提出之系統，方法與裝置為用以核對一經經編碼資料串流的有效性。該領域具通常知識之人，於閱讀本說明書之詳細說明，包含圖示中之圖式，可思及關於發明之上述與其他優點。
第一圖顯示關於一高速度輸入/輸出或輸入輸出裝置之範例，上述裝置規劃為可核對經編碼資料，以發現傳輸錯誤。一般來說，如果發生錯誤的話，於傳輸時為發生於發射機端(TX)，或接收器端(RX)或上兩者均可發生。於一非用以限制本發明之具體實施例，接收器100至少包含一解串行器(deserializer)102，一並行碼核對器104，與一解碼器(decoder)106。於一些非用以限制本發明之具體實施例，一高速度輸出/輸入裝置，例如與第一圖所顯示者相同，可選擇性於同一晶片上實施，且具有可使接受測試裝置(device under test,DUT)具備嵌入式測試(built in test)能力之利益。
解串行器(deserilizer)102規劃為接收經串聯化與經編碼之高速度資料傳輸。解串行器為與解碼器106及並行碼核對器104耦合。解串行器102規劃為用以對所接收經串聯化資料封包加以解串行，並將經解串行資料轉發給解碼器106與並行碼核對器104。解串行器102與解碼器106及解串行器102與並行碼核對器104間耦合方式可為任何習知方式或基於便利起見，所採用之方式。例如，一解串行器與一解碼器可使用一資料匯流系統耦合。
解碼器106規劃用以對由與之耦合之解串行器102處所接收的經編碼資料封包解碼。解碼器106可傳送解碼資料至任何已知，或基於便利原因而傳送之裝置與/或系統。經編碼資料封包可係以任何已知或基於便利目的方式，對資料加以編碼得到。
於一些具體實施例，經編碼資料封包為以平衡所傳送1與0數目之方式編碼。一非用於限制本發明之資料封包編碼方案(scheme)，可與一些具體實施例一併使用，上述具體實施例至少包含，於本領域習知之IBM 8B/10B，5B/6B，4B/6B與/或其他目前習知或未來可預期發展之編程(coding)或編碼(encoding)方案。於一些具體實施例，所傳送資料可使用一10－位元DC－平衡(DC－balanced)時鐘－嵌入(clock－embedded)編碼方案(encoding scheme)加以編碼。
並行碼核對器204至少包含一譯碼簿212與DC/運行不均等規格(specification)214。譯碼簿212可以一組合(combinational)邏輯電路或一唯讀記憶體(ROM)或其他方式實施。舉例來說，DC與/或運行不均等規格可以一有限狀態自動機或以其他習知或基於便利目的之方式加以實施。並行碼核對器204由相耦合之解串行器202接收經編碼資料封包。於資料封包仍屬經編碼狀態下，即可使用譯碼簿212與DC/運行不均等規格214中邏輯方程式，核對經編碼資料封包屬無效或有效。
譯碼簿212中邏輯方程式，可經由將譯碼簿中之有效碼字(codeword)加以合成得到；其中上述邏輯方程式為將一碼字作為一輸入，與將有效或無效作為一輸出，且一般與所使用之編碼方案有關。於一些具體實施例，一譯碼簿至少包含或包含不同編碼之狀態值。舉例來說，於一非用於限制本發明之具體實施例，一譯碼簿至少包含一經負運行不均等(RD－)與一正運行不均等(RD＋)編碼之資料值，以供每一尚未經編碼資料封包使用。舉例而言，一經負運行不均等(RD－)編碼之資料值可為一1多於0之二進位資料值。同樣的，一經正運行不均等值(RD＋)編碼之資料值可以為一0多於1之二進位資料值。於一些具體實施例，一譯碼簿可以分派一由用於編碼方案中之碼字所導出之DC值至一經編碼資料封包。譯碼簿可使用一DC值辨認一無效(或有效)資料封包；根據本說明書之敘述可了解，一般目的為辨別無效資料，以提供關於一錯誤(error)或無效(failure)狀況之指標。也可選擇辨別所有有效資料，但當預期只有少數錯誤會發生，比起僅辨別所期待之少數無效資料、錯誤或無效狀況，辨別所有有效資料比較無效率。因此本說明書之敘述著重於辨別無效資料，但應了解者為，相對此之辨別有效資料手法也可加以使用。
於一些範例具體實施例，一並行碼核對器可核對單一經編碼資料封包之無效性與核對一資料串流中經編碼資料封包無效性。於一些具體實施例，一並行碼核對器為與一位元錯誤率系統相耦合，規劃用以收集無效資料封包或資料封包內無效位元之發生率。於一些具體實施例，一並行碼核對器為用於一裝置與/或系統中，用以偵測導致位元錯誤之缺陷。裝置與/或系統可規劃為用以偵測軟錯誤與/或硬錯誤。
於一些具體實施例，一並行碼核對器用以核對一資料串流中0與1之平衡，以偵測無效碼字與/或傳輸錯誤。一並行碼核對器可可用以決定一經編碼資料封包是否為無效因為於一些具體實施例，所使用之一編碼方案中，可將資料編碼為DC－平衡碼字，即上述碼字具有相同數目之1與0。但是，於一些具體實施例，所使用之一編碼方案中，有效碼字中的1與0並未確切加以平衡，但可以與一些DC值連結，以使一並行碼核對器可於特定界限(bound)內核對一封包有效性。界限可以經由封包之DC值決定，更詳細言之，為經由評價一封包內碼字ci之DC值表式(express)，其中該表式為由DC(ci)＝N1－N0得到，且N1為1之數目與N0為0之數目。
於一用於一非限制本發明之DC規格具體實施例，使用一IBM 8B/10B編碼方案，碼字ciDC值可為DC(ci){2,0,2}。其他封包DC值則會違反DC規格。但並非所有未違反一編碼方案DC規格之碼字即必為有效碼字。因許多供編碼方案使用之DC規格為無效狀況之充份條件，但非必要條件。例如，於一非用於限制本發明之一IBM 8B/10B編碼方案，包含442個有效碼字與582個無效碼字，但230個無效碼字即足以滿足DC規格。如果於測試中使用DC規格偵測錯誤，可滿足DC規格但未使用之碼字，仍可以用以作為測試激發訊號，以增加測試功能。
於一些具體實施例，使用一並行碼核對器於一資料串流偵測錯誤，因為編碼方案可對一碼字資料串流為DC－平衡。於一些具體實施例，資料串流之DC平衡可經追蹤資料串流之運行不均等現象(running disparity,RD)驗證(validated)；其中上述運行不均等係追蹤目前為止，是否已於資料串流傳送多餘0或1。傳送的資料串流內多餘的0或1即稱為資料串流之運行不均等。於一些具體實施例，運行不均等係用以追蹤於資料串流內，是否已有多餘0或1傳送至一接收器，藉此可指示出一傳輸錯誤事件是否已發生。例如，如果多餘的1已經於一資料串流內傳送出去，運行不均等值為正，當一0為多餘，運行不均等值為負。因此基於所接收之資料串流內個別資料封包，目前資料串流之運行不均等值即可能因資料封包值改變。例如，接收一包含1多於0之資料封包可以使運行不均等值朝正值方向改變，接收一具有相同數目0與1之平衡資料封包，可使運行不均等值保持不變。
於一些具體實施例，因為一並行碼核對器，與一擬－隨機二進位序列多項式(PRBS polynomial)間仍可屬互相獨立，但仍係自一基本編碼方案導出，並行碼核對器可容納滿足一測試規格(例如DC或運行不均等規格)之全部有效碼字與一些無效碼字。並行碼核對器硬體可僅50%為一傳統擬－隨機二進位序列(SIMG實驗)，卻可於測試時處理更大量測試型樣(pattern)。此外一擬－隨機二進位序列(sequence)可自並行碼核對器可處理之數序列中產生一擬－隨機型樣序列。
於一非限制本發明之實施例中，C－2與C＋2型之IBM 8B/10B編碼方案碼字為交插(interleave)於資料串流si中以創造一DC－平衡資料串流，稱為資料串流之DC(測試)規格。於此，C－2與C＋2型之碼字為指比0數目比1之數目多二之碼字與1數目比0數目多二的碼字。IBM8B/10B編碼方案為有界(bounded)，有效碼字限制為具同樣數目的1與0，或為0比1多二個，或1比0多二個。於IBM 8B/10B之例子中，對每一可能傳送之8－位元值，兩種10－位元碼字，包含一正10－位元碼字值(1與0具相同數目或1多於0)與一負10－位元碼字值(1與0具相同數目或0多於1)，均可能用於指定之用。一IBM 8B/10B編碼方案不要求於給定時間內，一資料串流之一DC值為屬確切平衡，但需為有界之DC值。
於一些具體實施例，運行不均等值可以一並行碼核對器追蹤。並行碼核對器藉由將資料模式化為一有限狀態自動機，以對經編碼封包之資料串流加以追蹤，並對資料串流核對其無效性。於一非用於限制本發明，關於IBM 8B/10B編碼方案之實施例，包含兩有效運行不均等情境，可表示為負運行不均等或"RD－"，與正運行不均等或"RD＋"。因為於IBM 8B/10B編碼方案中每一經編碼之8－位元值包含兩可能10－位元碼字，資料串流可保持為實質上DC－平衡，因此一無效運行不均等值可用以表示一錯誤，並可由行碼核對器測得。例如，於一IBM 8B/10B編碼方案，若兩負C－2型碼字未以與正型C＋2型碼字交插方式傳遞，所傳送資料串流中0之數目會比1之數目多到一不容許狀態，違反一編碼方案。
於一些具體實施例，一碼字中位元錯誤屬奇數數目時，會將碼字值轉換為一無效碼字。位元變化可經由一碼錯誤核對器(code error checker,CEC)，經特定碼字的DC值或資料串流之運行不均等值測得。於一些具體實施例，一偶數位元錯誤可以藉資料串流之DC值變化與碼字長串流變化測得。不可測得之錯誤重複發生之機會相對來說屬低，且通常不會與可測得錯誤具交插關係。於一些具體實施例，錯誤偵測，為根據來源會產生與測試規格相關之有效碼字串流的假設。於一些具體實施例，測試規格為運行不均等規格或DC規格。於一些具體實施例，測試規格可為運行不均等規格與DC規格或以上兩者之其他組合。相似的，「測試回應」(test response)可以作為代表DC值，運行不均等值，與其他回應或狀態例如無效與運行不均等型之一般詞彙(generic name)。
譯碼簿112一般為將有效碼字合成為，可應用於將資料封包編碼，以核對資料封包無效性之邏輯方程式實施。於一些具體實施例，邏輯方程式為根據編碼方案決定。於一些具體實施例，為使用一10－位元DC－平衡時鐘－嵌入編碼方案。於一非限制本發明實施例中，為使用IBM 8B/10B編碼方案，譯碼簿使用一由11個邏輯方程式形成之群組，核對資料串流之無效性與/或傳輸錯誤。一關於上述11邏輯方程式的範例群組可參照，引用作為本說明書之一部分，由A.X.Widmer與P.A.Franaszek發表之文獻(“A DC－Balance,Partitioned－Block,8B/10B Transmission Code”，IBM J.Res.Develop.,Vol.27.No.5.PP.440－451,Sept.1983)。需了解者為，雖然上述碼群組特別適用於實施本發明，但本發明不限於上述特殊碼群組。此外，應了解者為本發明，或關於本發明之特定具體實施例不限於上述11個方程式，也不限於上述特殊方程式形成之群組，且上述方程式可改換為等效之數學與/邏輯群組，並以修正後之形式使用或實施。另一方面，於至少一關於本發明之具體實施例中，使用與於此揭露之方程式具同樣形式之11個方程式範例與8B/10B一併實施，為一有利之選擇。
於一範例具體實施例，當任何下列方程式(equation)為真時，會得一無效碼字。對於一10－位元碼字，位元9＝j，位元8＝h，位元7＝g，位元6＝f。位元5＝I，位元4＝e，位元3＝d，位元2＝c，位元1＝b，位元0＝a。P13為指4位元之英文字母中3個為0，其他為1，換言之，0001。P31為指4位元之英文字母中3個為1，其他為0，換言之1110。第1表顯示用於IBM 8B/10B編碼方案中範例方程式。
第一表所顯示之範例方程式，為用以實施IBM 8/10譯碼簿。方程式為以可形成一碼錯誤核對器電路區塊之邏輯電路閘網路實施。碼錯誤核對器電路接收10－位元碼字作為一輸入，並決定上述碼字是否包含於該譯碼簿中。如上述碼字不存在於譯碼簿，碼錯誤核對器電路對之標註為無效(invalCW＝1)，表示上述碼字為無效碼字。
由本說明書之敘述，應了解不同數目之方程式與/或方程式組可與不同編程方案並用，例如IBM 5B/6B，4B/6B或其他編程方案。
第一表IBM 8B/10B方程式範例
於一些範例具體實施例，一並行碼核對器可與一位元錯誤率計數器與/或一多輸入特性記號暫存器(multiple input signature register,MISR)耦合。當資料串流發生一錯誤，並行碼核對器使位元錯誤率計數器增加其計數。位元錯誤率計數器所產生之值可決定資料串流之錯誤率。於一些範例具體實施例，一多輸入特性記號暫存器可使一資料串流緊密化與於測試尾端提供一記號(signature)。該記號可指出資料串流中可能存在之錯誤。與傳統以循環冗餘檢查(cyclic redundancy check,CRC)為基礎之核對總計方法(check sum method)比較，一多輸入特性記號暫存器可使用較少硬體加以實施，且使用更為簡易的同步機制。一關於多輸入特性記號暫存器之敘述可參考引用為本說明書一部之下列書籍內容：Digital System Testing and Testable Design，M.Abramovici,M.Breuer,A,Friedman,Wiley－IEEE Press,1994。
一循環冗餘檢查一般為雜湊函數(hash function)用以對一資料區塊，例如一網路流量(network traffic)封包或一電腦檔案區塊，產生核對和(一般為一固定、少量的位元數目)。核對和(checksum)為用以於傳輸或儲存後偵測錯誤。一傳統循環冗餘檢查，為於傳輸或儲存前，進行計算並附加之，之後藉接收端加以核對，以確定於傳輸時未發生變化。因為容易於二進位硬體上實施及以數學分析，且特別適用於偵測傳輸頻道中因為雜訊產生的一般錯誤，所以循環冗餘檢查即相當流行。但傳統以循環冗餘檢查為基礎的核對和方法，為屬一高度結構化之方法，因此需要格式化(formatting)與分框(framing)以辨別核對和與資料界限。與擬－隨機二進位序列類似，一核對和需要於發射機與接收器均加以計算，且發射機與接收器上之核對和需要加以同步化(synchronized)，因此即限制其使用上彈性。一以循環冗餘檢查為基礎的核對和中，錯誤偵測並非即時偵測，該錯誤偵測時間與循環冗餘檢查計算時間相關。多輸入特性記號暫存器，則可使任何資料串流緊密化且產生一標記於結尾處。多輸入特性記號暫存器錯誤偵測為即時偵測，且標記(或測試結果)可以於任何時間卸載。
於一些範例具體實施例，一並行碼核對器可選擇性與測試時鐘控制結構(test clock control structure,TCCS)耦合。測試時鐘控制結構之後可以用於使一控制時鐘停止與使除錯動作開始作用。於一些範例具體實施例，一測試時鐘控制結構停止一規範一接收器電路上資料匯流排(data bus)之控制時鐘。於一些範例具體實施例，一測試時鐘控制結構停止一規範資料串流傳輸之控制時鐘。於一些範例具體實施例，並行碼核對器規劃為於錯誤發生時，停止接收器操作，以進行錯誤除錯，例如，以檢驗暫存器內部值方式進行。引用為本說明書內容之一部分，發明人為Chinsong Sul，於2006年6月27日申請，標題為Test Clock Control Structures to Generate Configurable Test Clocks for Scan－based Test of Electronic Circuits using Programmable Test Clock Controllers，的美國專利申請案第11/476,457號，可提供一關於與本發明相關之特定測試時鐘控制結構之進一步資訊。
第二圖顯示一關於高速度輸出/輸入電路範例，至少包含一並行碼核對器規劃為對經編碼資料加以核對，以發現傳輸錯誤。高速度輸出/輸入電路200至少包含一解串行器202與並行碼核對器204。
解串行器202規劃用以接收經串聯化資料傳輸。解串行器202為與並行碼核對器204耦合，並將所接收資料封包傳送到並行碼核對器204。解串行器202與並行碼核對器204間之耦合可為任何習知或基於便利之形式。於一非用以限制本發明具體實施例中，耦合或連線為以資料匯流排方式實施。
並行碼核對器204至少包含一譯碼簿212與DC/運行不均等規格214。於一些範例具體實施例，並行碼核對器可使用電路實施，例如組合邏輯電路或唯讀記憶體。並行碼核對器204由解串行器202接收資料封包。於資料封包仍屬經編碼狀態下，即可核對封包無效性，其中無效性可使用譯碼簿212中邏輯方程式決定。於一非限制本發明之具體實施例，使用譯碼簿212中邏輯方程式做出上述決定，為應用一資料封包中二進位資料值於一實施於硬體中的邏輯方程式，最終所得值可指出是否為使用一無效資料封包。於一些範例具體實施例，一譯碼簿產生資料封包DC值。DC/運行不均等規格214為DC與運行不均等規則與/或情況，兩者均可被編碼方案適用為一碼字與作為一資料串流中碼字。
於一些範例具體實施例DC/運行不均等規格(DC/RD specifications)或規格(specs)為由編碼方案導出且可與一錯誤模式相關。於一些範例具體實施例，DC規格可為(DC(ck){－2,0,2})( )，其中資料串流si之DC可定義為for i>0，其中DC(s0){2,0,2}。
於一些範例具體實施例，碼字與資料串流靜態與動態性質為個別使用組合邏輯電路與有限狀態自動機實施。於一些範例具體實施例，核對一有效碼字DC值為使用一組合邏輯電路例如5－位元加法器實施。於一些範例具體實施例，關於一有效資料串流之運行不均等，可使用邏輯方程式決定，於一些範例具體實施例，為使用一有限狀態自動機，核對是否資料串流是否滿足該運行不均等規格。
並行碼核對器可與位元錯誤率計數器206耦合，當測得資料封包中一無效資料封包或無效位元存在，即增加計數。位元錯誤率計數器206可藉任何習知或方便方式實施。於一些範例具體實施例，一多輸入特性記號暫存器可代替位元錯誤率計數器或與之並用，用以收集錯誤資訊。於一些範例具體實施例，多輸入特性記號暫存器可規劃為可對複數並行碼核對器輸出加以同時觀察，與可規劃用以捕捉一大數目，未發生溢流(overflow)之錯誤(如發生)。
選擇性測試時鐘控制結構208可用以使時鐘停止以檢驗內部暫存器(register)，以找到錯誤或無效的原因。測試時鐘控制結構208可藉由任何習知或基於方便之方式實施。於一些範例具體實施例，一測試時鐘控制結構規劃用以控制資料匯流排時鐘。
第三圖顯示一範例譯碼簿中數值的樣本表現值(representation)。第一欄為顯示一8－位元字之樣本，可編碼為10－位元碼字。第二欄為顯示一與8－位元字相對應之碼字樣本，且經負運行不均等或RD－編碼。第3欄為顯示一與8－位元字相對應之碼字之樣本，且經正運行不均等或RD＋編碼。於一些範例具體實施例，負運行不均等值與正運行不均等值值可解釋為型(type)。於範例實施例中，碼字之任何DC值應可個別滿足下列關係：DC(ci){0,2}與DC(ci){－2,0}。根據運行不均等所畫分之資料封包與資料串流分區(partition)，可選擇性用以改良DC規格，與用以辨認更多關於傳輸錯誤之位元錯誤率。
於一些範例具體實施例，碼字與資料串流的運行不均等函數(function)可更進一步定義。使RDu＝RD－∪ RD＋，RD 0＝RD－∩ RD＋，RD _′＝RD－－RD 0，與RD′＋＝RD＋－RD 0。碼字ci之運行不均等型(RDT)函數可以定義為RDT(ci)＝－1與1，若ciRD′－與RD′＋。碼字ci之運行不均等型RD0也可定義為RDT(ci)＝0，無效運行不均等型可定義為RDT(ci)＝F。因此，於一些範例具體實施例，有效碼字ci應滿足下述規格：RDT(ci){－1,0,1}。於一些非限制本發明之具體實施例，為使用一IBM 8B/10B編碼方案，其中一11邏輯方程式群組用以核對是否給定碼字屬無效。其他編碼方案可使用或要求使用不同數目或類型之邏輯方程式。
於一些範例具體實施例RD′－與RD′＋群組可更基於一有效碼字DC值分區。分區為指根據所測得之無效或錯誤將碼字劃分群組。使RD－dc＝RD′ ∩ Cdc與RD＋dc＝RD′＋∩ C－dc其中dc{0,2}。注意RD＋dcC－dc與RD dcC＋dc。相類似的，於一些範例具體實施例，串流Si之運行不均等函數可定義為RD(Si)＝RD(si－1)＋DC(ci)，其中RD(s0){－1,1}。運行不均等函數為用於指出有效碼字之DC與運行不均等間相關性。也就是說，有效碼字之DC可以藉資料串流之運行不均等加以表示，即DC(ci)＝RD(si)－RD(si－1)。利用串流運行不均等函數，可將有效碼字串流之DC表示為其中。
一些範例具體實施例，可簡易描述為規格1，運行不均等值(測試)規格也可定義為其中。於一些範例具體實施例，資料串流會與相對的DC規格相等(equivalent)，有差異者為，有效碼字運行不均等規格可能會排除未使用，滿足DC規格之碼字。
於一些範例具體實施例，一資料串流之一運行不均等(測試)規格，基於方便原因表示為規格2，可定義為P1P2，其中P1＝{(RD(ci^si－1)＝RD(si－1))(ciRDu ∩ C0)}與P2＝{(RD(ci^si 1)＝RD(si 1))(ciRDu ∩ Cdc)}其中k>0，其中^代表資料串流連續性與dc＝－2RD(si－1)。於一些範例具體實施例P2至少包含運行不均等規格1。於一些範例具體實施例，運行不均等規格1與2用於優化DC規格且可使更多錯誤被測得。
第四圖顯示一範例並行碼核對器400之內部結構。並行碼核對器400至少包含一碼定界符偵測器(code delimiter detector,CDD)402，並行碼核對器邏輯電路404，一運行不均等有限狀態自動機(RD FSM)406，一多輸入特性記號暫存器/計數器408與時鐘停止電路410。
並行碼核對器邏輯電路404接收進入碼字(incoming codewords)作為輸入。並行碼核對器可核對碼字無效性，與產生一DC與/或運行不均等值，供傳遞到DC/運行不均等有限狀態自動機406之碼字使用。於一些範例具體實施例，並行碼核對器邏輯電路可提供碼字有效性與DC值給一碼定界符偵測器402，以使一進入資料串流起始端同步。於一些範例具體實施例，並行碼核對器邏輯電路可提供DC與/或運行不均等值給一DC/運行不均等有限狀態自動機，以追蹤DC/運行不均等之同步狀況。於一些範例具體實施例，當一碼定界符偵測器測得有效碼字邊界，碼定界符偵測器可使一DC/運行不均等有限狀態自動機，一位元錯誤率計數器，與/或時鐘停止電路作用。
碼定界符偵測器402使用一特殊控制符號與來自並行碼核對器404之有效訊號使有效碼字邊界(boundary)同步。於一些具體實施例，為使用一控制符號，例如K28.3控制符號。K28.3控制符號為習知且於下述引述作為本說明書一部之參考資料中有加以敘述Serial ATA Storage Architecture and Applications，K.Girmsrud and M.Smith,Intel Press,2003(P130)。當測得控制符號，碼定界符偵測器402，產生作用訊號以開始DC/運行不均等核對。於一些範例具體實施例，載入控制正反器(flip－flop)使所需同步方案開始作用。於一些範例具體實施例，一碼定界符偵測器可產生有效訊號，因此使任何特殊符號偵測電路可被移除。於一些範例具體實施例，一碼定界符偵測器為選擇性配備，因為一系統可能已至少包含一碼定界符偵測器，且來自上述系統之碼定界符偵測器為可重複使用，以使一專用碼定界符偵測器可自電路移除。於一些範例具體實施例，如接收到一或超過一有效碼字，一DC/偏差有限狀態自動機可開始作用以核對資料串流有效性與，於一些範例具體實施例，經一有效(或無效)碼字訊號或DC值使其同步。
當測得一碼字邊界，運行不均等有限狀態自動機406可開始作用，與核對正確DC/運行不均等序列。碼字DC與/或運行不均等值為藉由並行碼核對器邏輯電路404計算，且可提供最終值給DC/運行不均等有限狀態自動機，以決定碼字有效性。於一些範例具體實施例，DC與運行不均等型耦合可應用於計算運行不均等。於一些範例具體實施例，一運行不均等有限狀態自動機為一自－同步有限狀態自動機。於一些範例具體實施例，一碼錯誤核對器所產生之一無效訊號可用於自同步。若測得一有效碼字或複數連續有效碼字，測試控制單元(test control unit)504可開始使一DC/運行不均等有限狀態自動機作用以開始錯誤偵測。DC/運行不均等有限狀態自動機，於S情境開始作用，當遭遇一可因之對一資料串流之DC或運行不均等情境做出選擇之碼字，進行一關於有效DC或運行不均等之轉換。例如，若遭遇一C＋2或RD－0型碼字，DC/運行不均等有限狀態自動機可使用碼字位置追蹤資料串流DC值或運行不均等值。因此，可建立所需同步。若一資料封包藉由錯誤變為控制符號，當其登記一錯誤，可重獲同步。
根據所導出DC/運行不均等規格可實施一並行碼核對器邏輯電路404。並行碼核對器邏輯電路404用以考量有效碼字與資料串流之DC/運行不均等規格。一資料串流之DC值，藉並行碼核對器邏輯電路404提供給運行不均等有限狀態自動機406。若碼字DC值為無效，並行碼核對器邏輯電路提供運行不均等有限狀態自動機406一無效訊號，並被顯示為一無效訊號。於一些範例具體實施例，可藉由使用一5－位元加法器與一或更多DC映射(mapping)電路實施並行碼核對器邏輯電路，以實施一並行碼核對器邏輯電路區塊。
D正反器412代第一表控制正反器，用以使時鐘停止訊號啟動或停止。於一些範例具體實施例，一控制正反器可以由外部，經由一內部晶片匯流排(Inter IC bus,I2C)存取或由內部控制。
第五圖顯示一範例碼定界符偵測器500內部結構具體實施例。碼定界符偵測器500至少包含一K28.3偵測器502，測試控制電路504，有效DC偵測器506與自並行碼核對器邏輯電路得到之有效碼字訊號(val_cw)。K28.3偵測器502可偵測一K28.3控制符號與開始一DC/運行不均等值核對。有效DC偵測器506若測得有效DC值，即輸出一有效DC(valDC＝1)。當測得K28.3，測試控制電路使一DC/運行不均等有限狀態自動機開始作用，以核對一碼字與一資料串流有效性。於一範例具體實施例，有效碼字(val_cw)訊號或有效DC(valDC)用以偵測資料串流開始處。於一些範例具體實施例，若遭遇一或預先設定數目之有效碼字或DC值，一測試控制使並行碼核對器開始作用。交替停止訊號用以停止測試控制504，以使因其開始作用之DC/運行不均等有限狀態自動機與其他電路亦停止。可使用其他可實施上述或具相同功能偵測器。於一些範例具體實施例，一碼定界符偵測器用以使一並行碼核對器同步。
第六a圖顯示一與一關於一DC規格之範例自－同步DC核對器相關之有限狀態自動機600。有限狀態自動機600於決定碼字有效後，產生一碼字DC。所顯示之範例有限狀態自動機繪示當一碼字為有效，與當偵測一無效碼字時將系統轉換為無效狀態。第二表顯示範例DC值與相對應2－位元表現值。第三表顯示範例運行不均等值與相對應2－位元表現值。
於一些範例具體實施例，有限狀態自動機600用以決定無效DC值與無效運行不均等值之子群組。若遭遇一無效值，有限狀態自動機600轉為無效狀態。「同步狀態」為表示有限狀態自動機600狀態，當接收一新資料串流或當有限狀態自動機由無效(Fail)狀態恢復，「同步狀態」用於作為「等待狀態」以同步為正確DC或運行不均等情境。
第六b圖顯示一自－同步有限狀態自動機650，用以實施一範例運行不均等規格。當一運行不均等有限狀態自動機接收一開始作用訊號，運行不均等有限狀態自動機即等待適當運行不均等值型以使運行不均等值追蹤之起始處同步。實施第六b圖所顯示之有限狀態自動機，當輸入轉換為無效(fail)狀態，可使運行不均等有限狀態自動機偵測關於RD－0與RD＋0碼字型之錯誤。於一些範例具體實施例，一第二有限狀態自動機650用與第一有限狀態自動機600並用，用以核對一資料串流中可能存在的眾多錯誤。有限狀態自動機650用以與有限狀態自動機600連結並用時，當任一達無效狀態，即表示一錯誤。若運行不均等型(RDT)經遮罩(mask)(換言之，運行不均等值T＝0)，有限狀態自動機650可簡化為有限狀態自動機600。
第七圖，顯示一錯誤偵測電路700實施範例。錯誤偵測電路至少包含並行碼核對器邏輯電路702與一DC有限狀態自動機704。並行碼核對器邏輯電路702產生一DC值，輸出與傳遞至DC有限狀態自動機704或與之通訊，並為DC有限狀態自動機704所使用以更新情境。第四表顯示一範例具體實施例，為使用一10－位元碼字，並經並行碼核對器邏輯電路映射至一2－位元輸出。
第八圖顯示一實施並行碼核對器邏輯電路800之範例具體實施例。並行碼核對器邏輯電路至少包含一加法器(adder)802與DC映射程式(DC mapper)804。加法器802可用以任何習知或便利於供一編碼方案使用之加法器實施。例如，於非用以限制本發明之具體實施例，使用一IBM 8B/10B編碼方案時，一5－位元加法器可用以實施並行碼核對器邏輯電路區塊。
DC映射程式804將DC值映射為經映射DC值(mapped DC value)。於一非用以限制本發明之範例具體實施例，係使用IBM 8B/10B編碼方案，一DC映射程式將DC值映射為一相對應2－位元編碼DC值，DC[1：0]。第五表顯示一範例具體實施例，其中一5－位元加法器值映射至DC[1：0]。
於一些範例具體實施例，進入之未使用碼字屬真值表中之有效值。例如，於關於一IBM 8B/10B編碼之非用以限制本發明之實施例中，未使用碼字至少包含－2、0與2之有效DC值。一些關於一IBM 8B/10B編碼之未使用無效碼字之範例中，碼字之有效DC值為4160，5051，與4061，其中碼字M1N0或N0M1代第一表0－位元碼字，其中包含M個1與N個0。
於一些範例具體實施例，有效碼字之運行不均等規格可用以偵測滿足DC規格之碼字。於大部分狀況，要實施運行不均等規格必須實施一完整(complete)譯碼簿。於一非用以限制本發明，使用一IBM 8B/10B編碼方案之具體實施例，使用一可供IBM 8B/10B編碼方案利用之碼錯誤核對器，包含11邏輯方程式，用以分離無效與有效碼字。
第九圖顯示實施一DC/運行不均等邏輯電路900之範例，用以驗證一碼字與資料串流有效性。DC/運行不均等值邏輯電路900至少包含並行碼核對器邏輯電路902與一有限狀態自動機904。
第十圖為顯示一並行碼核對器邏輯電路1000範例。並行碼核對器邏輯電路1000至少包含一碼錯誤核對器1002與一DC計算邏輯電路1004。
於一些範例具體實施例，第十圖顯示之並行碼核對器邏輯電路1000可作為第九圖顯示之並行碼核對器邏輯電路902。碼錯誤核對器1002用以驗證傳遞至有限狀態自動機904之有效碼字，以使有限狀態自動機904可於只有有效輸入碼字會被接收之預設下操作。於一些範例具體實施例，於一碼字中可能發生一錯誤，但當不考量一資料串流之上下文，經修正碼字仍屬技術上有效；之後藉一錯誤核對器驗證與傳送到一有限狀態自動機決定於經考量資料串流上下文後，上述碼字是否仍為無效。於一範例具體實施例，當上述碼字為無效，上述碼錯誤核對器1002會將之判定為一無效訊號，使FMS904轉為無效或錯誤情境。因此，於一些具體實施例，當經上述碼錯誤核對器訊號判定為無效訊號後，一DC或運行不均等計算電路輸出為屬「不必考慮」。於一些具體實施例，當遭遇一無效碼字，使用一「不必考慮」訊號，可用於一DC/運行不均等值計算電路中，以使邏輯電路(或硬體)最小化。於一些範例具體實施例，藉由使一DC計算電路、運行不均等計算電路與/或其他DC/運行不均等結合計算電路於需產出有效輸出時，所需情境數目降低，可使簡化成為可能。
第十一圖顯示一DC/運行不均等邏輯電路1100，用以驗證一碼字DC規格與一資料串流之運行不均等規格。DC/運行不均等值邏輯電路1100至少包含並行碼核對器邏輯電路1102與一有限狀態自動機1104。
有限狀態自動機1104為根據所使用之編碼方案，將使用一或更多有限狀態自動機之資料串流情境模式化。例如，資料串流運行不均等可根據一IBM 8B/10B編碼方案模式化，模式化為第六a與六b圖中描述之有限狀態自動機模式。有限狀態自動機1104情境為以由並行碼核對器邏輯電路1102所接收之值更新。可增加一控制訊號DC/運行不均等，以選擇可用以供核對用之DC規格或運行不均等規格。於一些具體實施例，可加入一控制訊號CEC en，以使碼錯誤核對器作用或使不作用。表6提供一些可能作為控制訊號之範例具體實施例。
第十二圖顯示實施一並行碼核對器邏輯電路1200之範例具體實施例。並行碼核對器邏輯電路1200至少包含一碼錯誤核對器1202，運行不均等型(RDT)邏輯電路1204與DC邏輯電路1206。於一些範例具體實施例，如第十二圖所顯示，可作為第十一圖中顯示之並行碼核對器邏輯電路1102。
碼錯誤核對器1202可規劃為當收到一無效碼字，輸出一無效訊號。於一些範例具體實施例，碼錯誤核對器1202可規劃為輸出一相配訊號(換言之，有效)。於一些範例具體實施例，碼字為自一資料匯流排接收。於一些範例具體實施例，根據實施情狀，無效訊號可為一高電壓訊號(二進位1)或一低電壓訊號(二進位0)。碼錯誤核對器1202可基於習知或方便方式實施，例如邏輯電路電路或唯讀記憶體。
當運行不均等型應用於一有限狀態自動機，以模式化一資料串流之運行不均等，運行不均等型邏輯電路1204可規劃用以決定決定碼字運行不均等型。碼字之運行不均等型為根據實施時所使用編碼方案。舉例來說，使用IBM 8B/10B，其定義參照上述規格2定義。
DC邏輯電路1206可規劃用以決定碼字DC值。例如，如碼字中0比1之個數多二，DC值為－2。DC邏輯電路1206運行不均等型邏輯電路1204可與映射邏輯電路1208耦合。映射邏輯電路1208可映射經由DC邏輯電路1206與運行不均等型邏輯電路1204產生之值，與將結果映射到一二進位值，以供一有限狀態自動機用以模式化資料串流情境。
於一些範例具體實施例，當一測試需要於一測試測試型樣中至少包含未使用碼字與於其他情境考量有效性，並行碼核對器1200為可規劃，以使DC與運行不均等規格兩者均可以有利方式實施。運行不均等規格藉使用兩控制訊號實施，包含一碼錯誤核對器作用(CEC_en)控制訊號與一DC/運行不均等控制訊號，以規劃一並行碼核對器。碼錯誤核對器作用控制訊號可用以決定測試中是否包含碼錯誤核對器，且DC/運行不均等控制訊號可用以選擇DC或運行不均等規格。於一些範例具體實施例，藉控制碼錯誤核對器作用或不作用，藉映射電路，進行DC/運行不均等編程可實施DC，運行不均等規格1與2。於一些範例具體實施例，碼錯誤核對器輸出可藉由，視需要於內部或外部提供之碼錯誤核對器作用訊號，條件性作用。於一些範例具體實施例，碼錯誤核對器作用訊號可用以過濾無效訊號或對其加以遮罩，以於測試或使用時，能有更多樣化碼字(或測試輸入)。
於一些範例具體實施例，並行碼核對器邏輯電路使用唯讀記憶體實施。碼字有效性，於一些具體實施例，包含運行不均等值與DC值之有效碼字，可編程於唯讀記憶體每一位置，碼字則用以作為唯讀記憶體位址輸入。於測試時，不管於相對應編碼方案中碼字真正有效性，唯讀記憶體可提供一碼字一無效或有效情境，以容納更多種測試選擇。
第十三圖顯示於資料測試形樣中，關於錯誤偵測電路或邏輯電路1300之示範電路。錯誤偵測1300電路至少包含一第一解串行器(deserializer)1302，一並行碼核對器1304，一多輸入特性記號暫存器(MISR)/計數器1306，一測試時鐘控制結構(test clockcontrol structure,TCCS)1308，一相鎖迴路(PLL)1310，一先進先出(first－in－first－out,FIFO)緩衝器例如，一先進先出1312，一第二解串行器1314，一第一D暫存器(register)1316，與一第二D暫存器1318。
錯誤偵測電路1300顯示一並行碼核對器邏輯電路1304如何分享與規劃以用以觀察任何解串行匯流排(deserialized bus)。不同編程可以藉對D暫存器1316與1318編程方式實施。於一些範例具體實施例，一般測試型樣或資料組可應用於標定造成錯誤之故障。於一些範例具體實施例，於一般操作或操作模式，並行碼核對器可作用以監測所要測量位置上或由自該位置而來之流量。於一些範例具體實施例，一資料測試型樣可由一擬－隨機二進位序列(PRBS)產生。於一些範例具體實施例，第一與第二D暫存器1316與1318為控制正反器，兩者均可藉由電路或相關電路自內部或自外部控制。
第十四圖顯示另一用以於資料測試型樣中進行錯誤偵測1400之電路範例。錯誤偵測電路1400至少包含一自動測試設備(automated test equipment,ATE)1402，一發射機/擬－隨機二進位序列1404，一第一解串行器1406，一第二解串行器1408，一第一並行碼核對器1410，一第二並行碼核對器1412，一位元錯誤率計數器1414，一第一先進先出1416，一第二先進先出(FIFO)1418與一多輸入特性記號暫存器1420。
第一解串行器1406與第二解串行器1408可規劃用以同時接收資料串流。第一與第二解串行器1406與1408個別與第一與第二先進先出1420與1422耦合。第一與第二先進先出1420與1422輪替與第一與第二並行碼核對器1410與1412耦合。並行碼核對器1410與1412核對個別自相耦合之先進先出接收的資料封包有效性，以決定是否發生傳輸錯誤。於一些範例具體實施例，並行碼核對器用以驗證經個別接收封包有效性，以及經接收封包於個別資料串流上下文中有效性，其中上述封包係構成資料串流上下文之一部。位元錯誤率計數器1414與第一並行碼核對器1410與第二並行碼核對器1412兩者耦合，規劃用以於第一並行碼核對器1410或第二並行碼核對器1412任一遭遇一傳輸錯誤時，增加計數器計數值。
錯誤偵測電路1400示範如何分享一週邊硬體，例如一位元錯誤率計數器與測試時鐘控制結構。於一些範例具體實施例，不同來源測試型樣可並行應用於第一與第二解串行器1406與1408，因此可更逼真模擬現場功能操作，例如以一接收器接收實際運作資料而非測試資料。於一些範例具體實施例，於一般功能模式，一位元錯誤率計數器也可開始作用，以自複數並行碼核對器收集位元錯誤率。於一些範例具體實施例，一資料測試型樣可由一擬－隨機二進位序列產生。於一些範例具體實施例，一彈性先進先出(elastic FIFO)可實施先進先出1416與/或先進先出1418。
於第十一圖與第十二圖中的一些範例具體實施例，並行碼核對器1102與並行碼核對器1200，為第九圖與第十圖顯示之並行碼核對器902與並行碼核對器1000之母集，與第七圖與第八圖顯示之並行碼核對器702與並行碼核對器800之母集。於一些範例具體實施例，若第十二圖中運行不均等型為不作用(即RDT輸出＝0)，電路1200可與第9與第十圖中並行碼核對器相同。於一些範例具體實施例，若碼錯誤核對器與運行不均等型為不作用，電路1200可與第七與第八圖顯示者相同。
第十五圖顯示關於一錯誤核對編碼資料方法之範例具體實施例流程圖1500。該方法至少包含以下步驟：接收進入串聯化編碼資料封包1502，對進入串聯化編碼資料封包1504解串行化，核對資料封包有效性，導出一解串行編碼資料封包1506DC值，決定DC或運行不均等值是否為無效1508，與若解串行編碼資料封包不包含一有效DC或運行不均等值，該進入資料標註為無效(fail)1510。
關於本發明之其他具體實施例，可了解本發明至少包含一用以於一包含一資料串流之系統，測試並行碼核對器邏輯電路能力之方法的具體實施例。於一具體實施例，該方法至少包含對並行碼核對器邏輯電路內至少一暫存器編程，以將系統規劃為一測試模式。該方法也可至少包含監測碼字，與決定於監測時所測得有效碼字之數目。該方法可更至少包含若測得一預設有效碼字數目，碼定界符偵測器中的測試控制電路使一運行不均等有限狀態自動機作用，以核對一資料串流之有效性。當運行不均等有限狀態自動機開始作用，可更包含使用有限狀態自動機，監測資料串流及使資料串流適當同步。本方法具體實施例可更包含於同步後，並行碼核對器持續追蹤一測試規格直到完成。本方法具體實施例也包含當測試完成，使並行碼核對器邏輯電路不作用。
於關於本方法之具體實施例，為於一包含一資料串流之系統，測試並行碼核對器邏輯電路能力之方法的具體實施例。並更包含將該系統規劃為一測試模式，至少包含規劃該系統為一線上測試模式。於一具體實施例，線上測試模式更包含：使一碼定界符偵測器內有效碼字(valCW)作用，以使一資料串流開始處同步；規劃碼錯誤核對器控制訊號(CEC_en)以使一碼錯誤核對器與一DC/運行不均等控制訊號(DC或運行不均等規格核對)作用，用以自可得測試規格選擇測試規格。
於另一關於測試並行碼核對器邏輯電路能力方法之具體實施例，該方法可提供之測試規格至少包含一DC規格，一運行不均等規格，及DC與運行不均等規格之組合。
於另一關於測試並行碼核對器邏輯電路能力之方法之具體實施例，該方法更至少包含於起始時以一般系統操作開始；之後將系統規劃為一線上測試模式。
於另一關於測試並行碼核對器邏輯電路能力之方法之具體實施例，當系統運作，對並行碼核對器邏輯電路內晶片間匯流排(I2C)編程，以將系統規劃為一測試模式。
於另一關於測試並行碼核對器邏輯電路能力之方法之具體實施例，該方法提供一測試模式，其中該測試模式至少包含一線上測試模式。
於另一關於測試並行碼核對器邏輯電路能力之方法之具體實施例，該方法提供至少一暫存器，且上述暫存器至少包含一晶片間匯流排(I2C)暫存器。
於另一關於測試並行碼核對器邏輯電路能力之方法之具體實施例，該方法提供至少一暫存器，且上述暫存器至少包含複數晶片間匯流排(I2C)暫存器。
於另一關於測試並行碼核對器邏輯電路能力之方法之具體實施例，使並行碼核對器不作用之方法為藉使測試控制單元不作用達成。
於另一關於測試並行碼核對器邏輯電路能力之方法之具體實施例，使測試控制單元不作用之方法為經由晶片間匯流排，進行不作用訊號編程。
於另一關於測試並行碼核對器邏輯電路能力之方法之具體實施例，本方法之步驟包含於同步後持續追蹤測試規格直到完成後，更至少包含下列步驟：若遭遇錯誤，增加一位元錯誤率計數器計數。
於另一關於測試並行碼核對器邏輯電路能力之方法之具體實施例，本方法更至少包含觀察位元錯誤率計數器內容或計數，以決定錯誤數目，作為實地操作時之頻道品質指標。
於另一關於測試並行碼核對器邏輯電路能力之方法之具體實施例，上述方法之測試規格為由測試規格組選擇，至少包含一DC測試規格，一運行不均等值測試規格，與其組合。
於另一關於測試並行碼核對器邏輯電路能力之方法之具體實施例，該方法為於系統運作時實施編程。
本發明之具體實施例也包含用以電路邏輯電路優化。以邏輯電路優化簡化硬體通常藉由商業電子設計自動化(commercial Electronic Design Automation,EDA)邏輯電路合成工具(logical synthesis tool)設計。事實上，於真值表中標註更多供一邏輯電路、邏輯電路組或邏輯電路陣列使用之不需考量之情境，實施上邏輯電路，邏輯電路組或陣列硬體時，可更簡單與緊緻。例如，由指定一邏輯輸入到一真實實體與(AND)閘極邏輯電路所產生之一邏輯真值表，可產生一電路，且當一邏輯電路真值表情境標示為「不需考量」情境，例如不需考量情境可為邏輯狀態0或邏輯狀態1或其相對應之訊號電壓值，可簡化為一線路或連接(connection)。因此於所提出之方法，「不需考量」情境為根據現存碼字錯誤核對器無效輸出訊號與/或碼字型創造。
第十六圖為一範例邏輯電路真值表1600。右手邊欄辨認要用以合成之輸出函數，左手邊欄1602則用以辨認真值表輸入(10－位元碼"碼[9：0]")。被標定之輸出函數為一碼字DC值1608，一無效碼字(invalCW)1610，與一碼字ci之一運行不均等型(RDT)函數1612。參照本說明書其他部份，RDT(ci){－1,0,1}與DC(ci){－2,0,2}。表中符號"X"為辨認出一「不需考量」情境。於一些範例具體實施例，測得無效碼字之11邏輯方程式可用以實施所需無效碼字(invalCW)函數。其他具體實施例，也可使用不同邏輯或數學方程式或不同數目方程式，以實施所需無效碼字(invalCW)函數。
當一碼字為無效(invalCW)，該情境可為invalCW輸出函數辨認，該函數為以於本說明書他部所述之方程式組實施。無效碼字(invalCW)方程式可以簡單邏輯電路實施，故不需要佔有大量半導體面積。利用現存invalCW輸出功能與嵌入於運行不均等型之碼字型可大幅降低所需或指定輸入數目，但可使供DC與運行不均等型輸出函數使用之真值表中「不需考量」情境輸出增加相同數目。於某具體實施例，使「不需考量」情境數目增加，與未利用本發明之使「不需考量」情境優化之邏輯電路相比較，可簡化一邏輯電路與相對應電路面積至少50%。於其他具體實施例，可至少縮小邏輯電路面積至少60%，其他實施例可達至少70%，其他亦有可達至少80%或更高者。根據本說明書之實施例，即可以明顯立即思及上述狀況。
回想IBM 8B/10B編碼中之未使用無效碼字範例，其有效DC值為碼字4160，5051與4061，其中碼字“M1N0”或“N0M1”為表示10－位元碼字，其中包含M個1與N個0。因為只有於列1621與1625中可辨認RD－2與RD 2型碼字DC值，運行不均等型對4160與4061碼字而言為不需考量碼字。由DC值推得之運行不均等型可導入234(2乘以117)個「不需考量」情境。使用「不需考量」情境之策略可排除117個指定輸入，如欄1606之列1621與1626中之RDT輸出函數括弧內所列數字(117)。
對於無效碼字不需要考量DC值與運行不均等型，因為其可為實施invalCW輸出函數之碼字錯誤核對器測得。因此DC與運行不均等型輸出於列1624，1627與1628可為「不需考量」情境，且因此可個別引入44，186與356個「不需考量」情境。
關於本發明提出應用於並行碼核對器電路之「不需考量」策略，結果1024個輸入之中，關於運行不均等型時，包含816(117＋44＋117＋186＋352)個不需考量情境，以及關於DC輸出函數時，包含之582(44＋186＋352)個不需考量情境。該測略可以簡化指定輸入816/1024＝0.7968、關於RDT函數時近於80%，關於DC輸出函數為近於57%。可了解者為上述數目為針對特定設計範例，且可以具稍不同數目之「不需考量」總數代表替代設計之總數。不管如何，最終所得邏輯電路簡化與半導體實施例中相對應半導體面積之縮減均為相當顯著。
說明書中所載之具體實施例為表示一用於作為範例但非限制本發明之具體實施例。
本技術領域具通常技藝之人可了解，上述範例與與具體實施例僅供例示，非用以限制本發明之範圍。所有變換、升級、具均等性之發明與改良，本技術領域具通常技藝之人於閱讀本說明書與圖式後，均可了解為包含與本發明之精神與範圍內。以下附加之申請專利範圍包含所有與本發明之精神與範圍相關修正；變換；具均等性之發明。
解串行器．．．102
並行碼核對器．．．104
解碼器．．．106
解串行器．．．202
並行碼核對器．．．204
譯碼簿．．．212
DC/運行不均等規格．．．214
並行碼核對器．．．400
碼定界符偵測器．．．402
並行碼核對器邏輯電路．．．404
運行不均等有限狀態自動機．．．406
多輸入特性記號暫存器/計數器．．．408
時鐘停止電路．．．410
D正反器．．．412
碼定界符偵測器．．．500
K28.3偵測器．．．502
測試控制電路．．．504
有效DC偵測器．．．506
有限狀態自動機．．．600
自－同步有限狀態自動機．．．650
錯誤偵測電路．．．700
並行碼核對器邏輯電路．．．702
DC有限狀態自動機．．．704
並行碼核對器邏輯電路．．．800
加法器(adder)．．．802
DC映射程式．．．804
DC/運行不均等邏輯電路．．．900
並行碼核對器邏輯電路．．．902
有限狀態自動機．．．904
並行碼核對器邏輯電路．．．1000
碼錯誤核對器．．．1002
DC計算邏輯電路．．．1004
DC/運行不均等邏輯電路．．．1100
並行碼核對器邏輯電路．．．1102
有限狀態自動機．．．1104
並行碼核對器邏輯電路．．．1200
碼錯誤核對器．．．1202
運行不均等型邏輯電路．．．1204
DC邏輯電路．．．1206
邏輯電路．．．1300
第一解串行器．．．1302
並行碼核對器．．．1304
多輸入特性記號暫存器(MISR)/計數器．．．1306
測試時鐘控制結構．．．1308
相鎖迴路．．．1310
先進先出．．．1312
第二解串行器．．．1314
第一D暫存器．．．1316
第二D暫存器．．．1318
錯誤偵測電路．．．1400
自動測試設備．．．1402
發射機/擬－隨機二進位序列．．．1404
第一解串行器．．．1406
第二解串行器．．．1408
第一並行碼核對器．．．1410
第二並行碼核對器．．．1412
位元錯誤率計數器．．．1414
第一先進先出．．．1416
第二先進先出．．．1418
多輸入特性記號暫存器．．．1420
邏輯電路真值表．．．1600
左手邊欄．．．1602
欄．．．1606
碼字DC值．．．1608
無效碼字．．．1610
運行不均等型函數．．．1612
本發明之實施例顯示輿圖式中。但具體實施例與圖式僅用於敘述本發明之範例，而非限制本發明之範圍。
第一圖顯示一關於具體實施例一高速度輸入/輸出裝置，規劃用以核對編碼資料中傳輸錯誤。
第二圖顯示一關於具體實施例一高速度輸入/輸出電路，至少包含一並行碼核對器規劃用以核對編碼資料中傳輸錯誤。
第三圖顯示一關於譯碼簿之範例具體實施例之內部值之表式值。
第四圖顯示關於一並行碼核對器具體實施例之內部結構。
第五圖顯示關於一碼定界符偵測器具體實施例之內部結構。
第六a圖顯示一關於DC規格之自－同步DC核對器之範例具體實施例中使用之有限自動機。
第六b圖顯示一關於運行不均等規格之自－同步運行不均等值核對器之範例具體實施例中使用之有限自動機。
第七圖顯示實施錯誤偵測電路之一範例具體實施例。
第八圖顯示實施並行碼核對器邏輯電路之一範例具體實施例。
第九圖顯示實施DC邏輯電路之一範例具體實施例，其中該電路可用以驗證一碼字之DC規格與一資料串流之DC規格。
第十圖顯示實施並行碼核對器邏輯電路之一範例具體實施例。
第十一圖顯示實施DC/運行不均等值邏輯電路之一範例具體實施例，其中上述DC/運行不均等值邏輯電路為用以驗證一碼字與一資料串流之DC與運行不均等規格。
第十二圖顯示實施並行碼核對器邏輯電路之一範例具體實施例。
第十三圖顯示資料測試型樣內錯誤偵測電路之一具體實施例。
第十四圖顯示資料測試型樣內錯誤偵測電路之另一具體實施例。
第十五圖顯示對編碼資料核對錯誤之流程圖之一範例具體實施例。
第十六圖顯示關於一優化設計，使用不需考量訊號情境以簡化邏輯電路與並行碼核對器電路中半導體面積。
解串行器．．．102
並行碼核對器．．．104
解碼器．．．106

Claims (75)

  1. 一接收器至少包含：一解串行器規劃用以將進入之串聯化編碼資料解串行為一編碼資料封包；一譯碼簿規劃為決定該資料封包是否無效；規格邏輯電路規劃用以核對是否該資料封包為無效，與違反用以對資料封包編碼之編碼方案規格；與於操作中，若編碼資料封包屬無效，資料封包錯誤邏輯電路用以登記一傳輸錯誤。
  2. 如申請專利範圍第1項所述之接收器，其中於操作中，該規格邏輯電路，使用資料封包靜態性質與一至少包含資料封包之資料串流動態性質，核對該資料封包之無效性。
  3. 如申請專利範圍第1項所述之接收器，其中該資料封包為一10-位元碼字，使用一DC-平衡時鐘-嵌入編碼方案編碼。
  4. 如申請專利範圍第3項所述之接收器，其中該譯碼簿至少包含複數值，可用以決定是否該10-位元碼字與用於對該資料封包編碼之編碼方案具相容性。
  5. 如申請專利範圍第1項所述之接收器，其中該規格邏輯電路至少包含11邏輯方程式，可用以決定是否該10-位元碼字屬無效。
  6. 如申請專利範圍第1項所述之接收器，其中該進入資料為一10-位元碼字串流，當操作中，該規格邏輯電路決定該10-位元碼字串流中，是否1與0數目為經平衡。
  7. 如申請專利範圍第1項所述之接收器，其中該進入資料為一10-位元碼字串流，於操作中，該規格邏輯電路決是否該10-位元碼字串流運行不均等違反該編碼方案。
  8. 如申請專利範圍第7項所述之接收器，其中該規格邏輯電路至少包含11邏輯方程式可用以決定10-位元碼字是否無效。
  9. 如申請專利範圍第1項所述之接收器，更至少包含一位元-錯誤-率計數器，其中若該資料封包屬無效，該位元-錯誤-率計數器增加計數。
  10. 如申請專利範圍第1項所述之接收器，更至少包含一多輸入特性記號暫存器當操作中，若該 資料封包屬無效，該多輸入特性記號暫存器登記一錯誤。
  11. 如申請專利範圍第1項所述之接收器，更至少包含一測試時鐘控制結構，若該資料封包屬無效，用以停止一時鐘，以檢驗內部暫存器。
  12. 如申請專利範圍第1項所述之接收器，其中該規格邏輯電路至少包含一四情境之有限狀態自動機，當操作中，該有限狀態自動機追蹤一包含資料封包之資料串流。
  13. 如申請專利範圍第12項所述之接收器，其中該有限狀態自動機藉抽取(extracting)資料串流起始點自同步。
  14. 如申請專利範圍第12項所述之接收器，其中，當操作中，該有限狀態自動機規劃為用以自錯誤恢復，因此對於位元錯誤率可以不中斷的加以連續測量。
  15. 如申請專利範圍第1項所述之接收器，更至少包含一多輸入特性記號暫存器規劃用以自同步。
  16. 如申請專利範圍第15項所述之接收器，當操作中，該多輸入特性記號暫存器與所使用該編碼方案互相獨立。
  17. 如申請專利範圍第1項所述之接收器，其中該規格邏輯電路至少包含複數有限狀態自動機，其中，當操作，一第一有限狀態自動機追蹤一至少包含編碼資料封包之資料串流DC平衡與一第二有限狀態自動機追蹤該資料串流運行不均等值。
  18. 如申請專利範圍第1項所述之接收器，其中該譯碼簿為使用唯讀記憶體實施，其中，當操作中，容許以可客製化運行不均等值對資料封包編碼，以得一可規劃之測試。
  19. 如申請專利範圍第1項所述之接收器，其中：該規格邏輯電路至少包含，一錯誤偵測電路至少包含：一並行碼核對器邏輯電路規劃用以決定一資料串流內一編碼資料封包DC值；與一有限狀態自動機規劃用以追蹤資料串流情境；其中，當操作中，該並行碼核對器邏輯電傳送 該編碼資料封包DC值到該有限狀態自動機，以使用該DC值決定是否於目前資料串流情境下，發生一錯誤。
  20. 如申請專利範圍第1項所述之接收器，其中該接收器係一高速度輸入/輸出(HSIO)接收器，該高速度輸入/輸出接收器中之該譯碼簿包含一編碼方案中所有有效碼字和該編碼方案中至少部分無效碼字，只要該無效碼字滿足至少一積體電路製程測試規格，用以執行一積體電路之一嵌入式自測試；以及該規格邏輯電路係規劃用以核對該資料封包為無效或有效，其中一無效編碼資料封包違反該譯碼簿之該規格。
  21. 如申請專利範圍第20項所述之接收器，其中該接收器更包含：一並行碼核對器，且該譯碼簿和該至少一積體電路製程測試規格係設置於該並行碼核對器中。
  22. 如申請專利範圍第21項所述之接收器，其中該至少一積體電路製程測試規格包含一DC積體電路製程測試規格和一運行不均等值積體電路製程測試規格。
  23. 如申請專利範圍第22項所述之接收器，其中該至少一測試規格1包含一DC積體電路製程測試規格和一運行不均等值積體電路製程測試規格之兩者，且該DC積體電路製程測試規格和該運行不均等值積體電路製程測試規格係作為一有限狀態自動機。
  24. 如申請專利範圍第23項所述之接收器，其中執行有效或無效之核對係於該編碼資料封包仍在編碼狀態下，利用該譯碼簿、該DC積體電路製程測試規格和該運行不均等值積體電路製程測試規格中之邏輯方程式。
  25. 如申請專利範圍第23項所述之接收器，其中該並行碼核對器更包含：一並行碼核對器邏輯電路規劃用以決定一資料串流內一編碼資料封包DC值；以及一有限狀態自動機規劃用以追蹤資料串流情境；其中，當操作中，該並行碼核對器邏輯電路傳送該編碼資料封包DC值到該有限狀態自動機，以使用該DC值決定是否於目前資料串流情境下，發生一錯誤。
  26. 如申請專利範圍第23項所述之接收器，其中該接收器更包含一有限狀態自動機；該碼核對器決定一資料串流內一編碼資料封包DC值；以及該有限狀態自動機規劃用以追蹤資料串流情境；且 該碼核對器包含一手段用以傳送該編碼資料封包DC值到該有限狀態自動機，以使用該DC值決定是否於目前資料串流情境下，發生一錯誤。
  27. 如申請專利範圍第23項所述之接收器，其中該碼核對器更包含：一碼定界符偵測器；一碼核對邏輯電路；一運行不均等值有限狀態自動機；一多輸入特性記號暫存器之計數器；一時鐘停止電路；以及該碼核對器產生一DC與/或運行不均等值，供傳遞到DC/運行不均等有限狀態自動機之碼字使用。
  28. 一高速度輸入/輸出(HSIO)接收器，包含：一手段用以將進入之串聯化編碼資料解串行為一編碼資料封包；一譯碼簿手段，用以決定該編碼資料封包是否無效，該譯碼簿手段包含一編碼方案中所有有效碼字和該編碼方案中至少部分無效碼字，只要該無效碼字滿足至少一積體電路製程測試規格，用以執行一積體電路之一嵌入式自測試；以及 一規格邏輯電路手段係規劃用以核對該編碼資料封包為無效或有效，一無效編碼資料封包違反該譯碼簿手段之該規格；以及一暫存手段，係用以於操作中，若該編碼資料封包無效，暫存一資料封包傳輸錯誤。
  29. 一使用一高速度輸入/輸出(HSIO)接收器之方法，包含：將進入之串聯化編碼資料解串行為一編碼資料封包；使用一譯碼簿，以決定該編碼資料封包是否無效，該譯碼簿包含一編碼方案中所有有效碼字和該編碼方案中至少部分無效碼字，只要該無效碼字滿足至少一積體電路製程測試規格，用以執行一積體電路之一嵌入式自測試；核對該編碼資料封包為無效或有效，一無效編碼資料封包違反該譯碼簿之該規格；以及於操作中，若該編碼資料封包無效，暫存一資料封包傳輸錯誤。
  30. 一用以驗證資料完整性之方法，該方法至少包含：接收一進入串聯化編碼資料封包；將進入串聯化編碼資料封包解串行；核對資料封包有效性；由該編碼資料封包導出一測試回應值，其中該測試回應值至少包含一DC值，運行不均等值，或DC與運行不 均等值之組合；決定是否該測試回應值為一有效或一無效測試回應值；與若該測試回應值為無效，之後標註該進入解串行編碼資料封包為無效。
  31. 如申請專利範圍第30項所述之方法，其中該測試回應值至少包含一DC值。
  32. 如申請專利範圍第30項所述之方法，其中該測試回應值至少包含一運行不均等值。
  33. 如申請專利範圍第30項所述之方法，其中該進入資料封包為一10-位元碼字使用一DC-平衡時鐘-嵌入編碼方案編碼。
  34. 如申請專利範圍第33項所述之方法，其中決定一經解串行編碼資料封包之DC值，包含10-位元碼字中1與0之比例。
  35. 如申請專利範圍第30項所述之方法，其中決定是否該測試回應值為無效，為使用一有限狀態自動機模式化一至少包含該編碼資料封包之資料串流的運行不均等值。
  36. 如申請專利範圍第30項所述之方法，更包含：若該資料封包標註為無效，使一位元錯誤率計數器計數增加。
  37. 如申請專利範圍第30項所述之方法，更包含：使用一多輸入特性記號暫存器登記一錯誤。
  38. 如申請專利範圍第30項所述之方法，更包含：如該資料封包標註為無效停止一時鐘；與檢驗內部暫存器以決定是否發生錯誤。
  39. 一種錯誤偵測電路至少包含：一並行碼核對器邏輯電路規劃用以決定一資料串流內一編碼資料封包DC值；與一有限狀態自動機規劃用以追蹤資料串流情境；其中，當操作中，該並行碼核對器邏輯電路傳送該編碼資料封包DC值到有限狀態自動機，使用DC值決定是否於目前資料串流情境下發生一錯誤。
  40. 如申請專利範圍第39項所述之錯誤偵測電路，其中有限狀態自動機追蹤DC該資料串流情境以決定是否一錯誤已發生。
  41. 如申請專利範圍第39項所述之錯誤偵測電路，其中該有限狀態自動機追蹤該資料串流運行不均等情境以決 定是否一錯誤已發生。
  42. 如申請專利範圍第39項所述之錯誤偵測電路，其中該有限狀態自動機追蹤該資料串流DC情境與運行不均等情境以決定是否一錯誤已發生。
  43. 如申請專利範圍第39項所述之錯誤偵測電路，其中該並行碼核對器邏輯電路至少包含一加法器與一DC映射程式。
  44. 如申請專利範圍第39項所述之錯誤偵測電路，其中該並行碼核對器邏輯電路至少包含一碼錯誤核對器與一DC計算器。
  45. 如申請專利範圍第44項所述之錯誤偵測電路，其中該碼錯誤核對器規劃用以決定該資料封包是否為一用於對資料封包編碼之編碼方案中的有效碼字。
  46. 如申請專利範圍第44項所述之錯誤偵測電路，其中該DC計算器規劃用以判定一相對應於該編碼資料封包DC值之訊號，當操作中，其中有限狀態自動機使用該經判定訊號，以決定一錯誤已發生。
  47. 如申請專利範圍第39項所述之錯誤偵測電路，其中該 並行碼核對器邏輯電路至少包含碼錯誤核對器，運行不均等值電路與DC電路。
  48. 如申請專利範圍第47項所述之錯誤偵測電路，其中該運行不均等值電路規劃用以判定一自該編碼封包運行不均等值導出之訊號，該DC電路規劃用以指定一DC值給該封包，一映射電路映射為規劃用以判定該指定DC值作為一經映射訊號，當操作中，其中有限狀態自動機使用該運行不均等值訊號與該經映射訊號決定是否一錯誤已發生。
  49. 如申請專利範圍第44項所述之錯誤偵測電路，其中當一無效碼字存在，該碼錯誤核對器產生一無效訊號，當操作中，其中該無效訊號取代DC/運行不均等輸出訊號計算，以藉由減少需一正確輸出之情境數目，優化該有限狀態自動機與該DC/運行不均等計算電路。
  50. 一儲存於一電腦唯讀記憶體用以控制之電腦程式，其包含，用以控制計算裝置操作之指令，該指令至少包含以下列實施步驟使計算裝置驗證資料完整性，該實施步驟至少包含：接收一進入串聯化編碼資料封包；對進入串聯化編碼資料封包解串行；核對資料封包有效性； 由該編碼資料封包導出一測試回應值，其中該測試回應值至少包含一DC值，運行不均等值，或該DC與運行不均等值之組合；決定是否該測試回應值為一有效或一無效(一般術語)值；與若該測試回應值為無效，之後標註該進入解串行編碼資料封包為無效。
  51. 如申請專利範圍第50項所述之電腦程式，其中該測試回應值至少包含一DC值。
  52. 如申請專利範圍第50項所述之電腦程式，其中該測試回應值至少包含一運行不均等值。
  53. 如申請專利範圍第50項所述之電腦程式，其中該測試回應值至少包含一DC值，運行不均等值，或該DC與運行不均等值之組合。
  54. 一用以於一包含一資料串流之系統，測試並行碼核對器邏輯電路能力之方法，該方法至少包含：對並行碼核對器邏輯電路中至少一暫存器編程，以規劃該系統為一測試模式，其中該規劃系統為一測試模式至少包含規劃該系統為一線上測試模式，該線上測試模式更包含：使該碼定界符偵測器中一有效碼字(valCW)作 用以使一資料串流開始處同步；與規劃碼錯誤核對器控制訊號(CEC_en)用以使一碼錯誤核對器與DC/運行不均等值控制訊號(DC或運行不均等規格核對)作用，以自可得測試規格選擇一測試規格；監測碼字與決定測得有效碼字數目；若測得之有效碼字數目為一預先決定數目，碼定界符偵測器中一測試控制電路使一運行不均等有限狀態自動機作用，以核對一資料串流有效性；當該運行不均等有限狀態自動機開始作用，使用該運行不均等有限狀態自動機監測該資料串流以與資料串流適當同步；同步後，該並行碼核對器持續追蹤該測試規格直到完成；與當測試完成，使並行碼核對器邏輯電路不作用。
  55. 如申請專利範圍第54項所述之方法，其中該可得測試規格至少包含一DC規格，一運行不均等規格，與該DC與運行不均等規格之組合。
  56. 如申請專利範圍第54項所述之方法，其中該方法更包含開始啟動一般系統操作；與之後規劃該系統為一線上測試模式。
  57. 如申請專利範圍第56項所述之方法，更包含：當系統為 運作中，對並行碼核對器邏輯電路中編程晶片間匯流排(I2C)暫存器編程，以規劃該系統為一測試模式。
  58. 如申請專利範圍第57項所述之方法，其中該測試模式至少包含一線上測試模式。
  59. 如申請專利範圍第54項所述之方法，其中該至少一暫存器至少包含一晶片間匯流排(I2C)暫存器。
  60. 如申請專利範圍第54項所述之方法，其中該至少一暫存器至少包含複數晶片間匯流排(I2C)暫存器。
  61. 如申請專利範圍第54項所述之方法，其中該使並行碼核對器不作用步驟包含使該測試控制單元不作用達成。
  62. 如申請專利範圍第61項所述之方法，其中該使測試控制單元不作用為藉包含使該晶片間匯流排，進行不作用訊號編程。
  63. 如申請專利範圍第54項所述之方法，其中該同步後，該並行碼核對器持續追蹤該測試規格直到完成之步驟，更包含下列步驟：若遭遇一錯誤，增加位元錯誤率計數器計數。
  64. 如申請專利範圍第63項所述之方法，其中該方法更包含：觀察錯誤率計數器內容或計算位元錯誤率計數器計數，以決定錯誤數目，作為實地操作時之頻道品質指標。
  65. 如申請專利範圍第54項所述之方法，其中該測試規格為由測試規格組選取，該測試規格組至少包含一DC測試規格，一運行不均等值測試規格，與其組合。
  66. 如申請專利範圍第54項所述之方法，其中該編程為於系統運作時實施。
  67. 一用以優化並行碼核對器邏輯電路，以簡化邏輯電路元件數目與縮減用以於一硬體裝置中實施並行碼核對器之半導體面積之方法，該方法至少包含：根據碼字錯誤核對器與/或碼字型之現存無效輸出訊號，辨認代表屬不需考量之邏輯層次(level)輸入情境的真值表輸入；辨認相對應於真值表輸入，代表將要用以合成之輸出函數之真值表輸出；與使用至少包含已經辨認屬不需考量真值表輸入，與經辨認之真值表輸出的該真值表，用以產生一並行碼核對器邏輯電路設計。
  68. 如申請專利範圍第67項所述之方法，其中該真值表中不需考量情境為並行碼核對器之DC輸出函數，運行不均等值輸出函數，或DC輸出函數與運行不均等值輸出函數中不需考量情境。
  69. 如申請專利範圍第67項所述之方法，其中該真值表應用於一10-位元碼字。
  70. 如申請專利範圍第67項所述之方法，其中該方法與未辨別不需考量情境之方法比較，可減低70%之特定輸入次數。
  71. 如申請專利範圍第67項所述之方法，更包含於半導體材料中使用優化設計組裝並行碼核對器邏輯電路。
  72. 一並行碼核對器邏輯電路，根據申請專利範圍第70項所述之方法組裝。
  73. 一種用以偵測錯誤之方法，包含利用一並行碼核對器邏輯電路，以決定一資料串流內一編碼資料封包DC值；以及利用一有限狀態自動機規劃，以追蹤該資料串流情境；其中當操作中，該並行碼核對器邏輯電路傳送該編碼資料封包DC值到有限狀態自動機，使用DC值決定是否 於目前資料串流情境下發生一錯誤。
  74. 一種一包含一資料串流之系統，用於測試並行碼核對器邏輯電路能力，其系統包含：一並行碼核對器邏輯電路；一手段用於程式化該並行碼核對器邏輯電路中至少一暫存器，其設致該系統於一測試模式；一手段用於監測碼字與決定測得有效碼字數目；一測試控制電路於一碼定界符偵測器，其使得一運行不均等有限狀態自動機作用，以於一預設數量之有效碼字被檢測到時，核對一資料串流有效性；一手段用以於該運行不均等有限狀態自動機作用時，該運行不均等有限狀態自動機監測該資料串流以與資料串流適當同步；同步後，該並行碼核對器持續追蹤該測試規格直到完成；以及一手段用以於測試完成，使該並行碼核對器邏輯電路不作用。
  75. 一用以優化並行碼核對器邏輯電路，以簡化邏輯電路元件數目與縮減用以於一硬體裝置中實施並行碼核對器之半導體面積之系統，該系統包含：一手段用以根據碼字錯誤核對器與/或碼字型之現存無效輸出訊號，辨認代表屬不需考量之邏輯層次(level)輸 入情境的真值表輸入；一手段用以辨認相對應於真值表輸入，代表將要用以合成之輸出函數之真值表輸出；以及一手段使用至少包含已經辨認屬不需考量真值表輸入，與經辨認之真值表輸出的該真值表，用以產生一並行碼核對器邏輯電路設計。
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