JP2003513286A - 複数のクロックを備える回路をテストするための方法および装置 - Google Patents
複数のクロックを備える回路をテストするための方法および装置Info
- Publication number
- JP2003513286A JP2003513286A JP2001535070A JP2001535070A JP2003513286A JP 2003513286 A JP2003513286 A JP 2003513286A JP 2001535070 A JP2001535070 A JP 2001535070A JP 2001535070 A JP2001535070 A JP 2001535070A JP 2003513286 A JP2003513286 A JP 2003513286A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- domain
- signal
- test
- clock signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318577—AC testing, e.g. current testing, burn-in
- G01R31/31858—Delay testing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318552—Clock circuits details
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318594—Timing aspects
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
２つ以上のクロックドメインを有する回路を、各々のドメインテストクロックレートでメインテストクロックの制御下でテストする方法である。該回路は、コアロジック、および、各々がクロック入力、コアロジックの出力に接続される入力、および／もしくはコアロジックの入力に接続される出力を有する、複数のスキャナブルメモリ素子、を有する。該回路において、スキャンモードで、該メモリ素子が各ドメインにおける１つ以上のスキャンチェーンを規定するために接続され、ノーマルモードで、該メモリ素子がノーマル動作モードのコアロジックと接続される、構成が可能である。該方法は、メモリ素子をスキャンモードで構成し、各々のクロックドメインの各々のスキャンチェーンにテスト信号を同時にクロックする。このクロックは、メインテストクロック信号に同期しているドメインテストクロック信号を有する各々のクロックドメインについて、テスト信号をメインテストクロック信号から導出されたシフトクロックレートでクロックし、メインテストクロック信号に非同期であるドメインテストクロック信号を有する各々のクロックドメインについて、テスト信号の所定数のビットを除くメインテストクロック信号から導出された第１のドメインシフトクロックレートでクロックした後、テスト信号の所定数のビットをドメインテストクロックレートに対応する第２のドメインシフトクロックレートでクロックする、ことを含む。該方法は、さらに、各々のスキャンチェーンのメモリ素子がノーマル動作モードでコアロジックによって相互接続されるノーマルモードに、各々のスキャンチェーンのメモリ素子を構成し、各々のドメインテストクロックレートで、少なくとも１クロックサイクル、各々のスキャンチェーンの各々のメモリ素子をクロックし、メモリ素子をスキャンモードで構成し、各々のスキャンアウトインターバルの間に各々のドメインシフトクロックレートでスキャンチェーンの各々のテスト応答パターン出力をクロックする。全ての各々のスキャンアウトインターバルは複数のクロックサイクルの間、各々のクロックレートの最高レートで時間的にオーバラップしている。
Description
【０００１】
本発明は、集積回路を含むディジタルシステムをテストするための方法および
装置に係り、詳細には、非同期クロックおよび非整数周波数比を備える複数のク
ロックドメインを有する集積回路のビルトイン・セルフ・テストに関する。
装置に係り、詳細には、非同期クロックおよび非整数周波数比を備える複数のク
ロックドメインを有する集積回路のビルトイン・セルフ・テストに関する。
【０００２】
集積回路のコアロジックといったディジタルシステムのテストは、一般に、シ
ステムのスキャナブルメモリ素子にテストパターンまたはテスト信号(stimulus)
をロードし、テストデータをシステムにローンチし、システムクロックの１クロ
ックサイクルの間ノーマルモードでシステムを動作させ、テスト信号に対するシ
ステムの応答をキャプチャし、システムからテスト応答をアンロードした後、そ
の応答を、システムが設計通りに動作した場合に得られるはずの応答と比較する
ことによって実行される。このテスト手順は、１つのクロックドメインだけから
構成されるか、またはクロックが同じクロックソースから導出される複数のクロ
ックドメインより構成される、比較的単純なシステムについては充分である。正
確な結果を得るために、キャプチャ操作の間に各自のノーマル動作クロックレー
トで各種クロックドメインにおいてメモリ素子を動作させる間に、テストが実行
されなければならないことが十分に確証されている。問題は、クロックドメイン
が、テストを実行するために使用されるテストクロック信号と異なるクロックソ
ースを有する場合、ドメインが異なるクロックレートを有する場合、および／ま
たは、信号が、異なるクロック周波数を有するクロックドメインの間の境界を横
断する場合に生じる。あるドメインの素子がシステムの他のドメインのものと異
なる周波数で動作するので、クロックドメインを横断する信号が同期するように
保証するために、テストの間に特別な備えが設けられなければならない。そうし
なければ、システムからのテスト応答は再現できず、テスト結果は信頼できない
。この問題は、ビルトイン・セルフ・テストシステムにおいて特にシビアである
。
ステムのスキャナブルメモリ素子にテストパターンまたはテスト信号(stimulus)
をロードし、テストデータをシステムにローンチし、システムクロックの１クロ
ックサイクルの間ノーマルモードでシステムを動作させ、テスト信号に対するシ
ステムの応答をキャプチャし、システムからテスト応答をアンロードした後、そ
の応答を、システムが設計通りに動作した場合に得られるはずの応答と比較する
ことによって実行される。このテスト手順は、１つのクロックドメインだけから
構成されるか、またはクロックが同じクロックソースから導出される複数のクロ
ックドメインより構成される、比較的単純なシステムについては充分である。正
確な結果を得るために、キャプチャ操作の間に各自のノーマル動作クロックレー
トで各種クロックドメインにおいてメモリ素子を動作させる間に、テストが実行
されなければならないことが十分に確証されている。問題は、クロックドメイン
が、テストを実行するために使用されるテストクロック信号と異なるクロックソ
ースを有する場合、ドメインが異なるクロックレートを有する場合、および／ま
たは、信号が、異なるクロック周波数を有するクロックドメインの間の境界を横
断する場合に生じる。あるドメインの素子がシステムの他のドメインのものと異
なる周波数で動作するので、クロックドメインを横断する信号が同期するように
保証するために、テストの間に特別な備えが設けられなければならない。そうし
なければ、システムからのテスト応答は再現できず、テスト結果は信頼できない
。この問題は、ビルトイン・セルフ・テストシステムにおいて特にシビアである
。
【０００３】
２つのクロックドメインの周波数の比が整数であるシステムをテストするため
の方法が開発されている。しかし、ディジタルシステムが、相互に倍数ではない
周波数を有する非同期クロックを使用することは珍しくない。例えば、１つのク
ロックドメインが２００ＭＨｚのクロックレートを使用でき、他のドメインは７
８ＭＨｚのクロックレートを使用できるとすれば、結果的に２．５６４．．．の
非整数の周波数比になる。非整数周波数比を有するクロックドメインのための解
決策は依然、開発の必要がある。機能システムクロックを使用するそのようなシ
ステムのテストは、システムクロック間の位相関係が未知であり、経時的に可変
であるために難しい。用語「機能システムクロック」とはディジタルシステムま
たはその一部の正常動作周波数をいう。極めて高信頼性の回路を実現するために
は、全てのクロックドメインが全速(full-speed)でテストされることが不可欠で
ある。
の方法が開発されている。しかし、ディジタルシステムが、相互に倍数ではない
周波数を有する非同期クロックを使用することは珍しくない。例えば、１つのク
ロックドメインが２００ＭＨｚのクロックレートを使用でき、他のドメインは７
８ＭＨｚのクロックレートを使用できるとすれば、結果的に２．５６４．．．の
非整数の周波数比になる。非整数周波数比を有するクロックドメインのための解
決策は依然、開発の必要がある。機能システムクロックを使用するそのようなシ
ステムのテストは、システムクロック間の位相関係が未知であり、経時的に可変
であるために難しい。用語「機能システムクロック」とはディジタルシステムま
たはその一部の正常動作周波数をいう。極めて高信頼性の回路を実現するために
は、全てのクロックドメインが全速(full-speed)でテストされることが不可欠で
ある。
【０００４】
従来、そうした回路は、機能クロックレートと本質的に同じであるテストクロ
ックレートを使用するが、クロックドメイン境界を横断する全ての信号経路をデ
ィスエーブルにし、各クロックドメインについてテストを繰り返すことによって
テストされてきた。この方式の主要な欠点は、ロジックの一部がテストされず、
システムの全ての部分をテストするために一連のテストが実行されなければなら
ないことである。しかし、その場合でも、高速で同時に動作しているシステムの
全ての部分の結果を得ることは不可能である。
ックレートを使用するが、クロックドメイン境界を横断する全ての信号経路をデ
ィスエーブルにし、各クロックドメインについてテストを繰り返すことによって
テストされてきた。この方式の主要な欠点は、ロジックの一部がテストされず、
システムの全ての部分をテストするために一連のテストが実行されなければなら
ないことである。しかし、その場合でも、高速で同時に動作しているシステムの
全ての部分の結果を得ることは不可能である。
【０００５】
また、機能クロックレートを超えることなく機能クロックのレートにできる限
り近くかつ互いの倍数であるテストクロックレートを使用することが知られてい
る。これは、最も速いクロックレートを備えるドメインに最速の機能クロックを
テストクロックとして使用し、他のクロックドメインによって要求されるテスト
クロックを単純なクロック分割器を用いてメインテストクロック信号から生成す
ることによって行われる。例えば、２００ＭＨｚの機能クロック周波数を備える
１クロックドメインおよび７８ＭＨｚのクロック周波数を備える別のクロックド
メインを有するシステムでは、２００ＭＨｚおよび５０ＭＨｚのテストクロック
レートがテストに使用される。「ディジタルシステムをテストするための複数ク
ロックレートテスト装置」について１９９４年９月２０日交付のＮａｄｅａｕ−
Ｄｏｓｔｉｅらの米国特許第５，３４９，５８７号および、「複数クロック回路
を有するビルトイン・セルフ・テストのための方法および装置」について１９９
７年１０月２１日交付のＢｈａｗｍｉｋの米国特許第５，６８０，５４３号は、
後者の方式を例証しており、両方とも参照により本願に採り入れられる。この方
式の主要な欠点は、明らかに、クロックドメインのうちの１つがその全速（７８
ＭＨｚ）でテストされないことである。
り近くかつ互いの倍数であるテストクロックレートを使用することが知られてい
る。これは、最も速いクロックレートを備えるドメインに最速の機能クロックを
テストクロックとして使用し、他のクロックドメインによって要求されるテスト
クロックを単純なクロック分割器を用いてメインテストクロック信号から生成す
ることによって行われる。例えば、２００ＭＨｚの機能クロック周波数を備える
１クロックドメインおよび７８ＭＨｚのクロック周波数を備える別のクロックド
メインを有するシステムでは、２００ＭＨｚおよび５０ＭＨｚのテストクロック
レートがテストに使用される。「ディジタルシステムをテストするための複数ク
ロックレートテスト装置」について１９９４年９月２０日交付のＮａｄｅａｕ−
Ｄｏｓｔｉｅらの米国特許第５，３４９，５８７号および、「複数クロック回路
を有するビルトイン・セルフ・テストのための方法および装置」について１９９
７年１０月２１日交付のＢｈａｗｍｉｋの米国特許第５，６８０，５４３号は、
後者の方式を例証しており、両方とも参照により本願に採り入れられる。この方
式の主要な欠点は、明らかに、クロックドメインのうちの１つがその全速（７８
ＭＨｚ）でテストされないことである。
【０００６】
また、上記の方法を順次的に組み合わせることも可能である。この方式の欠点
は、テスト時間が長くなり、必要以上に複雑なテスト回路、全ての構成要素を各
自の機能クロックレートで同時または並行的にテストすることができないことで
ある。
は、テスト時間が長くなり、必要以上に複雑なテスト回路、全ての構成要素を各
自の機能クロックレートで同時または並行的にテストすることができないことで
ある。
【０００７】
従って、その周波数が互いの倍数ではない非同期クロックを備える２つ以上の
クロックドメインを有するディジタルシステムの設計または機能レートでのテス
トを可能にするテスト方法および回路の必要性が存在する。
クロックドメインを有するディジタルシステムの設計または機能レートでのテス
トを可能にするテスト方法および回路の必要性が存在する。
【０００８】
本発明は、独立のクロックソースによる２つ以上のクロックドメインに構成さ
れたコアロジックおよびスキャナブルメモリ素子を有するディジタルシステムを
テストする際に使用するための、より詳細には、たとえクロック周波数が非同期
であっても単一セッションで回路全体をテストするための、方法およびテスト制
御回路を提供しようとするものである。
れたコアロジックおよびスキャナブルメモリ素子を有するディジタルシステムを
テストする際に使用するための、より詳細には、たとえクロック周波数が非同期
であっても単一セッションで回路全体をテストするための、方法およびテスト制
御回路を提供しようとするものである。
【０００９】
本発明の方法は、メインテストクロック信号に対応するかまたはそれから導出
されるクロック周波数を用いて各クロックドメインの各スキャンチェーンにテス
ト信号を同時にクロックすることを伴う。ドメインクロック信号がメインテスト
クロックレートに関して同期している同期クロックドメインでは、全体のテスト
信号は同じ各クロックレートでクロックインされる。ドメインクロック信号がメ
インテストクロックレートに関して非同期である非同期クロックドメインでは、
テスト信号の一部がメインテストクロック信号から導出される第１のシフトクロ
ック信号を用いてクロックインされ、テスト信号の残部は各々のドメインテスト
クロック信号から導出される第２のシフトクロック信号を用いてクロックインさ
れる。各ドメインは、キャプチャ操作の間に各自のドメインテストクロックレー
トの１サイクルの間動作する。応答データは、テスト信号をクロックインするた
めに使用されたクロック信号を用いて各ドメインからクロックアウトされる。非
同期クロックドメインでは、第１のシフトクロック信号が応答データをクロック
アウトするために使用される。
されるクロック周波数を用いて各クロックドメインの各スキャンチェーンにテス
ト信号を同時にクロックすることを伴う。ドメインクロック信号がメインテスト
クロックレートに関して同期している同期クロックドメインでは、全体のテスト
信号は同じ各クロックレートでクロックインされる。ドメインクロック信号がメ
インテストクロックレートに関して非同期である非同期クロックドメインでは、
テスト信号の一部がメインテストクロック信号から導出される第１のシフトクロ
ック信号を用いてクロックインされ、テスト信号の残部は各々のドメインテスト
クロック信号から導出される第２のシフトクロック信号を用いてクロックインさ
れる。各ドメインは、キャプチャ操作の間に各自のドメインテストクロックレー
トの１サイクルの間動作する。応答データは、テスト信号をクロックインするた
めに使用されたクロック信号を用いて各ドメインからクロックアウトされる。非
同期クロックドメインでは、第１のシフトクロック信号が応答データをクロック
アウトするために使用される。
【００１０】
各々の第１および第２のシフトクロックレートでクロックインされるテスト信
号のビットの数は、スキャンチェーンのメモリ素子が単サイクルパスまたはマル
チサイクルパスのソースであるかに応じて異なる。単サイクルパスのスキャンチ
ェーンでは、最後のビットだけが第２のシフトクロックレートでクロックインさ
れる。マルチサイクル信号経路のスキャンチェーンでは、テスト信号の最後の数
ビットが第２のシフトクロックレートでクロックインされ、この場合、ビットの
数はマルチサイクル信号経路のサイクルの数に対応する。この方法の一つの様相
は、第１のシフトクロックから第２のシフトクロックへの遷移が生じるそのタイ
ミングおよび手段にある。
号のビットの数は、スキャンチェーンのメモリ素子が単サイクルパスまたはマル
チサイクルパスのソースであるかに応じて異なる。単サイクルパスのスキャンチ
ェーンでは、最後のビットだけが第２のシフトクロックレートでクロックインさ
れる。マルチサイクル信号経路のスキャンチェーンでは、テスト信号の最後の数
ビットが第２のシフトクロックレートでクロックインされ、この場合、ビットの
数はマルチサイクル信号経路のサイクルの数に対応する。この方法の一つの様相
は、第１のシフトクロックから第２のシフトクロックへの遷移が生じるそのタイ
ミングおよび手段にある。
【００１１】
テスト制御回路は、メインテストクロックによってクロックされるメインテス
トコントローラおよび、各非同期クロックドメイン用の補助テストコントローラ
より構成される。補助テストコントローラは、メインテストクロックおよびドメ
インテストクロックによってクロックされる。ドメインテストクロックによりク
ロックされる補助テストコントローラの部分は、極めて小さく、極めて高速で動
作できる。これは、ドメインテストクロックの周波数が完全なテストコントロー
ラの動作を許さない場合、またはクロックドメイン自体が少量のロジックを含ん
でいる場合に、特に有益である。補助テストコントローラには、メインテストク
ロックに対応するかまたはそれから導出される第１のシフトクロックと、ドメイ
ンテストクロックに対応する第２のシフトクロックとの間で選択する機能が備わ
っており、メモリ素子クロック信号およびリタイムド(re-timed)コンフィギュレ
ーション信号を生成するために動作する。クロックドメインは、非インターアク
ト、インターアクト、および／またはマルチサイクル信号経路のソースとするこ
とができる。
トコントローラおよび、各非同期クロックドメイン用の補助テストコントローラ
より構成される。補助テストコントローラは、メインテストクロックおよびドメ
インテストクロックによってクロックされる。ドメインテストクロックによりク
ロックされる補助テストコントローラの部分は、極めて小さく、極めて高速で動
作できる。これは、ドメインテストクロックの周波数が完全なテストコントロー
ラの動作を許さない場合、またはクロックドメイン自体が少量のロジックを含ん
でいる場合に、特に有益である。補助テストコントローラには、メインテストク
ロックに対応するかまたはそれから導出される第１のシフトクロックと、ドメイ
ンテストクロックに対応する第２のシフトクロックとの間で選択する機能が備わ
っており、メモリ素子クロック信号およびリタイムド(re-timed)コンフィギュレ
ーション信号を生成するために動作する。クロックドメインは、非インターアク
ト、インターアクト、および／またはマルチサイクル信号経路のソースとするこ
とができる。
【００１２】
従って、本発明の一態様は、２つ以上のクロックドメインを有する回路を、各
々のドメインテストクロックレートで、メインテストクロック信号の制御下でテ
ストする方法であって、前記回路はコアロジックと、各々がクロック入力、前記
コアロジックの出力と接続された入力および／または前記コアロジックへの入力
と接続された出力を有する、複数のスキャナブルメモリ素子を有し、前記メモリ
素子が各前記ドメインにおける１つ以上のスキャンチェーンを規定するために接
続されるスキャンモード、および、前記メモリ素子がノーマル動作モードで前記
コアロジックと接続されるノーマルモードにおいて構成可能であり、前記方法は
、 前記メモリ素子をスキャンモードで構成し、テスト信号を各々の前記クロッ
クドメインの各々のスキャンチェーンに同時にクロックし、該クロックすること
は、前記メインテストクロック信号に同期しているドメインテストクロック信号
を有する各クロックドメインについて、前記メインテストクロック信号から導出
されたシフトクロックレートで前記テスト信号をクロックし、前記メインテスト
クロック信号に非同期であるドメインテストクロック信号を有する各クロックド
メインについて、前記テスト信号の所定数のビットを除く全てを前記メインテス
トクロック信号から導出された第１のドメインシフトクロックレートでクロック
した後、前記テスト信号の前記所定数のビットを前記ドメインテストクロックレ
ートに対応する第２のドメインシフトクロックレートでクロックする、ことを含
み、 各々のスキャンチェーンの前記メモリ素子を、各スキャンチェーンのメモ
リ素子がノーマル動作モードで前記コアロジックによって相互接続されるノーマ
ルモードに構成し、各々のスキャンチェーンの各々のメモリ素子を各々のドメイ
ンテストクロックレートで少なくとも１クロックサイクルの間クロックし、前記
メモリ素子をスキャンモードで構成し、各スキャンアウトインターバルの間に各
々のドメインシフトクロックレートでスキャンチェーンの各々からテスト応答パ
ターンをクロックアウトする、ことを含み、全ての各々のスキャンアウトインタ
ーバルは複数のクロックサイクルの間、各々のクロックレートの最高のレートで
時間的にオーバラップしている、方法として定義される。
々のドメインテストクロックレートで、メインテストクロック信号の制御下でテ
ストする方法であって、前記回路はコアロジックと、各々がクロック入力、前記
コアロジックの出力と接続された入力および／または前記コアロジックへの入力
と接続された出力を有する、複数のスキャナブルメモリ素子を有し、前記メモリ
素子が各前記ドメインにおける１つ以上のスキャンチェーンを規定するために接
続されるスキャンモード、および、前記メモリ素子がノーマル動作モードで前記
コアロジックと接続されるノーマルモードにおいて構成可能であり、前記方法は
、 前記メモリ素子をスキャンモードで構成し、テスト信号を各々の前記クロッ
クドメインの各々のスキャンチェーンに同時にクロックし、該クロックすること
は、前記メインテストクロック信号に同期しているドメインテストクロック信号
を有する各クロックドメインについて、前記メインテストクロック信号から導出
されたシフトクロックレートで前記テスト信号をクロックし、前記メインテスト
クロック信号に非同期であるドメインテストクロック信号を有する各クロックド
メインについて、前記テスト信号の所定数のビットを除く全てを前記メインテス
トクロック信号から導出された第１のドメインシフトクロックレートでクロック
した後、前記テスト信号の前記所定数のビットを前記ドメインテストクロックレ
ートに対応する第２のドメインシフトクロックレートでクロックする、ことを含
み、 各々のスキャンチェーンの前記メモリ素子を、各スキャンチェーンのメモ
リ素子がノーマル動作モードで前記コアロジックによって相互接続されるノーマ
ルモードに構成し、各々のスキャンチェーンの各々のメモリ素子を各々のドメイ
ンテストクロックレートで少なくとも１クロックサイクルの間クロックし、前記
メモリ素子をスキャンモードで構成し、各スキャンアウトインターバルの間に各
々のドメインシフトクロックレートでスキャンチェーンの各々からテスト応答パ
ターンをクロックアウトする、ことを含み、全ての各々のスキャンアウトインタ
ーバルは複数のクロックサイクルの間、各々のクロックレートの最高のレートで
時間的にオーバラップしている、方法として定義される。
【００１３】
本発明の別の態様は、コアロジック回路および各々のドメインクロックレート
で動作可能な２つ以上のクロックドメインを有する集積回路をテストする際に使
用するためのテストコントローラであって、各クロックドメインは、各々がクロ
ック入力、前記コアロジックの出力と接続された入力および／または前記コアロ
ジックへの入力と接続された出力を有する、複数のスキャナブルメモリ素子を有
し、前記メモリ素子が各前記ドメインにおける１つ以上のスキャンチェーンを規
定するために接続されるスキャンモード、および、前記メモリ素子がノーマル動
作モードで前記コアロジックと接続されるノーマルモードにおいて構成可能であ
り、前記テストコントローラは、メインテストクロック信号の制御下で回路テス
ト操作を制御するメインテストコントローラであって、前記メインテストコント
ローラは、各クロックドメインの各スキャンチェーンにテスト信号を同時にロー
ドし、各ドメインシフトクロックレートで各前記スキャンチェーンから応答デー
タを受信し、各クロックドメインについて前記メインテストクロック信号から導
出される各ドメインシフトクロック信号を生成し、ドメインテストクロック信号
が前記メインテストクロック信号に非同期である各非同期クロックドメインにつ
いて各々のドメインコンフィギュレーション制御信号を生成するように動作可能
である、該メインテストコントローラと、各前記非同期クロックドメインと連結
され、前記メインテストコントローラの制御下でテスト操作を制御する補助テス
トコントローラであって、各前記補助テストコントローラは、前記各ドメインコ
ンフィギュレーション制御信号がアクティブである時には前記各ドメインシフト
クロック信号から導出され、前記ドメインコンフィギュレーション制御信号がイ
ナクティブである時には前記ドメインテストクロック信号から導出される、メモ
リ素子クロック信号を生成するように動作可能であり、各前記補助テストコント
ローラは、前記メモリ素子を前記スキャンモードまたは前記ノーマルモードに構
成するために動作可能なメモリ素子コンフィギュレーション信号を生成すること
によって前記各コンフィギュレーション制御信号に応答する、該補助テストコン
トローラと、を有する、テストコントローラとして定義される。
で動作可能な２つ以上のクロックドメインを有する集積回路をテストする際に使
用するためのテストコントローラであって、各クロックドメインは、各々がクロ
ック入力、前記コアロジックの出力と接続された入力および／または前記コアロ
ジックへの入力と接続された出力を有する、複数のスキャナブルメモリ素子を有
し、前記メモリ素子が各前記ドメインにおける１つ以上のスキャンチェーンを規
定するために接続されるスキャンモード、および、前記メモリ素子がノーマル動
作モードで前記コアロジックと接続されるノーマルモードにおいて構成可能であ
り、前記テストコントローラは、メインテストクロック信号の制御下で回路テス
ト操作を制御するメインテストコントローラであって、前記メインテストコント
ローラは、各クロックドメインの各スキャンチェーンにテスト信号を同時にロー
ドし、各ドメインシフトクロックレートで各前記スキャンチェーンから応答デー
タを受信し、各クロックドメインについて前記メインテストクロック信号から導
出される各ドメインシフトクロック信号を生成し、ドメインテストクロック信号
が前記メインテストクロック信号に非同期である各非同期クロックドメインにつ
いて各々のドメインコンフィギュレーション制御信号を生成するように動作可能
である、該メインテストコントローラと、各前記非同期クロックドメインと連結
され、前記メインテストコントローラの制御下でテスト操作を制御する補助テス
トコントローラであって、各前記補助テストコントローラは、前記各ドメインコ
ンフィギュレーション制御信号がアクティブである時には前記各ドメインシフト
クロック信号から導出され、前記ドメインコンフィギュレーション制御信号がイ
ナクティブである時には前記ドメインテストクロック信号から導出される、メモ
リ素子クロック信号を生成するように動作可能であり、各前記補助テストコント
ローラは、前記メモリ素子を前記スキャンモードまたは前記ノーマルモードに構
成するために動作可能なメモリ素子コンフィギュレーション信号を生成すること
によって前記各コンフィギュレーション制御信号に応答する、該補助テストコン
トローラと、を有する、テストコントローラとして定義される。
【００１４】
本発明の上記および他の特徴は、添付図面を参照して以下の説明からより明白
になるであろう。
になるであろう。
【００１５】
本発明に関する一般的な集積回路は、コアロジックおよび２つ以上のクロック
ドメインに複数のスキャナブルメモリ素子を含み、各ドメインにおけるメモリ素
子は、テストベクトルをメモリ素子にシフトし、分析のためにチェーンから応答
データをシフトするために１つ以上のスキャンチェーンに構成される。
ドメインに複数のスキャナブルメモリ素子を含み、各ドメインにおけるメモリ素
子は、テストベクトルをメモリ素子にシフトし、分析のためにチェーンから応答
データをシフトするために１つ以上のスキャンチェーンに構成される。
【００１６】
１つ以上のドメインは、メインテストクロック信号または、それから導出され
る信号、すなわち、メインテストクロックのクロックレートの半分または１／４
を有する信号によってクロックされ得る。これらのクロック信号は同じソースか
ら生じるので、同期信号であると考えられ、それらの信号を使用するドメインは
同期クロックドメインであるとみなされる。
る信号、すなわち、メインテストクロックのクロックレートの半分または１／４
を有する信号によってクロックされ得る。これらのクロック信号は同じソースか
ら生じるので、同期信号であると考えられ、それらの信号を使用するドメインは
同期クロックドメインであるとみなされる。
【００１７】
多くのドメインは、独立したテストクロック信号、すなわち、メインテストク
ロック信号から導出されるのではない信号を付与することもできる。それらの信
号は、メインテストクロックのものと同一または異なるクロックレートを有する
ことができる。メインテストクロックレートの倍数ではない信号は一般に、テス
トの間に特定の問題を呈する。それらの信号が異なるソースに由来するので、そ
れらは非同期であるとみなされる。同様に、それらの信号を使用するドメインは
非同期クロックドメインであるとみなされる。
ロック信号から導出されるのではない信号を付与することもできる。それらの信
号は、メインテストクロックのものと同一または異なるクロックレートを有する
ことができる。メインテストクロックレートの倍数ではない信号は一般に、テス
トの間に特定の問題を呈する。それらの信号が異なるソースに由来するので、そ
れらは非同期であるとみなされる。同様に、それらの信号を使用するドメインは
非同期クロックドメインであるとみなされる。
【００１８】
一部のスキャンチェーンは、単サイクルパス、すなわち信号がそのソースから
そのデスティネーションに伝搬するために１サイクルだけを必要とするパスのソ
ースであるメモリ素子よりなる。これらのパスは、マルチサイクル信号経路スキ
ャンチェーンを含むドメインに位置しない限り、特定の問題を呈することはない
。マルチサイクル信号経路は、信号がそのソースからそのデスティネーションに
伝搬するためにクロック信号の複数のサイクルを必要とするパスである。この問
題に加え、非同期ドメインのクロック周波数は、メインテストクロック信号の周
波数よりも高く、メインテストクロック信号の整数または非整数の倍数となり得
る。
そのデスティネーションに伝搬するために１サイクルだけを必要とするパスのソ
ースであるメモリ素子よりなる。これらのパスは、マルチサイクル信号経路スキ
ャンチェーンを含むドメインに位置しない限り、特定の問題を呈することはない
。マルチサイクル信号経路は、信号がそのソースからそのデスティネーションに
伝搬するためにクロック信号の複数のサイクルを必要とするパスである。この問
題に加え、非同期ドメインのクロック周波数は、メインテストクロック信号の周
波数よりも高く、メインテストクロック信号の整数または非整数の倍数となり得
る。
【００１９】
インターアクトクロックドメイン、すなわち１つ以上の信号を交換するドメイ
ンも、テストの間に特殊な問題を呈する。キャプチャサイクルのタイミングが、
各スキャンチェーンのメモリ素子がノーマル動作モードでコアロジックによって
相互接続され、かつ、全ての各ノーマルモードインターバルが、ドメインテスト
クロックレートの最高のクロックレートで少なくとも１クロックサイクルの間、
時間的にオーバラップする、オーバラッピングノーマルモードインターバルの間
に実行されなければならないからである。
ンも、テストの間に特殊な問題を呈する。キャプチャサイクルのタイミングが、
各スキャンチェーンのメモリ素子がノーマル動作モードでコアロジックによって
相互接続され、かつ、全ての各ノーマルモードインターバルが、ドメインテスト
クロックレートの最高のクロックレートで少なくとも１クロックサイクルの間、
時間的にオーバラップする、オーバラッピングノーマルモードインターバルの間
に実行されなければならないからである。
【００２０】
説明および図面は、本発明が上に概説した問題に取り組む態様を例証するため
に３つの例示的回路を検討する。図１〜４は、メモリ素子が低速および高速の非
インターアクトクロックドメインに区分される回路を例示する。図５および６は
、同様の回路を例示するが、低速および高速ドメインがクロックドメイン境界を
横断する信号経路に沿って互いに通信する。図７〜１２は、マルチサイクルパス
信号のソースであるメモリ素子よりなるスキャンチェーンおよび、単サイクルパ
スメモリ素子によるスキャンチェーンを含む回路を例示する。これらの応用の各
々は以下でより詳細に説明する。
に３つの例示的回路を検討する。図１〜４は、メモリ素子が低速および高速の非
インターアクトクロックドメインに区分される回路を例示する。図５および６は
、同様の回路を例示するが、低速および高速ドメインがクロックドメイン境界を
横断する信号経路に沿って互いに通信する。図７〜１２は、マルチサイクルパス
信号のソースであるメモリ素子よりなるスキャンチェーンおよび、単サイクルパ
スメモリ素子によるスキャンチェーンを含む回路を例示する。これらの応用の各
々は以下でより詳細に説明する。
【００２１】
本発明がこの多様な回路アーキテクチャを取り扱う手段の概要は、標準のテス
ト方法の３つの基本的なステップ（スキャンイン、キャプチャおよびスキャンア
ウト）を独立して考慮することである。
ト方法の３つの基本的なステップ（スキャンイン、キャプチャおよびスキャンア
ウト）を独立して考慮することである。
【００２２】
スキャンイン操作の間、テスト信号が、メインテストクロック信号から導出さ
れた各々のドメインシフトクロックレートで各クロックドメインの各スキャンチ
ェーンに同時にクロックインされる。同期クロックドメインでは、クロックレー
トは１つの同期クロックと別のものとで異なるかもしれないが、同一のクロック
レートがテスト全体にわたって使用される。非同期クロックドメインでは、テス
ト信号の一部がメインテストクロック信号から導出された第１のシフトクロック
レートでクロックインされ、テスト信号の残部(balance)が各々のドメインテス
トクロックレートから導出された第２のクロックレートでクロックインされる。
一般に、クロック信号は、テスト信号の残部がキャプチャサイクルの直前に、か
つそれと同期してシフトされるように、第１および第２のシフトクロック信号か
らの遷移においてある期間抑制される。本発明の方法は、メモリ素子へのモード
コンフィギュレーション信号の適用のタイミングを提供する。
れた各々のドメインシフトクロックレートで各クロックドメインの各スキャンチ
ェーンに同時にクロックインされる。同期クロックドメインでは、クロックレー
トは１つの同期クロックと別のものとで異なるかもしれないが、同一のクロック
レートがテスト全体にわたって使用される。非同期クロックドメインでは、テス
ト信号の一部がメインテストクロック信号から導出された第１のシフトクロック
レートでクロックインされ、テスト信号の残部(balance)が各々のドメインテス
トクロックレートから導出された第２のクロックレートでクロックインされる。
一般に、クロック信号は、テスト信号の残部がキャプチャサイクルの直前に、か
つそれと同期してシフトされるように、第１および第２のシフトクロック信号か
らの遷移においてある期間抑制される。本発明の方法は、メモリ素子へのモード
コンフィギュレーション信号の適用のタイミングを提供する。
【００２３】
メモリ素子がノーマルモードでコアロジックと接続されるキャプチャ操作の間
に、全てのドメインの全てのメモリ素子は各自のドメインテストクロックレート
でクロックされる。メモリ素子クロック信号は、高速および／または非同期ドメ
インにおけるキャプチャの後ただちに抑制され、その結果、応答データが各ドメ
インのオーバラッピング時限の間にスキャンチェーンからクロックアウトされ得
る。
に、全てのドメインの全てのメモリ素子は各自のドメインテストクロックレート
でクロックされる。メモリ素子クロック信号は、高速および／または非同期ドメ
インにおけるキャプチャの後ただちに抑制され、その結果、応答データが各ドメ
インのオーバラッピング時限の間にスキャンチェーンからクロックアウトされ得
る。
【００２４】
スキャンアウト操作の間、各ドメインのメモリ素子は各自のドメインシフトク
ロックレートでクロックされ、非同期クロックドメインでは第１のドメインシフ
トクロックレートが使用される。
ロックレートでクロックされ、非同期クロックドメインでは第１のドメインシフ
トクロックレートが使用される。
【００２５】
制御回路は、各非同期クロックドメインについてメインコントローラおよび補
助テストコントローラを含む。従来のテストコントローラによって実行される機
能に加え、メインコントローラは、コンフィギュレーション制御信号および、メ
インテストクロックから導出される各々のシフトクロック信号を各非同期クロッ
クドメインに供給する。補助コントローラは、ローカルメモリ素子モード制御信
号およびクロック信号を生成し、それらを、コンフィギュレーション制御信号の
状態に応答してメモリ素子に適用する。
助テストコントローラを含む。従来のテストコントローラによって実行される機
能に加え、メインコントローラは、コンフィギュレーション制御信号および、メ
インテストクロックから導出される各々のシフトクロック信号を各非同期クロッ
クドメインに供給する。補助コントローラは、ローカルメモリ素子モード制御信
号およびクロック信号を生成し、それらを、コンフィギュレーション制御信号の
状態に応答してメモリ素子に適用する。
【００２６】
以下の説明は低速クロックドメインおよび高速クロックドメインに言及するが
、ドメインは、同期および非同期クロックドメインであるとみなすべきである。
クロックドメインは必ずしも、本発明の使用を保証するために異なるレートで動
作する必要はない。
、ドメインは、同期および非同期クロックドメインであるとみなすべきである。
クロックドメインは必ずしも、本発明の使用を保証するために異なるレートで動
作する必要はない。
【００２７】
（図１〜４−−非インターアクトクロックドメイン）
図１は、低速ドメイン１４および高速ドメイン１６を含む２つのクロックドメ
インに区分される、コアロジック１２を有する集積回路１０の一部を略示してい
る。破線１８は２つのクロックドメイン間の境界を示す。この単純な回路におい
て、いかなる信号経路も２つのクロックドメイン間の境界を横断しないので、従
って２つのドメインは非インターアクトである。各クロックドメインは、スキャ
ンチェーンに構成され組合せロジックと接続された２つのスキャナブルメモリ素
子よりなる。低速ドメイン１４は、スキャンチェーン２４に構成された２つのス
キャナブルメモリ素子２０および２２ならびにメモリ素子が接続されている組合
せロジック２６よりなる。高速ドメイン１６は、スキャンチェーン３２に構成さ
れた２つのスキャナブルメモリ素子２８および３０ならびにメモリ素子が接続さ
れている組合せロジック３４よりなる。
インに区分される、コアロジック１２を有する集積回路１０の一部を略示してい
る。破線１８は２つのクロックドメイン間の境界を示す。この単純な回路におい
て、いかなる信号経路も２つのクロックドメイン間の境界を横断しないので、従
って２つのドメインは非インターアクトである。各クロックドメインは、スキャ
ンチェーンに構成され組合せロジックと接続された２つのスキャナブルメモリ素
子よりなる。低速ドメイン１４は、スキャンチェーン２４に構成された２つのス
キャナブルメモリ素子２０および２２ならびにメモリ素子が接続されている組合
せロジック２６よりなる。高速ドメイン１６は、スキャンチェーン３２に構成さ
れた２つのスキャナブルメモリ素子２８および３０ならびにメモリ素子が接続さ
れている組合せロジック３４よりなる。
【００２８】
図１〜６の実施形態におけるスキャナブルメモリ素子は、同一構成のものであ
り、図１３および１４に最適に示されるように、メモリデバイス３６およびマル
チプレクサ３８を含む。メモリデバイス３６は、データ入力Ｄ、クロック入力Ｃ
Ｋおよび出力Ｑを有するＤフリップフロップとすることができる。入力Ｄはマル
チプレクサの出力と接続される。出力Ｑは、組合せロジックおよびスキャンチェ
ーンの次のスキャナブルメモリ素子の“ｓｉ”入力と接続される。マルチプレク
サ３８は、入力“ｓｉ”および“ｄ”ならびにセレクト入力“ｓｅ”を備える。
“ｄ”入力は組合せロジックからの出力と接続される。“ｓｅ”入力はスキャン
イネーブル信号ＳＥを受信する。スキャンイネーブル信号がアクティブの時、マ
ルチプレクサは“ｓｉ”入力をメモリデバイスのＤ入力に接続する。このコンフ
ィギュレーションをここでは「スキャンモード」と称する。ＳＥがイナクティブ
である時、マルチプレクサは“ｄ”入力をメモリデバイスのＤ入力に接続する。
このコンフィギュレーションは「ノーマルモード」または「キャプチャモード」
と称する。
り、図１３および１４に最適に示されるように、メモリデバイス３６およびマル
チプレクサ３８を含む。メモリデバイス３６は、データ入力Ｄ、クロック入力Ｃ
Ｋおよび出力Ｑを有するＤフリップフロップとすることができる。入力Ｄはマル
チプレクサの出力と接続される。出力Ｑは、組合せロジックおよびスキャンチェ
ーンの次のスキャナブルメモリ素子の“ｓｉ”入力と接続される。マルチプレク
サ３８は、入力“ｓｉ”および“ｄ”ならびにセレクト入力“ｓｅ”を備える。
“ｄ”入力は組合せロジックからの出力と接続される。“ｓｅ”入力はスキャン
イネーブル信号ＳＥを受信する。スキャンイネーブル信号がアクティブの時、マ
ルチプレクサは“ｓｉ”入力をメモリデバイスのＤ入力に接続する。このコンフ
ィギュレーションをここでは「スキャンモード」と称する。ＳＥがイナクティブ
である時、マルチプレクサは“ｄ”入力をメモリデバイスのＤ入力に接続する。
このコンフィギュレーションは「ノーマルモード」または「キャプチャモード」
と称する。
【００２９】
一般的な回路は多数のスキャンチェーンを有し、各スキャンチェーンにもっと
多くのメモリ素子を有し得ることが理解されるであろう。克服しなければならな
い課題は、回路の異なる部分が異なるレートで動作する回路をいかにして単一の
パスでテストするかである。
多くのメモリ素子を有し得ることが理解されるであろう。克服しなければならな
い課題は、回路の異なる部分が異なるレートで動作する回路をいかにして単一の
パスでテストするかである。
【００３０】
本発明は、ビルトイン・セルフ・テスト（ＢＩＳＴ）コントローラとも称する
、メインテストコントローラ５０および、個々の付加的または高速クロックドメ
インのための補助テストコントローラ５２を提供する。メインコントローラは、
図１において低速クロックドメイン１４である同期クロックドメインと接続され
、そこでのテスト操作を制御する。２つのコントローラは別々に図示されている
が、補助コントローラはメインコントローラの回路に組み入れることもできる。
、メインテストコントローラ５０および、個々の付加的または高速クロックドメ
インのための補助テストコントローラ５２を提供する。メインコントローラは、
図１において低速クロックドメイン１４である同期クロックドメインと接続され
、そこでのテスト操作を制御する。２つのコントローラは別々に図示されている
が、補助コントローラはメインコントローラの回路に組み入れることもできる。
【００３１】
ＢＩＳＴコントローラは当該技術分野で公知であり、多様な機能を提供するい
くつかのサブ回路を含む。そうしたサブ回路についてはここでは説明しない。そ
のような回路が本発明のＢＩＳＴコントローラに含まれてもよいことが理解され
るはずである。メインテストコントローラは、回路の各スキャンチェーンの入力
に接続された出力バス５４と接続されている出力ＰＲＰＧを有する疑似ランダム
パターンジェネレータを備える。メインテストコントローラは、スキャンチェー
ンの各々の出力に接続された入力バス５６と接続された入力ＭＩＳＲを有する複
数入力シグネチャ分析器も含む。疑似ランダムパターンジェネレータおよび複数
入力シグネチャ分析器は、当該技術分野で公知であり、従ってここではこれ以上
説明しない。
くつかのサブ回路を含む。そうしたサブ回路についてはここでは説明しない。そ
のような回路が本発明のＢＩＳＴコントローラに含まれてもよいことが理解され
るはずである。メインテストコントローラは、回路の各スキャンチェーンの入力
に接続された出力バス５４と接続されている出力ＰＲＰＧを有する疑似ランダム
パターンジェネレータを備える。メインテストコントローラは、スキャンチェー
ンの各々の出力に接続された入力バス５６と接続された入力ＭＩＳＲを有する複
数入力シグネチャ分析器も含む。疑似ランダムパターンジェネレータおよび複数
入力シグネチャ分析器は、当該技術分野で公知であり、従ってここではこれ以上
説明しない。
【００３２】
メインコントローラの役割は、テストベクトルまたはテスト信号を生成し回路
のスキャンチェーンに適用すること、メモリ素子をスキャンまたはノーマルモー
ドで構成するためのメモリ素子コンフィギュレーション信号を生成すること、お
よび、適用されたスキャンテストベクトルおよびここに説明する必要がない他の
特定の機能に対する組合せロジックの応答を分析することを含め、テスト操作を
制御することである。
のスキャンチェーンに適用すること、メモリ素子をスキャンまたはノーマルモー
ドで構成するためのメモリ素子コンフィギュレーション信号を生成すること、お
よび、適用されたスキャンテストベクトルおよびここに説明する必要がない他の
特定の機能に対する組合せロジックの応答を分析することを含め、テスト操作を
制御することである。
【００３３】
メインコントローラはメインテストクロック信号ＢｉｓｔＣｌｋを受信する。
メインコントローラは、出力バス５４に沿って様々なスキャンチェーンにスキャ
ンテストベクトルを送り、入力バス５６に沿ってスキャンチェーンから応答を受
け取る。メインコントローラは低速ドメインの補助コントローラとして働くこと
ができ、低速ドメイン１４の各メモリ素子にＳＥ入力への出力線５８に沿ってス
キャンイネーブル信号ＳＥを供給する。メインコントローラはまた、回路の他の
クロックドメインの各々のコンフィギュレーション制御信号も生成する。図１の
回路において、コントローラは、その関係する高速ドメインのメモリ素子を構成
する際に使用するために補助コントローラ５２への出力線６０に沿ってコンフィ
ギュレーション制御信号ＳＥ［２］を供給する。図１では、１つだけの付加的ま
たは高速ドメインが存在する。
メインコントローラは、出力バス５４に沿って様々なスキャンチェーンにスキャ
ンテストベクトルを送り、入力バス５６に沿ってスキャンチェーンから応答を受
け取る。メインコントローラは低速ドメインの補助コントローラとして働くこと
ができ、低速ドメイン１４の各メモリ素子にＳＥ入力への出力線５８に沿ってス
キャンイネーブル信号ＳＥを供給する。メインコントローラはまた、回路の他の
クロックドメインの各々のコンフィギュレーション制御信号も生成する。図１の
回路において、コントローラは、その関係する高速ドメインのメモリ素子を構成
する際に使用するために補助コントローラ５２への出力線６０に沿ってコンフィ
ギュレーション制御信号ＳＥ［２］を供給する。図１では、１つだけの付加的ま
たは高速ドメインが存在する。
【００３４】
補助コントローラは、その関係するクロックドメインのメモリ素子のコンフィ
ギュレーションを制御し、メインテストコントローラによって供給されたコンフ
ィギュレーション制御信号に応答して適切なクロック信号をメモリ素子に適用す
る。以下でより完全に説明するように、補助テストコントローラは、テスト信号
の所定の数のビットを除く全てを高速スキャンチェーン３２にシフトインし、キ
ャプチャされたデータをスキャンチェーンからシフトアウトするために、メイン
テストクロックを使用する。例示した例において、テスト信号の最後のビットを
除いた全ては、メインテストクロックの制御下でシフトインされる。補助テスト
コントローラは、最後のビットをローンチしキャプチャ操作を実行することを含
むキャプチャシーケンスを実行するために、所定のドメインクロック信号を使用
する。
ギュレーションを制御し、メインテストコントローラによって供給されたコンフ
ィギュレーション制御信号に応答して適切なクロック信号をメモリ素子に適用す
る。以下でより完全に説明するように、補助テストコントローラは、テスト信号
の所定の数のビットを除く全てを高速スキャンチェーン３２にシフトインし、キ
ャプチャされたデータをスキャンチェーンからシフトアウトするために、メイン
テストクロックを使用する。例示した例において、テスト信号の最後のビットを
除いた全ては、メインテストクロックの制御下でシフトインされる。補助テスト
コントローラは、最後のビットをローンチしキャプチャ操作を実行することを含
むキャプチャシーケンスを実行するために、所定のドメインクロック信号を使用
する。
【００３５】
補助テストコントローラは３つの入力を有する。それらは、メインテストクロ
ック信号ＢｉｓｔＣｌｋ、メインコントローラからのコンフィギュレーション制
御信号ＳＥ［２］および、ソースドメインテストクロック信号ＣｌｏｃｋＨＳ＿
ｒａｗを受信する。従って、ドメインテストクロック信号はメインテストクロッ
ク信号ＢｉｓｋＣｌｋと非同期である。補助コントローラは、ローカルメモリ素
子コンフィギュレーション信号ＳＥＨＳを生成し、メモリ素子の各々のＳＥ入力
に適用するとともに、ドメインクロック信号ＣｌｏｃｋＨＳを生成し、その関係
するドメインのメモリ素子のクロック入力に適用する。メインテストクロック信
号およびドメインテストクロック信号の周波数は、回路の正常動作に影響を及ぼ
す回路の遅延欠陥がテスト中に検出できるように、回路の正常動作の間に使用さ
れる周波数とほぼ一致するように選択される。ＳＥＨＳ信号は、前述のスキャン
イネーブル信号および、低速ドメインのメモリ素子に適用されるスキャンイネー
ブル信号に対応する。
ック信号ＢｉｓｔＣｌｋ、メインコントローラからのコンフィギュレーション制
御信号ＳＥ［２］および、ソースドメインテストクロック信号ＣｌｏｃｋＨＳ＿
ｒａｗを受信する。従って、ドメインテストクロック信号はメインテストクロッ
ク信号ＢｉｓｋＣｌｋと非同期である。補助コントローラは、ローカルメモリ素
子コンフィギュレーション信号ＳＥＨＳを生成し、メモリ素子の各々のＳＥ入力
に適用するとともに、ドメインクロック信号ＣｌｏｃｋＨＳを生成し、その関係
するドメインのメモリ素子のクロック入力に適用する。メインテストクロック信
号およびドメインテストクロック信号の周波数は、回路の正常動作に影響を及ぼ
す回路の遅延欠陥がテスト中に検出できるように、回路の正常動作の間に使用さ
れる周波数とほぼ一致するように選択される。ＳＥＨＳ信号は、前述のスキャン
イネーブル信号および、低速ドメインのメモリ素子に適用されるスキャンイネー
ブル信号に対応する。
【００３６】
アクティブのコンフィギュレーション制御信号ＳＥ［２］は、非同期クロック
ドメイン１６のスキャンチェーンが、スキャンまたはシフトモードで構成され、
メインテストクロック信号から導出された第１のシフトクロック信号によってク
ロックされるはずであることを指示する。この信号は、テスト信号の一部がスキ
ャンチェーンにクロックインされる第１のテスト信号ロードシーケンスの初めに
アクティブにされる。アクティブ値からイナクティブ値へのコンフィギュレーシ
ョン制御信号の遷移は、ドメインテストクロック信号を用いて有効となりテスト
信号の残部がスキャンチェーンにロードされる、第２のロードシーケンスの開始
を指示する。第２のロードシーケンスは、動作の全サイクルについてクロックド
メインのスキャナブルメモリ素子をスキャンモードで構成し、ドメインクロック
信号の１つのアクティブエッジをクロック入力に適用することと、その後、スキ
ャナブルメモリ素子をキャプチャまたはノーマルモードで構成し、ドメインクロ
ックの１つのアクティブエッジをメモリ素子のクロック入力に適用することから
なる。図１の実施形態では、メモリ素子の動作の全サイクルを有効にするために
１つだけのアクティブエッジが必要とされるので、ドメインテストクロックの１
つだけのアクティブエッジが第２のシフトシーケンスの間に適用される。後述の
通り、マルチサイクルスキャンパスのソースであるメモリ素子は、動作の全サイ
クルを有効にするために複数のアクティブエッジを必要とする。この最終的なシ
フトサイクルは、高速クロックレートでテストデータをローンチするのに役立つ
。
ドメイン１６のスキャンチェーンが、スキャンまたはシフトモードで構成され、
メインテストクロック信号から導出された第１のシフトクロック信号によってク
ロックされるはずであることを指示する。この信号は、テスト信号の一部がスキ
ャンチェーンにクロックインされる第１のテスト信号ロードシーケンスの初めに
アクティブにされる。アクティブ値からイナクティブ値へのコンフィギュレーシ
ョン制御信号の遷移は、ドメインテストクロック信号を用いて有効となりテスト
信号の残部がスキャンチェーンにロードされる、第２のロードシーケンスの開始
を指示する。第２のロードシーケンスは、動作の全サイクルについてクロックド
メインのスキャナブルメモリ素子をスキャンモードで構成し、ドメインクロック
信号の１つのアクティブエッジをクロック入力に適用することと、その後、スキ
ャナブルメモリ素子をキャプチャまたはノーマルモードで構成し、ドメインクロ
ックの１つのアクティブエッジをメモリ素子のクロック入力に適用することから
なる。図１の実施形態では、メモリ素子の動作の全サイクルを有効にするために
１つだけのアクティブエッジが必要とされるので、ドメインテストクロックの１
つだけのアクティブエッジが第２のシフトシーケンスの間に適用される。後述の
通り、マルチサイクルスキャンパスのソースであるメモリ素子は、動作の全サイ
クルを有効にするために複数のアクティブエッジを必要とする。この最終的なシ
フトサイクルは、高速クロックレートでテストデータをローンチするのに役立つ
。
【００３７】
図２は、補助テストコントローラ５２のより詳細な略ブロック図である。補助
テストコントローラは、制御信号生成回路７０およびローカルクロック信号生成
回路７２という２つのサブ回路より構成される。
テストコントローラは、制御信号生成回路７０およびローカルクロック信号生成
回路７２という２つのサブ回路より構成される。
【００３８】
制御信号生成回路７０は、クロックドメイン１６のためのローカルスキャンイ
ネーブル信号ＳＥＨＳを生成する。回路７０は、ＯＲゲート７４および、高速ス
キャンイネーブル信号の現在状態を記憶し、ローカル高速クロック信号Ｃｌｏｃ
ｋＨＳによって駆動されるメモリ素子７６よりなる。高速スキャンイネーブル信
号ＳＥＨＳは、ＯＲゲートにおいて、メインテストコントローラから受信された
スキャンモード制御信号ＳＥ［２］とメモリ素子の現在状態を結合することによ
って生成される。アクティブコンフィギュレーション制御信号は、メモリ素子が
そのクロック入力でアクティブエッジを受信した後に、スキャンイネーブル信号
をアクティブにさせる。コンフィギュレーション制御信号がイナクティブである
場合、スキャンイネーブル信号はそのクロック入力における次のアクティブエッ
ジにおいて反転される。
ネーブル信号ＳＥＨＳを生成する。回路７０は、ＯＲゲート７４および、高速ス
キャンイネーブル信号の現在状態を記憶し、ローカル高速クロック信号Ｃｌｏｃ
ｋＨＳによって駆動されるメモリ素子７６よりなる。高速スキャンイネーブル信
号ＳＥＨＳは、ＯＲゲートにおいて、メインテストコントローラから受信された
スキャンモード制御信号ＳＥ［２］とメモリ素子の現在状態を結合することによ
って生成される。アクティブコンフィギュレーション制御信号は、メモリ素子が
そのクロック入力でアクティブエッジを受信した後に、スキャンイネーブル信号
をアクティブにさせる。コンフィギュレーション制御信号がイナクティブである
場合、スキャンイネーブル信号はそのクロック入力における次のアクティブエッ
ジにおいて反転される。
【００３９】
ローカルクロック信号生成回路７２は、高速クロックドメイン１６のためのド
メインクロック信号ＣｌｏｃｋＨＳを生成する。クロックドメイン１６のメモリ
素子のクロック入力に適用されたクロック信号は、メインテストクロックおよび
ドメインテストクロック信号の合成である。第１のシフトシーケンスの間、メイ
ンテストクロック信号のクロックパルスをイネーブルにすることによってシフト
クロックが生成される。第２のシフトシーケンスの間に、ドメインテストクロッ
ク信号のクロックパルスをイネーブルにすることによって第２のシフトクロック
信号が生成される。制御信号ＳＥ［２］は、所与の時点にいずれのクロックがア
クティブであるかを決定する。
メインクロック信号ＣｌｏｃｋＨＳを生成する。クロックドメイン１６のメモリ
素子のクロック入力に適用されたクロック信号は、メインテストクロックおよび
ドメインテストクロック信号の合成である。第１のシフトシーケンスの間、メイ
ンテストクロック信号のクロックパルスをイネーブルにすることによってシフト
クロックが生成される。第２のシフトシーケンスの間に、ドメインテストクロッ
ク信号のクロックパルスをイネーブルにすることによって第２のシフトクロック
信号が生成される。制御信号ＳＥ［２］は、所与の時点にいずれのクロックがア
クティブであるかを決定する。
【００４０】
ローカルクロック信号生成回路７２は、インバータ８２、ＢｉｓｔＣｌｋによ
ってクロックされる透過ラッチ８４、ＯＲゲート８６、ＡＮＤゲート８８および
バッファ９０よりなる第１の回路８０を含む。インバータは、コンフィギュレー
ション制御信号ＳＥ［２］を受信し、それを反転し、反転信号を、同じくメイン
テストクロック信号ＢｉｓｔＣｌｋをその他方の入力で受信するＯＲゲート８６
の１入力に適用する。ＯＲゲートの出力は、ＡＮＤゲート８８の１入力に適用さ
れるシフトクロック信号である。制御信号がアクティブである時、ラッチの出力
はイナクティブであり、従ってシフト信号はメインテストクロック信号である。
コンフィギュレーション制御信号がイナクティブになると、ラッチ８４の出力は
アクティブになり、直ちにシフト信号に反映される。ＡＮＤゲートへの入力は、
シフトクロック信号および、後述する第２の回路から導出されるキャプチャクロ
ック信号である。上述の第２のシフトクロック信号に対応するキャプチャクロッ
ク信号は、コンフィギュレーション制御信号がアクティブである間、アクティブ
である。従って、第１のシフトクロック信号は、制御信号がアクティブである間
、ＡＮＤゲートを通過する。
ってクロックされる透過ラッチ８４、ＯＲゲート８６、ＡＮＤゲート８８および
バッファ９０よりなる第１の回路８０を含む。インバータは、コンフィギュレー
ション制御信号ＳＥ［２］を受信し、それを反転し、反転信号を、同じくメイン
テストクロック信号ＢｉｓｔＣｌｋをその他方の入力で受信するＯＲゲート８６
の１入力に適用する。ＯＲゲートの出力は、ＡＮＤゲート８８の１入力に適用さ
れるシフトクロック信号である。制御信号がアクティブである時、ラッチの出力
はイナクティブであり、従ってシフト信号はメインテストクロック信号である。
コンフィギュレーション制御信号がイナクティブになると、ラッチ８４の出力は
アクティブになり、直ちにシフト信号に反映される。ＡＮＤゲートへの入力は、
シフトクロック信号および、後述する第２の回路から導出されるキャプチャクロ
ック信号である。上述の第２のシフトクロック信号に対応するキャプチャクロッ
ク信号は、コンフィギュレーション制御信号がアクティブである間、アクティブ
である。従って、第１のシフトクロック信号は、制御信号がアクティブである間
、ＡＮＤゲートを通過する。
【００４１】
ＡＮＤゲート８８の出力は、出力がローカル高速クロック信号ＣｌｏｃｋＨＳ
であるバッファ９０に適用される。バッファは、第２のクロックドメインにおけ
るメモリ素子の全てのクロック入力を駆動する。バッファは、クロック・スキュ
ーに関係する潜在的なタイミング問題を最小限にする。補助テストコントローラ
がクロックバッファを備えない場合、補助テストコントローラにクロックバッフ
ァの出力を接続し戻すために付加的な入力（図示せず）が要求される。
であるバッファ９０に適用される。バッファは、第２のクロックドメインにおけ
るメモリ素子の全てのクロック入力を駆動する。バッファは、クロック・スキュ
ーに関係する潜在的なタイミング問題を最小限にする。補助テストコントローラ
がクロックバッファを備えない場合、補助テストコントローラにクロックバッフ
ァの出力を接続し戻すために付加的な入力（図示せず）が要求される。
【００４２】
ローカルクロック信号生成回路７２は、メインテストクロック信号によってク
ロックされる遅延回路９４、ドメインテストクロック信号によってクロックされ
る遷移検出器９６およびリタイミングラッチ９８、およびＯＲゲート１００より
なる、第２の回路９２を含む。
ロックされる遅延回路９４、ドメインテストクロック信号によってクロックされ
る遷移検出器９６およびリタイミングラッチ９８、およびＯＲゲート１００より
なる、第２の回路９２を含む。
【００４３】
遅延回路９４は、コンフィギュレーション制御信号を遅延させるためにメイン
テストクロック信号によってクロックされるメモリ素子（図示せず）よりなる。
クロック信号の立上りおよび立下りに応答して更新し得るメモリ素子を設けるこ
とによって、１／２、１、１+１／２．．．のクロックサイクルで制御信号を遅
延することが可能である。遅延は、ドメインテストクロック信号から導出される
キャプチャクロック信号が、コンフィギュレーション制御信号がイナクティブで
ある期間の周期のほぼ中間にアクティブになるように選択される。コンフィギュ
レーション制御信号は、ドメインテストクロックレートで最後のベクトルにシフ
トインするために、最後から２番目のシフトサイクルの後でかつ最後のシフトサ
イクルの前に、イナクティブになる。
テストクロック信号によってクロックされるメモリ素子（図示せず）よりなる。
クロック信号の立上りおよび立下りに応答して更新し得るメモリ素子を設けるこ
とによって、１／２、１、１+１／２．．．のクロックサイクルで制御信号を遅
延することが可能である。遅延は、ドメインテストクロック信号から導出される
キャプチャクロック信号が、コンフィギュレーション制御信号がイナクティブで
ある期間の周期のほぼ中間にアクティブになるように選択される。コンフィギュ
レーション制御信号は、ドメインテストクロックレートで最後のベクトルにシフ
トインするために、最後から２番目のシフトサイクルの後でかつ最後のシフトサ
イクルの前に、イナクティブになる。
【００４４】
メインコントローラ５０は、メインテストクロックの最後から２番目のシフト
サイクルの結果としてコンフィギュレーション制御信号ＳＥ［２］を非アクティ
ブ化する。しかし遷移は、最後のシフトサイクルが同期の低速ドメイン１４で生
起した後まで遅延されなければならない。これにより、非同期の高速ドメインに
おけるテストベクトルのローンチおよびキャプチャが、全ての各ノーマルモード
インターバルが各ドメインテストクロックレートの最高のもので少なくとも１ク
ロックサイクルの間、時間的にオーバラップして、インターアクトの同期および
非同期のドメインの各スキャンチェーンのメモリ素子がノーマル動作モードでコ
アロジックによって相互接続されるオーバラッピングノーマルモードインターバ
ルの間に低速ドメインにおけるローンチおよびキャプチャと同時にまたはその結
果として生起することを保証する。わずか２つの非インターアクトドメインが存
在する図１に示された特定の回路では、キャプチャは、オーバラッピングノーマ
ルモードインターバルの間に実行される必要がない。遅延は、後述する遷移検出
器９６によって導入される遅延を考慮しなければならない。
サイクルの結果としてコンフィギュレーション制御信号ＳＥ［２］を非アクティ
ブ化する。しかし遷移は、最後のシフトサイクルが同期の低速ドメイン１４で生
起した後まで遅延されなければならない。これにより、非同期の高速ドメインに
おけるテストベクトルのローンチおよびキャプチャが、全ての各ノーマルモード
インターバルが各ドメインテストクロックレートの最高のもので少なくとも１ク
ロックサイクルの間、時間的にオーバラップして、インターアクトの同期および
非同期のドメインの各スキャンチェーンのメモリ素子がノーマル動作モードでコ
アロジックによって相互接続されるオーバラッピングノーマルモードインターバ
ルの間に低速ドメインにおけるローンチおよびキャプチャと同時にまたはその結
果として生起することを保証する。わずか２つの非インターアクトドメインが存
在する図１に示された特定の回路では、キャプチャは、オーバラッピングノーマ
ルモードインターバルの間に実行される必要がない。遅延は、後述する遷移検出
器９６によって導入される遅延を考慮しなければならない。
【００４５】
図３は、制御信号の立下りを検出するために使用され得る遷移検出器９６を例
示する。メインテストクロック信号およびドメインテストクロック信号は互いに
非同期であることができるので、メインテストクロックを用いて生成されるスキ
ャンモード制御信号は、ドメインテストクロックと同期化されなければならない
。これは、直列に接続された２つのメモリ素子１０２および１０４を用いて遅延
制御信号ＳＥＤをサンプリングすることによって行われる。通常、２つのメモリ
素子は、遅延制御信号が良好に同期化され、回路が準安定状態(metastable)に入
らないことを保証するために十分である。この同期化の方法は当該技術分野で公
知である。回路のこの第１の部分の出力は、同期化された遅延制御信号である。
示する。メインテストクロック信号およびドメインテストクロック信号は互いに
非同期であることができるので、メインテストクロックを用いて生成されるスキ
ャンモード制御信号は、ドメインテストクロックと同期化されなければならない
。これは、直列に接続された２つのメモリ素子１０２および１０４を用いて遅延
制御信号ＳＥＤをサンプリングすることによって行われる。通常、２つのメモリ
素子は、遅延制御信号が良好に同期化され、回路が準安定状態(metastable)に入
らないことを保証するために十分である。この同期化の方法は当該技術分野で公
知である。回路のこの第１の部分の出力は、同期化された遅延制御信号である。
【００４６】
遷移検出器の第２の部分１０６は、検出された遷移に対応する、キャプチャク
ロックディスエーブル信号ＤＩＳを生成する。回路のこの部分は、同期化された
遅延コンフィギュレーション制御信号を受信し、キャプチャシーケンスの時間を
規定する２つのメモリ素子１０８および１１０を含む。回路の第１の部分の出力
は、出力がＮＡＮＤゲート１１４の１入力に適用されるインバータ１１２に適用
される。第２のメモリ素子１１０の出力は、ＮＡＮＤゲートの他方の入力に適用
される。遷移検出器の全てのメモリ素子は、ドメインテストクロック信号によっ
てクロックされる。
ロックディスエーブル信号ＤＩＳを生成する。回路のこの部分は、同期化された
遅延コンフィギュレーション制御信号を受信し、キャプチャシーケンスの時間を
規定する２つのメモリ素子１０８および１１０を含む。回路の第１の部分の出力
は、出力がＮＡＮＤゲート１１４の１入力に適用されるインバータ１１２に適用
される。第２のメモリ素子１１０の出力は、ＮＡＮＤゲートの他方の入力に適用
される。遷移検出器の全てのメモリ素子は、ドメインテストクロック信号によっ
てクロックされる。
【００４７】
図３のタイミング図は、遅延制御信号ＳＥＤ、ドメインクロック信号Ｃｌｏｃ
ｋＨＳおよび信号ＤＩＳを示している。ＤＩＳの立下りは、素子１０２および１
０４によるＳＥＤのクロッキングによって生じる。ＤＩＳの持続時間は素子１０
８および１１０による同期化されたＳＥＤ信号のクロッキングによって生じる。
ＤＩＳは、シフト操作の間アクティブであり、キャプチャシーケンスの間イナク
ティブである。いくつかの回路は、（図７〜１２の実施形態のように）３を超え
るクロックサイクルのＤＩＳ持続時間を必要とし得る。この信号のアクティブ値
は、キャプチャクロック信号をディスエーブルにし、イナクティブ値はそれをイ
ネーブルにする。イナクティブ値は、同期化された遅延制御信号のアクティブ値
からイナクティブ値への遷移に応答して生成される。イナクティブ値は所定数の
第２のクロックサイクルについて生成される。図示した例では、この数は２であ
り、第１のサイクルはメモリ素子からのテストベクトルをローンチし、第２のサ
イクルはテストベクトルに対する応答をキャプチャする。
ｋＨＳおよび信号ＤＩＳを示している。ＤＩＳの立下りは、素子１０２および１
０４によるＳＥＤのクロッキングによって生じる。ＤＩＳの持続時間は素子１０
８および１１０による同期化されたＳＥＤ信号のクロッキングによって生じる。
ＤＩＳは、シフト操作の間アクティブであり、キャプチャシーケンスの間イナク
ティブである。いくつかの回路は、（図７〜１２の実施形態のように）３を超え
るクロックサイクルのＤＩＳ持続時間を必要とし得る。この信号のアクティブ値
は、キャプチャクロック信号をディスエーブルにし、イナクティブ値はそれをイ
ネーブルにする。イナクティブ値は、同期化された遅延制御信号のアクティブ値
からイナクティブ値への遷移に応答して生成される。イナクティブ値は所定数の
第２のクロックサイクルについて生成される。図示した例では、この数は２であ
り、第１のサイクルはメモリ素子からのテストベクトルをローンチし、第２のサ
イクルはテストベクトルに対する応答をキャプチャする。
【００４８】
図４のタイミング図は、第２のスキャンインシーケンス、キャプチャサイクル
およびスキャンアウトシーケンスの初期部分の間のキー信号の関係を示す。例示
のために、ドメインテストクロック信号は、メインテストクロック信号より約８
倍高速であるように図示されている。
およびスキャンアウトシーケンスの初期部分の間のキー信号の関係を示す。例示
のために、ドメインテストクロック信号は、メインテストクロック信号より約８
倍高速であるように図示されている。
【００４９】
図には示していないが、低速スキャンイネーブル信号ＳＥおよび高速コンフィ
ギュレーション制御信号ＳＥ［２］は、メインテストクロックレートでＰＲＰＧ
からクロックアウトされるスキャンテストベクトルと同期してスキャンインシー
ケンスの初めに同時にアクティブにされる。
ギュレーション制御信号ＳＥ［２］は、メインテストクロックレートでＰＲＰＧ
からクロックアウトされるスキャンテストベクトルと同期してスキャンインシー
ケンスの初めに同時にアクティブにされる。
【００５０】
低速ドメインスキャンイネーブル信号ＳＥは、それがスキャナブル回路につい
て通常であるように、メインテストクロック信号の１周期、キャプチャサイクル
についてイナクティブであると示されている。信号は、低速ドメインの最後のシ
フトサイクルの立上りの結果としてイナクティブになる。キャプチャ操作の直前
に実行される最後のシフトサイクルは、テストベクトルを回路の組合せ部にロー
ンチさせる。回路の組合せ部の応答はクロックの次のアクティブエッジでキャプ
チャされる。
て通常であるように、メインテストクロック信号の１周期、キャプチャサイクル
についてイナクティブであると示されている。信号は、低速ドメインの最後のシ
フトサイクルの立上りの結果としてイナクティブになる。キャプチャ操作の直前
に実行される最後のシフトサイクルは、テストベクトルを回路の組合せ部にロー
ンチさせる。回路の組合せ部の応答はクロックの次のアクティブエッジでキャプ
チャされる。
【００５１】
コンフィギュレーション制御信号ＳＥ［２］は、シフトクロックの２つのアク
ティブエッジを抑制するために、メインテストクロック信号の２つのクロックサ
イクルの間イナクティブである。制御信号は、最後から２番目のシフトサイクル
の立上りの結果としてイナクティブにされる。この実施形態において、制御信号
は、遅延回路に配置されメインテストクロックのポジティブエッジに応答する単
一のフリップフロップ（図示せず）を用いて遅延される。遅延された制御信号の
立下り遷移は、ドメインテストクロックから導出されるキャプチャクロックの２
クロックパルスを後に生成する遷移検出器によって検出される。これらの２つの
パルスは、１シフトサイクルおよびキャプチャサイクルよりなる第２のシフトシ
ーケンスが高速クロックドメイン１６において生起するように開始させる。図４
より、高速ドメインにおけるローンチおよびキャプチャ操作間の時間は、ドメイ
ンテストクロックの周期に対応することがわかる。従って、高速クロックドメイ
ンにおける遅延故障は検出できる。
ティブエッジを抑制するために、メインテストクロック信号の２つのクロックサ
イクルの間イナクティブである。制御信号は、最後から２番目のシフトサイクル
の立上りの結果としてイナクティブにされる。この実施形態において、制御信号
は、遅延回路に配置されメインテストクロックのポジティブエッジに応答する単
一のフリップフロップ（図示せず）を用いて遅延される。遅延された制御信号の
立下り遷移は、ドメインテストクロックから導出されるキャプチャクロックの２
クロックパルスを後に生成する遷移検出器によって検出される。これらの２つの
パルスは、１シフトサイクルおよびキャプチャサイクルよりなる第２のシフトシ
ーケンスが高速クロックドメイン１６において生起するように開始させる。図４
より、高速ドメインにおけるローンチおよびキャプチャ操作間の時間は、ドメイ
ンテストクロックの周期に対応することがわかる。従って、高速クロックドメイ
ンにおける遅延故障は検出できる。
【００５２】
図４は、キャプチャクロック信号がスキャンインおよびスキャンアウトサイク
ルの全てにわたってアクティブであり、高速ドメインにおけるテストベクトルの
ローンチおよびキャプチャを生じる２つのドメインテストクロックサイクルの間
イナクティブであることを示している。図４は、高速ドメインクロック信号Ｃｌ
ｏｃｋＨＳがメインテストクロックおよびドメインテストクロックのどのような
合成であるかも示している。遅延が最後から２番目のシフトサイクルおよびキャ
プチャサイクルの後で起こっていることが特に指摘される。最後に、高速スキャ
ンイネーブル信号ＳＥＨＳが、最後のシフトサイクル（ドメインクロックレート
で生じた第１のサイクル）の間アクティブであり、２つのサイクルの第２のもの
の間イナクティブであることが言及される。
ルの全てにわたってアクティブであり、高速ドメインにおけるテストベクトルの
ローンチおよびキャプチャを生じる２つのドメインテストクロックサイクルの間
イナクティブであることを示している。図４は、高速ドメインクロック信号Ｃｌ
ｏｃｋＨＳがメインテストクロックおよびドメインテストクロックのどのような
合成であるかも示している。遅延が最後から２番目のシフトサイクルおよびキャ
プチャサイクルの後で起こっていることが特に指摘される。最後に、高速スキャ
ンイネーブル信号ＳＥＨＳが、最後のシフトサイクル（ドメインクロックレート
で生じた第１のサイクル）の間アクティブであり、２つのサイクルの第２のもの
の間イナクティブであることが言及される。
【００５３】
図２に示された回路は、４より大きいいずれかの周波数比（すなわち、メイン
テストクロック信号に対するドメインテストクロック信号の比）について良好に
動作するはずである。より小さい周波数比が要求される場合、有効シフトクロッ
ク周波数は、高速クロック周波数に関して４より大きい周波数比を維持するため
に低減されなければならない。これは、メインコントローラにより補助コントロ
ーラに供給されるクロック信号を調整することによって容易に達成される。メイ
ンテストコントローラは、低速クロックドメインの回路が依然メインテストクロ
ックレートでクロックされる必要があるので、複数の有効クロック周波数を取り
扱える必要がある。この状況に対処するには２つの方法が使用可能である。「デ
ィジタルシステムをテストするための複数クロックレートテスト装置」について
１９９４年９月２０日発行のＮａｄｅａｕ−Ｄｏｓｔｉｅらの米国特許第５，３
４９，５８７号および、「ディジタル回路をスキャンテストするための方法およ
び装置」について１９９６年１１月２０日出願のＮａｄｅａｕ−Ｄｏｓｔｉｅら
の米国特許出願第０８／７５２，４９９号は、メインコントローラの設計におい
て使用することができ、両方とも参照によって本願に採り入れられる。両方の場
合において、有効クロック周波数は、メインテストコントローラに適用される基
準クロックの１／４とすることができる。これは、１以上のクロック周波数比が
取り扱えることを意味している。
テストクロック信号に対するドメインテストクロック信号の比）について良好に
動作するはずである。より小さい周波数比が要求される場合、有効シフトクロッ
ク周波数は、高速クロック周波数に関して４より大きい周波数比を維持するため
に低減されなければならない。これは、メインコントローラにより補助コントロ
ーラに供給されるクロック信号を調整することによって容易に達成される。メイ
ンテストコントローラは、低速クロックドメインの回路が依然メインテストクロ
ックレートでクロックされる必要があるので、複数の有効クロック周波数を取り
扱える必要がある。この状況に対処するには２つの方法が使用可能である。「デ
ィジタルシステムをテストするための複数クロックレートテスト装置」について
１９９４年９月２０日発行のＮａｄｅａｕ−Ｄｏｓｔｉｅらの米国特許第５，３
４９，５８７号および、「ディジタル回路をスキャンテストするための方法およ
び装置」について１９９６年１１月２０日出願のＮａｄｅａｕ−Ｄｏｓｔｉｅら
の米国特許出願第０８／７５２，４９９号は、メインコントローラの設計におい
て使用することができ、両方とも参照によって本願に採り入れられる。両方の場
合において、有効クロック周波数は、メインテストコントローラに適用される基
準クロックの１／４とすることができる。これは、１以上のクロック周波数比が
取り扱えることを意味している。
【００５４】
回路の個々の付加的な高速または非同期クロックドメインに関して補助テスト
コントローラが必要である。１つの補助テストコントローラと別のものとの唯一
の潜在的な相違は、異なる周波数比を考慮するためにコンフィギュレーション制
御信号ＳＥ［２］に適用される遅延の量である。
コントローラが必要である。１つの補助テストコントローラと別のものとの唯一
の潜在的な相違は、異なる周波数比を考慮するためにコンフィギュレーション制
御信号ＳＥ［２］に適用される遅延の量である。
【００５５】
（インターアクトクロックドメイン）
図５および６は、クロックドメイン境界を横断する信号経路に沿ってクロック
ドメインがインターアクトする回路を例示している。この回路は図１のものと同
様であるので、従って同一部分を指示するために同一参照符号が使用されている
。４つのスキャナブルメモリ素子１２０、１２２、１２４および１２６は、クロ
ックドメイン境界１８を横断する２つの信号経路１３０および１３２を形成する
ために相互接続されている。信号経路１３０は高速クロックドメインから低速ク
ロックドメインに及ぶ。信号経路１３２は低速クロックドメインから高速クロッ
クドメインに及ぶ。各信号経路は、１つのドメインに配置され、別のドメインに
配置されたデスティネーションメモリ素子の入力と接続された出力を有するソー
スメモリ素子を含む。ソースメモリ素子の出力はいくつかのデスティネーション
メモリ素子に接続され得る。同様に、デスティネーションメモリ素子は複数のソ
ース素子からの入力を受信することができる。使用した方法は、参照により本願
に採り入れられる、「クロック・スキュー管理方法および装置」、１９９８年１
２月１１日出願のＮａｄｅａｕ−Ｄｏｓｔｉｅらの米国特許出願第０９／２０９
，７９０号に記載のものと本質的に同じである。
ドメインがインターアクトする回路を例示している。この回路は図１のものと同
様であるので、従って同一部分を指示するために同一参照符号が使用されている
。４つのスキャナブルメモリ素子１２０、１２２、１２４および１２６は、クロ
ックドメイン境界１８を横断する２つの信号経路１３０および１３２を形成する
ために相互接続されている。信号経路１３０は高速クロックドメインから低速ク
ロックドメインに及ぶ。信号経路１３２は低速クロックドメインから高速クロッ
クドメインに及ぶ。各信号経路は、１つのドメインに配置され、別のドメインに
配置されたデスティネーションメモリ素子の入力と接続された出力を有するソー
スメモリ素子を含む。ソースメモリ素子の出力はいくつかのデスティネーション
メモリ素子に接続され得る。同様に、デスティネーションメモリ素子は複数のソ
ース素子からの入力を受信することができる。使用した方法は、参照により本願
に採り入れられる、「クロック・スキュー管理方法および装置」、１９９８年１
２月１１日出願のＮａｄｅａｕ−Ｄｏｓｔｉｅらの米国特許出願第０９／２０９
，７９０号に記載のものと本質的に同じである。
【００５６】
この方法の原理は、当該信号のソースであるスキャナブルメモリ素子がキャプ
チャするように構成されている場合、別のクロックドメインからの信号を受信す
るスキャナブルメモリ素子のキャプチャを抑制し、逆もまた同様にすることであ
る。キャプチャディスエーブル信号ＣＤ［Ｏ］およびＣＤ［１］がキャプチャの
抑制を制御する。これらの信号は排他的であり、すなわち、スキャンチェーンに
シフトされたあらゆる任意のスキャンベクトルについて、１つだけのキャプチャ
ディスエーブル信号がイナクティブである。この単純な例において、２つのデス
ティネーションスキャナブルメモリ素子はＣＤ［Ｏ］により制御され、２つのソ
ーススキャナブルメモリ素子はＣＤ［１］により制御される。低速クロックドメ
インから高速クロックドメインへの信号経路１３２のソーススキャナブルメモリ
素子１２６は、デスティネーションスキャナブルメモリ素子１２２へ伝搬するた
めの付加的なセットアップ時間を信号に付与するために、低速クロックレートの
半分の実効クロックレートでクロックされる。これは、ソース素子１２６のＣＥ
入力に適切なクロックイネーブル信号ＣＥを適用することによって達成される。
ソーススキャナブルメモリ素子のキャプチャが抑制された場合、信号がデスティ
ネーションスキャナブルメモリ素子によって正しくキャプチャされることを保証
するために大きいホールド時間が与えられる。
チャするように構成されている場合、別のクロックドメインからの信号を受信す
るスキャナブルメモリ素子のキャプチャを抑制し、逆もまた同様にすることであ
る。キャプチャディスエーブル信号ＣＤ［Ｏ］およびＣＤ［１］がキャプチャの
抑制を制御する。これらの信号は排他的であり、すなわち、スキャンチェーンに
シフトされたあらゆる任意のスキャンベクトルについて、１つだけのキャプチャ
ディスエーブル信号がイナクティブである。この単純な例において、２つのデス
ティネーションスキャナブルメモリ素子はＣＤ［Ｏ］により制御され、２つのソ
ーススキャナブルメモリ素子はＣＤ［１］により制御される。低速クロックドメ
インから高速クロックドメインへの信号経路１３２のソーススキャナブルメモリ
素子１２６は、デスティネーションスキャナブルメモリ素子１２２へ伝搬するた
めの付加的なセットアップ時間を信号に付与するために、低速クロックレートの
半分の実効クロックレートでクロックされる。これは、ソース素子１２６のＣＥ
入力に適切なクロックイネーブル信号ＣＥを適用することによって達成される。
ソーススキャナブルメモリ素子のキャプチャが抑制された場合、信号がデスティ
ネーションスキャナブルメモリ素子によって正しくキャプチャされることを保証
するために大きいホールド時間が与えられる。
【００５７】
デスティネーションスキャナブルメモリ素子に伝搬するために十分なセットア
ップ時間を信号に付与する別の方法は、メインテストクロックの１／２サイクル
だけ補助テストコントローラのスキャンモード制御信号に課される遅延の量を増
大させることである。結果として得られるホールド時間は、多くの場合において
十分である。当業者は、クロック周波数、クロック分配ツリーの伝搬遅延および
信号経路伝搬時間の知識に基づき適切な方法を選択できるであろう。
ップ時間を信号に付与する別の方法は、メインテストクロックの１／２サイクル
だけ補助テストコントローラのスキャンモード制御信号に課される遅延の量を増
大させることである。結果として得られるホールド時間は、多くの場合において
十分である。当業者は、クロック周波数、クロック分配ツリーの伝搬遅延および
信号経路伝搬時間の知識に基づき適切な方法を選択できるであろう。
【００５８】
高速クロックドメインから低速クロックドメインへの信号経路１３０では、セ
ットアップおよびホールド時間は、図６において、メインテストクロックのほぼ
１クロック周期であると示されており、これはほとんどの場合において十分であ
る。適正でなければ、制御信号ＳＥ［２］に課される遅延を適宜増減するかまた
は、上記の場合におけるようにソーススキャナブルメモリ素子の実効シフトサイ
クル数を低減することができる。
ットアップおよびホールド時間は、図６において、メインテストクロックのほぼ
１クロック周期であると示されており、これはほとんどの場合において十分であ
る。適正でなければ、制御信号ＳＥ［２］に課される遅延を適宜増減するかまた
は、上記の場合におけるようにソーススキャナブルメモリ素子の実効シフトサイ
クル数を低減することができる。
【００５９】
（マルチサイクルパス）
図７は、マルチサイクル信号経路を有する回路２００の一部を例示する。回路
は、高速テストクロック信号ＣｌｏｃｋＨＳによってクロックされる２つのスキ
ャンチェーン２０２および２０４、メインＢＩＳＴコントローラ２１０、および
２つのスキャンチェーンと関係する補助コントローラ２１２を含む。回路はただ
１つのクロックドメインを有する。図１〜６において例示されたような組合せロ
ジックおよび他の同期および非同期クロックドメインは、マルチサイクルパスの
特徴に焦点を当てるために図７では図示されない。
は、高速テストクロック信号ＣｌｏｃｋＨＳによってクロックされる２つのスキ
ャンチェーン２０２および２０４、メインＢＩＳＴコントローラ２１０、および
２つのスキャンチェーンと関係する補助コントローラ２１２を含む。回路はただ
１つのクロックドメインを有する。図１〜６において例示されたような組合せロ
ジックおよび他の同期および非同期クロックドメインは、マルチサイクルパスの
特徴に焦点を当てるために図７では図示されない。
【００６０】
メインコントローラ２１０は、メインテストクロック信号ＢｉｓｔＣｌｋの制
御下で動作し、出力ＰＲＰＧでテストベクトルを補助テストコントローラの対応
する入力に出力し、補助テストコントローラの出力からＭＩＳＲ入力において適
用されたテストベクトルに対する応答を受信し、クロックイネーブル信号ＣＥＥ
、コンフィギュレーション制御信号ＳＥ［３］およびスキャンイネーブル信号Ｓ
Ｅを出力するものであり、それらの信号は図に示された場合には同期クロックド
メインのメモリ素子に適用されるであろう。補助テストコントローラ２１２は、
ドメインテストクロック信号ＣｌｏｃｋＨＳ、ローカルクロックイネーブル信号
ＣＥＨＳ、ローカルスキャンイネーブル信号ＳＥＨＳを供給し、テストベクトル
およびその応答を各々出力ＳＩＨＳおよび入力ＳＯＨＳにより処理し出力し、メ
インテストコントローラにより発行された制御信号に応答してテスト操作を制御
する。
御下で動作し、出力ＰＲＰＧでテストベクトルを補助テストコントローラの対応
する入力に出力し、補助テストコントローラの出力からＭＩＳＲ入力において適
用されたテストベクトルに対する応答を受信し、クロックイネーブル信号ＣＥＥ
、コンフィギュレーション制御信号ＳＥ［３］およびスキャンイネーブル信号Ｓ
Ｅを出力するものであり、それらの信号は図に示された場合には同期クロックド
メインのメモリ素子に適用されるであろう。補助テストコントローラ２１２は、
ドメインテストクロック信号ＣｌｏｃｋＨＳ、ローカルクロックイネーブル信号
ＣＥＨＳ、ローカルスキャンイネーブル信号ＳＥＨＳを供給し、テストベクトル
およびその応答を各々出力ＳＩＨＳおよび入力ＳＯＨＳにより処理し出力し、メ
インテストコントローラにより発行された制御信号に応答してテスト操作を制御
する。
【００６１】
両方のスキャンチェーンはスキャナブルメモリ素子を含む。スキャンチェーン
２０４のメモリ素子は、図１３に関して前述したものと同じかまたは類似の単サ
イクルパス素子である。スキャンチェーン２０２は、ソースマルチサイクルパス
であるメモリ素子よりなる。マルチサイクル信号経路は、ソース素子の出力から
デスティネーション素子の入力に伝搬するために複数のクロックサイクルを必要
とする信号経路である。ソースメモリ素子は通例、そこでクロックイネーブル信
号を受信するためのクロックイネーブル入力ＣＥが設けられている。図１４は、
そのようなメモリ素子のいくつかの可能なコンフィギュレーションの１つを例示
している。メモリ素子は、クロックイネーブル信号を処理するために付加的なマ
ルチプレクサが設けられていること以外、図１３のそれと同様であることがわか
るであろう。アクティブのクロックイネーブル信号により、素子はそのクロック
入力に適用されたクロック信号に応答して正常に動作することが可能になる。イ
ナクティブのクロックイネーブル信号は、素子の動作をディスエーブルにし、素
子にその出力を一定に保たせる。これはマルチサイクルパスのソースである素子
にとって有益である。なぜなら、信号がマルチサイクルパスを経てそのデスティ
ネーションの入力に伝搬するために必要なクロックパルスの数について、素子を
ホールドモードで構成できるからである。２のマルチサイクルパスのソースであ
る素子において、クロックイネーブル信号は、適用されたクロック信号の１サイ
クルおきにイナクティブにされる。適用されたクロック信号の２つのサイクルが
、メモリ素子の動作の１つの全サイクルを構成している。４のマルチサイクルパ
スのソースである素子では、クロックイネーブル信号は適用されたクロック信号
のすべての４サイクルのうちの３つでイナクティブにされる。適用されたクロッ
ク信号の４つのサイクルが、メモリ素子の動作の１つの全サイクルを構成する。
２０４のメモリ素子は、図１３に関して前述したものと同じかまたは類似の単サ
イクルパス素子である。スキャンチェーン２０２は、ソースマルチサイクルパス
であるメモリ素子よりなる。マルチサイクル信号経路は、ソース素子の出力から
デスティネーション素子の入力に伝搬するために複数のクロックサイクルを必要
とする信号経路である。ソースメモリ素子は通例、そこでクロックイネーブル信
号を受信するためのクロックイネーブル入力ＣＥが設けられている。図１４は、
そのようなメモリ素子のいくつかの可能なコンフィギュレーションの１つを例示
している。メモリ素子は、クロックイネーブル信号を処理するために付加的なマ
ルチプレクサが設けられていること以外、図１３のそれと同様であることがわか
るであろう。アクティブのクロックイネーブル信号により、素子はそのクロック
入力に適用されたクロック信号に応答して正常に動作することが可能になる。イ
ナクティブのクロックイネーブル信号は、素子の動作をディスエーブルにし、素
子にその出力を一定に保たせる。これはマルチサイクルパスのソースである素子
にとって有益である。なぜなら、信号がマルチサイクルパスを経てそのデスティ
ネーションの入力に伝搬するために必要なクロックパルスの数について、素子を
ホールドモードで構成できるからである。２のマルチサイクルパスのソースであ
る素子において、クロックイネーブル信号は、適用されたクロック信号の１サイ
クルおきにイナクティブにされる。適用されたクロック信号の２つのサイクルが
、メモリ素子の動作の１つの全サイクルを構成している。４のマルチサイクルパ
スのソースである素子では、クロックイネーブル信号は適用されたクロック信号
のすべての４サイクルのうちの３つでイナクティブにされる。適用されたクロッ
ク信号の４つのサイクルが、メモリ素子の動作の１つの全サイクルを構成する。
【００６２】
図７に例示された実施形態において、第１のスキャンチェーン２０２の素子の
各々は２のマルチサイクルパスのソースであり、すなわち、各自の出力における
信号が各自のデスティネーション素子の入力に伝搬するために２つのクロックサ
イクルが要求される。そのような各素子には、補助テストコントローラによって
出力されるクロックイネーブル信号ＣＥＨＳを受信するクロックイネーブル入力
ＣＥが設けられている。ＣＥＨＳがアクティブである時、素子は各自のクロック
入力ＣＫに適用されたクロック信号に応答して動作する。ＣＥＨＳがイナクティ
ブである時には、素子はディスエーブルにされ、各自の出力を一定に保つ。ここ
で例示し説明した特定の事例において、ＣＥＨＳは、適用されたクロック信号Ｃ
ｌｏｃｋＨＳのクロックレートの１／２を有するクロック信号である。補助コン
トローラから出力されるクロックイネーブル信号ＣＥＨＳは、メインテストコン
トローラによって出力されたクロックイネーブル信号ＣＥＥ（クロックイネーブ
ルアーリー）に応答して生成される。ＣＥＥは、ＣＥＨＳ信号に１クロックサイ
クルの１／２だけ先行する。クロックイネーブル信号は、補助コントローラによ
って対処されなければならない複雑さを導入する。
各々は２のマルチサイクルパスのソースであり、すなわち、各自の出力における
信号が各自のデスティネーション素子の入力に伝搬するために２つのクロックサ
イクルが要求される。そのような各素子には、補助テストコントローラによって
出力されるクロックイネーブル信号ＣＥＨＳを受信するクロックイネーブル入力
ＣＥが設けられている。ＣＥＨＳがアクティブである時、素子は各自のクロック
入力ＣＫに適用されたクロック信号に応答して動作する。ＣＥＨＳがイナクティ
ブである時には、素子はディスエーブルにされ、各自の出力を一定に保つ。ここ
で例示し説明した特定の事例において、ＣＥＨＳは、適用されたクロック信号Ｃ
ｌｏｃｋＨＳのクロックレートの１／２を有するクロック信号である。補助コン
トローラから出力されるクロックイネーブル信号ＣＥＨＳは、メインテストコン
トローラによって出力されたクロックイネーブル信号ＣＥＥ（クロックイネーブ
ルアーリー）に応答して生成される。ＣＥＥは、ＣＥＨＳ信号に１クロックサイ
クルの１／２だけ先行する。クロックイネーブル信号は、補助コントローラによ
って対処されなければならない複雑さを導入する。
【００６３】
第２のスキャンパス２０４のメモリ素子は、単サイクルパスのソースである。
すなわち、各自の出力における信号が各自のデスティネーション素子の入力に伝
搬するために１クロックサイクルだけしか必要としない。
すなわち、各自の出力における信号が各自のデスティネーション素子の入力に伝
搬するために１クロックサイクルだけしか必要としない。
【００６４】
メモリ素子を制御する方法は、マルチサイクルパスの数より１少ない分、コン
フィギュレーション制御信号が単サイクルパスメモリ素子より早くイナクティブ
にされる以外、前述の実施形態のものとほぼ同じである。第１のシフトクロック
信号はコンフィギュレーション制御信号の非アクティブ化と同時に抑制されて、
遅延コンフィギュレーション制御信号のアクティブ−イナクティブ遷移が検出さ
れるまで抑制され続ける。その時点で、ドメインテストクロック信号は、マルチ
サイクルパスの数に対応するクロック信号のアクティブエッジの数の間、アクテ
ィブにされる。クロックが抑制されている間、ロードされているスキャンテスト
ベクトルビットは、クロック信号が再びイネーブルになった時のロードのために
記憶される。記憶されるビットの数は、マルチサイクルパスの数より１少ない。
事例では、マルチサイクルパスの数は２であり、従って、最後から２番目のビッ
ト、１ビットが記憶される。
フィギュレーション制御信号が単サイクルパスメモリ素子より早くイナクティブ
にされる以外、前述の実施形態のものとほぼ同じである。第１のシフトクロック
信号はコンフィギュレーション制御信号の非アクティブ化と同時に抑制されて、
遅延コンフィギュレーション制御信号のアクティブ−イナクティブ遷移が検出さ
れるまで抑制され続ける。その時点で、ドメインテストクロック信号は、マルチ
サイクルパスの数に対応するクロック信号のアクティブエッジの数の間、アクテ
ィブにされる。クロックが抑制されている間、ロードされているスキャンテスト
ベクトルビットは、クロック信号が再びイネーブルになった時のロードのために
記憶される。記憶されるビットの数は、マルチサイクルパスの数より１少ない。
事例では、マルチサイクルパスの数は２であり、従って、最後から２番目のビッ
ト、１ビットが記憶される。
【００６５】
クロックイネーブル信号は、メインコントローラによって生成され、メインテ
ストクロックに基づく。またコンフィギュレーション制御信号もメインコントロ
ーラから生じる。高速クロック信号は独立のソースから生じ、第２のシフトシー
ケンスの間における第２のシフトクロック信号および、キャプチャサイクルの間
におけるその信号を生成するために、補助コントローラによって使用される。
ストクロックに基づく。またコンフィギュレーション制御信号もメインコントロ
ーラから生じる。高速クロック信号は独立のソースから生じ、第２のシフトシー
ケンスの間における第２のシフトクロック信号および、キャプチャサイクルの間
におけるその信号を生成するために、補助コントローラによって使用される。
【００６６】
図８は、補助テストコントローラ２１２の略ブロック図である。補助コントロ
ーラは、制御信号生成回路２１４、クロック信号生成回路２１６およびスキャン
パスリタイミング回路２１８を備える。
ーラは、制御信号生成回路２１４、クロック信号生成回路２１６およびスキャン
パスリタイミング回路２１８を備える。
【００６７】
制御信号生成回路２１４は、メインテストクロックと高速ドメインテストクロ
ックとの間に必要な同期を付与するために、メインコントローラによって供給さ
れたクロックイネーブルおよびスキャンイネーブル信号を修正する非同期インタ
フェースである。この回路の実施形態は図９に例示されている。
ックとの間に必要な同期を付与するために、メインコントローラによって供給さ
れたクロックイネーブルおよびスキャンイネーブル信号を修正する非同期インタ
フェースである。この回路の実施形態は図９に例示されている。
【００６８】
図８に例示されたクロック信号生成回路は、マルチサイクルパスおよび単サイ
クルパスチェーン両方のメモリ素子のためのドメインテストクロック信号入力を
生成する。シフトクロック信号は、テストベクトルの所定数のビットを除く全て
のためのメインテストクロック信号または、それから導出される信号である。シ
フトクロック信号は、記憶されたテストベクトルビットをロードし、キャプチャ
操作を実行するためにメインテストクロック信号からドメインテストクロック信
号にスイッチされ、その後、キャプチャされたデータをシフトアウトするために
メインテストクロックにスイッチし戻される。
クルパスチェーン両方のメモリ素子のためのドメインテストクロック信号入力を
生成する。シフトクロック信号は、テストベクトルの所定数のビットを除く全て
のためのメインテストクロック信号または、それから導出される信号である。シ
フトクロック信号は、記憶されたテストベクトルビットをロードし、キャプチャ
操作を実行するためにメインテストクロック信号からドメインテストクロック信
号にスイッチされ、その後、キャプチャされたデータをシフトアウトするために
メインテストクロックにスイッチし戻される。
【００６９】
図１２に例示されたスキャンデータリタイミング回路２１８は、スキャンチェ
ーンにシフトインされたテストベクトルデータおよび、単サイクルパスチェーン
からメインコントローラにシフトアウトされる応答データのリタイミングを行う
。
ーンにシフトインされたテストベクトルデータおよび、単サイクルパスチェーン
からメインコントローラにシフトアウトされる応答データのリタイミングを行う
。
【００７０】
図８に例示されたクロック生成回路２１６は、図２に例示したものとほぼ同じ
であるので、従って同一構成要素を指示するために同一参照符号が使用されてい
る。しかし、遷移検出器は、テストベクトルデータおよび応答データを処理する
ために使用される信号を生成するために修正されている（後述する図１０参照）
。所要の結果は、コンフィギュレーション制御信号ＳＥ［３］が非アクティブ化
および再アクティブ化されるタイミングの変更および遅延回路により付与される
遅延によって得られる。
であるので、従って同一構成要素を指示するために同一参照符号が使用されてい
る。しかし、遷移検出器は、テストベクトルデータおよび応答データを処理する
ために使用される信号を生成するために修正されている（後述する図１０参照）
。所要の結果は、コンフィギュレーション制御信号ＳＥ［３］が非アクティブ化
および再アクティブ化されるタイミングの変更および遅延回路により付与される
遅延によって得られる。
【００７１】
図９を参照すれば、制御信号生成回路２１４は、ドメインテストクロック信号
によってクロックされるＤフリップフロップの形態の１対のリタイミング素子２
２０および２２２、および連結されているロジック２２４から構成される。タイ
ミング素子２２０は、メインコントローラによって出力されるクロックイネーブ
ル信号ＣＥＥを受信し、高速クロックイネーブル信号ＣＥＨＳを出力する。タイ
ミング素子２２２は、コンフィギュレーション制御信号ＳＥ［３］を受信し、高
速クロックイネーブル信号ＳＥＨＳを出力する。ロジック２２４は、１対のＯＲ
ゲート２２６および２２８ならびにインバータ２３０を含む。ＯＲゲート２２６
は、タイミング素子２２０およびインバータ２３０の出力を受信し、その出力を
ＯＲゲート２２８の１入力に適用する。ＯＲゲート２２８の他方の入力はコンフ
ィギュレーション制御信号ＳＥ［３］である。ＯＲゲート２２８の出力はタイミ
ング素子２２２の入力に適用される。
によってクロックされるＤフリップフロップの形態の１対のリタイミング素子２
２０および２２２、および連結されているロジック２２４から構成される。タイ
ミング素子２２０は、メインコントローラによって出力されるクロックイネーブ
ル信号ＣＥＥを受信し、高速クロックイネーブル信号ＣＥＨＳを出力する。タイ
ミング素子２２２は、コンフィギュレーション制御信号ＳＥ［３］を受信し、高
速クロックイネーブル信号ＳＥＨＳを出力する。ロジック２２４は、１対のＯＲ
ゲート２２６および２２８ならびにインバータ２３０を含む。ＯＲゲート２２６
は、タイミング素子２２０およびインバータ２３０の出力を受信し、その出力を
ＯＲゲート２２８の１入力に適用する。ＯＲゲート２２８の他方の入力はコンフ
ィギュレーション制御信号ＳＥ［３］である。ＯＲゲート２２８の出力はタイミ
ング素子２２２の入力に適用される。
【００７２】
高速スキャンイネーブル信号ＳＥＨＳは、その間にキャプチャが実行されなけ
ればならない高速クロックサイクルを除き、全てのクロックサイクルについてア
クティブのままでなければならない。これは図９のタイミング図においてはっき
りと例示されており、図は高速スキャンイネーブル信号がスキャン制御信号のイ
ナクティブ周期のほぼ中間にあることも示している。ＳＥＨＳ信号は、ＳＥＨＳ
がアクティブになり、ＳＥ［３］およびＣＥＨＳがイナクティブになった後のク
ロックサイクルのアクティブエッジにおいてのみイナクティブになる。図９のタ
イミング図は、高速クロックイネーブル信号のアクティブおよびイナクティブ周
期の持続時間が高速ドメインクロック信号の変更に適応するためにどのように拡
張されるかを例示している。
ればならない高速クロックサイクルを除き、全てのクロックサイクルについてア
クティブのままでなければならない。これは図９のタイミング図においてはっき
りと例示されており、図は高速スキャンイネーブル信号がスキャン制御信号のイ
ナクティブ周期のほぼ中間にあることも示している。ＳＥＨＳ信号は、ＳＥＨＳ
がアクティブになり、ＳＥ［３］およびＣＥＨＳがイナクティブになった後のク
ロックサイクルのアクティブエッジにおいてのみイナクティブになる。図９のタ
イミング図は、高速クロックイネーブル信号のアクティブおよびイナクティブ周
期の持続時間が高速ドメインクロック信号の変更に適応するためにどのように拡
張されるかを例示している。
【００７３】
この回路に使用された遷移検出器は、遅延スキャン制御信号ＳＥＤを受信し、
信号ＤＩＳを出力するという点で、図２のそれとほぼ同じである。しかし、この
検出器は付加的な信号ＳＥＬも生成し、それは記憶されたテストベクトルビット
および入力テストベクトルビット間で選択するために使用される。ＳＥＬがイナ
クティブである場合、記憶されたスキャンベクトルビットがスキャンベクトルス
トリームに注入され、アクティブの時には、入力スキャンベクトルビットがスト
リームに注入される。図１０に示すように、遷移検出器は、直列に接続された２
つのメモリ素子１０２および１０４を含む。第２の素子の出力は、インバータ１
１２および第３のメモリ素子２３２に適用される。インバータおよび第３の素子
の出力は、ＮＡＮＤゲート１１４の入力に適用される。ＮＡＮＤゲートの両方の
入力がアクティブである時、遷移が検出され、ＮＡＮＤゲートの出力はイナクテ
ィブになる。
信号ＤＩＳを出力するという点で、図２のそれとほぼ同じである。しかし、この
検出器は付加的な信号ＳＥＬも生成し、それは記憶されたテストベクトルビット
および入力テストベクトルビット間で選択するために使用される。ＳＥＬがイナ
クティブである場合、記憶されたスキャンベクトルビットがスキャンベクトルス
トリームに注入され、アクティブの時には、入力スキャンベクトルビットがスト
リームに注入される。図１０に示すように、遷移検出器は、直列に接続された２
つのメモリ素子１０２および１０４を含む。第２の素子の出力は、インバータ１
１２および第３のメモリ素子２３２に適用される。インバータおよび第３の素子
の出力は、ＮＡＮＤゲート１１４の入力に適用される。ＮＡＮＤゲートの両方の
入力がアクティブである時、遷移が検出され、ＮＡＮＤゲートの出力はイナクテ
ィブになる。
【００７４】
遷移検出器の第２の部分は、キャプチャクロック信号を非アクティブ化する信
号ＤＩＳを生成し、信号の持続時間を規定する。回路のこの部分は、同期化され
た遅延コンフィギュレーション制御信号を受信する２つのメモリ素子１０８およ
び１１０を含む。全ての素子はドメインテストクロックによってクロックされる
。メモリ素子１１０およびインバータ１１４の出力は、第２のＮＡＮＤゲート１
１６に適用され、その出力は信号ＤＩＳである。
号ＤＩＳを生成し、信号の持続時間を規定する。回路のこの部分は、同期化され
た遅延コンフィギュレーション制御信号を受信する２つのメモリ素子１０８およ
び１１０を含む。全ての素子はドメインテストクロックによってクロックされる
。メモリ素子１１０およびインバータ１１４の出力は、第２のＮＡＮＤゲート１
１６に適用され、その出力は信号ＤＩＳである。
【００７５】
テストベクトルのローンチの前にシフトクロックが抑制されなければならない
ので、ロードされているプロセスの間にテストベクトルを記憶するための機構が
設けられなければならない。図１１は、テストベクトルを記憶するための回路２
４０を例示している。回路は、２つのメモリ素子２４２および２４４、ならびに
２つのマルチプレクサ２４６および２４８よりなる。ＰＲＰＧバスからの入力ス
キャンベクトルデータは、マルチプレクサ２４６のハイ入力およびマルチプレク
サ２４８のロー入力に適用される。マルチプレクサ２４６への他方の入力はメモ
リ素子２４４の出力である。マルチプレクサ２４６のセレクタ入力は、前述のセ
レクタ信号ＳＥＬである。マルチプレクサ２４６の出力は、高速スキャンチェー
ンの入力に適用される高速スキャンインデータストリームＳＩＨＳである。
ので、ロードされているプロセスの間にテストベクトルを記憶するための機構が
設けられなければならない。図１１は、テストベクトルを記憶するための回路２
４０を例示している。回路は、２つのメモリ素子２４２および２４４、ならびに
２つのマルチプレクサ２４６および２４８よりなる。ＰＲＰＧバスからの入力ス
キャンベクトルデータは、マルチプレクサ２４６のハイ入力およびマルチプレク
サ２４８のロー入力に適用される。マルチプレクサ２４６への他方の入力はメモ
リ素子２４４の出力である。マルチプレクサ２４６のセレクタ入力は、前述のセ
レクタ信号ＳＥＬである。マルチプレクサ２４６の出力は、高速スキャンチェー
ンの入力に適用される高速スキャンインデータストリームＳＩＨＳである。
【００７６】
第２のマルチプレクサ２４８は、前述の通りメインコントローラのＰＲＰＧに
よって出力されたスキャンデータおよび、メモリ素子２４４のフィードバック出
力を受信し、その出力はメモリ素子２４４の入力に接続されている。マルチプレ
クサ２４８のセレクタ入力は、タイミング素子２４２の反転出力であるストア信
号ＳＴＲである。タイミング素子への入力は、メインコントローラによって出力
されるクロックイネーブル信号ＣＥＥである。メモリ素子２４４およびタイミン
グ素子２４２は、メインテストクロック信号ＢｉｓｔＣｌｋによってクロックさ
れる。
よって出力されたスキャンデータおよび、メモリ素子２４４のフィードバック出
力を受信し、その出力はメモリ素子２４４の入力に接続されている。マルチプレ
クサ２４８のセレクタ入力は、タイミング素子２４２の反転出力であるストア信
号ＳＴＲである。タイミング素子への入力は、メインコントローラによって出力
されるクロックイネーブル信号ＣＥＥである。メモリ素子２４４およびタイミン
グ素子２４２は、メインテストクロック信号ＢｉｓｔＣｌｋによってクロックさ
れる。
【００７７】
ストア信号ＳＴＲは、メインテストクロックのすべての第２サイクルであるク
ロックイネーブル信号がイナクティブである時にのみ、アクティブである。スト
ア信号がアクティブである時、メモリ素子の出力はその入力にフィードバックさ
れ、その値を一定に保つ。ストア信号がイナクティブである時には、テストデー
タビットがメモリ素子の入力に適用される。このようにして、回路は、その間に
メモリ素子がイナクティブであるそれらのサイクル（クロックイネーブルイナク
ティブ）を含む、テストクロックの２サイクルについてテストデータ値を保持す
る。ストア値は、ＳＥＬ信号がイナクティブである時に注入される。マルチサイ
クルパスのサイクルの数が２である場合、ＣＥＥ信号は、シフトシーケンスの最
後から２番目および最後のシフトサイクルの間、イナクティブにされる。一般的
な場合、ＣＥＥ信号は、マルチサイクルパスの数より１少ない数のシフトサイク
ルおよびキャプチャサイクルについてイナクティブにされる。
ロックイネーブル信号がイナクティブである時にのみ、アクティブである。スト
ア信号がアクティブである時、メモリ素子の出力はその入力にフィードバックさ
れ、その値を一定に保つ。ストア信号がイナクティブである時には、テストデー
タビットがメモリ素子の入力に適用される。このようにして、回路は、その間に
メモリ素子がイナクティブであるそれらのサイクル（クロックイネーブルイナク
ティブ）を含む、テストクロックの２サイクルについてテストデータ値を保持す
る。ストア値は、ＳＥＬ信号がイナクティブである時に注入される。マルチサイ
クルパスのサイクルの数が２である場合、ＣＥＥ信号は、シフトシーケンスの最
後から２番目および最後のシフトサイクルの間、イナクティブにされる。一般的
な場合、ＣＥＥ信号は、マルチサイクルパスの数より１少ない数のシフトサイク
ルおよびキャプチャサイクルについてイナクティブにされる。
【００７８】
図１１に示された特定の回路は、スキャンベクトルビットを記憶するために１
つのメモリ素子が設けられている。一般に、そのような１つのメモリ素子が、記
憶される各スキャンベクトルビットについて設けられる。
つのメモリ素子が設けられている。一般に、そのような１つのメモリ素子が、記
憶される各スキャンベクトルビットについて設けられる。
【００７９】
図１２は、マルチサイクルパスの数が２であるマルチサイクルパス環境のキー
信号を例示している。図１２の上側部分の波形を参照すれば、コンフィギュレー
ション制御信号ＳＥ［３］は、縦の点線２６０によって指示されたキャプチャエ
ッジの前のシフトクロックの４番目のアクティブエッジの後に非アクティブ化さ
れ、キャプチャエッジの後に再アクティブ化されることが指摘される。第１のシ
フトクロック信号は、コンフィギュレーション制御信号がイナクティブになると
同時に抑制される。それは、遅延された同期化コンフィギュレーション制御信号
ＳＥ［３］がイナクティブになった（アクティブ−イナクティブ遷移が検出され
た）時にドメインテストクロックの３サイクルについて再アクティブ化され、そ
の後再びキャプチャエッジの後に抑制される。クロック信号はコンフィギュレー
ション制御信号がアクティブになるまで抑制され続け、それは前述の通りキャプ
チャエッジが生起した後である。ドメインクロック信号が再アクティブ化される
際、そのクロックレートは、メインテストクロック信号またはその派生物に対応
するドメインシフトクロック信号のそれである。
信号を例示している。図１２の上側部分の波形を参照すれば、コンフィギュレー
ション制御信号ＳＥ［３］は、縦の点線２６０によって指示されたキャプチャエ
ッジの前のシフトクロックの４番目のアクティブエッジの後に非アクティブ化さ
れ、キャプチャエッジの後に再アクティブ化されることが指摘される。第１のシ
フトクロック信号は、コンフィギュレーション制御信号がイナクティブになると
同時に抑制される。それは、遅延された同期化コンフィギュレーション制御信号
ＳＥ［３］がイナクティブになった（アクティブ−イナクティブ遷移が検出され
た）時にドメインテストクロックの３サイクルについて再アクティブ化され、そ
の後再びキャプチャエッジの後に抑制される。クロック信号はコンフィギュレー
ション制御信号がアクティブになるまで抑制され続け、それは前述の通りキャプ
チャエッジが生起した後である。ドメインクロック信号が再アクティブ化される
際、そのクロックレートは、メインテストクロック信号またはその派生物に対応
するドメインシフトクロック信号のそれである。
【００８０】
シフトクロックの最後から２番目のエッジより前にＣｌｏｃｋＨＳが抑制され
ていることがわかるであろう。それは、前述のようにして記憶されなければなら
ないそのエッジと関係するデータである。従って、３つの高速エッジの第１のア
クティブエッジは記憶されたビットをロードし、第２のエッジはデータをローン
チし、第３のエッジはローンチされたテストデータに対する組合せロジックの応
答をキャプチャする。
ていることがわかるであろう。それは、前述のようにして記憶されなければなら
ないそのエッジと関係するデータである。従って、３つの高速エッジの第１のア
クティブエッジは記憶されたビットをロードし、第２のエッジはデータをローン
チし、第３のエッジはローンチされたテストデータに対する組合せロジックの応
答をキャプチャする。
【００８１】
高速マルチサイクルパスチェーンにおいてキャプチャされたデータは、ＭＩＳ
Ｒの入力に適用される。単サイクルパスチェーン出力は、他方の出力が接地ＧＮ
Ｄに接続することによってローに保たれているマルチプレクサ２５０の一方の入
力に適用される。セレクタ制御はコンフィギュレーション制御信号ＳＥ［３］で
ある。マルチプレクサの出力は、メインテストクロックによってクロックされる
リタイミング素子２５２の入力に適用される。リタイミング素子の出力はＭＩＳ
Ｒに適用される。
Ｒの入力に適用される。単サイクルパスチェーン出力は、他方の出力が接地ＧＮ
Ｄに接続することによってローに保たれているマルチプレクサ２５０の一方の入
力に適用される。セレクタ制御はコンフィギュレーション制御信号ＳＥ［３］で
ある。マルチプレクサの出力は、メインテストクロックによってクロックされる
リタイミング素子２５２の入力に適用される。リタイミング素子の出力はＭＩＳ
Ｒに適用される。
【００８２】
一般的な回路は、上述の様々な形式の回路の全てまたはサブセット、すなわち
、非インターアクトの低速および高速ドメイン、インターアクトの低速および高
速ドメイン、および、各々が１つ以上のスキャンパスを有するマルチサイクルパ
スを備えるドメインを含むことができる。
、非インターアクトの低速および高速ドメイン、インターアクトの低速および高
速ドメイン、および、各々が１つ以上のスキャンパスを有するマルチサイクルパ
スを備えるドメインを含むことができる。
【図１】
本発明の１実施形態に従った、非インターアクトの低速クロックドメインおよ
び高速クロックドメイン、メインテストコントローラおよび補助テストコントロ
ーラを有する回路を略示する。
び高速クロックドメイン、メインテストコントローラおよび補助テストコントロ
ーラを有する回路を略示する。
【図２】
図１の補助テストコントローラのより詳細な図を略示する。
【図３】
図２の補助テストコントローラにおいて使用できる遷移検出器および信号タイ
ミング図を略示する。
ミング図を略示する。
【図４】
テストの間における多数のキー信号の状態を例示するタイミング図である。
【図５】
図１と図式的に同様であるが、本発明の第２の実施形態に従った、インターア
クトの低速クロックドメインおよび高速クロックドメイン、メインテストコント
ローラおよび補助テストコントローラを有する回路を例示する。
クトの低速クロックドメインおよび高速クロックドメイン、メインテストコント
ローラおよび補助テストコントローラを有する回路を例示する。
【図６】
図５の実施形態におけるキー信号の状態を示す図４と同様のタイミング図であ
る。
る。
【図７】
図１および５と図式的に同様であるが、本発明の第３の実施形態に従った、単
サイクルパスのソースである回路素子よりなる１スキャンチェーンおよびマルチ
サイクルパスのソースである回路素子よりなるスキャンチェーンを備える低速ク
ロックドメインおよび高速クロックドメイン、メインテストコントローラおよび
補助テストコントローラを有する回路を例示する。
サイクルパスのソースである回路素子よりなる１スキャンチェーンおよびマルチ
サイクルパスのソースである回路素子よりなるスキャンチェーンを備える低速ク
ロックドメインおよび高速クロックドメイン、メインテストコントローラおよび
補助テストコントローラを有する回路を例示する。
【図８】
図７の補助テストコントローラのより詳細な図を略示する。
【図９】
図８の補助テストコントローラにおいて使用できる遷移検出器および信号タイ
ミング図を略示する。
ミング図を略示する。
【図１０】
マルチサイクルパスをサポートするために必要なドメインスキャンイネーブル
信号およびクロックイネーブル信号の生成のための回路および信号タイミング図
を略示する。
信号およびクロックイネーブル信号の生成のための回路および信号タイミング図
を略示する。
【図１１】
マルチサイクルパスを有する回路のためのスキャンテストパスデータをリタイ
ミングするための回路および信号タイミング図を略示する。
ミングするための回路および信号タイミング図を略示する。
【図１２】
マルチサイクルパスを有する回路のテストの間における多数のキー信号の状態
を例示するタイミング図である。
を例示するタイミング図である。
─────────────────────────────────────────────────────
フロントページの続き
(81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ，
ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ
Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ
，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ，
ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ
Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ
，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，
ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ，
ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ
Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ
，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，
ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ
Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ
，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，
ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ
Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ
，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，
ＹＵ，ＺＡ，ＺＷ
(72)発明者 バック、デイビッド、ピー．
アメリカ合衆国 94121 カリフォルニア
州 サンフランシスコ サーティサード
アベニュー 666
Ｆターム(参考） 2G132 AA00 AA01 AB01 AC14 AD06
AG01 AG02 AG06 AG08 AK07
AK13 AK14 AK23 AK24 AK29
AL09 AL11 AL16
5L106 DD08 DD11 DD21 GG03
【要約の続き】
ドメインについて、テスト信号の所定数のビットを除く
メインテストクロック信号から導出された第１のドメイ
ンシフトクロックレートでクロックした後、テスト信号
の所定数のビットをドメインテストクロックレートに対
応する第２のドメインシフトクロックレートでクロック
する、ことを含む。該方法は、さらに、各々のスキャン
チェーンのメモリ素子がノーマル動作モードでコアロジ
ックによって相互接続されるノーマルモードに、各々の
スキャンチェーンのメモリ素子を構成し、各々のドメイ
ンテストクロックレートで、少なくとも１クロックサイ
クル、各々のスキャンチェーンの各々のメモリ素子をク
ロックし、メモリ素子をスキャンモードで構成し、各々
のスキャンアウトインターバルの間に各々のドメインシ
フトクロックレートでスキャンチェーンの各々のテスト
応答パターン出力をクロックする。全ての各々のスキャ
ンアウトインターバルは複数のクロックサイクルの間、
各々のクロックレートの最高レートで時間的にオーバラ
ップしている。
Claims (34)
- 【請求項１】 ２つ以上のクロックドメインを有する回路を、各々のドメイ
ンテストクロックレートでメインテストクロック信号の制御下でテストする方法
であって、 前記回路はコアロジックと、複数のスキャナブルメモリ素子とを有し、 前記スキャナブルメモリ素子の各々は、クロック入力、前記コアロジックの出
力と接続された入力、および／または、前記コアロジックへの入力と接続された
出力を有し、 前記メモリ素子が各々の前記ドメインにおける１つ以上のスキャンチェーンを
規定するために接続されるスキャンモード、および、前記メモリ素子がノーマル
動作モードで前記コアロジックと接続されるノーマルモードに、構成可能であり
、 前記方法は、 前記メモリ素子をスキャンモードで構成し、 テスト信号を各々の前記クロックドメインの各々のスキャンチェーンに同時に
クロックし、該クロックは、 前記メインテストクロック信号に同期しているドメインテストクロック信号 を有する各クロックドメインについて、前記テスト信号を前記メインテストク ロック信号から導出されたシフトクロックレートでクロックし、 前記メインテストクロック信号に非同期であるドメインテストクロック信号 を有する各クロックドメインについて、前記テスト信号の所定数のビットを除 く全てを前記メインテストクロック信号から導出された第１のドメインシフト クロックレートでクロックした後、前記テスト信号の前記所定数のビットを前 記ドメインテストクロックレートに対応する第２のドメインシフトクロックレ ートでクロックする、 ことを含んで、クロックし、 各々のスキャンチェーンのメモリ素子がノーマル動作モードで前記コアロジッ
クによって相互接続されるノーマルモードに、各スキャンチェーンの前記メモリ
素子を構成し、 各々のドメインテストクロックレートでその少なくとも１クロックサイクルの
間、各々のスキャンチェーンの各々のメモリ素子をクロックし、 前記メモリ素子をスキャンモードで構成し、 各々のスキャンアウトインターバルの間に各々のドメインシフトクロックレー
トでスキャンチェーンの各々のテスト応答パターンをクロックアウトし、 全ての各々のスキャンアウトインターバルは複数のクロックサイクルの間、各
々のクロックレートの最高のレートで時間的にオーバラップしている、 方法。 - 【請求項２】 同期および非同期ドメインのインターアクトを行うために、
各々のスキャンチェーンの前記メモリ素子をノーマルモードに構成することは、 インターアクトを行う同期および非同期ドメインの各前記スキャンチェーンの
メモリ素子がノーマル動作モードで前記コアロジックによって相互接続されるオ
ーバラッピングノーマルモードインターバルの間に、インターアクトを行う同期
および非同期ドメインの各スキャンチェーンの前記メモリ素子を、ノーマルモー
ドに構成することを含み、 全ての各々のノーマルモードインターバルは、前記メモリ素子によってキャプ
チャされる値が前記メモリ素子にシフトされたテストデータの組合せ関数である
ように時間的にオーバラップしている、 請求項１に記載の方法。 - 【請求項３】 １対のクロックドメイン間のクロックドメイン境界を横断す
る各々の信号経路について、異なるドメインにおいて、各々連結されているデス
ティネーションまたはソースメモリ素子が、前記ノーマルモードでキャプチャを
実行するように構成されている場合、横断境界信号のソースまたはデスティネー
ションであるメモリ素子のキャプチャを抑制する、ことをさらに含む請求項１に
記載の方法。 - 【請求項４】 マルチサイクル信号経路のソースであるメモリ素子を有する
各々のクロックドメインについて、前記所定数のビットは前記マルチサイクル信
号経路のサイクルの数であり、テスト信号を同時にクロックするステップは、前
記所定数のビットの最後のものを除く全てを記憶し、後に、前記ビットの最後の
ものをクロックインする直前に前記第２のドメインシフトクロックレートで記憶
されたビットをクロックする、ことを含む請求項３に記載の方法。 - 【請求項５】 テスト信号をクロックする前記ステップは、 各々の非同期ドメインにおいて、前記テスト信号の所定数のビットを除く前記
全てのクロッキングの完了時に前記メモリ素子のクロック入力に適用されたクロ
ック信号を抑制し、 前記ノーマルモードサイクルの前に、前記ドメインテストクロック信号の所定
数のクロックサイクルの間、前記クロック信号を再アクティブ化させる、 ことを含む請求項１に記載の方法。 - 【請求項６】 記憶されるビットの所定の数が前記マルチサイクル信号経路
のサイクルの数より１少ない、請求項５に記載の方法。 - 【請求項７】 各々の前記非同期クロックドメインについてドメインコンフ
ィギュレーション制御信号を生成し、 個々の同時クロッキング動作の初めに前記制御信号をアクティブにし、 各々の前記メモリ素子でのテストベクトルのローンチの前に前記制御信号を所
定数のクロックサイクル非アクティブ化する、 ことをさらに含む請求項１に記載の方法。 - 【請求項８】 各々の非同期クロックドメインについて、 ドメインクロック信号として動作可能なドメインテストクロック信号を供給し
、 前記メモリ素子をスキャンモードで構成するために前記制御信号がアクティブ
である時には前記ドメインの前記メモリ素子のスキャンイネーブル入力にアクテ
ィブのドメインスキャンイネーブル信号を適用し、 前記ドメイン制御信号のアクティブからイナクティブへの遷移を検出し、 前記遷移の検出の結果として前記第１のドメインシフトクロック信号を前記第
２のドメインシフトクロック信号と交替し、 前記メモリ素子をノーマルモードに構成するために前記遷移の検出の結果とし
て前記ドメインの前記メモリ素子の前記スキャンイネーブル入力にイナクティブ
のドメインスキャンイネーブル信号を適用する、 ことをさらに含む請求項７に記載の方法。 - 【請求項９】 所定の遅延期間、前記遷移の検出を遅延する、ことをさらに
含む請求項８に記載の方法。 - 【請求項１０】 第１および第２のドメインシフトクロックレートのクロッ
クレートの比が２以上である、請求項１に記載の方法。 - 【請求項１１】 ２つ以上のクロックドメインを有する回路を、各々のドメ
インテストクロックレートでメインテストクロック信号の制御下でテストする方
法であって、 前記回路はコアロジックと、複数のスキャナブルメモリ素子とを有し、 各々のスキャナブルメモリ素子は、クロック入力、前記コアロジックの出力と
接続された入力、および／または、前記コアロジックへの入力と接続された出力
を有し、 前記メモリ素子が各前記ドメインにおける１つ以上のスキャンチェーンを規定
するために接続されるスキャンモード、および、前記メモリ素子がノーマル動作
モードで前記コアロジックと接続されるノーマルモードに構成可能であり、 前記方法は、 前記メモリ素子をスキャンモードで構成し、 該構成することは、 各々のドメインテストクロック信号が前記メインテストクロック信号に同期 している各々の同期ドメインについて、アクティブのメモリ素子コンフィギュ レーション信号を生成し、前記同期ドメインのメモリ素子に適用し、 該ドメインテストクロック信号が前記メインテストクロック信号に非同期で ある各々の非同期クロックドメインについて、アクティブのコンフィギュレー ション制御信号を生成し、アクティブのメモリ素子スキャンモードコンフィギ ュレーション信号を生成し、前記メモリ素子コンフィギュレーション信号を前 記メモリ素子に適用する、 ことを含んで、構成し、 テスト信号を各前記クロックドメインの各スキャンチェーンに同時にクロック
し、 該クロックすることは、 各々の同期ドメインについて、前記メインテストクロック信号から導出され たドメインシフトクロックレートで前記テスト信号をクロックし、 各々の非同期クロックドメインについて、 各々の第１および第２のドメインシフトクロック信号を生成し、 前記第１のドメインシフトクロック信号は前記メインテストクロック信 号から導出され、前記第２のドメインシフトクロック信号は前記各ドメイ ンテストクロック信号から導出され、 ドメインクロック信号として前記第１のドメインシフトクロック信号を選 択し、 前記テスト信号の所定数のビットを除く全てを前記ドメインクロック信号 の制御下でクロックし、 イナクティブのコンフィギュレーション制御信号を生成し、 前記イナクティブコンフィギュレーション制御信号に応答して、所定のタ イム・インターバルについて前記ドメインクロック信号を抑制し、 前記ドメインクロック信号として前記第２のドメインシフトクロック信号 を選択し、 前記ドメインクロック信号をアクティブにし、前記ドメインクロック信号 の制御下で前記テスト信号の前記所定数のビットをクロックする、 ことを含み、 各々のスキャンチェーンのメモリ素子がノーマル動作モードで前記コアロジッ
クによって相互接続され、全ての各々のノーマルモードインターバルは、前記メ
モリ素子によってキャプチャされる値が、前記メモリ素子にシフトされたテスト
データの組合せ関数であるように時間的にオーバラップしている、オーバラッピ
ングノーマルモードインターバルの間に各スキャンチェーンの前記メモリ素子を
ノーマルモードに構成し、 前記メモリ素子をスキャンモードに構成し、 該構成することは、 各々の非同期クロックドメインについて、アクティブのコンフィギュレーシ ョン制御信号を生成し、アクティブのメモリ素子スキャンモードコンフィギュ レーション信号を生成し、前記メモリ素子コンフィギュレーション信号を前記 メモリ素子に適用し、 各々の同期ドメインについて、アクティブのメモリ素子コンフィギュレーシ ョン信号を生成し、前記同期ドメインのメモリ素子に適用する、 ことを含み、 少なくとも１クロックサイクルの間、各々のドメインテストクロックレートで
各々のスキャンチェーンの各メモリ素子をクロックし、 スキャンチェーンの各々からテスト応答パターンをクロックアウトし、 該クロックアウトすることは、 各々の非同期クロックドメインについて、前記第１のドメインシフトクロッ ク信号の制御下で前記テスト応答パターンをクロックし、 各々の同期クロックドメインについて、クロックテスト応答パターンを各々 のドメインシフトクロック信号の制御下でクロックする、 ことを含み、 各々の前記クロックドメインからの前記テスト応答パターンを分析する、 方法。 - 【請求項１２】 単サイクルスキャンパスでは、ビットの前記所定の数は１
であり、マルチサイクル信号経路のソースであるメモリ素子を有するマルチサイ
クルスキャンパスでは、ビットの前記所定の数は、前記コアロジックを伝搬する
ために最長マルチサイクルパスによって要求されるサイクルの数の関数である、
請求項１１に記載の方法。 - 【請求項１３】 前記メモリ素子をスキャンモードに構成する前記ステップ
は、 各々のクロックドメインについてコンフィギュレーション制御信号を生成し、
前記各々のクロックドメインの各々のメモリ素子にアクティブのスキャンイネ
ーブル信号を適用し、前記メモリ素子のクロック入力に前記ドメインシフトクロ
ック信号を選択的に適用することによってアクティブのコンフィギュレーション
制御信号に応答する、 ことを含み、 前記テスト信号を同時にクロックすることは、前記コンフィギュレーション制
御信号がアクティブである間に前記テスト信号のビットをシフトすること、を含
み、 マルチサイクル信号経路のソースである素子を含まないクロックドメインにお
いて前記クロックシーケンスの最後から２番目のサイクルでイナクティブのコン
フィギュレーション制御信号を生成し、マルチサイクル信号経路のソースである
素子を含むクロックドメインにおいてキャプチャサイクルの前に第３のサイクル
でイナクティブのコンフィギュレーション制御信号を生成し、 前記制御信号のアクティブからイナクティブへの遷移を検出するために前記各
ドメインテストクロック信号のクロックレートで前記コンフィギュレーション制
御信号を連続的にサンプリングし、 前記テストベクトルが前記メモリ素子からローンチされるサイクルまで前記遷
移が検出された時にメモリ素子に適用されるクロック信号を抑制し、 前記スキャンチェーンからのテスト応答パターンを同時にクロックアウトする
前記ステップは、 アクティブのコンフィギュレーション制御信号を生成し、 アクティブのスキャンイネーブル信号を生成し、前記メモリ素子のスキャン イネーブル入力に適用し、さらに前記各々のシフトクロック信号を前記メモリ 素子のクロック入力に適用することによってアクティブのコンフィギュレーシ ョン制御信号に応答する、 ことを含む請求項１１に記載の方法。 - 【請求項１４】 コアロジック回路および各々のドメインクロックレートで
動作可能な２つ以上のクロックドメインを有する集積回路をテストする際に使用
するテストコントローラであって、 各クロックドメインは、各々がクロック入力、前記コアロジックの出力と接続
された入力、および／または、前記コアロジックへの入力と接続された出力を有
する、複数のスキャナブルメモリ素子を有し、 前記メモリ素子が各前記ドメインにおける１つ以上のスキャンチェーンを規定
するために接続されるスキャンモード、および、前記メモリ素子がノーマル動作
モードで前記コアロジックと接続されるノーマルモードにおいて構成可能であり
、 前記テストコントローラが、 メインテストクロック信号の制御下で回路テスト操作を制御するメインテス トコントローラであって、 該メインテストコントローラは、 各クロックドメインの各スキャンチェーンにテスト信号を同時にロードし 、各ドメインシフトクロックレートで各前記スキャンチェーンから応答デー タを受信し、 各クロックドメインについて前記メインテストクロック信号から導出され る各ドメインシフトクロック信号を生成し、 各同期クロックドメインについてモード制御信号を生成し、 ドメインテストクロック信号が前記メインテストクロック信号に関して非 同期である各非同期クロックドメインについて各々のドメインコンフィギュ レーション制御信号を生成する、 ように動作可能である、 該メインテストコントローラと、 各々の前記非同期クロックドメインと連結され、前記メインテストコントロー
ラの制御下でテスト操作を制御する補助テストコントローラであって、 該各々の補助テストコントローラは、 前記各々のドメインコンフィギュレーション制御信号がアクティブである時 には前記各ドメインシフトクロック信号から導出され、前記ドメインコンフィ ギュレーション制御信号がイナクティブである時には前記ドメインテストクロ ック信号から導出される、メモリ素子クロック信号を生成する、 ように動作可能であり、 該各々の補助テストコントローラは、 前記メモリ素子を前記スキャンモードまたは前記ノーマルモードに構成す るために動作可能なメモリ素子コンフィギュレーション信号を生成すること によって前記各コンフィギュレーション制御信号に応答するものである、 補助テストコントローラと、 を有するテストコントローラ。 - 【請求項１５】 前記メインテストコントローラは、テスト信号ロードシー
ケンスおよび応答データアンロードシーケンスの初めに各非同期クロックドメイ
ンについてアクティブのコンフィギュレーション制御信号を生成し、キャプチャ
サイクルの前に、前記各ドメインシフトクロック信号の所定数のクロックサイク
ルの間イナクティブのコンフィギュレーション制御信号を生成し、 各々の前記補助テストコントローラは、前記メモリ素子をスキャンモードに構
成するために各自のクロックドメインの各メモリ素子に１つ以上のローカルコン
フィギュレーション信号を適用し、前記メモリ素子のクロック入力に前記ドメイ
ンシフトクロック信号を適用することによってアクティブのコンフィギュレーシ
ョン制御信号に応答し、 各々の前記補助テストコントローラは、前記メモリ素子に適用されたクロック
信号を所定の期間抑制し、前記コンフィギュレーション制御信号のアクティブか
らイナクティブへの遷移を検出し、前記遷移の検出時に前記各々のドメインテス
トクロック信号の所定数のアクティブエッジを前記メモリ素子のクロック入力に
適用し、前記テストベクトルに対する応答をキャプチャするために前記メモリ素
子をノーマルモードで構成するために前記所定数のアクティブエッジの最後のも
のの前にローカルコンフィギュレーション制御信号を前記メモリ素子に適用し、
その後、前記メモリ素子のクロック入力に適用されたクロック信号を抑制するこ
とによって、イナクティブのコンフィギュレーション制御信号に応答する、 請求項１４に記載のテストコントローラ。 - 【請求項１６】 各々の前記補助テストコントローラは、 前記コンフィギュレーション制御信号および前記ドメインテストクロック信号
に応答し、前記メモリ素子をスキャンモードまたはノーマルモードに構成するた
めにメモリ素子コンフィギュレーション制御信号を生成するための第１の手段と
、 前記コンフィギュレーション制御信号、前記各ドメインシフトクロック信号お
よび前記ドメインテストクロック信号に応答し、前記ドメインシフトクロック信
号および前記ドメインテストクロック信号の一方を連結しているメモリ素子のク
ロック入力に選択的に適用するための第２の手段と、 前記コンフィギュレーション制御信号のアクティブからイナクティブへの遷移
を検出するための、前記ドメインテストクロック信号を選択することによって検
出された遷移に応答する第３の手段と、 を含む請求項１４に記載のテストコントローラ。 - 【請求項１７】 前記第３の手段への前記コンフィギュレーション制御信号
の適用を所定の期間遅延するための第４の手段をさらに含む、請求項１６に記載
のテストコントローラ。 - 【請求項１８】 前記第３の手段は、前記ドメインテストクロック信号の所
定数のアクティブクロックエッジだけを前記メモリ素子に適用するように動作可
能である、請求項１６に記載のテストコントローラ。 - 【請求項１９】 前記メインコントローラは、単サイクルパスクロックドメ
インにおけるロードシーケンスの前記ドメインシフトクロック信号の最後から２
番目のエッジの結果としてイナクティブのコンフィギュレーション制御信号を生
成する、請求項１５に記載のテストコントローラ。 - 【請求項２０】 前記メインコントローラは、マルチサイクル信号経路のソ
ースであるメモリ素子を有するクロックドメインにおけるロードシーケンスの前
記ドメインシフトクロック信号の所定のエッジの結果としてイナクティブのコン
フィギュレーション制御信号を生成し、前記所定のエッジは、テストベクトルビ
ットのローンチの前の前記マルチサイクル信号経路のサイクルの数である、請求
項１５に記載のテストコントローラ。 - 【請求項２１】 メモリ素子がマルチサイクル信号経路のソースであるスキ
ャンパスを制御する各々の補助テストコントローラが、前記クロック信号が抑制
されている間、スキャンパスに沿って送信されるテストベクトルビットを記憶す
る記憶手段をさらに含む、請求項２０に記載のテストコントローラ。 - 【請求項２２】 前記第１の手段が、前記コンフィギュレーション制御信号
をリタイミングしローカルスキャンイネーブル信号を出力するための、前記ドメ
インテストクロック信号によってクロックされるリタイミング手段を含む、請求
項１６に記載のテストコントローラ。 - 【請求項２３】 前記第１の手段が、前記メインコントローラからのクロッ
クイネーブル信号をリタイミングしローカルクロックイネーブル信号を出力する
ための、前記ドメインテストクロック信号によってクロックされるリタイミング
手段を含む、請求項１６に記載のテストコントローラ。 - 【請求項２４】 前記補助テストコントローラは、ローカルクロック信号を
生成し、前記メモリ素子のクロック入力に適用するクロック信号生成回路を含み
、 前記クロック信号生成回路は、 シフトクロック生成回路であって、 前記コンフィギュレーション制御信号を受信し、反転コンフィギュレーシ ョン制御信号を出力するインバータと、 前記ドメインシフトクロック信号によってクロックされ、前記反転コンフ ィギュレーション制御信号をリタイミングするリタイミング素子と、 前記反転コンフィギュレーション制御信号および前記各ドメインシフトク ロック信号を受信し、シフトクロック信号を生成するＯＲゲートと、 を含む、該シフトクロック生成回路と、 キャプチャクロック信号生成回路であって、 前記遅延コンフィギュレーション制御信号のアクティブ−イナクティブ遷移 を検出し、キャプチャクロックディスエーブル信号を生成する遷移検出器と、 ソースドメインクロック信号によってクロックされ、リタイムドキャプチャ クロックディスエーブル信号を生成するリタイミング素子と、 キャプチャクロック信号を生成するために前記リタイムドキャプチャクロッ クディスエーブル信号および前記ソースドメインクロック信号を受信するＯＲ ゲートと、 を含む、該キャプチャクロック信号生成回路と、 前記シフトクロック信号および前記キャプチャクロック信号を受信し、前記ロ
ーカルクロック信号を出力するＡＮＤゲートと、 を含む、請求項１４に記載のテストコントローラ。 - 【請求項２５】 前記キャプチャクロック信号生成回路は、 前記各々のドメインシフトクロック信号によってクロックされ、前記コンフィ
ギュレーション制御信号を受信し遅延コンフィギュレーション制御信号を生成す
る遅延回路、 をさらに含む請求項２４に記載のテストコントローラ。 - 【請求項２６】 前記遷移検出器は、前記キャプチャクロック信号の持続時
間を規定するためのタイミング手段を含む、請求項２４に記載のテストコントロ
ーラ。 - 【請求項２７】 前記補助テストコントローラはマルチサイクル信号経路の
ソースであるメモリ素子を有するクロックドメインを制御するように動作可能で
あり、 メモリ素子コンフィギュレーション制御信号を生成し前記メモリ素子に適用す
るメモリ素子制御信号生成回路と、 前記コンフィギュレーション制御信号、前記ドメインシフト制御信号およびソ
ースドメインクロック信号に応答してドメインクロック信号を生成し、前記メモ
リ素子のクロック入力に適用するメモリ素子クロック信号生成回路と、 前記メインテストコントローラによって出力されるテスト信号および前記テス
ト信号に応答してキャプチャされたデータをリタイミングする、スキャンパスリ
タイミング回路と、 を含む請求項１４に記載のテストコントローラ。 - 【請求項２８】 前記メインテストコントローラは前記ドメインシフトクロ
ック信号の制御下でクロックイネーブル信号を生成し、 前記メモリ素子制御信号生成回路は、 ドメインクロック信号によってクロックされ、前記クロックイネーブル信号 をリタイミングしリタイムドクロックイネーブル信号を出力する第１のリタイ ミング回路と、 ドメインテストクロック信号によってクロックされ、前記メモリ素子にスキ ャンモード制御信号を出力するために前記コンフィギュレーション制御信号を リタイミングする第２のリタイミング回路と、 を含む請求項２７に記載のテストコントローラ。 - 【請求項２９】 前記メインテストコントローラは前記ドメインシフトクロ
ック信号の制御下でクロックイネーブル信号を生成し、 前記スキャンパスリタイミング回路はテスト信号リタイミング回路を含み、 該テスト信号リタイミング回路は、 前記ドメインシフトクロック信号によってクロックされ、前記テスト信号か らのデータビットを記憶する記憶手段と、 前記記憶手段の入力と接続された出力、前記テスト信号を受信するための第 １の入力および前記記憶手段の出力を受信するための第２の入力を有しており 、また、前記第１および第２の入力の一方を前記記憶手段の入力に選択的に適 用するためのデータソース選択制御信号を有する、第１のセレクタ手段と、 前記ドメインのスキャンチェーンと接続された出力、前記テスト信号を受信 するための第１の入力、前記記憶手段の出力を受信するための第２の入力およ び前記第２のセレクタ手段の入力の１つを前記第２のセレクタ手段の出力に選 択的に適用するためのデータソース選択制御信号を受信するための第３の入力 を有する、第２のセレクタ手段と、 前記データソース選択制御信号を生成する、前記クロックイネーブル信号に 応答する手段と、 を含む、請求項２７に記載のテストコントローラ。 - 【請求項３０】 前記スキャンパスリタイミング回路は、並行マルチサイク
ル信号経路スキャンパスを有するクロックドメインにおいて単サイクルパスのソ
ースであるメモリ素子を有するスキャンパスのためのキャプチャデータリタイミ
ング回路を備えており、 前記リタイミング回路は、 単サイクル信号経路スキャンパスのスキャン出力を受信するための第１の入 力、固定値の信号を受信するための第２の入力および前記コンフィギュレーシ ョン制御信号を受信するためのセレクタ入力を有しており、前記入力の１つを 前記セレクタ手段の出力と接続させるように動作可能であるセレクタ手段と、 前記セレクタ手段の出力を前記ドメインシフトクロック信号の制御下でリタ イミングするリタイミング素子と、 を含む、請求項２７に記載のテストコントローラ。 - 【請求項３１】 コアロジック回路および各々のドメインクロックレートで
動作可能な２つ以上のクロックドメインを有する集積回路をテストする際に使用
するためのテストコントローラであって、 各クロックドメインは、各々がクロック入力、前記コアロジックの出力と接続
された入力および／または前記コアロジックへの入力と接続された出力を有する
複数のスキャナブルメモリ素子を有し、 前記メモリ素子は各々の前記ドメインにおける１つ以上のスキャンチェーンを
規定するために接続されるスキャンモード、および、前記メモリ素子がノーマル
動作モードで前記コアロジックと接続されるノーマルモードにおいて構成可能で
あり、 前記テストコントローラは、 メインテストクロック信号の制御下で回路テスト操作を制御するメインテス トコントローラと、 各々の非同期クロックドメインと連結され、テスト操作を制御する補助テス トコントローラであって、各々の前記補助テストコントローラは前記メインコ ントローラからの各ドメインシフトクロック信号および各ドメインテストクロ ック信号を受信する、該補助テストコントローラと、 を有し、 前記メインテストコントローラは、 各々のクロックドメインの各々のスキャンチェーンについてテスト信号を 同時に生成する、前記メインテストクロック信号の制御下で動作可能な疑似 ランダムパターンジェネレータと、 各々のスキャンチェーンからの応答データを受信および分析する、前記メ インテストクロック信号の制御下で動作可能な複数入力シグネチャ分析器と 、 各々のクロックドメインについて前記メインテストクロック信号から導出 されるドメインシフトクロック信号を生成する回路と、 各々の前記クロックドメインについてコンフィギュレーション制御信号を 生成する回路と、 を含み、 前記補助テストコントローラは、 前記コンフィギュレーション制御信号に応答し、前記メモリ素子をスキャ ンモードまたはノーマルモードに構成するためのメモリ素子コンフィギュレ ーション信号を生成する手段と、 ローカルクロック信号を生成し前記メモリ素子のクロック入力に適用する クロック信号生成回路と、 を含み、 前記クロック信号生成回路は、 前記コンフィギュレーション制御信号および前記各ドメインシフトクロ ック信号に応答し、前記各ドメインシフトクロック信号に対応するシフト クロック信号を生成するシフトクロック生成回路と、 前記コンフィギュレーション制御信号および前記所定のドメインクロッ ク信号に応答し前記各ドメインテストクロック信号に対応するキャプチャ クロック信号を生成するキャプチャクロック信号生成回路と、 前記シフトクロック信号および前記キャプチャクロックを受信し、前記 シフトおよびキャプチャクロック信号の一方を前記ローカルクロック信号 として選択的に出力する手段と、 を含む、 テストコントローラ。 - 【請求項３２】 前記シフトクロック生成回路は、 前記コンフィギュレーション制御信号を受信し、反転コンフィギュレーション
制御信号を出力するインバータと、 前記ドメインシフトクロック信号によってクロックされ、前記反転コンフィギ
ュレーション制御信号をリタイミングするリタイミング素子と、 前記反転コンフィギュレーション制御信号および前記ドメインシフトクロック
信号を受信し、前記シフトクロックを生成するＯＲゲートと、 を含む、請求項３１に記載のテストコントローラ。 - 【請求項３３】 前記キャプチャクロック信号生成回路は、 前記ドメインシフトクロック信号によってクロックされ、前記コンフィギュレ
ーション制御信号を受信し、遅延されたコンフィギュレーション制御信号を生成
する遅延回路と、 前記遅延コンフィギュレーション制御信号のアクティブ−イナクティブ遷移を
検出し、キャプチャクロックディスエーブル信号を生成する遷移検出器と、 ソースドメインクロック信号によってクロックされ、リタイムドキャプチャク
ロックディスエーブル信号を生成するリタイミング素子と、 キャプチャクロック信号を生成するために前記リタイムドキャプチャクロック
ディスエーブル信号および前記ソースドメインクロック信号を受信するＯＲゲー
トと、 を含む、請求項３２に記載のテストコントローラ。 - 【請求項３４】 コアロジック回路および各々のドメインクロックレートで
動作可能な２つ以上のクロックドメインを有する集積回路をテストするテストコ
ントローラにおいて、 各クロックドメインは、各々がクロック入力、前記コアロジックの出力と接続
された入力および／または前記コアロジックへの入力と接続された出力を有する
複数のスキャナブルメモリ素子を有し、 前記メモリ素子が各前記ドメインにおける１つ以上のスキャンチェーンを規定
するために接続されるスキャンモード、および、前記メモリ素子がノーマル動作
モードで前記コアロジックと接続されるノーマルモードにおいて構成可能であり
、 改良が、 メインテストクロック信号の制御下で回路テスト操作を制御し、そのドメイ ンテストクロック信号が前記メインテストクロック信号に関して同期している 同期クロックドメインのテストを制御するメインコントローラであって、各々 のクロックドメインについて前記メインテストクロック信号から導出される各 々のシフトクロック信号および、前記回路の各非同期クロックドメインについ てコンフィギュレーション制御信号を生成する、該メインコントローラと、 ドメインテストクロック信号が前記メインテストクロック信号に同期してい ない各々の非同期クロックドメインと連結された補助コントローラであって、 各々の前記補助コントローラはその連結されているクロックドメインのテスト を制御するために前記メインコントローラに応答し、各々の前記補助コントロ ーラはメモリ素子クロック信号を生成し、アクティブのコンフィギュレーショ ンクロック信号に応答して各々のドメインシフトクロック信号を前記メモリ素 子に適用し、イナクティブのコンフィギュレーション制御信号に応答して前記 ドメインテストクロック信号を前記メモリ素子に適用する、該補助コントロー ラと、 を有する、改良。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/430,686 | 1999-10-29 | ||
| US09/430,686 US6442722B1 (en) | 1999-10-29 | 1999-10-29 | Method and apparatus for testing circuits with multiple clocks |
| PCT/CA2000/001267 WO2001033237A1 (en) | 1999-10-29 | 2000-10-20 | Method and apparatus for testing circuits with multiple clocks |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003513286A true JP2003513286A (ja) | 2003-04-08 |
Family
ID=23708593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001535070A Pending JP2003513286A (ja) | 1999-10-29 | 2000-10-20 | 複数のクロックを備える回路をテストするための方法および装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6442722B1 (ja) |
| EP (1) | EP1228378A1 (ja) |
| JP (1) | JP2003513286A (ja) |
| AU (1) | AU1121801A (ja) |
| CA (1) | CA2386670C (ja) |
| WO (1) | WO2001033237A1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006343151A (ja) * | 2005-06-07 | 2006-12-21 | Toshiba Corp | スキャンテスト回路及びその配置方法 |
| JP2007248135A (ja) * | 2006-03-14 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置とそのテスト方法 |
| JP2008014950A (ja) * | 2006-06-27 | 2008-01-24 | Silicon Image Inc | テストクロック制御構造を実装するデバイスのスキャンベーステスト |
| JP2011158440A (ja) * | 2010-02-04 | 2011-08-18 | Sony Corp | クロック生成回路、半導体集積回路およびその試験システム |
| JP2011247654A (ja) * | 2010-05-25 | 2011-12-08 | Yokogawa Electric Corp | 半導体試験装置 |
| JP2013007618A (ja) * | 2011-06-23 | 2013-01-10 | Lapis Semiconductor Co Ltd | 半導体集積回路 |
| TWI455489B (zh) * | 2006-01-20 | 2014-10-01 | Silicon Image Inc | 具嵌入式自測試與除錯特徵之並行碼核對器及高效率高速度輸入輸出之硬體 |
Families Citing this family (98)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6966021B2 (en) * | 1998-06-16 | 2005-11-15 | Janusz Rajski | Method and apparatus for at-speed testing of digital circuits |
| KR100448903B1 (ko) * | 2000-01-28 | 2004-09-16 | 삼성전자주식회사 | 스캔신호 변환회로를 구비한 반도체 집적회로 장치 |
| US6651199B1 (en) * | 2000-06-22 | 2003-11-18 | Xilinx, Inc. | In-system programmable flash memory device with trigger circuit for generating limited duration program instruction |
| US6510534B1 (en) * | 2000-06-29 | 2003-01-21 | Logicvision, Inc. | Method and apparatus for testing high performance circuits |
| DE10038327A1 (de) * | 2000-08-05 | 2002-02-14 | Philips Corp Intellectual Pty | Integrierter Schaltkreis mit Selbsttest-Schaltung |
| DE10041137A1 (de) * | 2000-08-21 | 2002-03-21 | Philips Corp Intellectual Pty | Anordnung zum Testen von integrierten Schaltkreisen |
| US6898749B2 (en) * | 2000-09-20 | 2005-05-24 | Texas Instruments Incorporated | IC with cache bit memory in series with scan segment |
| JP2002174662A (ja) * | 2000-12-06 | 2002-06-21 | Hitachi Ltd | 半導体集積回路装置とそのテスト方法 |
| US6789222B2 (en) * | 2001-01-05 | 2004-09-07 | Yardstick Research, L.L.C. | Single-pass methods for generating test patterns for combinational circuits |
| US8091002B2 (en) | 2001-02-15 | 2012-01-03 | Syntest Technologies, Inc. | Multiple-capture DFT system to reduce peak capture power during self-test or scan test |
| US8769359B2 (en) | 2001-02-15 | 2014-07-01 | Syntest Technologies, Inc. | Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan-test |
| US7007213B2 (en) * | 2001-02-15 | 2006-02-28 | Syntest Technologies, Inc. | Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan-test |
| JP4971557B2 (ja) * | 2001-07-03 | 2012-07-11 | パナソニック株式会社 | 半導体集積回路 |
| US6954887B2 (en) * | 2001-03-22 | 2005-10-11 | Syntest Technologies, Inc. | Multiple-capture DFT system for scan-based integrated circuits |
| US7209852B2 (en) * | 2001-03-30 | 2007-04-24 | Intel Corporation | Circuit for producing a variable frequency clock signal having a high frequency low jitter pulse component |
| US6738939B2 (en) * | 2001-05-21 | 2004-05-18 | Intel Corporation | Method and apparatus for fault tolerant and flexible test signature generator |
| DE50108381D1 (de) * | 2001-05-29 | 2006-01-19 | Infineon Technologies Ag | Synchronisierschaltungsanordnung |
| EP1296153A1 (de) * | 2001-09-21 | 2003-03-26 | Siemens Aktiengesellschaft | Elektronischer Baustein |
| US20030084390A1 (en) * | 2001-10-26 | 2003-05-01 | Mentor Graphics Corporation | At-speed test using on-chip controller |
| JP4023598B2 (ja) * | 2001-11-20 | 2007-12-19 | 株式会社日立製作所 | 半導体集積回路装置 |
| US6804764B2 (en) * | 2002-01-22 | 2004-10-12 | Mircron Technology, Inc. | Write clock and data window tuning based on rank select |
| US7346135B1 (en) | 2002-02-13 | 2008-03-18 | Marvell International, Ltd. | Compensation for residual frequency offset, phase noise and sampling phase offset in wireless networks |
| US6861867B2 (en) * | 2002-03-07 | 2005-03-01 | Lightspeed Semiconductor Corporation | Method and apparatus for built-in self-test of logic circuits with multiple clock domains |
| US7444567B2 (en) * | 2002-04-09 | 2008-10-28 | Syntest Technologies, Inc. | Method and apparatus for unifying self-test with scan-test during prototype debug and production test |
| US7263153B2 (en) * | 2002-10-09 | 2007-08-28 | Marvell International, Ltd. | Clock offset compensator |
| US7319705B1 (en) | 2002-10-22 | 2008-01-15 | Marvell International Ltd. | Programmable pre-emphasis circuit for serial ATA |
| US7131034B2 (en) * | 2002-11-12 | 2006-10-31 | Sun Microsystems, Inc. | On-chip measurement of signal state duration |
| JP4083544B2 (ja) * | 2002-11-18 | 2008-04-30 | 富士通株式会社 | マルチサイクルパス解析方法 |
| US7131046B2 (en) * | 2002-12-03 | 2006-10-31 | Verigy Ipco | System and method for testing circuitry using an externally generated signature |
| US7246192B1 (en) | 2003-01-10 | 2007-07-17 | Marvell International Ltd. | Serial/parallel ATA controller and converter |
| US7373568B1 (en) * | 2003-01-21 | 2008-05-13 | Marvell Israel Ltd. | Scan insertion |
| US7194669B2 (en) * | 2003-02-14 | 2007-03-20 | Logicvision, Inc. | Method and circuit for at-speed testing of scan circuits |
| US7124342B2 (en) * | 2004-05-21 | 2006-10-17 | Syntest Technologies, Inc. | Smart capture for ATPG (automatic test pattern generation) and fault simulation of scan-based integrated circuits |
| US7805638B2 (en) * | 2003-06-18 | 2010-09-28 | Nethra Imaging, Inc. | Multi-frequency debug network for a multiprocessor array |
| US7036098B2 (en) * | 2003-06-30 | 2006-04-25 | Sun Microsystems, Inc. | On-chip signal state duration measurement and adjustment |
| TWI235841B (en) * | 2003-07-02 | 2005-07-11 | Realtek Semiconductor Corp | Multi-clock domain logic device for performing scan test with single scan clock and method thereof |
| EP1505400A1 (en) * | 2003-08-07 | 2005-02-09 | Texas Instruments Incorporated | Scan capture frequency modulator |
| US7134061B2 (en) * | 2003-09-08 | 2006-11-07 | Texas Instruments Incorporated | At-speed ATPG testing and apparatus for SoC designs having multiple clock domain using a VLCT test platform |
| US7310752B2 (en) * | 2003-09-12 | 2007-12-18 | Micron Technology, Inc. | System and method for on-board timing margin testing of memory modules |
| US8930583B1 (en) | 2003-09-18 | 2015-01-06 | Marvell Israel (M.I.S.L) Ltd. | Method and apparatus for controlling data transfer in a serial-ATA system |
| US7120743B2 (en) | 2003-10-20 | 2006-10-10 | Micron Technology, Inc. | Arbitration system and method for memory responses in a hub-based memory system |
| US7162673B2 (en) * | 2003-11-14 | 2007-01-09 | Integrated Device Technology, Inc. | Scan chain registers that utilize feedback paths within latch units to support toggling of latch unit outputs during enhanced delay fault testing |
| US7146587B2 (en) * | 2004-01-08 | 2006-12-05 | International Business Machines Corporation | Scalable logic self-test configuration for multiple chips |
| US7409613B2 (en) * | 2004-01-08 | 2008-08-05 | International Business Machines Corporation | Simultaneous AC logic self-test of multiple clock domains |
| JP3859647B2 (ja) * | 2004-01-16 | 2006-12-20 | 松下電器産業株式会社 | 半導体集積回路のテスト方法および半導体集積回路 |
| EP1709455B1 (en) * | 2004-01-19 | 2008-09-10 | Nxp B.V. | Testing of circuits with multiple clock domains |
| JP4401205B2 (ja) * | 2004-03-19 | 2010-01-20 | Ｎｅｃエレクトロニクス株式会社 | テスト回路及び回路テスト方法 |
| US7266742B1 (en) * | 2004-04-06 | 2007-09-04 | Cisco Technology, Inc. | Method and apparatus for generating a local scan enable signal to test circuitry in a die |
| US7079973B2 (en) * | 2004-04-06 | 2006-07-18 | Avago Technologies General Ip Pte. Ltd. | Apparatus and method for compensating clock period elongation during scan testing in an integrated circuit (IC) |
| US7516379B2 (en) * | 2004-04-06 | 2009-04-07 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Circuit and method for comparing circuit performance between functional and AC scan testing in an integrated circuit (IC) |
| EP1584938B1 (en) * | 2004-04-07 | 2008-05-21 | STMicroelectronics Limited | At-speed testing of an integrated circuit |
| US7155651B2 (en) * | 2004-04-22 | 2006-12-26 | Logicvision, Inc. | Clock controller for at-speed testing of scan circuits |
| US20050240846A1 (en) * | 2004-04-23 | 2005-10-27 | Texas Instruments Incorporated | Accurate Generation of Scan Enable Signal when Testing Integrated Circuits Using Sequential Scanning Techniques |
| US7958292B2 (en) | 2004-06-23 | 2011-06-07 | Marvell World Trade Ltd. | Disk drive system on chip with integrated buffer memory and support for host memory access |
| JP2006058152A (ja) * | 2004-08-20 | 2006-03-02 | Toshiba Corp | 半導体装置の試験方法及び半導体装置の試験回路 |
| US7334172B2 (en) * | 2004-10-20 | 2008-02-19 | Lsi Logic Corporation | Transition fault detection register with extended shift mode |
| WO2006064300A1 (en) * | 2004-12-13 | 2006-06-22 | Infineon Technologies Ag | Circuitry and method for an at-speed scan test |
| WO2006085276A1 (en) | 2005-02-11 | 2006-08-17 | Nxp B.V. | Testing of an integrated circuit with a plurality of clock domains |
| US7240266B2 (en) * | 2005-02-18 | 2007-07-03 | International Business Machines Corporation | Clock control circuit for test that facilitates an at speed structural test |
| US7421634B2 (en) * | 2005-05-02 | 2008-09-02 | Texas Instruments Incorporated | Sequential scan based techniques to test interface between modules designed to operate at different frequencies |
| JP2006329810A (ja) * | 2005-05-26 | 2006-12-07 | Nec Electronics Corp | 半導体集積回路及びそのテスト方法 |
| US20070063741A1 (en) * | 2005-09-22 | 2007-03-22 | Tarango Tony M | Testing of integrated circuit receivers |
| JP4366353B2 (ja) * | 2005-10-25 | 2009-11-18 | パナソニック株式会社 | 半導体集積回路及びその設計方法 |
| JP4091957B2 (ja) * | 2006-02-17 | 2008-05-28 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 複数のクロック発生回路を含むテスト可能な集積回路 |
| US7529294B2 (en) * | 2006-02-28 | 2009-05-05 | International Business Machines Corporation | Testing of multiple asynchronous logic domains |
| JP4845543B2 (ja) * | 2006-03-15 | 2011-12-28 | 富士通セミコンダクター株式会社 | 遅延故障試験回路 |
| US7478300B2 (en) * | 2006-04-28 | 2009-01-13 | International Business Machines Corporation | Method for testing functional boundary logic at asynchronous clock boundaries of an integrated circuit device |
| DE102006024507B4 (de) * | 2006-05-23 | 2017-06-01 | Infineon Technologies Ag | Integrierte Schaltung und Verfahren zum Erkennen von Laufzeitfehlern in integrierten Schaltungen |
| US7500164B2 (en) * | 2006-06-01 | 2009-03-03 | International Business Machines Corporation | Method for testing an integrated circuit device having elements with asynchronous clocks or dissimilar design methodologies |
| KR20070121318A (ko) * | 2006-06-22 | 2007-12-27 | 삼성전자주식회사 | 액정표시장치 및 이의 구동방법 |
| US7793179B2 (en) * | 2006-06-27 | 2010-09-07 | Silicon Image, Inc. | Test clock control structures to generate configurable test clocks for scan-based testing of electronic circuits using programmable test clock controllers |
| US20080005709A1 (en) * | 2006-06-30 | 2008-01-03 | International Business Machines Corporation | Verification of logic circuits using cycle based delay models |
| JP2008122159A (ja) * | 2006-11-09 | 2008-05-29 | Toshiba Corp | 半導体集積回路 |
| US20080126898A1 (en) * | 2006-11-27 | 2008-05-29 | Kamlesh Pandey | System and method for generating on-chip individual clock domain based scan enable signal used for launch of last shift type of at-speed scan testing |
| US7941722B2 (en) * | 2007-06-24 | 2011-05-10 | Texas Instruments Incorporated | Testing of integrated circuits using test module |
| US20090063921A1 (en) * | 2007-08-28 | 2009-03-05 | Anthony Gus Aipperspach | Staggered LBIST Clock Sequence for Noise (di/dt) Amelioration |
| US8001411B2 (en) * | 2007-09-24 | 2011-08-16 | International Business Machines Corporation | Generating a local clock domain using dynamic controls |
| US7752586B2 (en) | 2007-11-20 | 2010-07-06 | International Business Machines Corporation | Design structure of an integration circuit and test method of the integrated circuit |
| US20100138709A1 (en) * | 2008-10-22 | 2010-06-03 | Laung-Terng Wang | Method and apparatus for delay fault coverage enhancement |
| US8418008B2 (en) * | 2008-12-18 | 2013-04-09 | Lsi Corporation | Test technique to apply a variable scan clock including a scan clock modifier on an integrated circuit |
| JP5275136B2 (ja) * | 2009-05-28 | 2013-08-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US7996739B2 (en) * | 2009-09-11 | 2011-08-09 | International Business Machines Corporation | Avoiding race conditions at clock domain crossings in an edge based scan design |
| WO2011158500A1 (ja) * | 2010-06-17 | 2011-12-22 | 国立大学法人 奈良先端科学技術大学院大学 | スキャン非同期記憶素子およびそれを備えた半導体集積回路ならびにその設計方法およびテストパターン生成方法 |
| US8887019B2 (en) * | 2010-11-16 | 2014-11-11 | Cadence Design Systems, Inc. | Method and system for providing efficient on-product clock generation for domains compatible with compression |
| US8862955B2 (en) * | 2010-12-29 | 2014-10-14 | Stmicroelectronics S.R.L. | Apparatus for at-speed testing, in inter-domain mode, of a multi-clock-domain digital integrated circuit according to BIST or SCAN techniques |
| US8850280B2 (en) * | 2011-10-28 | 2014-09-30 | Lsi Corporation | Scan enable timing control for testing of scan cells |
| CN103728549B (zh) * | 2012-10-15 | 2016-08-03 | 上海东软载波微电子有限公司 | 晶体振荡电路的测试方法及测试装置 |
| US9069041B2 (en) | 2012-12-05 | 2015-06-30 | International Business Machines Corporation | Self evaluation of system on a chip with multiple cores |
| US20140281717A1 (en) | 2013-03-14 | 2014-09-18 | Nisar Ahmed | Built-in self test (bist) with clock control |
| US9182445B2 (en) * | 2013-05-06 | 2015-11-10 | Broadcom Corporation | Integrated circuit with toggle suppression logic |
| US8966432B1 (en) * | 2013-09-06 | 2015-02-24 | Xilinx, Inc. | Reduction of jitter in an integrated circuit |
| US20150316971A1 (en) * | 2014-05-02 | 2015-11-05 | Avalanche Technology, Inc. | Method and apparatus to reduce power consumption of mobile and portable devices with non-volatile memories |
| US11300615B2 (en) | 2017-12-29 | 2022-04-12 | Texas Instruments Incorporated | Transistion fault testing of funtionally asynchronous paths in an integrated circuit |
| US10838449B2 (en) * | 2018-07-05 | 2020-11-17 | International Business Machines Corporation | Automatic detection of clock grid misalignments and automatic realignment |
| US10922203B1 (en) * | 2018-09-21 | 2021-02-16 | Nvidia Corporation | Fault injection architecture for resilient GPU computing |
| US11829196B2 (en) * | 2019-10-22 | 2023-11-28 | Advanced Micro Devices, Inc. | Ring transport employing clock wake suppression |
| US11892506B2 (en) * | 2020-11-30 | 2024-02-06 | Mediatek Singapore Pte. Ltd. | Method and circuit for at-speed testing of multicycle path circuits |
| US11821946B2 (en) * | 2021-09-15 | 2023-11-21 | Nxp Usa, Inc. | Built in self test (BIST) for clock generation circuitry |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173904A (en) * | 1987-06-02 | 1992-12-22 | Texas Instruments Incorporated | Logic circuits systems, and methods having individually testable logic modules |
| NL8900151A (nl) * | 1989-01-23 | 1990-08-16 | Philips Nv | Werkwijze voor het testen van een schakeling, alsmede schakeling geschikt voor een dergelijke werkwijze. |
| JP2945103B2 (ja) | 1990-05-15 | 1999-09-06 | 株式会社リコー | テスト用スキャン回路装置 |
| US5349587A (en) * | 1992-03-26 | 1994-09-20 | Northern Telecom Limited | Multiple clock rate test apparatus for testing digital systems |
| US5428622A (en) * | 1993-03-05 | 1995-06-27 | Cyrix Corporation | Testing architecture with independent scan paths |
| US5504756A (en) * | 1993-09-30 | 1996-04-02 | Intel Corporation | Method and apparatus for multi-frequency, multi-phase scan chain |
| US5841670A (en) | 1994-03-09 | 1998-11-24 | Texas Instruments Incorporated | Emulation devices, systems and methods with distributed control of clock domains |
| US6173428B1 (en) * | 1994-11-16 | 2001-01-09 | Cray Research, Inc. | Apparatus and method for testing using clocked test access port controller for level sensitive scan designs |
| US5680543A (en) | 1995-10-20 | 1997-10-21 | Lucent Technologies Inc. | Method and apparatus for built-in self-test with multiple clock circuits |
| US5682391A (en) * | 1996-02-22 | 1997-10-28 | Sun Microsystems, Inc. | Apparatus and method for high speed shifting of test data through an integrated circuit |
| US5748645A (en) * | 1996-05-29 | 1998-05-05 | Motorola, Inc. | Clock scan design from sizzle global clock and method therefor |
| US5949692A (en) * | 1996-08-28 | 1999-09-07 | Synopsys, Inc. | Hierarchical scan architecture for design for test applications |
| US5828579A (en) * | 1996-08-28 | 1998-10-27 | Synopsys, Inc. | Scan segment processing within hierarchical scan architecture for design for test applications |
| US5909451A (en) | 1996-11-21 | 1999-06-01 | Sun Microsystems, Inc. | System and method for providing scan chain for digital electronic device having multiple clock domains |
| JP3257425B2 (ja) * | 1996-12-25 | 2002-02-18 | 日本電気株式会社 | テスト回路及びテスト方法 |
| US6327684B1 (en) * | 1999-05-11 | 2001-12-04 | Logicvision, Inc. | Method of testing at-speed circuits having asynchronous clocks and controller for use therewith |
| US6327685B1 (en) * | 1999-05-12 | 2001-12-04 | International Business Machines Corporation | Logic built-in self test |
-
1999
- 1999-10-29 US US09/430,686 patent/US6442722B1/en not_active Expired - Lifetime
-
2000
- 2000-10-20 AU AU11218/01A patent/AU1121801A/en not_active Abandoned
- 2000-10-20 JP JP2001535070A patent/JP2003513286A/ja active Pending
- 2000-10-20 CA CA002386670A patent/CA2386670C/en not_active Expired - Fee Related
- 2000-10-20 EP EP00972495A patent/EP1228378A1/en not_active Withdrawn
- 2000-10-20 WO PCT/CA2000/001267 patent/WO2001033237A1/en not_active Application Discontinuation
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006343151A (ja) * | 2005-06-07 | 2006-12-21 | Toshiba Corp | スキャンテスト回路及びその配置方法 |
| TWI455489B (zh) * | 2006-01-20 | 2014-10-01 | Silicon Image Inc | 具嵌入式自測試與除錯特徵之並行碼核對器及高效率高速度輸入輸出之硬體 |
| JP2007248135A (ja) * | 2006-03-14 | 2007-09-27 | Nec Electronics Corp | 半導体集積回路装置とそのテスト方法 |
| US7698613B2 (en) | 2006-03-14 | 2010-04-13 | Nec Electronics Corporation | Semiconductor integrated circuit device and method of testing same |
| JP2008014950A (ja) * | 2006-06-27 | 2008-01-24 | Silicon Image Inc | テストクロック制御構造を実装するデバイスのスキャンベーステスト |
| KR101363821B1 (ko) * | 2006-06-27 | 2014-02-14 | 실리콘 이미지, 인크. | 테스트 클록 제어 구조(ｔｃｃｓ)를 구현하는 디바이스들의스캔-기반 테스팅 |
| JP2011158440A (ja) * | 2010-02-04 | 2011-08-18 | Sony Corp | クロック生成回路、半導体集積回路およびその試験システム |
| JP2011247654A (ja) * | 2010-05-25 | 2011-12-08 | Yokogawa Electric Corp | 半導体試験装置 |
| JP2013007618A (ja) * | 2011-06-23 | 2013-01-10 | Lapis Semiconductor Co Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| AU1121801A (en) | 2001-05-14 |
| EP1228378A1 (en) | 2002-08-07 |
| CA2386670A1 (en) | 2001-05-10 |
| US6442722B1 (en) | 2002-08-27 |
| WO2001033237A1 (en) | 2001-05-10 |
| CA2386670C (en) | 2004-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003513286A (ja) | 複数のクロックを備える回路をテストするための方法および装置 | |
| US6327684B1 (en) | Method of testing at-speed circuits having asynchronous clocks and controller for use therewith | |
| US7840861B2 (en) | Scan-based testing of devices implementing a test clock control structure (“TCCS”) | |
| US7793179B2 (en) | Test clock control structures to generate configurable test clocks for scan-based testing of electronic circuits using programmable test clock controllers | |
| US7155651B2 (en) | Clock controller for at-speed testing of scan circuits | |
| US8327205B2 (en) | IC testing methods and apparatus | |
| US8527824B2 (en) | Testing of multi-clock domains | |
| US20060107145A1 (en) | Combinatorial at-speed scan testing | |
| US7194669B2 (en) | Method and circuit for at-speed testing of scan circuits | |
| US7254762B2 (en) | Semiconductor integrated circuit | |
| US20070245180A1 (en) | Circuitry and method for an at-speed scan test | |
| RU2374679C2 (ru) | Микрокомпьютер и способ его тестирования | |
| EP1776596B1 (en) | Testing of a circuit that has an asynchronous timing circuit | |
| US20160349318A1 (en) | Dynamic Clock Chain Bypass | |
| EP3751298A1 (en) | Register for at-speed scan testing | |
| US7380189B2 (en) | Circuit for PLL-based at-speed scan testing | |
| EP1271162A2 (en) | Test system | |
| US20080126898A1 (en) | System and method for generating on-chip individual clock domain based scan enable signal used for launch of last shift type of at-speed scan testing | |
| US7913131B2 (en) | Scan chain cell with delay testing capability | |
| US8448008B2 (en) | High speed clock control | |
| US7263639B2 (en) | Combinatorial at-speed scan testing | |
| US7830195B2 (en) | Self-test design methodology and technique for root-gated clocking structure | |
| US5661731A (en) | Method for shrinking a clock cycle when testing high speed microprocessor designs | |
| US8090929B2 (en) | Generating clock signals for coupled ASIC chips in processor interface with X and Y logic operable in functional and scanning modes | |
| JP3328160B2 (ja) | 論理集積回路のテスト装置 |