JP2011247654A - 半導体試験装置 - Google Patents

Abstract

【課題】ユーザの使い勝手を向上することが可能な半導体試験装置を実現する。
【解決手段】異なる速度の低速レート信号と高速レート信号を用いて被試験対象デバイスの試験を行う半導体試験装置において、高速レート信号のレート長が設定されるレート長設定レジスタと、パターンプログラムに設定されている高速レート番号の組み合わせを抽出し、この組み合わせの中の１つの高速レート番号を調整レート番号に置き換え、低速レート信号のレート長の時間分解能に基づいて調整レート番号のレート長を算出して調整レート番号のレート長設定レジスタに設定する演算制御部とを備える。
【選択図】 図２

Description

本発明は、異なる速度の低速レート信号と高速レート信号を用いて被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）の試験を行う半導体試験装置に関し、詳しくは、ユーザの使い勝手を向上することが可能な半導体試験装置に関するものである。

近年、半導体デバイスの種類によっては、高速で動作する回路部分とこの信号よりも低速で動作する回路部分とをそれぞれ有するデバイスが出てきている。このようなデバイスには、例えば、液晶ディスプレイの液晶セルを駆動するＬＣＤ（Liquid Crystal Display）ドライバＩＣ（Integrated Circuit）等がある。

このような、動作速度の異なる回路部分を有する半導体デバイスの試験に対応するため、近年の半導体試験装置は、高速で動作するブロックと低速で動作するブロックとを有している場合が多くなってきている。このような構成をとる理由の１つとして、半導体試験装置の全てのブロック（ピン）を高速信号に対応させてしまうと、装置自体のコストが大幅にアップしてしまうということが挙げられる。

図４は、従来の半導体試験装置の一例を示した構成図である。
図４において、演算制御部１は、ＣＰＵ（Central Processing Unit）やメモリ等から構成されると共にＣＰＵバスに相互に接続され、半導体試験装置を統括的に制御する。バス変換部２は、ＣＰＵバスとローカルバスにそれぞれ相互に接続され、ＣＰＵバスサイクルをローカルバスサイクルに変換するブリッジ機能を有する。

パターン制御部３は、ローカルバスに相互に接続され、ＤＵＴの試験時に演算制御部１の指示に応じてパターンの走行開始を示すパターン走行開始トリガ信号を出力する。高速パターン発生部４は、レート長設定レジスタ４ａを有し、レート長設定レジスタ４ａの設定に基づいた高速レート信号と、予め記憶されている高速インストラクションに基づいた高速レート番号をそれぞれ発生する。レート長設定レジスタ４ａは、高速レート番号毎に用意され、高速レート信号のレート長の設定値が設定される。

低速パターン発生部５は、レート長設定レジスタ５ａを有し、レート長設定レジスタ５ａの設定に基づいた低速レート信号と、予め記憶されている低速インストラクションに基づいた低速レート番号をそれぞれ発生する。レート長設定レジスタ５ａは、低速レート番号毎に用意され、低速レート信号のレート長の設定値が設定される。ここで、レート長とは、高速レート信号または低速レート信号の１周期の時間のことをいう。

動作を説明する前に、高速信号と低速信号間の同期を取るための高速レート信号のレート長の調整について図５を用いて説明する。図５は、低速／高速同期パターンプログラムの一例である。図４に示す半導体試験装置では、ＤＵＴに対し、速度の異なる高速信号と低速信号の２系統の信号が入出力する。ここで、高速信号は、ＤＵＴへ出力される高速出力信号およびＤＵＴから入力される信号を期待値と比較して一致／不一致を判定する高速ストローブ信号のことをいう。一方、低速信号は、ＤＵＴへ出力される低速出力信号およびＤＵＴから入力される信号を期待値と比較して一致／不一致を判定する低速ストローブ信号のことをいう。

高速出力信号および低速出力信号はドライバ回路（図示せず）を介してＤＵＴへ出力され、ＤＵＴからの高速入力信号および低速入力信号はコンパレータ回路（図示せず）を介して半導体試験装置に入力される。

高速タイミング発生部（図示せず）は、高速レート信号の立ち上がりエッジ間で示される時間（高速レート信号の１周期の時間）毎にタイミングエッジを発生させる。同様に、低速タイミング発生部（図示せず）は、低速レート信号のエッジ間で示される時間（低速レート信号の１周期の時間）毎にタイミングエッジを発生させる。発生できるタイミングエッジの数は、半導体試験装置の仕様で決まる。また、コンパレータ回路（図示せず）は、予め設定された比較電圧とＤＵＴからの入力信号を比較して比較結果信号を出力する。そして、判定部（図示せず）にて、ストローブ信号のタイミングで比較結果信号と期待値を比較して一致／不一致を判定する。

これらのタイミングエッジの設定は、高速レート信号または低速レート信号の立ち上がりエッジからの時間で定義され、エッジ設定レジスタ（図示せず）によりレート毎／タイミングエッジ毎／ピン毎に設定することができる。なお、高速レート信号または低速レート信号が立ち下がりエッジでその期間の開始または終了を示す場合には、タイミングエッジの設定は、高速レート信号または低速レート信号の立ち下がりエッジからの時間で定義される。

一例として、図５に示すように、高速パターン発生部４および低速パターン発生部５が同期して動作するようなパターンプログラムをユーザが記述すると仮定する。高速パターン発生部４は、図５における高速インストラクションおよび高速レートに従い動作し、低速パターン発生部５は、図５における低速インストラクションおよび低速レートに従い動作する。同様に、高速タイミング発生部（図示せず）は、図５における高速ピン設定に従い動作し、低速タイミング発生部（図示せず）は、図５における低速ピン設定に従い動作する。

図５において、ＨＴｍ（ｍは１以上の整数）は高速レート番号を表し、Ｔｎ（ｎは１以上の整数）は低速レート番号を表している。高速レート番号に対応するレート長は、高速パターン発生部４のレート長設定レジスタ４ａに設定され、低速レート番号に対応するレート長は、低速パターン発生部５のレート長設定レジスタ５ａに設定される。また、高速レート番号に対応するピン毎、タイミングエッジ毎のエッジ設定は、高速タイミング発生部（図示せず）のエッジ設定レジスタに設定され、低速レート番号に対応するピン毎、タイミングエッジ毎のエッジ設定は、低速タイミング発生部（図示せず）のエッジ設定レジスタに設定される。

半導体試験装置の制約により、図５に示すブロックの区切りの度に低速レート信号のレート長と高速レート信号の合計のレート長を揃える必要がある。例えば、図５のブロック２では、
T4=HT4+(HT5×10)+(HT4×106)+(HT6×10)+(HT4×15)+(HT4×598)+HT4 （１）
となる必要がある。

実際には、高速レート信号のレート長は、ユーザによりテストプログラムに記述されるが、低速レート信号のレート長は、演算制御部１が、テストプログラムの実行時に自動的に算出した値となる。例えば、図５のブロック２では、低速レート番号Ｔ４のレート長は、（１）式の右辺で示される高速レート信号の合計のレート長となる。なお、テストプログラムは、ＤＵＴの試験内容（手順）が記載されており、半導体試験装置は、このテストプログラムに従って試験を実行する。

上述した前提を基に、図４に示す半導体試験装置の動作を説明する。演算制御部１は、ＣＰＵバス、バス変換部２およびローカルバスを介して、高速パターン発生部４のレート長設定レジスタ４ａに高速レート信号のレート長を設定すると共に低速パターン発生部５のレート長設定レジスタ５ａに低速レート信号のレート長を設定し、その他のパターン走行に必要な設定を行う。

そして、演算制御部１は、パターン制御部３へパターン走行の開始を指示する。パターン制御部３は、演算制御部１からの指示を受けて、高速パターン発生部４および低速パターン発生部５に対して、パターン走行開始トリガ信号を出力する。高速パターン発生部４は、演算制御部１からのパターン走行開始トリガ信号を受けて、高速インストラクションに従い動作し、高速レート信号と高速レート番号を高速タイミング発生部（図示せず）へ出力する。同様に、低速パターン発生部５は、演算制御部１からのパターン走行開始トリガ信号を受けて、低速インストラクションに従い動作し、低速レート信号と低速レート番号を低速タイミング発生部（図示せず）へ出力する。そして、高速レート信号、高速レート番号、低速レート信号および低速レート番号を用いてＤＵＴの試験を行う。

特許文献１には、比較的低速なＬＳＩテスタを基本に安価な構成で、チャネル数の減少及びパターンの発生に関して制約を伴わずにより高速な試験モードを可能とし、且つ、フォーマット・オンザフライも可能とするＬＳＩテスタが記載されている。

特開平５−８７８８３号公報

しかし、図４および図５に示す従来例において、高速レート信号および低速レート信号のレート長の時間設定の分解能（設定可能な最小単位時間）が異なるため、（１）式に示すように、高速レート信号の合計のレート長が低速レート信号のレート長の時間分解能に必ずしも一致するとは限らない。そのため、一致させるために、ユーザが高速レート信号のレート長の微調整や高速パターン数の追加等を行う必要がある。

ユーザが行う高速レート信号のレート長の微調整を図６および図７を用いて説明する。図６は、低速／高速同期パターンプログラムを変換した一例である。図７は、低速パターン信号および高速パターン信号のタイミングチャートの一例である。

例えば、図６に示すように、ブロック２の最後のサイクルに使用されている高速レート番号ＨＴ４をＨＴ１６に置き換え、ブロック５の最後のサイクルに使用されている高速レート番号ＨＴ１をＨＴ１７に置き換えることにより、高速レート信号の合計のレート長を低速レート信号のレート長の時間分解能に一致させる。この時、図７に示すように、置き換えた高速レート番号のレート長は微調整が必要となる。

一方、タイミングエッジの設定は変更不要となる。ただし、高速レート番号は、調整用の高速レート番号（調整レート番号）に変更されるため、調整レート番号のタイミングエッジ設定を、調整前の高速レート番号のタイミングエッジ設定と同じ設定にする必要がある。図６の例では、高速レート番号ＨＴ１６のタイミングエッジ設定を高速レート番号ＨＴ４のタイミングエッジ設定と同じ設定にし、高速レート番号ＨＴ１７のタイミングエッジ設定を高速レート番号ＨＴ１のタイミングエッジ設定と同じ設定にする。

しかし、半導体試験装置のユーザが、ＤＵＴのファンクションテストで使用するパターンプログラムにおいて、置き換えた高速レート番号のレート長の調整作業を、高速レート番号の組み合わせが異なる全ての同期区間に対して手動で行わなければならないのは、非常に負担が大きいという問題があった。

また、調整レート番号に未使用の高速レート番号を割り当てるため（図６の例ではＨＴ１６とＨＴ１７）、試験で使用できる高速レート番号が減少して数が足りなくなるという問題もあった。

そこで本発明の目的は、ユーザの使い勝手を向上することが可能な半導体試験装置を実現することにある。

請求項１記載の発明は、
異なる速度の低速レート信号と高速レート信号を用いて被試験対象デバイスの試験を行う半導体試験装置において、
前記高速レート信号のレート長が設定されるレート長設定レジスタと、
パターンプログラムに設定されている高速レート番号の組み合わせを抽出し、この組み合わせの中の１つの高速レート番号を調整レート番号に置き換え、前記低速レート信号のレート長の時間分解能に基づいて前記調整レート番号のレート長を算出して前記調整レート番号の前記レート長設定レジスタに設定する演算制御部と
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載の発明において、
前記レート長設定レジスタは、
高速レート用レジスタと調整レート用レジスタを有し、前記調整レート用レジスタは前記高速レート用レジスタと同じ数だけ用意されていることを特徴とするものである。
請求項３記載の発明は、請求項１または２記載の発明において、
前記演算制御部は、
前記パターンプログラムに設定されている前記高速レート番号の組み合わせを抽出する高速レート抽出手段と、
抽出された前記高速レート番号の組み合わせの中の１つの高速レート番号を前記調整レート番号に置き換える高速レート置き換え手段と、
前記低速レート信号のレート長の時間分解能に基づいて前記調整レート番号のレート長を算出するレート値算出手段と、
このレート値算出手段で算出された前記レート長を前記調整レート番号の前記レート長設定レジスタに設定するレート値設定手段と
を有することを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載の発明において、
前記演算制御部は、
前記レート長以外の設定に関して、置換前の前記高速レート番号に関係するレジスタの設定値を置換後の前記調整レート番号に関係するレジスタに設定することを特徴とするものである。

本発明によれば、以下のような効果がある。
異なる速度の低速レート信号と高速レート信号を用いて被試験対象デバイスの試験を行う半導体試験装置において、高速レート信号のレート長が設定されるレート長設定レジスタと、パターンプログラムに設定されている高速レート番号の組み合わせを抽出し、この組み合わせの中の１つの高速レート番号を調整レート番号に置き換え、低速レート信号のレート長の時間分解能に基づいて調整レート番号のレート長を算出して調整レート番号のレート長設定レジスタに設定する演算制御部とを備えたことにより、ユーザが低速レート信号の分解能に一致するように高速レート信号のレート長を微調整する必要が無くなるので、ユーザの使い勝手を向上することができる。

本発明の半導体試験装置の一実施例を示した構成図である。 演算制御部の一実施例を示した構成図である。 図５に示す低速／高速同期パターンプログラムを変換した一例である。 従来の半導体試験装置の一例を示した構成図である。 低速／高速同期パターンプログラムの一例である。 低速／高速同期パターンプログラムを変換した一例である。 低速パターン信号および高速パターン信号のタイミングチャートの一例である。

以下、図面を用いて本発明の実施の形態を説明する。
図１は、本発明の半導体試験装置の一実施例を示した構成図である。ここで、図４と同一のものは同一符号を付し、説明を省略する。図１において、図４に示す構成と異なる点は、演算制御部１の代わりに演算制御部１０が設けられている点、高速パターン発生部４の代わりに高速パターン発生部２０が設けられている点である。

演算制御部１０は、図４に示す演算制御部１と同様に、ＣＰＵやメモリ等から構成されると共にＣＰＵバスに相互に接続され、半導体試験装置を統括的に制御する。また、演算制御部１０は、パターンプログラムに設定されている高速レート番号の組み合わせを抽出し、この組み合わせの中の１つの高速レート番号を調整レート番号に置き換え、低速レート信号のレート長の時間分解能に基づいて調整レート番号のレート長を算出して調整レート番号のレート長設定レジスタに設定する。

高速パターン発生部２０は、レート長設定レジスタ２０ａを有し、レート長設定レジスタ２０ａの設定に基づいた高速レート信号と、予め記憶されている高速インストラクションに基づいた高速レート番号をそれぞれ発生する。レート長設定レジスタ２０ａは、高速レート番号毎に用意され、高速レート信号のレート長の設定値が設定される。また、レート長設定レジスタ２０ａは、高速レート用レジスタと調整レート用レジスタを有し、調整レート用レジスタは高速レート用レジスタと同じ数だけ用意されている。

また、図２は、演算制御部１０の一実施例を示した構成図である。図２において、演算制御部１０は、高速レート抽出手段１１、高速レート置き換え手段１２、レート値算出手段１３およびレート値設定手段１４を有している。高速レート抽出手段１１は、パターンプログラムに設定されている高速レート番号の組み合わせを抽出する。高速レート置き換え手段１２は、高速レート抽出手段１１で抽出された高速レート番号の組み合わせの中の１つの高速レート番号を調整レート番号に置き換える。

レート値算出手段１３は、低速レート信号のレート長の分解能に基づいて、高速レート置き換え手段１２で置き換えた調整レート番号のレート長を算出する。具体的には、レート値算出手段１３は、高速レート置き換え手段１２で置き換えた組み合わせで示される高速レート信号のレート長の合計が低速レート信号のレート長の時間分解能の整数倍のレート長と一致するように、置き換えた調整レート番号のレート長を算出する。

例えば、レート値算出手段１３は、高速レート置き換え手段１２で置き換えられた高速レート番号のレート長以上であり、低速レート信号のレート長の時間分解能に一致する最小値を調整レート番号のレート長として算出する。レート値設定手段１４は、レート値算出手段１３で算出されたレート長を調整レート番号のレート長設定レジスタ２０ａに設定する。

このような半導体試験装置の動作を図３を用いて説明する。
図３は、図５に示す低速／高速同期パターンプログラムを変換した一例である。図５に示すように、例えば、ブロック２およびブロック５のパターンにおいて、高速レート信号の合計のレート長が低速レート信号のレート長の時間分解能に一致していないものとする。

また、本実施例の半導体試験装置は、高速レート番号がＨＴ１〜ＨＴ３２の３２個の高速レート信号が設定でき、高速レート信号のレート長の調整用に調整レート番号がＨＴ３３〜ＨＴ６４の３２個の高速レート信号を用意しているものとする。さらに、調整レート番号ＨＴ３３〜ＨＴ６４は、ユーザ非公開として、テストプログラムまたはパターンプログラムでユーザが記述できないものとする。

演算制御部１０の高速レート抽出手段１１は、図５に示すパターンプログラムのビルド時に、このパターンプログラムに出現する全ての同期区間のサイクルを自動的に解析し、高速レート番号の組み合わせを抽出する。具体的には、（２）式に示す図５のブロック２の組み合わせと（３）式に示す図５のブロック５の組み合わせを抽出する。
T4=HT4+(HT5×10)+(HT4×106)+(HT6×10)+(HT4×15)+(HT4×598)+HT4 （２）
T4=HT1+(HT1×10)+(HT8×106)+(HT1×10)+(HT4×15)+(HT1×598)+HT1 （３）

そして、演算制御部１０の高速レート置き換え手段１２は、図５のブロック２の最後のサイクルに使用されている高速レート番号ＨＴ４を調整レート番号ＨＴ３３に置き換える。同様に、高速レート置き換え手段１２は、図５のブロック５の最後のサイクルに使用されている高速レート番号ＨＴ１を調整レート番号ＨＴ３４に置き換える。なお、パターンプログラムのビルドデータには、（２）式に示す組み合わせ、置換前の高速レート番号ＨＴ４および置換後の調整レート番号ＨＴ３３の情報が格納され、（３）式に示す組み合わせ、置換前の高速レート番号ＨＴ１および置換後の調整レート番号ＨＴ３４の情報が格納される。

演算制御部１０のレート値算出手段１３は、ＤＵＴのファンクションテスト実行時（パターン走行前）に、ユーザがテストプログラムに記述した高速レート番号ＨＴ４のレート長に基づき、高速レート番号ＨＴ４のレート長以上で低速レート信号のレート長の時間分解能に一致する最小値を調整レート番号ＨＴ３３のレート長として算出する。同様に、演算制御部１０のレート値算出手段１３は、ユーザがテストプログラムに記述した高速レート番号ＨＴ１のレート長に基づき、高速レート番号ＨＴ１のレート長以上で低速レート信号のレート長の時間分解能に一致する最小値を調整レート番号ＨＴ３４のレート長として算出する。

そして、演算制御部１０のレート値設定手段１４は、レート値算出手段１３で算出された高速レート番号ＨＴ３３のレート長と高速レート番号ＨＴ３４のレート長を高速パターン発生部２０のレート長設定レジスタ２０ａへそれぞれ設定する。

また、演算制御部１０は、レート長以外の設定に関して、置換前の高速レート番号ＨＴ４（ＨＴ１）に関係するレジスタの設定値を置換後の調整レート番号ＨＴ３３（ＨＴ３４）に関係するレジスタに設定する。各部の設定が完了すると、演算制御部１０は、パターンを走行させてＤＵＴの試験を実行する。

このように、演算制御部１０が、パターンプログラムに設定されている高速レート番号の組み合わせを抽出し、この組み合わせの中の１つの高速レート番号を調整レート番号に置き換え、低速レート信号のレート長の時間分解能に基づいて調整レート番号のレート長を算出して調整レート番号のレート長設定レジスタに設定することにより、ユーザが低速レート信号のレート長の時間分解能に一致するように高速レート信号のレート長を微調整する必要が無くなるので、ユーザの使い勝手を向上することができる。

なお、本発明はこれに限定されるものではなく、以下に示すようなものでもよい。
（１）図１〜３に示す実施例において、演算制御部１０の高速レート置き換え手段１２が、高速レート抽出手段１１で抽出された高速レート番号の組み合わせのうち、最後のサイクルに使用されている高速レート番号を調整レート番号に置き換える構成を示したが、置き換える高速レート番号は最後のサイクルに限定されず、組み合わせのうちのどのサイクルの高速レート番号を置き換えてもよい。

（２）図１〜３に示す実施例において、調整レート番号ＨＴ３３〜ＨＴ６４をユーザ非公開とする構成を示したが、ユーザに公開してもよい。ただし、この場合、低速レート信号の分解能に一致させるために高速レート信号のレート長の微調整が必要な時は、ユーザが調整レート番号ＨＴ３３〜ＨＴ６４を使用できなくなるという制限を設けることになる。

（３）図１〜３に示す実施例において、演算制御部１０のレート値算出手段１３が、高速レート置き換え手段１２で置き換えの対象となった高速レート番号のレート長に基づき、この高速レート番号のレート長以上で低速レート信号のレート長の時間分解能に一致する最小値を調整レート番号のレート長として算出する構成を示したが、必ずしも低速レート信号のレート長の時間分解能に一致する最小値でなくてもよく、低速レート信号のレート長の時間分解能に一致する値であればよい。この場合、パターンの走行時間（テスト時間）が長くなる。

１０ 演算制御部
１１ 高速レート抽出手段
１２ 高速レート置き換え手段
１３ レート値算出手段
１４ レート値設定手段
２０ａ レート長設定レジスタ

Claims (4)

1. 異なる速度の低速レート信号と高速レート信号を用いて被試験対象デバイスの試験を行う半導体試験装置において、
   前記高速レート信号のレート長が設定されるレート長設定レジスタと、
   パターンプログラムに設定されている高速レート番号の組み合わせを抽出し、この組み合わせの中の１つの高速レート番号を調整レート番号に置き換え、前記低速レート信号のレート長の時間分解能に基づいて前記調整レート番号のレート長を算出して前記調整レート番号の前記レート長設定レジスタに設定する演算制御部と
   を備えたことを特徴とする半導体試験装置。
2. 前記レート長設定レジスタは、
   高速レート用レジスタと調整レート用レジスタを有し、前記調整レート用レジスタは前記高速レート用レジスタと同じ数だけ用意されていることを特徴とする請求項１記載の半導体試験装置。
3. 前記演算制御部は、
   前記パターンプログラムに設定されている前記高速レート番号の組み合わせを抽出する高速レート抽出手段と、
   抽出された前記高速レート番号の組み合わせの中の１つの高速レート番号を前記調整レート番号に置き換える高速レート置き換え手段と、
   前記低速レート信号のレート長の時間分解能に基づいて前記調整レート番号のレート長を算出するレート値算出手段と、
   このレート値算出手段で算出された前記レート長を前記調整レート番号の前記レート長設定レジスタに設定するレート値設定手段と
   を有することを特徴とする請求項１または２記載の半導体試験装置。
4. 前記演算制御部は、
   前記レート長以外の設定に関して、置換前の前記高速レート番号に関係するレジスタの設定値を置換後の前記調整レート番号に関係するレジスタに設定することを特徴とする請求項１〜３のいずれかに記載の半導体試験装置。

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