JP5175728B2 - 試験装置、調整方法および調整プログラム - Google Patents

試験装置、調整方法および調整プログラム Download PDF

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Description

本発明は、試験装置、調整方法および調整プログラムに関する。特に本発明は、複数のデータ端子と、複数のデータ端子のそれぞれから出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを試験する試験装置、調整方法および調整プログラムに関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１． 特願２００６−１９１１４０ 出願日 ２００６年７月１２日
従来より、複数のデータ端子と、複数のデータ端子のそれぞれから出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備えるデバイス（ソースシンクロナスデバイス）が知られている。特許文献１には、クロック埋め込み方式の高速シリアルインタフェースを有する被試験デバイスを試験する試験装置が開示されている。
特開２００５−２８５１６０号公報
ところで、従来の試験装置は、データ信号の伝送経路の遅延量およびクロック信号の伝送経路の遅延量がピン間で異なるので、ソースシンクロナスデバイスから出力されたクロック信号を基準として、複数のデータ信号を同時に取り込んで、当該複数のデータ信号を並行に試験をすることが困難であった。
そこで本発明は、上記の課題を解決することのできる試験装置、調整方法および調整プログラムを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
上記課題を解決するために、本発明の第１形態においては、データ端子と、前記データ端子から出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを試験する試験装置であって、当該試験装置の基準クロックを発生する基準クロック源と、前記データ端子に対応して設けられ、前記基準クロックの位相を調整して得られるタイミングクロックに応じて、前記データ端子から出力されたデータ信号を取得するタイミング比較器と、前記クロック信号と前記タイミングクロックとに応じて、前記タイミングクロックの位相を調整する調整手段と、を備える試験装置を提供する。
前記被試験デバイスは複数のデータ端子を備え、前記クロック信号は前記複数のデータ端子の各々から出力されるデータ信号を取得すべきタイミングを示し、前記試験装置は、
前記複数のデータ端子に対応して設けられ、前記基準クロックの位相を調整して得られる複数のタイミングクロックに応じて、対応する前記データ端子から出力されたデータ信号を取得する複数の前記タイミング比較器を備え、前記調整手段は、前記クロック信号と前記複数のタイミングクロックとに応じて、前記複数のタイミングクロックの各々の位相を調整してよい。
前記調整手段は、前記複数のデータ端子に対応して設けられ、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する前記複数のタイミングクロックを遅延させた信号との位相差を検出して、当該位相差に応じた前記位相シフト量を出力する複数の位相比較器と、前記クロック出力端子から出力されたクロック信号に基づいて前記複数のデータ端子から同時に出力されたデータ信号を前記複数のタイミング比較器が取得できるように前記複数のタイミングクロックのそれぞれの遅延量を調整する第２調整部とを備えてよい。
試験装置は、前記基準クロックの遅延量を、前記複数のタイミング比較器が、前記複数のデータ端子のそれぞれから同時に出力されるデータ信号を、対応する前記複数のタイミングクロックに基づいて取得するように調整する第１調整部を更に備えてよい。
試験装置は、前記基準クロックの遅延量を、前記複数のタイミング比較器が、前記複数のデータ端子のそれぞれから同時に出力されるデータ信号を、対応する前記複数のタイミングクロックに基づいて取得するように調整する第１調整部を更に備えてよい。
試験装置は、前記複数のデータ端子に対応して設けられ、それぞれが前記基準クロックを指定した時間遅延させる複数の第１可変遅延回路と、前記複数のデータ端子に対応して設けられ、それぞれが対応する前記第１可変遅延回路により遅延された前記基準クロックの位相を、指定された位相シフト量分シフトした位相を有するタイミングクロックを出力する複数のタイミングクロック発生部と、前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックを指定された時間遅延させる複数の第２可変遅延回路と、を更に備え、前記位相比較器は、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する前記第２可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力し、前記第１調整部は、前記複数のタイミング比較器が、前記複数のタイミングクロック発生部から出力される複数の前記タイミングクロックに基づいて前記複数のデータ端子から同時に出力されたデータ信号を取得するように前記複数の第１可変遅延回路のそれぞれの遅延量を調整し、前記第２調整部は、前記第１調整部が前記複数の第１可変遅延回路のそれぞれの遅延量を調整した状態で、前記クロック出力端子から出力されたクロック信号に基づいて前記複数のデータ端子から同時に出力されたデータ信号を前記複数のタイミング比較器が取得できるように前記複数の第２可変遅延回路のそれぞれの遅延量を調整してよい。
試験装置は、前記複数のデータ端子に対応して設けられ、それぞれが対応する前記データ端子に供給する試験信号を出力する複数の試験信号供給部を更に備え、前記第１調整部は、前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を予め定められた基準値とした状態で、前記複数のデータ端子から出力される複数のデータ信号に代えて前記複数の試験信号供給部が出力する複数の前記試験信号を前記複数のタイミング比較器に入力させ、複数の前記タイミングクロックに基づいて前記複数の試験信号供給部が同時に出力した前記複数の試験信号を前記複数のタイミング比較器が取得できるようにそれぞれの前記タイミング比較器の取得タイミングを調整する第１調整処理部と、前記クロック信号に代えて前記複数の試験信号を前記複数の位相比較器に入力して前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させる第２調整処理部と、前記複数の第２可変遅延回路のそれぞれに対し、前記第２調整処理部により決定された前記位相シフト量と前記基準値との差分値に基づいて、当該差分値を略０とする遅延量を設定する第１遅延量設定部とを有してよい。
前記第１調整部は、前記第１遅延量設定部により前記複数の第２可変遅延回路の遅延量が設定された状態で、前記クロック信号に代えて前記被試験デバイスが前記複数のデータ端子から出力する複数のデータ信号を前記複数の位相比較器に入力し、前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させる第３調整処理部と、前記複数の第１可変遅延回路のそれぞれに対し、前記第３調整処理部により決定された前記位相シフト量と前記基準値との差分に基づいて、当該差分値を略０とする遅延量を設定する第２遅延量設定部とを更に有してよい。
前記第２調整部は、前記第１遅延量設定部により前記複数の第２可変遅延回路の遅延量が設定され、前記第２遅延量設定部により前記複数の第１可変遅延回路の遅延量が設定された状態で、前記クロック信号を前記複数の位相比較器に入力し、前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させる第４調整処理部と、前記複数の第２可変遅延回路のそれぞれに対し、前記第４調整処理部により決定された前記位相シフト量と前記基準値との差分に基づいて、当該差分値を略０とする遅延量を設定する第３遅延量設定部とを有してよい。
前記被試験デバイスは、メモリを有するデバイスであり、前記試験信号供給部は、前記第３調整処理部による調整に先立って、前記メモリに調整用データを書き込み、前記第３調整処理部は、前記メモリから前記調整用データを読み出させて、読み出された前記調整用データに含まれる前記複数のデータ信号を前記複数の位相比較器に入力し、前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させてよい。
試験装置は、ユーザにより指定された試験シーケンスを実行して、当該試験シーケンスに対応付けられた試験パターンを前記複数の試験信号供給部に供給するパターン発生器を更に備え、前記複数の試験信号供給部のそれぞれは、前記パターン発生器から供給された試験パターンに基づく試験信号を前記被試験デバイスの対応する前記データ端子に対して出力し、前記パターン発生器は、前記試験シーケンスの実行中において前記試験シーケンス中の命令により位相調整の開始を指示された場合に、前記第３調整処理部および前記第２遅延量設定部の組、および、前記第４調整処理部および前記第３遅延量設定部の組の少なくとも一方による位相調整を開始させてよい。
試験装置は、前記複数のタイミング比較器が取得した前記複数のデータ信号をそれぞれ期待値と比較してそれぞれの前記データ信号の良否を判定する複数の判定部を更に備え、前記パターン発生器は、前記第３調整処理部および前記第２遅延量設定部の組、および、前記第４調整処理部および前記第３遅延量設定部の組の少なくとも一方による位相調整を行っている期間の間、前記複数の判定部による前記複数のデータ信号の良否判定を禁止してよい。
試験装置は、指定された試験プログラムに含まれる試験シーケンスを実行して、当該試験シーケンスに対応付けられた試験パターンを前記複数の試験信号供給部に供給するパターン発生器と、
ユーザにより指定された試験制御プログラムを実行し、試験制御プログラム中に記述された複数の試験プログラムを順次前記パターン発生器により実行させる制御装置とを更に備え、前記複数の試験信号供給部のそれぞれは、前記パターン発生器から供給された試験パターンに基づく試験信号を前記被試験デバイスの対応する前記データ端子に対して出力し、前記制御装置は、前記試験制御プログラムの実行中において一の前記試験プログラムの実行を終えた後他の前記試験プログラムの実行を開始するまでの間に位相調整の開始を指示するコマンドが記述されていた場合に、前記第３調整処理部および前記第２遅延量設定部の組、および、前記第４調整処理部および前記第３遅延量設定部の組の少なくとも一方による位相調整を開始させてよい。
試験装置は、前記複数の位相比較器に対応して設けられ、試験プログラムの実行中に対応する前記位相比較器が出力する前記位相シフト量が予め定められた許容範囲外の値となったかどうかを検出する複数の検出部を更に備え、前記制御装置は、前記試験制御プログラムの実行中において前記コマンドが記述されていた場合に、前記位相シフト量が前記許容範囲外の値となったことをいずれかの前記検出部が検出したことを条件として、前記第４調整処理部および前記第３遅延量設定部の組の少なくとも一方による位相調整を開始させてよい。
本発明の第２形態においては、複数のデータ端子と、前記複数のデータ端子のそれぞれから出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを試験する試験装置を調整する調整方法であって、前記試験装置は、当該試験装置の基準クロックを発生する基準クロック源と、前記複数のデータ端子に対応して設けられ、それぞれが前記基準クロックを指定した時間遅延させる複数の第１可変遅延回路と、前記複数のデータ端子に対応して設けられ、それぞれが対応する前記第１可変遅延回路により遅延された前記基準クロックの位相を、指定された位相シフト量分シフトした位相を有するタイミングクロックを出力する複数のタイミングクロック発生部と、前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックに応じて対応する前記データ端子から出力されたデータ信号を取得するタイミング比較器と、前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックを指定された時間遅延させる複数の第２可変遅延回路と、前記複数のデータ端子に対応して設けられ、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する前記第２可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する複数の位相比較器とを備えるものであり、前記複数のタイミング比較器が、前記複数のタイミングクロック発生部から出力される複数の前記タイミングクロックに基づいて前記複数のデータ端子から同時に出力されたデータ信号を取得するように前記複数の第１可変遅延回路のそれぞれの遅延量を調整する第１調整段階と、前記第１調整段階が前記複数の第１可変遅延回路のそれぞれの遅延量を調整した状態で、前記クロック出力端子から出力されたクロック信号に基づいて前記複数のデータ端子から同時に出力されたデータ信号を前記複数のタイミング比較器が取得できるように前記複数の第２可変遅延回路のそれぞれの遅延量を調整する第２調整段階とを備える調整方法を提供する。
本発明の第３形態においては、複数のデータ端子と、前記複数のデータ端子のそれぞれから出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを試験する試験装置用の調整プログラムであって、前記試験装置は、当該試験装置の基準クロックを発生する基準クロック源と、前記複数のデータ端子に対応して設けられ、それぞれが前記基準クロックを指定した時間遅延させる複数の第１可変遅延回路と、前記複数のデータ端子に対応して設けられ、それぞれが対応する前記第１可変遅延回路により遅延された前記基準クロックの位相を、指定された位相シフト量分シフトした位相を有するタイミングクロックを出力する複数のタイミングクロック発生部と、前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックに応じて対応する前記データ端子から出力されたデータ信号を取得するタイミング比較器と、前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックを指定された時間遅延させる複数の第２可変遅延回路と、前記複数のデータ端子に対応して設けられ、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する前記第２可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する複数の位相比較器とを備えるものであり、当該調整プログラムは、前記試験装置を、前記複数のタイミング比較器が、前記複数のタイミングクロック発生部から出力される複数の前記タイミングクロックに基づいて前記複数のデータ端子から同時に出力されたデータ信号を取得するように前記複数の第１可変遅延回路のそれぞれの遅延量を調整する第１調整部と、前記第１調整部が前記複数の第１可変遅延回路のそれぞれの遅延量を調整した状態で、前記クロック出力端子から出力されたクロック信号に基づいて前記複数のデータ端子から同時に出力されたデータ信号を前記複数のタイミング比較器が取得できるように前記複数の第２可変遅延回路のそれぞれの遅延量を調整する第２調整部として機能させる調整プログラムを提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明によれば、複数のデータ端子と、複数のデータ端子のそれぞれから出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを、精度よく試験することができる。
本実施形態に係る試験装置１０の構成を被試験デバイス１００とともに示す。 本実施形態に係る比較部２４、第１調整部３２および第２調整部３４の構成の一例を示す。 タイミングクロック発生部６２および位相比較器７０の構成の一例を、第１可変遅延回路６０および第２可変遅延回路６８とともに示す。 試験装置１０のキャリブレーション処理手順を示す。 図４のステップＳ１２およびＳ１４における処理手順の一例を示す。 図５に示す処理において用いられる試験信号（ＴＥＳＴ ＤＡＴＡ）、第１周波数の基準クロック（ＣＬＫ１）および第２周波数の基準クロック（ＣＬＫ２）を示す。 変形例に係る試験装置１０の構成を被試験デバイス１００とともに示す。 変形例に係る試験装置１０による試験シーケンスの一例を示す。 本発明の実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。
符号の説明
１０・・・試験装置、２２・・・基準クロック源、２４・・・比較部、２６・・・判定部、２８・・・試験信号供給部、３２・・・第１調整部、３４・・・第２調整部、４０・・・第１調整処理部、４２・・・第２調整処理部、４４・・・第１遅延量設定部、４６・・・第３調整処理部、４８・・・第２遅延量設定部、５０・・・第４調整処理部、５２・・・第３遅延量設定部、６０・・・第１可変遅延回路、６２・・・タイミングクロック発生部、６４・・・レベル比較器、６６・・・タイミング比較器、６８・・・第２可変遅延回路、７０・・・位相比較器、７２・・・第１切替器、７４・・・第２切替器、８０・・・第１位相差検出器、８１・・・加算器、８２・・・ＬＰＦ、８３・・・ＶＣＯ、８４・・・１／Ｎ１分周器、８５・・・１／Ｎ２分周器、８６・・・第２位相差検出器、８７・・・カウンタ、８８・・・ＤＡ変換回路、１００・・・被試験デバイス、１１０・・・データ端子、１２０・・・クロック出力端子、２０２・・・パターン発生器、２０４・・・検出部
２０６・・・制御装置、２１０・・・試験プログラム、２１２・・・キャリブレーションプログラム、２２０・・・試験制御プログラム、１９００・・・コンピュータ、２０００・・・ＣＰＵ、２０１０・・・ＲＯＭ、２０２０・・・ＲＡＭ、２０３０・・・通信インターフェイス、２０４０・・・ハードディスクドライブ、２０５０・・・フレキシブルディスク・ドライブ、２０６０・・・ＣＤ−ＲＯＭドライブ、２０７０・・・入出力チップ、２０７５・・・グラフィック・コントローラ、２０８０・・・表示装置、２０８２・・・ホスト・コントローラ、２０８４・・・入出力コントローラ、２０９０・・・フレキシブルディスク、２０９５・・・ＣＤ−ＲＯＭ
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係る試験装置１０の構成を被試験デバイス１００とともに示す。試験装置１０は、複数のデータ端子１１０と、複数のデータ端子１１０のそれぞれから出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子１２０とを備える被試験デバイス１００を、試験する。被試験デバイス１００は、一例として、ソースシンクロナス方式でデータを伝送するメモリを有するデバイス等であってよい。試験装置１０は、クロック出力端子１２０から出力されたクロック信号に基づくタイミングにより、複数のデータ端子１１０のそれぞれから出力される複数のデータ信号を並行して取り込む。そして、被試験デバイス１００は、並行して取り込んだ複数のデータ信号のそれぞれを良否判定する。さらに、試験装置１０は、被試験デバイス１００の試験に先立って、または、試験シーケンスの実行中において、複数のデータ端子１１０から同時に出力された複数のデータ信号をクロック出力端子１２０から出力されたクロック信号に基づいて並行して取り込むことができるように、キャリブレーション処理を実行する。
被試験デバイス１００は、基準クロック源２２と、複数の比較部２４と、複数の判定部２６と、複数の試験信号供給部２８と、第１調整部３２と、第２調整部３４とを備える。基準クロック源２２は、当該試験装置１０の基準クロックを発生する。複数の比較部２４のそれぞれは、複数のデータ端子１１０に対応して設けられ、対応するデータ端子１１０から出力されるデータ信号を、クロック出力端子１２０から出力されたクロック信号に基づくタイミングで取り込む。
複数の判定部２６は、複数のデータ端子１１０に対応して設けられ、対応する比較部２４が取得した複数のデータ信号をそれぞれ期待値と比較してそれぞれのデータ信号の良否を判定する。複数の試験信号供給部２８は、複数のデータ端子１１０に対応して設けられ、それぞれが対応するデータ端子１１０に供給する試験信号を、基準クロック源２２により出力された基準クロックに同期して出力する。第１調整部３２および第２調整部３４は、当該試験装置１０を制御して、被試験デバイス１００の試験に先立って、または、試験シーケンスの実行中において、複数の比較部２４をキャリブレーションする。
図２は、本実施形態に係る比較部２４、第１調整部３２および第２調整部３４の構成を示す。まず、第１段階において、試験装置１０は、基準クロックのタイミングにより、複数の試験信号供給部２８が同時に出力した複数の試験信号を並行して取得できるように、タイミングを調整する。次に、第２段階において、試験装置１０は、複数の試験信号のタイミングにより、同時に出力された複数の試験信号を並行して取得できるように、タイミングを調整する。次に、第３段階において、試験装置１０は、被試験デバイス１００の複数のデータ端子１１０から出力された複数のデータ信号のタイミングにより、同時に出力された複数のデータ信号を並行して取得できるように、タイミングを調整する。次に、第４段階において、試験装置１０は、被試験デバイス１００のクロック出力端子１２０から出力されたクロック信号のタイミングにより、被試験デバイス１００の複数のデータ端子１１０から同時に出力された複数のデータ信号を並行して取得できるように、タイミングを調整する。
以上の第１段階〜第４段階の動作をすべく、試験装置１０は、複数のデータ端子１１０に対応して設けられた、複数の第１可変遅延回路６０と、複数のタイミングクロック発生部６２と、複数のレベル比較器６４と、複数のタイミング比較器６６と、複数の第２可変遅延回路６８と、複数の位相比較器７０と、複数の第１切替器７２と、複数の第２切替器７４とを備える。そして、複数の比較部２４のそれぞれは、対応するデータ端子１１０に対応した、第１可変遅延回路６０と、タイミングクロック発生部６２と、レベル比較器６４と、タイミング比較器６６と、第２可変遅延回路６８と、位相比較器７０と、第１切替器７２と、第２切替器７４とを有する。
複数の第１可変遅延回路６０のそれぞれは、基準クロックを指定した時間遅延させる。複数のタイミングクロック発生部６２のそれぞれは、対応する第１可変遅延回路６０により遅延された基準クロックの位相を、位相比較器７０により指定された位相シフト量分シフトした位相を有するタイミングクロックを出力する。複数のタイミングクロック発生部６２のそれぞれは、一例として、基準クロックの整数倍の周波数のタイミングクロックを発生するＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であってよい。この場合において、複数のタイミングクロック発生部６２のそれぞれは、基準クロックから位相シフト量分シフトした位相を有するタイミングクロックを発生すべく、ＰＬＬの制御量に位相比較器７０からオフセット電圧が印加される。
複数のレベル比較器６４のそれぞれは、対応するデータ端子１１０から出力されたデータ信号を予め定められた閾値レベルで２値化する。複数のタイミング比較器６６のそれぞれは、対応するタイミングクロック発生部６２から出力されたタイミングクロックに応じて対応するデータ端子１１０から出力されたデータ信号を、対応するレベル比較器６４を介して取得する。複数のタイミング比較器６６のそれぞれは、一例として、対応するタイミングクロックのタイミング（例えば、立上りエッジまたは立下りエッジ）で、対応するレベル比較器６４の出力信号を取得する。
複数の第２可変遅延回路６８のそれぞれは、対応するタイミングクロック発生部６２から出力されたタイミングクロックを、指定された時間遅延させる。複数の位相比較器７０のそれぞれは、クロック出力端子１２０から出力されるクロック信号と、対応する第２可変遅延回路６８により遅延されたタイミングクロックとの位相差を検出して、当該位相差に応じた位相シフト量を出力する。これにより、位相比較器７０により出力された位相シフト量を入力するタイミングクロック発生部６２は、クロック信号に対して第２可変遅延回路６８による遅延量分進んだタイミングクロックを出力することができる。
複数の第１切替器７２のそれぞれは、対応するデータ端子１１０から出力されるデータ信号または対応する試験信号供給部２８が出力する試験信号を、対応するタイミング比較器６６に対して入力させる。複数の第１切替器７２のそれぞれは、試験時において、対応するデータ端子１１０から出力されるデータ信号を対応するタイミング比較器６６に対して入力させ、キャリブレーション時の切り替え設定がされた場合において、対応するデータ端子１１０から出力されるデータ信号に代えて、対応する試験信号供給部２８が出力する試験信号を、対応するタイミング比較器６６に対して入力させる。なお、複数の第１切替器７２のそれぞれは、試験シーケンスの途中にキャリブレーション処理を実行する場合においては、対応するデータ端子１１０から出力されるデータ信号を対応するタイミング比較器６６に対して入力させ、キャリブレーションをさせてよい。
なお、データ信号に代えて試験信号をタイミング比較器６６に入力させる場合において、試験装置１０は、被試験デバイス１００を搭載した基板に代えて、複数の試験信号供給部２８から出力された複数の試験信号のそれぞれを対応するタイミング比較器６６に伝送する複数のショート配線が形成された基板を、装備してもよい。
複数の第２切替器７４のそれぞれは、対応するクロック出力端子１２０から出力されるクロック信号、または、対応するデータ端子１１０から出力されるデータ信号若しくは対応する試験信号供給部２８が出力する試験信号を、対応する位相比較器７０に入力させる。複数の第２切替器７４のそれぞれは、試験時において、対応するクロック出力端子１２０から出力されるクロック信号を対応する位相比較器７０に入力させ、キャリブレーション時の切り替え設定がされた場合において、対応するクロック出力端子１２０から出力されるクロック信号に代えて、対応するデータ端子１１０から出力されるデータ信号または対応する試験信号供給部２８が出力する試験信号を、対応する位相比較器７０に入力させる。
このような構成の比較部２４をキャリブレーションする第１調整部３２は、複数のタイミング比較器６６が、複数のタイミングクロック発生部６２から出力される複数のタイミングクロックに基づいて複数のデータ端子１１０から同時に出力されたデータ信号を取得するように複数の第１可変遅延回路６０のそれぞれの遅延量を調整する。本実施形態において、第１調整部３２は、第１調整処理部４０と、第２調整処理部４２と、第１遅延量設定部４４と、第３調整処理部４６と、第２遅延量設定部４８とを有する。
第１調整処理部４０は、複数の試験信号供給部２８が同時に出力した複数の試験信号を複数のタイミング比較器６６が同時に取得できるように設定することを目的として、複数のタイミング比較器６６のそれぞれの取得タイミングを調整する。第２調整処理部４２は、試験信号供給部２８からタイミング比較器６６までの経路と、試験信号供給部２８から位相比較器７０までの経路との差分を無くすことを目的として、複数の位相比較器７０のそれぞれに位相シフト量を決定させる。第１遅延量設定部４４は、当該試験装置１０のデータ入力端から位相比較器７０までの経路における遅延量分タイミングクロックを遅延させることを目的として、複数の第２可変遅延回路６８のそれぞれに対して遅延量を設定する。
第３調整処理部４６は、データ端子１１０から当該試験装置１０のデータ入力端までの経路における遅延量を検出することを目的として、複数の位相比較器７０のそれぞれに位相シフト量を決定させる。第２遅延量設定部４８は、データ端子１１０から試験装置１０のデータ入力端までの経路における遅延量分基準クロックを遅延させることを目的として、複数の第１可変遅延回路６０のそれぞれに対して遅延量を設定する。
また、このような構成の比較部２４をキャリブレーションする第２調整部３４は、第１調整部３２が複数の第１可変遅延回路６０のそれぞれの遅延量を調整した状態で、クロック出力端子１２０から出力されたクロック信号に基づいて複数のデータ端子１１０から同時に出力されたデータ信号を複数のタイミング比較器６６が取得できるように複数の第２可変遅延回路６８のそれぞれの遅延量を調整する。本実施形態において、第２調整部３４は、第４調整処理部５０と、第３遅延量設定部５２とを有する。
第４調整処理部５０は、クロック出力端子１２０から対応する位相比較器７０までの経路における遅延量を検出することを目的として、複数の位相比較器７０のそれぞれに位相シフト量を決定させる。第３遅延量設定部５２は、クロック出力端子１２０から対応する位相比較器７０までの経路における遅延量分タイミングクロックを遅延させることを目的として、複数の第２可変遅延回路６８のそれぞれに対して遅延量を設定する。
図３は、タイミングクロック発生部６２および位相比較器７０の構成の一例を第１可変遅延回路６０および第２可変遅延回路６８とともに示す。タイミングクロック発生部６２は、一例として、基準クロックの整数倍の周波数のタイミングクロックを発生するＰＬＬ回路であってよい。ＰＬＬ回路を構成するタイミングクロック発生部６２は、一例として、第１位相差検出器８０と、加算器８１と、ＬＰＦ８２と、ＶＣＯ８３と、１／Ｎ１分周器８４と、１／Ｎ２分周器８５とを有してよい。
第１位相差検出器８０は、第１可変遅延回路６０により遅延された基準クロックと、１／Ｎ２分周器８５から出力される信号との位相差を検出して、検出した位相差に応じたデューティを有する信号を出力する。加算器８１は、第１位相差検出器８０の出力信号の電圧に位相比較器７０から出力された電圧を加算する。ＬＰＦ８２は、加算器８１から出力された電圧を平滑した制御電圧を出力する。ＶＣＯ８３は、ＬＰＦ８２から出力された制御電圧に応じた周波数の信号を出力する。１／Ｎ１分周器８４は、ＶＣＯ８３により出力された信号を１／Ｎ１（Ｎ１は整数。）に分周する。
１／Ｎ２分周器８５は、１／Ｎ１分周器８４により出力された信号を１／Ｎ２（Ｎ２は整数。）に分周する。このような構成のタイミングクロック発生部６２は、１／Ｎ１分周器８４から出力する信号を、タイミングクロックとして出力する。このようなタイミングクロック発生部６２によれば、第１可変遅延回路６０により遅延された基準クロックと位相比較器７０から出力された電圧値に応じた位相だけシフトした関係にあり、基準クロックの周波数をＮ２倍した周波数のタイミングクロックを出力することができる。
また、位相比較器７０は、一例として、第２位相差検出器８６と、カウンタ８７と、ＤＡ変換回路８８とを有してよい。第２位相差検出器８６は、第２可変遅延回路６８により遅延されたタイミングクロックと、クロック信号（または試験信号若しくはデータ信号）との位相差を検出して、検出した位相差に応じたデューティを有する信号を出力する。
カウンタ８７は、第２位相差検出器８６の出力信号に応じてアップカウント動作あるいはダウンカウント動作を行う。カウンタ８７は、一例として、第２位相差検出器８６の出力信号がハイレベルの場合に、アップカウント動作をし、第２位相差検出器８６の出力信号がローレベルの場合に、ダウンカウント動作をする。これにより、カウンタ８７は、第２可変遅延回路６８により遅延されたタイミングクロックとクロック信号（または試験信号若しくはデータ信号）との位相差に応じたデジタル値を出力することができる。ＤＡ変換回路８８は、カウンタ８７のカウント値に応じた値の電圧を出力する。
このような位相比較器７０によれば、第２可変遅延回路６８により遅延されたタイミングクロックとクロック信号（または試験信号若しくはデータ信号）との位相差分、基準クロックから遅延した位相を有するタイミングクロックを出力することができる。さらに、このような位相比較器７０によれば、第２可変遅延回路６８により遅延されたタイミングクロックとクロック信号（または試験信号若しくはデータ信号）との位相差に応じた位相シフト量として、カウンタ８７の値を出力することができる。
図４は、試験装置１０のキャリブレーション処理手順を示す。まず、第１調整処理部４０は、複数のタイミングクロック発生部６２のそれぞれの位相シフト量を予め定められた基準値（例えば、０）とした状態とする。続いて、第１調整処理部４０は、第１切替器７２を切り替えることにより、複数のデータ端子１１０から出力される複数のデータ信号に代えて複数の試験信号供給部２８が出力する複数の試験信号を複数のタイミング比較器６６に入力させる。この場合において、試験装置１０は、第１切替器７２による切り替えに代えて、複数の試験信号供給部２８から出力された複数の試験信号のそれぞれを対応するタイミング比較器６６に伝送する複数のショート配線が形成された基板が、被試験デバイス１００に代えて搭載されてもよい。続いて、第１調整処理部４０は、複数のタイミングクロックに基づいて複数の試験信号供給部２８が同時に出力した複数の試験信号を複数のタイミング比較器６６が取得できるようにそれぞれのタイミング比較器６６の取得タイミングを調整する（Ｓ１１）。
第１調整処理部４０は、一例として、同時に出力した複数の試験信号を同一タイミングの信号として複数のタイミング比較器６６が取得できるように、当該タイミング比較器６６に入力されるタイミング信号を遅延してよい。より具体的には、比較部２４のそれぞれは、第２可変遅延回路６８の入力端とタイミングクロック発生部６２の出力端との接続点と、タイミング比較器６６との間にディレイ回路を更に有し、第１調整処理部４０は当該ディレイ回路の遅延量を調整してよい。ステップＳ１１の処理が行われることにより、試験装置１０は、基準クロックのタイミングにより、複数の試験信号供給部２８が同時に出力した複数の試験信号を並行して取得できるように、タイミングが調整される。
次に、第２調整処理部４２は、第２切替器７４を切り替えることによりクロック信号に代えて複数の試験信号を複数の位相比較器７０に入力する。続いて、第２調整処理部４２は、複数の位相比較器７０により複数のタイミングクロック発生部６２のそれぞれの位相シフト量を決定させる（Ｓ１２）。第２調整処理部４２は、タイミングクロック発生部６２がＰＬＬ回路を有する場合、当該ＰＬＬ回路が安定してから位相シフト量を取得してよい。より具体的には、第２調整処理部４２は、タイミングクロックの位相変動が所定値より小さくなった後または所定時間経過後の位相シフト量を取得してよい。
これにより、第２調整処理部４２は、複数の位相比較器７０のそれぞれが決定した位相シフト量の基準値からの変化に基づき、試験装置１０における対応するデータ入力端（例えば、第１切替器７２の入力端）から、当該データ信号を取り込む対応するタイミング比較器６６までの経路における遅延量を算出することができる。
次に、第１遅延量設定部４４は、複数の第２可変遅延回路６８のそれぞれに対し、第２調整処理部４２により決定された位相シフト量と基準値との差分値に基づいて、当該差分値を略０とする遅延量を設定する（Ｓ１３）。すなわち、第１遅延量設定部４４は、第２可変遅延回路６８により予めタイミングクロックを遅延させて位相比較器７０に入力した状態でステップＳ１２の処理を行うと、位相シフト量が０となるような遅延量を、複数の第２可変遅延回路６８のそれぞれに対して設定する。この結果、複数の第２可変遅延回路６８のそれぞれは、試験装置１０の対応するデータ入力端から対応するタイミング比較器６６までの経路の遅延量分遅延したタイミングクロックを、位相比較器７０に入力させることができる。ステップＳ１２およびＳ１３の処理が行われることにより、試験装置１０は、複数の試験信号のタイミングにより、同時に出力された複数の試験信号を並行して取得できるように、タイミングが調整される。
次に、第３調整処理部４６は、第１遅延量設定部４４により複数の第２可変遅延回路６８の遅延量が設定された状態とする。続いて、第３調整処理部４６は、第２切替器７４を切り替えることによりクロック信号に代えて被試験デバイス１００が複数のデータ端子１１０から出力する複数のデータ信号を複数の位相比較器７０に入力する。続いて、第３調整処理部４６は、複数の位相比較器７０により複数のタイミングクロック発生部６２のそれぞれの位相シフト量を決定させる（Ｓ１４）。第３調整処理部４６は、タイミングクロック発生部６２がＰＬＬ回路を有する場合、当該ＰＬＬ回路が安定してから位相シフト量を取得してよい。より具体的には、第３調整処理部４６は、タイミングクロックの位相変動が所定値より小さくなった後または所定時間経過後の位相シフト量を取得してよい。
ここで、第１遅延量設定部４４により複数の第２可変遅延回路６８の遅延量が設定された状態とされているので、位相シフト量は、データ入力端からタイミング比較器６６までの経路を除く経路の遅延量に応じた値となる。従って、第３調整処理部４６は、複数の位相比較器７０のそれぞれが決定した位相シフト量の基準値からの変化に基づき、被試験デバイス１００における対応するデータ端子１１０から、試験装置１０の対応するデータ入力端までの経路における遅延量を算出することができる。
次に、第２遅延量設定部４８は、複数の第１可変遅延回路６０のそれぞれに対し、第３調整処理部４６により決定された位相シフト量と基準値との差分に基づいて、当該差分値を略０とする遅延量を設定する（Ｓ１５）。この結果、第１可変遅延回路６０のそれぞれは、被試験デバイス１００における対応するデータ端子１１０から、試験装置１０における対応するデータ入力端子までの経路における遅延量分遅延した基準クロックを、タイミングクロック発生部６２に入力させることができる。ステップＳ１４およびＳ１５の処理が行われることにより、試験装置１０は、複数のデータ端子１１０から出力された複数のデータ信号のタイミングにより、同時に出力された複数のデータ信号を並行して取得できるように、タイミングを調整する。
以上のステップＳ１１からＳ１５までの処理を行うことにより、タイミングクロック発生部６２は、被試験デバイス１００のデータ端子１１０からタイミング比較器６６までの全経路の遅延量分遅延したタイミングクロックを出力することができる。これにより、複数のタイミング比較器６６のそれぞれは、対応するデータ端子１１０から出力されたデータ信号を、基準クロックに基づき生成されたタイミングクロックのタイミングで取得できるように調整される。
次に、第４調整処理部５０は、複数の第２可変遅延回路６８の遅延量が所定値（例えば、０）に設定され、第２遅延量設定部４８により複数の第１可変遅延回路６０の遅延量が設定された状態とする。続いて、第４調整処理部５０は、第２切替器７４を切り替えることによりクロック信号を複数の位相比較器７０に入力し、複数の位相比較器７０により複数のタイミングクロック発生部６２のそれぞれの位相シフト量を決定させる（Ｓ１６）。ここで、Ｓ１６の処理により複数の位相比較器７０のそれぞれが決定した位相シフト量の基準値からの変化量は、クロック出力端子１２０から対応する位相比較器７０までの経路に切り替えたことにより生じる経路差の遅延量を示す。
次に、第３遅延量設定部５２は、複数の第２可変遅延回路６８のそれぞれに対し、第４調整処理部５０により決定された位相シフト量と基準値との差分に基づいて、当該差分値を略０とする遅延量を設定する（Ｓ１７）。すなわち、第３遅延量設定部５２は、第２可変遅延回路６８により予めタイミングクロックを遅延させて位相比較器７０に入力した状態でステップＳ１６の処理を行うと、位相シフト量が０となるような遅延量を、複数の第２可変遅延回路６８のそれぞれに対して設定する。この結果、複数の第２可変遅延回路６８のそれぞれは、さらに、対応するクロック出力端子１２０から対応する位相比較器７０までの経路における遅延量分遅延したタイミングクロックを、位相比較器７０に入力させることができる。これにより、タイミングクロック発生部６２は、対応するデータ端子１１０から対応するタイミング比較器６６までの経路の遅延量から、対応するクロック出力端子１２０から対応する位相比較器７０までの経路における遅延量を差し引いた遅延量分遅延したタイミングクロックを、出力することができる。ステップＳ１６およびＳ１７の処理が行われることにより、試験装置１０は、被試験デバイス１００のクロック出力端子１２０から出力されたクロック信号のタイミングにより、被試験デバイス１００の複数のデータ端子１１０から同時に出力された複数のデータ信号を並行して取得できるように、タイミングが調整される。
よって、複数のタイミング比較器６６のそれぞれは、対応するデータ端子１１０から出力されたデータ信号を、当該データ信号と同時にクロック出力端子１２０から出力されたクロック信号に基づくタイミングで取得することができる。そして、試験装置１０によれば、複数のデータ端子１１０から同時に出力された複数のデータ信号を、クロック出力端子１２０から出力されたクロック信号に基づくタイミングで並行して取り込んで試験をすることができる。
なお、被試験デバイス１００がメモリを有するデバイスである場合、試験信号供給部２８は、第３調整処理部４６による調整に先立って、当該被試験デバイス１００に調整用データを書き込んでよい。そして、第３調整処理部４６は、当該被試験デバイス１００から調整用データを読み出させて、読み出された調整用データに含まれる複数のデータ信号を複数の位相比較器７０に入力し、複数の位相比較器７０により複数のタイミングクロック発生部６２のそれぞれの位相シフト量を決定させてよい。これにより、試験信号供給部２８は、被試験デバイス１００が例えばメモリデバイスであっても、タイミングクロック発生部６２がタイミングクロックを発生することができるデータ信号を、当該被試験デバイス１００から出力させることができる。
図５は、図４のステップＳ１２およびＳ１４における処理手順の一例を示す。第２調整処理部４２は、試験装置１０のデータ入力端から対応するタイミング比較器６６までの経路が、基準クロックの周期以上の遅延を有する場合、次のステップＳ２１からＳ２５の処理を行って、遅延量を算出してよい。
まず、第２調整処理部４２は、基準クロック源２２から第１周波数の基準クロックを発生させる（Ｓ２１）。次に、第２調整処理部４２は、基準クロック源２２から第１周波数の基準クロックを発生させた状態で、クロック信号に代えて、対応する比較部２４から出力された試験信号を対応する位相比較器７０に入力する。そして、第２調整処理部４２は、タイミングクロック発生部６２の第１周波数の基準クロックにおける位相シフト量を、位相比較器７０により決定させる（Ｓ２２）。これにより、第２調整処理部４２は、第１周波数の基準クロックにおける位相シフト量を取得することができる。
次に、第２調整処理部４２は、基準クロック源２２から第１周波数とは異なる第２周波数の基準クロックを発生させる（Ｓ２３）。次に、第２調整処理部４２は、基準クロック源２２から第２周波数の基準クロックを発生させた状態で、クロック信号に代えて、対応する比較部２４から出力された試験信号を対応する位相比較器７０に入力する。そして、第２調整処理部４２は、タイミングクロック発生部６２の第２周波数の基準クロックにおける位相シフト量を位相比較器７０により決定させる（Ｓ２４）。これにより、第２調整処理部４２は、第２周波数の基準クロックにおける位相シフト量を取得することができる。
次に、第２調整処理部４２は、対応するタイミング比較器６６について、第１周波数の基準クロックにおける位相シフト量と基準値との第１差分値と、第２周波数の基準クロックにおける位相シフト量と基準値との第２差分値とに基づいて、第１差分値および第２差分値を略０とする遅延量を算出する（Ｓ２５）。そして、第２調整処理部４２は、算出した遅延量を、データ入力端から対応するタイミング比較器６６までの経路の遅延量とする。
以上の処理により、第２調整処理部４２は、基準クロックの周期以上の遅延を有する経路の遅延量を算出することができる。なお、第３調整処理部４６も、データ端子１１０から試験装置１０の対応するデータ入力端までの経路における遅延量が、基準クロックの周期以上の遅延を有する場合、以上のステップＳ２１からＳ２５の処理を行って、遅延量を算出してよい。
図６は、図５に示す処理において用いられる試験信号（ＴＥＳＴ ＤＡＴＡ）、第１周波数の基準クロック（ＣＬＫ１）および第２周波数の基準クロック（ＣＬＫ２）を示す。図６において、ＣＬＫ１は第１周波数の基準クロックを示し、ＣＬＫ２は第１周波数より低い第２周波数の基準クロックを示し、ＴＥＳＴ ＤＡＴＡは、試験信号供給部２８から出力される第１基準クロックまたは第２基準クロックに同期した試験信号を示す。また、図６において、Ｔｄは、試験装置１０のデータ入力端から対応するタイミング比較器６６までの経路またはデータ端子１１０から対応するデータ入力端までの経路の遅延量を示し、ｘ１は、Ｔｄを第１周波数の基準クロックの周期（ＴＣＬ１）で割った商を示し、Ｐ１は、ＴｄをＴＣＬ１で割った余りを示し、ｘ２は、Ｔｄを第２周波数の基準クロックの周期（ＴＣＬ２）で割った商を示し、Ｐ２は、ＴｄをＴＣＬ２で割った余りを示す。
ここで、Ｔｄは、下記式（１）または式（２）で表される。
Ｔｄ＝（ＴＣＬ１×ｘ１）＋Ｐ１ …（１）
Ｔｄ＝（ＴＣＬ２×ｘ２）＋Ｐ２ …（２）
第２調整処理部４２（または第３調整処理部４６）は、予め、ｘ１＝ｘ２またはｘ１＝ｘ１−１となるような条件で、第１周波数の基準クロック（ＣＬＫ１）および第２周波数の基準クロック（ＣＬＫ２）を設定する。さらに、第２調整処理部４２（または第３調整処理部４６）は、予め、（ＴＣＬ２＞ＴＣＬ１）且つ（ＴＣＬ２×（ｘ１−１）＜ＴＣＬ１×ｘ１）となるような条件で、第１周波数の基準クロック（ＣＬＫ１）および第２周波数の基準クロック（ＣＬＫ２）を設定する。なお、Ｔｄはある程度設計時において定まる。従って、第２調整処理部４２（または第３調整処理部４６）は、予め算出された上記の２つの条件を満たす第１周波数の基準クロック（ＣＬＫ１）および第２周波数の基準クロック（ＣＬＫ２）をメモリから呼び出してよい。また、第２調整処理部４２（または第３調整処理部４６）は、設計時において定まるＴｄをメモリから呼び出して、上記の２つの条件を満たす第１周波数の基準クロック（ＣＬＫ１）および第２周波数の基準クロック（ＣＬＫ２）を算出してもよい。
Ｐ１≦Ｐ２の場合、ｘ２は、下記式（３）に示すようになる。
ｘ２＝ｘ１−１ …（３）
Ｐ１≦Ｐ２の場合、式（１）、式（２）及び式（３）に基づき、ｘ１は、下記式（４）に示すようになる。
ｘ１＝（Ｐ２−Ｐ１−ＴＣＬ２）／（ＴＣＬ１−ＴＣＬ２） …（４）
Ｐ１＞Ｐ２の場合、ｘ２は、下記式（５）に示すようになる。
ｘ２＝ｘ１ …（５）
Ｐ１＞Ｐ２の場合、式（１）、式（２）及び式（５）に基づき、ｘ１は、下記式（６）に示すようになる。
ｘ１＝（Ｐ２−Ｐ１）／（ＴＣＬ１−ＴＣＬ２） …（６）
ここで、Ｐ１は、位相比較器７０により決定された第１周波数の基準クロックにおける位相シフト量と基準値との第１差分値に対応する。また、Ｐ２は、位相比較器７０により決定された第２周波数の基準クロックにおける位相シフト量と基準値との第２差分値に対応する。従って、第２調整処理部４２（または第３調整処理部４６）は、Ｐ１≦Ｐ２の関係の場合、式（４）に基づきｘ１を算出し、算出したｘ１とＰ１（第１差分値）とを加算してＴｄを算出する。第２調整処理部４２（または第３調整処理部４６）は、Ｐ１＞Ｐ２の場合、式（６）に基づきｘ１を算出し、算出したｘ１とＰ１（第１差分値）とを加算してＴｄを算出する。以上の演算により、第２調整処理部４２（または第３調整処理部４６）は、基準クロックの周期以上の遅延を有する経路の遅延量Ｔｄを算出することができる。
図７は、変形例に係る試験装置１０の構成を被試験デバイス１００とともに示す。図８は、変形例に係る試験装置１０による試験シーケンスの一例を示す。なお、図７に示す試験装置１０は、図１に示す試験装置１０と略同一の構成および機能を採るので、図７における図１で示した部材と略同一の部材については、図面中に同一の符号を付けて、以下相違点を除き説明を省略する。
試験装置１０は、パターン発生器２０２と、複数の検出部２０４と、制御装置２０６とを更に備える。パターン発生器２０２は、ユーザにより指定された試験シーケンスを実行して、当該試験シーケンスに対応付けられた試験パターンを複数の試験信号供給部２８に供給する。複数の試験信号供給部２８のそれぞれは、パターン発生器２０２から供給された試験パターンに基づく試験信号を被試験デバイス１００の対応するデータ端子１１０に対して出力する。複数の試験信号供給部２８のそれぞれは、例えば、立上りおよび立下りのエッジ種別およびタイミングが示された試験パターンから、当該試験パターンに従って立上りおよび立下がる試験信号を、生成してよい。そして、パターン発生器２０２は、試験シーケンスの実行中において試験シーケンス中の命令により位相調整の開始を指示された場合に、第３調整処理部４６および第２遅延量設定部４８の組、および、第４調整処理部５０および第３遅延量設定部５２の組の少なくとも一方による位相調整（キャリブレーション処理）を開始させる。例えば、図８に示すように、パターン発生器２０２は、試験と試験との間に位相調整の開始指示がされた場合に、キャリブレーション処理を行ってよい。
パターン発生器２０２は、一例として、複数の試験プログラム２１０と、キャリブレーションプログラム２１２とを有してよい。この場合、パターン発生器２０２は、指定された試験プログラム２１０に含まれる試験シーケンスを実行して、当該試験シーケンスに対応付けられた試験パターンを複数の試験信号供給部２８に供給する。そして、この場合において、パターン発生器２０２は、試験シーケンスの実行中において試験シーケンス中の命令により位相調整の開始を指示されると、キャリブレーションプログラム２１２に含まれるキャリブレーションシーケンスを実行して、第３調整処理部４６および第２遅延量設定部４８の組、および、第４調整処理部５０および第３遅延量設定部５２の組の少なくとも一方による位相調整を開始させる。パターン発生器２０２は、一例として、ある命令にキャリブレーションを開始するキャリブレーションスタートおよびキャリブレーションを終了するキャリブレーションエンドがあってもよい。
さらに、パターン発生器２０２は、複数の判定部２６が複数のタイミング比較器６６が取得した複数のデータ信号の良否を判定する場合において、第３調整処理部４６および第２遅延量設定部４８の組および第４調整処理部５０および第３遅延量設定部５２の組の少なくとも一方による位相調整を行っている期間の間、複数の判定部２６による複数のデータ信号の良否判定を禁止してよい。これにより、試験装置１０によれば、試験と試験との間にキャリブレーション処理を実行することができる。
検出部２０４は、複数の位相比較器７０に対応して設けられ、試験プログラムの実行中に対応する位相比較器７０が出力する位相シフト量が予め定められた許容範囲外の値となったかどうかを検出する。これにより、検出部２０４によれば、温度等の環境変化により再度キャリブレーションを開始すべきか否かを検出することができる。
制御装置２０６は、ユーザにより指定された試験制御プログラム２２０を実行し、試験制御プログラム２２０中に記述された複数の試験プログラム２１０を順次パターン発生器２０２により実行させる。さらに、制御装置２０６は、試験制御プログラム２２０の実行中において一の試験プログラム２１０の実行を終えた後他の試験プログラム２１０の実行を開始するまでの間に位相調整の開始を指示するコマンドが記述されていた場合に、パターン発生器２０２に対してキャリブレーションプログラム２１２を実行させて、第３調整処理部４６および第２遅延量設定部４８の組、および、第４調整処理部５０および第３遅延量設定部５２の組の少なくとも一方による位相調整を開始させる。また、制御装置２０６は、試験制御プログラム２２０の実行中においてコマンドが記述されていた場合に、位相シフト量が許容範囲外の値となったことをいずれかの検出部２０４が検出したことを条件として、第４調整処理部５０および第３遅延量設定部５２の組の少なくとも一方による位相調整を開始させてもよい。複数の検出部２０４は、一例として、対応する位相比較器７０の位相シフト量の最大値を格納するレジスタを含み、レジスタの値をモニタして位相シフト量が許容範囲外の値となったことを検出してよい。
以上により変形例に係る試験装置１０は、任意のタイミングによりキャリブレーション処理を実行することができるので、経時的または環境に応じて生じる誤差を、最適なタイミングで位相調整することができる。また、試験装置１０によれば、試験環境でキャリブレーションを行うことができるので、精度よく位相調整をすることができる。
図９は、本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。
ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。
入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。
また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラムや、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０や、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。
ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。
コンピュータ１９００にインストールされ、コンピュータ１９００を試験装置１０の制御装置として機能させるプログラムは、第１調整モジュールと、第２調整モジュールとを備える。第１調整モジュールは、第１調整処理モジュールと、第２調整処理モジュールと、第１遅延量設定モジュールと、第３調整処理モジュールと、第２遅延量設定モジュールとを有する。第２調整モジュールは、第４調整処理モジュールと、第３遅延量設定モジュールとを有する。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、第１調整処理部４０、第２調整処理部４２、第１遅延量設定部４４、第３調整処理部４６および第２遅延量設定部４８を有する第１調整部３２、並びに、第４調整処理部５０および第３遅延量設定部５２を有する第２調整部３４としてそれぞれ機能させる。
以上に示したプログラム又はモジュールは、外部の記憶媒体に格納されてもよい。記憶媒体としては、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５の他に、ＤＶＤやＣＤ等の光学記録媒体、ＭＯ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ１９００に提供してもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
上記説明から明らかなように、本発明によれば、複数のデータ端子と、複数のデータ端子のそれぞれから出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを、精度よく試験することができる。

Claims (11)

  1. 複数のデータ端子と、前記複数のデータ端子の各々から出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを試験する試験装置であって、
    当該試験装置の基準クロックを発生する基準クロック源と、
    前記複数のデータ端子に対応して設けられ、前記基準クロックの位相を調整して得られるタイミングクロックに応じて、前記複数のデータ端子から出力されたデータ信号を取得する複数のタイミング比較器と、
    前記クロック信号と前記タイミングクロックとに応じて、複数のタイミングクロックの各々の位相を調整する調整手段と、
    前記複数のデータ端子に対応して設けられ、それぞれが前記基準クロックを指定した時間遅延させる複数の第１可変遅延回路と、
    前記複数のデータ端子に対応して設けられ、それぞれが対応する第１可変遅延回路により遅延された前記基準クロックの位相を、指定された位相シフト量分シフトした位相を有するタイミングクロックを出力する複数のタイミングクロック発生部と、
    前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックを指定された時間遅延させる複数の第２可変遅延回路と、
    前記調整手段は、
    前記複数のデータ端子に対応して設けられ、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する前記複数のタイミングクロックを遅延させた信号との位相差を検出して、当該位相差に応じた前記位相シフト量を出力する複数の位相比較器と、
    前記基準クロックの遅延量を、前記複数のタイミング比較器が、前記複数のデータ端子のそれぞれから同時に出力されるデータ信号を、対応する前記複数のタイミングクロックに基づいて取得するように前記複数の第１可変遅延回路のそれぞれの遅延量を調整する第１調整部と、
    前記第１調整部が前記複数の第１可変遅延回路のそれぞれの遅延量を調整した状態で、前記クロック出力端子から出力されたクロック信号に基づいて前記複数のデータ端子から同時に出力されたデータ信号を前記複数のタイミング比較器が取得できるように前記複数の第２可変遅延回路が遅延させる前記複数のタイミングクロックのそれぞれの遅延量を調整する第２調整部とを更に備え、
    位相比較器は、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する第２可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する
    試験装置。
  2. 前記複数のデータ端子に対応して設けられ、それぞれが対応するデータ端子に供給する試験信号を出力する複数の試験信号供給部を更に備え、
    前記第１調整部は、
    前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を予め定められた基準値とした状態で、前記複数のデータ端子から出力される複数のデータ信号に代えて前記複数の試験信号供給部が出力する複数の前記試験信号を前記複数のタイミング比較器に入力させ、複数の前記タイミングクロックに基づいて前記複数の試験信号供給部が同時に出力した前記複数の試験信号を前記複数のタイミング比較器が取得できるようにそれぞれのタイミング比較器の取得タイミングを調整する第１調整処理部と、
    前記クロック信号に代えて前記複数の試験信号を前記複数の位相比較器に入力して前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させる第２調整処理部と、
    前記複数の第２可変遅延回路のそれぞれに対し、前記第２調整処理部により決定された前記位相シフト量と前記基準値との差分値に基づいて、当該差分値を略０とする遅延量を設定する第１遅延量設定部と
    を有する請求項１に記載の試験装置。
  3. 前記第１調整部は、
    前記第１遅延量設定部により前記複数の第２可変遅延回路の遅延量が設定された状態で、前記クロック信号に代えて前記被試験デバイスが前記複数のデータ端子から出力する複数のデータ信号を前記複数の位相比較器に入力し、前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させる第３調整処理部と、
    前記複数の第１可変遅延回路のそれぞれに対し、前記第３調整処理部により決定された前記位相シフト量と前記基準値との差分に基づいて、当該差分値を略０とする遅延量を設定する第２遅延量設定部と
    を更に有する請求項２に記載の試験装置。
  4. 前記第２調整部は、
    前記第１遅延量設定部により前記複数の第２可変遅延回路の遅延量が設定され、前記第２遅延量設定部により前記複数の第１可変遅延回路の遅延量が設定された状態で、前記クロック信号を前記複数の位相比較器に入力し、前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させる第４調整処理部と、
    前記複数の第２可変遅延回路のそれぞれに対し、前記第４調整処理部により決定された前記位相シフト量と前記基準値との差分に基づいて、当該差分値を略０とする遅延量を設定する第３遅延量設定部と
    を有する請求項３に記載の試験装置。
  5. 前記被試験デバイスは、メモリを有するデバイスであり、
    試験信号供給部は、前記第３調整処理部による調整に先立って、前記メモリに調整用データを書き込み、
    前記第３調整処理部は、前記メモリから前記調整用データを読み出させて、読み出された前記調整用データに含まれる前記複数のデータ信号を前記複数の位相比較器に入力し、前記複数の位相比較器により前記複数のタイミングクロック発生部のそれぞれの前記位相シフト量を決定させる
    請求項３に記載の試験装置。
  6. ユーザにより指定された試験シーケンスを実行して、当該試験シーケンスに対応付けられた試験パターンを前記複数の試験信号供給部に供給するパターン発生器を更に備え、
    前記複数の試験信号供給部のそれぞれは、前記パターン発生器から供給された試験パターンに基づく試験信号を前記被試験デバイスの対応する前記データ端子に対して出力し、
    前記パターン発生器は、前記試験シーケンスの実行中において前記試験シーケンス中の命令により位相調整の開始を指示された場合に、前記第３調整処理部および前記第２遅延量設定部の組、および、前記第４調整処理部および前記第３遅延量設定部の組の少なくとも一方による位相調整を開始させる
    請求項４に記載の試験装置。
  7. 前記複数のタイミング比較器が取得した前記複数のデータ信号をそれぞれ期待値と比較してそれぞれの前記データ信号の良否を判定する複数の判定部を更に備え、
    前記パターン発生器は、前記第３調整処理部および前記第２遅延量設定部の組、および、前記第４調整処理部および前記第３遅延量設定部の組の少なくとも一方による位相調整を行っている期間の間、前記複数の判定部による前記複数のデータ信号の良否判定を禁止する請求項６に記載の試験装置。
  8. 指定された試験プログラムに含まれる試験シーケンスを実行して、当該試験シーケンスに対応付けられた試験パターンを前記複数の試験信号供給部に供給するパターン発生器と、
    ユーザにより指定された試験制御プログラムを実行し、試験制御プログラム中に記述された複数の試験プログラムを順次前記パターン発生器により実行させる制御装置と
    を更に備え、
    前記複数の試験信号供給部のそれぞれは、前記パターン発生器から供給された試験パターンに基づく試験信号を前記被試験デバイスの対応する前記データ端子に対して出力し、
    前記制御装置は、前記試験制御プログラムの実行中において一の前記試験プログラムの実行を終えた後他の前記試験プログラムの実行を開始するまでの間に位相調整の開始を指示するコマンドが記述されていた場合に、前記第３調整処理部および前記第２遅延量設定部の組、および、前記第４調整処理部および前記第３遅延量設定部の組の少なくとも一方による位相調整を開始させる
    請求項４に記載の試験装置。
  9. 前記複数の位相比較器に対応して設けられ、試験プログラムの実行中に対応する前記位相比較器が出力する前記位相シフト量が予め定められた許容範囲外の値となったかどうかを検出する複数の検出部を更に備え、
    前記制御装置は、前記試験制御プログラムの実行中において前記コマンドが記述されていた場合に、前記位相シフト量が前記許容範囲外の値となったことをいずれかの検出部が検出したことを条件として、前記第４調整処理部および前記第３遅延量設定部の組の少なくとも一方による位相調整を開始させる
    請求項８に記載の試験装置。
  10. 複数のデータ端子と、前記複数のデータ端子のそれぞれから出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを試験する試験装置を調整する調整方法であって、
    前記試験装置は、
    当該試験装置の基準クロックを発生する基準クロック源と、
    前記複数のデータ端子に対応して設けられ、それぞれが前記基準クロックを指定した時間遅延させる複数の第１可変遅延回路と、
    前記複数のデータ端子に対応して設けられ、それぞれが対応する第１可変遅延回路により遅延された前記基準クロックの位相を、指定された位相シフト量分シフトした位相を有するタイミングクロックを出力する複数のタイミングクロック発生部と、
    前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックに応じて対応するデータ端子から出力されたデータ信号を取得する複数のタイミング比較器と、
    前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックを指定された時間遅延させる複数の第２可変遅延回路と、
    前記複数のデータ端子に対応して設けられ、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する第２可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する複数の位相比較器と
    を備えるものであり、
    前記複数のタイミング比較器が、前記複数のタイミングクロック発生部から出力される複数の前記タイミングクロックに基づいて前記複数のデータ端子から同時に出力されたデータ信号を取得するように前記複数の第１可変遅延回路のそれぞれの遅延量を調整する第１調整段階と、
    前記第１調整段階が前記複数の第１可変遅延回路のそれぞれの遅延量を調整した状態で、前記クロック出力端子から出力されたクロック信号に基づいて前記複数のデータ端子から同時に出力されたデータ信号を前記複数のタイミング比較器が取得できるように前記複数の第２可変遅延回路のそれぞれの遅延量を調整する第２調整段階と
    を備え、
    位相比較器は、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する第２可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する
    調整方法。
  11. 複数のデータ端子と、前記複数のデータ端子のそれぞれから出力されるデータ信号を取得すべきタイミングを示すクロック信号を出力するクロック出力端子とを備える被試験デバイスを試験する試験装置用の調整プログラムであって、
    前記試験装置は、
    当該試験装置の基準クロックを発生する基準クロック源と、
    前記複数のデータ端子に対応して設けられ、それぞれが前記基準クロックを指定した時間遅延させる複数の第１可変遅延回路と、
    前記複数のデータ端子に対応して設けられ、それぞれが対応する第１可変遅延回路により遅延された前記基準クロックの位相を、指定された位相シフト量分シフトした位相を有するタイミングクロックを出力する複数のタイミングクロック発生部と、
    前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックに応じて対応するデータ端子から出力されたデータ信号を取得する複数のタイミング比較器と、
    前記複数のデータ端子に対応して設けられ、それぞれが対応する前記タイミングクロックを指定された時間遅延させる複数の第２可変遅延回路と、
    前記複数のデータ端子に対応して設けられ、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する第２可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する複数の位相比較器と
    を備えるものであり、
    当該調整プログラムは、前記試験装置を、
    前記複数のタイミング比較器が、前記複数のタイミングクロック発生部から出力される複数の前記タイミングクロックに基づいて前記複数のデータ端子から同時に出力されたデータ信号を取得するように前記複数の第１可変遅延回路のそれぞれの遅延量を調整する第１調整部と、
    前記第１調整部が前記複数の第１可変遅延回路のそれぞれの遅延量を調整した状態で、前記クロック出力端子から出力されたクロック信号に基づいて前記複数のデータ端子から同時に出力されたデータ信号を前記複数のタイミング比較器が取得できるように前記複数の第２可変遅延回路のそれぞれの遅延量を調整する第２調整部と
    して機能させ、
    位相比較器は、それぞれが前記クロック出力端子から出力されるクロック信号と、対応する第２可変遅延回路により遅延された前記タイミングクロックとの位相差を検出して、当該位相差に応じた前記位相シフト量を出力する
    調整プログラム。
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