JP2017046203A - 半導体デバイス - Google Patents

Abstract

【課題】データ受信特性を向上する。
【解決手段】本実施形態の半導体デバイスは、第１のクロック信号ＣＫから第２のクロック信号ｉＣＫを生成するクロック生成回路１０と、第１のクロック信号ＣＫと第２のクロック信号ｉＣＫとを用いて、第１の制御信号ＤＣＮＴを生成する第１の位相調整回路２０と、第１の信号ＤＴが入力され、第１の制御信号ＤＣＮＴに基づいた第１の遅延値ｄｄ２を第１の信号ＤＴに付加し、第１の遅延値ｄｄ２が付加された第２の信号を、第２のクロック信号ｉＣＫに基づいたタイミングで出力する第２の位相調整回路３０と、を含む。
【選択図】図２

Description

実施形態は、半導体デバイスに関する。

半導体デバイスの高速化及び低消費電力化が推進されている。それに伴って、半導体デバイス間のデータ転送及び半導体デバイスの入出力回路に関する様々な技術が、提案されている。

米国特許８，８６０，４７５号明細書

データ受信特性を向上する。

本実施形態の半導体デバイスは、第１のクロック信号から第２のクロック信号を生成するクロック生成回路と、前記第１のクロック信号と前記第２のクロック信号とを用いて、第１の制御信号を生成する第１の位相調整回路と、第１の信号が入力され、前記第１の制御信号に基づいた第１の遅延値を前記第１の信号に付加し、前記第１の遅延値が付加された第２の信号を、前記第２のクロック信号に基づいたタイミングで出力する第２の位相調整回路と、を含む。

実施形態の半導体デバイスを含むシステムの概略図。 第１の実施形態の半導体デバイスの構成例を示す図。 第１の実施形態の半導体デバイスの構成例を示す図。 第１の実施形態の半導体デバイスの構成例を示す図。 第１の実施形態の半導体デバイスの構成例を示す図。 第１の実施形態の半導体デバイスの動作例を示すタイミングチャート。 第１の実施形態の半導体デバイスの動作例を示すタイミングチャート。 第１の実施形態の半導体デバイスの動作例を示すタイミングチャート 第１の実施形態の半導体デバイスの特性を説明するための図。 第２の実施形態の半導体デバイスの構成例を示す図。 第２の実施形態の半導体デバイスの動作例を示すタイミングチャート。

以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。

［実施形態］
図１乃至図１１を参照して、実施形態の半導体デバイスについて説明する。

（１） 第１の実施形態
図１乃至図６を参照して、第１の実施形態の半導体デバイスについて説明する。

（ａ） 構成
図１は、第１の実施形態の半導体デバイスを含む半導体システムの全体構成を示す図である。

図１に示されるように、半導体システムは、第１及び第２のデバイス（半導体集積回路）８，９を含む。

第１及び第２の半導体デバイス８，９のそれぞれは、例えば、ＳｏＣ（System on Chip）デバイスのような、システムＬＳＩである。第１の半導体デバイス８と第２の半導体デバイス９との間で、データＤＴ及び各種の信号が、送受信される。半導体デバイス８，９間で送受信されるデータＤＴは、例えば、画像（動画又は静止画）データ、音声データ、半導体デバイスの制御のためのデータなどである。

第１の半導体デバイス８は、例えば、コア回路８０及びインターフェイス回路８１などそれぞれを含む。
第１の半導体デバイス８において、コア回路８０は、例えば、複数の回路ブロック８０１，８０２を含む。

回路ブロック８０１，８０２は、処理回路８０１、メモリ回路８０２などである。
処理回路８０１は、メモリ回路８０２内のデータ、又は、他の半導体デバイス９からのデータ／信号に対する処理を行う。メモリ回路８０２は、データを一時的に保持する。メモリ回路８０２は、例えば、ＳＲＡＭ及びＤＲＡＭなどのうち少なくとも一方を含む。

コア回路８０は、プログラマブルロジック回路（ゲートアレイ回路又はストラクチャードアレイ回路ともよばれる）８０５を含む。

プログラマブルロジック回路８０５は、チップの製造後において、ユーザーから提供された回路の設計情報に基づいて回路（論理処理）の構築／再構築可能な回路である。

プログラマブルロジック回路８０５は、ロジックゲートブロック（又はゲートアレイブロック）８５１及びコネクション／スイッチブロック８５２などを含む。
ロジックゲートブロック８５１は、複数のロジックゲート（ロジック素子）又は複数のトランジスタを含む。コネクションスイッチブロック８５２は、複数の配線及び複数のスイッチ素子を含む。

また、プログラマブルロジック回路８０５は、リテンションブロック（メモリブロック）８５３を含む場合もある。メモリブロック８５３は、ある機能を有する回路を構築するための設計情報（例えば、ルックアップテーブル）を、保持する。尚、メモリ回路８０２が、設計情報の保持に用いられてもよい。

設計情報に基づいて、コネクションスイッチブロック８５２内のスイッチ素子のオン及びオフが制御される。オン状態のスイッチ素子によって、ロジックゲートブロック８５１内におけるＮＡＮＤゲート及びＯＲゲートなど複数のロジックゲートが、コネクションスイッチブロック８５２内の配線を介して接続される。また、オフ状態のスイッチ素子によって、複数のロジックゲートが分離される。

このように、本実施形態の半導体デバイスは、設計情報に基づいてロジックゲート間の接続が制御されることによって、プログラマブルロジック回路８０５において、ユーザーが要求する論理処理／機能を実行可能な回路を、半導体デバイスのチップの製造後に、構築できる。
尚、コア回路８０の全体が、プログラマブルロジック回路８０５でもよい。

半導体デバイス８において、インターフェイス回路（Ｉ／Ｆ回路）８１は、半導体システム及び半導体デバイスのインターフェイス仕様に基づいて、信号／データの転送を制御する。

インターフェイス回路８１は、入力回路８１０を含む。
入力回路８１０は、システムのインターフェイス仕様に基づいて、データ及び信号の受信を行う。例えば、入力回路８１０は、ソースシンクロナス型ＬＶＤＳ（Low Voltage Differential Signaling）方式で、信号／データを受信する。

半導体デバイス８が、半導体デバイス９からの信号／データを受信する場合、受信側のデバイス８内の入力回路８１０に、送信側のデバイス９からの信号（データ）の入力と同時に、送信側のデバイス９のクロック信号（以下では、外部クロック信号とよばれる）ＣＫが、供給される。尚、外部クロック信号ＣＫは、送信側のデバイス９からの供給に限定されず、半導体システム内の他のデバイス（例えば、コントローラ）から供給されてもよい。

半導体デバイス８を含むシステムは、ソースシンクロナス型ＬＶＤＳ方式のような差動伝送を用いた信号の入出力によって、２つのデバイス８，９間の伝送路において生じる信号の送受信のタイミングのずれ（遅延）を、受信側のデバイス８側で吸収することが必要である。

入力回路８１０は、信号／データの受信部として、少なくとも１つの位相制御回路（遅延制御回路又はデータ受信回路ともよばれる）１を含む。
位相制御回路１は、送信側のデバイスと受信側のデバイスとの間で生じる可能性のあるクロック信号と信号（データ）との間の位相のずれを、調整する。このような位相制御回路1による制御によって、半導体デバイス８は、データ転送時に生じるジッタ―及びスキューなどを、抑制できる。

尚、インターフェイス回路８１は、入力回路８１０に加えて、制御回路（インターフェイス処理回路）のような回路８１９を含んでもよい。

図２は、本実施形態の半導体デバイスに含まれる位相制御回路の構成例を説明するための図である。

図２に示されるように、本実施形態において、位相制御回路１は、複数のバッファ４０と、クロック生成回路１０と、複数の位相調整回路２０，３０−１，３０−２，３０−ｎとを含む。
位相制御回路１は、半導体デバイス９から送信されたデータを、受信する。

バッファ４０（４０−０，４０−１，４０−２，４０−ｎ）は、送信側の半導体デバイス９からのクロック信号ＣＫ又はデータＤＴ（ＤＴ１，ＤＴ２，ＤＴｎ）を、受信する。

ＬＶＤＳ方式のバッファ４０の２つの入力端子において、一方の入力端子に、送信側のデバイス８からの信号ＣＫ，ＤＴが入力され、他方の入力端子に、一方の入力端子に入力された信号ＣＫ，ＤＴの差動信号（反転信号）／ＣＫ，／ＤＴ（／ＤＴ１，／ＤＴ２，／ＤＴｎ）が入力される。

バッファ４０から出力される信号は、バッファ４０−０，４０−１，４０−２，４０−ｎにそれぞれ対応するクロック生成回路１０及び位相調整回路２０，３０−１，３０−２，３０−ｎに、供給される。

クロック生成回路１０は、ＰＬＬ（Phase Locked Loop）回路である。
ＰＬＬ回路１０は、半導体デバイス８の内部で用いられるクロック（以下では、内部クロック信号とよばれる）ｉＣＫを生成する。ＰＬＬ回路１０は、外部クロック信号ＣＫをリファレンスクロックに用いて、受信側の半導体デバイス８で用いられる内部クロック信号ｉＣＫを、生成する。ＰＬＬ回路１０によって生成される内部クロック信号ｉＣＫは、外部クロック信号ＣＫの逓倍クロック信号である。外部クロック信号ＣＫは、データと共に、半導体デバイス８に供給されている。例えば、内部クロック信号ｉＣＫは、データのサンプリングのタイミングの基準となるサンプリングクロックである。

ＰＬＬ回路１０からの内部クロックｉＣＫは、位相調整回路２０，３０−１，３０−２，３０−ｎ及びコア回路８０に、供給される。

尚、本実施形態において、ＰＬＬ回路１０が生成するクロック信号として、１つのクロック信号ｉＣＫを、代表的に示している。但し、ＰＬＬ回路１０は、外部クロック信号をリファレンスクロック信号に用いて、半導体デバイス８内の各回路で用いられる複数のクロック信号を生成できる。例えば、ＰＬＬ回路１０は、内部クロック信号ｉＣＫの反転クロック（以下では、補助クロックともよばれる）、内部クロック信号ｉＣＫの位相と異なる位相を有するクロックなどを、他の回路に供給できる。

位相調整回路２０，３０−１，３０−２，３０−ｎは、内部クロック信号ｉＣＫに同期するタイミングで信号（データ）ＣＫ，ＤＴを受信できるように、外部から供給された信号ＣＫ，ＤＴの位相を調整する。位相調整回路２０，３０−１，３０−２，３０−ｎは、信号を受信し、その受信された信号を、コア回路８０に出力する。
本実施形態において、複数の位相調整回路２０，３０−１，３０−２，３０−ｎは、ＤＰＡ（Dynamic Phase Alignment）回路である。

ＤＰＡ回路２０，３０−１，３０−２，３０−ｎは、信号の受信（サンプリング）時に、受信すべき信号（バッファ４０からの信号）に対して動的に位相の調整（信号の遅延の制御）を行う。

本実施形態において、位相制御回路１に含まれる複数のＤＰＡ回路のうち１つの回路２０は、マスターＤＰＡ回路であり、残りの回路３０−１，３０−２，３０−ｎは、スレイブＤＰＡ回路である。
例えば、複数（ｎ個）のスレイブＤＰＡ回路３０−１，３０−２，３０−ｎが、位相制御回路１内に設けられている。スレイブＤＰＡ回路３０−１，３０−２，３０−ｎの個数は、１つの位相制御回路１に割り付けられたチャネル数（データ線の本数）に応じる。以下において、複数のスレイブＤＰＡ回路３０−１，３０−２，３０−ｎが区別されない場合、それらのスレイブＤＰＡ回路は、スレイブＤＰＡ回路３０と表記される。

本実施形態において、マスターＤＰＡ回路２０は、スレイブＤＰＡ回路３０の動作を制御するための制御信号ＤＣＮＴを、出力する。
マスターＤＰＡ回路２０は、ＰＬＬ回路１０と共通のバッファ４０−０に接続されている。マスターＤＰＡ回路２０は、ＰＬＬ回路１０と共通の外部クロック信号ＣＫを、信号／データの受信時の位相合わせのための基準信号として、受信する。マスターＤＰＡ回路２０は、スレイブＤＰＡ回路３０の制御信号ＤＣＮＴを生成する。

スレイブＤＰＡ回路３０は、マスターＤＰＡ回路３０からの制御信号ＤＣＮＴに基づいて、内部クロック信号ｉＣＫに対する受信すべき信号（入力データ）ＤＴの位相を、調整する。

ＤＰＡ回路２０，３０が受信（サンプル）すべき信号ＣＫ，ＤＴは、シリアルで入力される。ＤＰＡ回路２０，３０は、入力された信号の位相の調整と共に、シリアル信号をパラレル信号に変換する。ＤＰＡ回路２０，３０は、パラレル信号をコア回路８０に、出力する。

尚、各スレイブＤＰＡ回路３０−１，３０−２，３０−ｎに入力されるデータＤＴ１，ＤＴ２，ＤＴｎ間の位相は揃っており、クロック信号ｉＣＫ，ＣＫに対するデータＤＴ１，ＤＴ２，ＤＴｎの位相のずれは、スレイブＤＰＡ回路３０−１，３０−２，３０−ｎ間のそれぞれで同じ大きさである。

図３乃至図５を参照して、本実施形態の半導体デバイスにおける、位相制御回路の構成要素の内部構成について、より具体的に説明する。

図３は、ＰＬＬ回路の内部構成の一例を説明するためのブロック図である。
ＰＬＬ回路１０は、位相比較回路１１０、ローパスフィルタ（ＬＰＦ）回路１２０、電圧制御発振回路（ＶＣＯ：Voltage controlled oscilator）１３０、帰還回路１５０、及び、出力回路１４０を、少なくとも含む。

位相比較回路１１０は、バッファ４０からの外部クロック信号（リファレンスクロック信号）ＣＫと帰還回路１５０からの信号（クロック信号）ｙＣＫとを比較する。位相比較回路１１０は、外部クロック信号ＣＫと信号ｙＣＫとの比較結果に基づいて、外部クロック信号ＣＫと信号ｙＣＫとの間の位相差を検出する。位相比較回路１１０は、信号ＣＫと信号ｙＣＫ間の位相差に基づいた信号Ｐ１を、ローパスフィルタ回路１２０に出力する。

ローパスフィルタ回路１２０は、位相比較回路１１０からの信号Ｓ１から交流成分（リプル）及びノイズを除去する。ローパスフィルタ回路１２０は、信号（直流信号）Ｐ２を、電圧制御発振回路１３０に出力する。

尚、ローパスフィルタ回路１２０は、ＰＬＬ回路１０の伝達特性を決定するための伝達関数を含む。ＰＬＬ回路１０におけるループ制御の安定性は、ローパスフィルタ回路１２０の伝達関数に基づく。

電圧制御発振回路１３０は、ローパスフィルタ回路１２０からの信号Ｐ２に応じた発振信号を出力する。すなわち、電圧制御発振回路１３０は、入力された直流信号Ｓ２を制御信号に用いて、ある発振周波数（クロック周波数）の信号ｘＣＫを、出力できる。例えば、電圧制御発振回路１３０が出力するクロック信号ｘＣＫは、ＰＬＬ回路１０に入力された外部クロック信号ＣＫの周波数がＮ逓倍（Ｎは自然数）された周波数を有する。
電圧制御発振回路１３０の出力信号ｘＣＫは、出力回路１４０及び帰還回路１５０に供給される。

出力回路１４０は、電圧制御発振回路１３０の出力信号ｘＣＫを、内部クロック信号ｉＣＫとして、ＤＰＡ回路２０，３０−１，３０−２，３０−ｎ及びコア回路８０に供給する。出力回路１４０は、内部クロック信号ｉＣＫ以外に、出力信号ｘＣＫに基づいた補助クロック信号などを、出力できる。

帰還回路１５０は、電圧制御発振回路１３０の出力信号ｘＣＫを、位相比較回路１１０にフィードバックする。
帰還回路１５０は、例えば、分周器を含む。帰還回路１５０は、クロック信号ｘＣＫの周波数を、１／Ｎ倍にする。これによって、帰還回路１５０は、外部クロック信号ＣＫのクロック周波数（周期）と同じ周波数を有するクロック信号（分周されたクロック信号）ｙＣＫを、位相比較回路１１０に供給する。

このように、ＰＬＬ回路１０は、外部クロック信号ＣＫをリファレンスクロック信号に用いて、内部クロック信号ｉＣＫを生成する。内部クロック信号ｉＣＫは、外部クロック信号ＣＫの周波数がＮ逓倍された周波数を有する。本実施形態において、内部クロック信号ｉＣＫは、外部クロック信号ＣＫの２逓倍のクロック信号である。

図４及び図５は、ＤＰＡ回路の内部構成の一例を示すブロック図である。
図４は、マスターＤＰＡ回路２０の構成例を示し、図５は、スレイブＤＰＡ回路３０の構成例を示している。

図４に示されるように、マスターＤＰＡ回路２０は、遅延回路２１０と、位相判定制御回路２２０と、パラレル出力回路２３０と、を含む。

遅延回路２１０は、ＬＶＤＳ方式のバッファ４０を介して供給されたシリアル入力信号ＣＫに、ある大きさの遅延値ｄｄ１を付加する。入力信号ＣＫに遅延値が付加されることによって、内部クロック信号ｉＣＫに対する入力信号ＣＫの位相が、調整される。

本実施形態において、マスターＤＰＡ回路２０の遅延回路２１０に供給されるシリアル入力信号ＣＫは、ＰＬＬ回路１０のリファレンスクロック信号と同じ外部クロック信号ＣＫである。遅延回路２１０における遅延値ｄｄ１の大きさは、後述の制御信号ＤＣＮＴによって、データＤＴの受信期間中において逐次制御される。

遅延回路２１０は、遅延値ｄｄ１が付加された入力信号（以下では、遅延信号とよばれる）ｄＳ１（ｄＣＫ）を、位相判定制御回路２２０とパラレル出力回路２３０とに出力する。

位相判定制御回路２２０は、遅延信号ｄＳ１とＰＬＬ回路１０の出力信号（内部クロック）ｉＣＫとを、受信する。

位相判定制御回路２２０は、内部クロック信号ｉＣＫと遅延信号ｄＳ１とに基づいて、内部クロック信号ｉＣＫの位相及び遅延値ｄｄ１が付加された外部クロック信号ＣＫの位相を判定する。位相判定制御回路２２０は、内部クロック信号ｉＣＫと外部クロック信号ＣＫとの位相差を検出する。この判定結果及び検出結果に基づいて、位相判定制御回路２２０は、所望の遅延制御信号ＤＣＮＴを生成する。

これによって、位相判定制御回路２２０は、ＤＰＡ回路２０，３０による信号のサンプリングのタイミングが安定するように、遅延制御信号ＤＣＮＴの値（付加されるべき遅延値の大きさ）を制御する。遅延制御信号ＤＣＮＴは、遅延値の可変範囲に対応するあるビット数の信号である。遅延制御信号ＤＣＮＴの値は、データの受信中において、可変である。

位相判定制御回路２２０は、生成した遅延制御信号ＤＣＮＴを、複数のスレイブＤＰＡ回路３０に出力する。
また、位相判定制御回路２２０は、遅延制御信号ＤＣＮＴを、遅延回路２１０に出力する。遅延回路２１０の遅延値ｄｄ１は、位相判定制御回路２２０からの遅延制御信号ＤＣＮＴによって調整される。ある遅延値ｄｄ１が付加された外部クロック信号ｄＣＫと内部クロック信号ｉＣＫとを用いた判定処理が繰り返されることによって、ＤＰＡ回路２０の遅延値（位相のシフト量）は、データの受信（サンプル）に適した値に収束される。

パラレル出力回路２３０は、供給された遅延信号（シリアル入力信号）ｄＳ１をパラレル信号に変換する。パラレル出力回路２３０は、内部クロック信号ｉＣＫに基づいたタイミングで、パラレル出力信号ＰＳ１を、出力する。

マスターＤＰＡ回路２０は、遅延されたクロック信号ｄＣＫを、パラレル出力信号ＰＳ１として、マスターＤＰＡ回路２０の外部に出力する。マスターＤＰＡ回路２０からの出力信号ＰＳ１は、マスターＤＰＡ回路２０より後段の回路（例えば、コア回路８０）に供給される。例えば、出力信号ＰＳ１は、データの受信状態／回路の動作状況を確認するためのチェックデータＣＰとして、利用することができる。

上述のように、本実施形態の位相制御回路１において、マスターＤＰＡ回路２０に供給される信号（シリアル入力信号）は、外部クロック信号（ＰＬＬ回路１０に供給されるリファレンスクロック信号）ＣＫである。

本実施形態において、外部クロック信号ＣＫが、ＤＰＡ回路２０のトレーニングデータに、用いられる。トレーニングデータとしてのクロック信号ＣＫを用いたＤＰＡ回路のトレーニング動作、マスターＤＰＡ回路２０は、ある期間（初期化期間、トレーニング期間）内に、データＤＴの受信開始時における遅延制御信号（位相調整信号）ＤＣＮＴの初期値を決定する。

外部クロック信号ＣＫがトレーニングデータに用いられることによって、本実施形態の位相制御回路に用いられるＤＰＡ回路２０，３０は、ある期間における“０（Low）”と“１（High）”との切り替え頻度が高いパターン（例えば、最高頻度のパターンとよばれる）で、ＤＰＡ回路２０のトレーニング処理を実行できる。

このように、本実施形態において、マスターＤＰＡ回路２０内の位相判定制御回路２２０は、内部クロック信号ｉＣＫと遅延値ｄｄ１が付加された外部クロック信号ＣＫ（ｄＣＫ）とを用いた位相の判定処理を実行することによって、遅延制御信号ＤＣＮＴの値（スレイブＤＰＡ回路の遅延値）を制御する。

本実施形態において、マスターＤＰＡ回路２０がデータの受信に用いられること無しに、マスターＤＰＡ回路２０は、データの受信期間中において外部クロック信号ＣＫを常に受信して、外部クロック信号ＣＫと内部クロック信号ｉＣＫとの間の位相のずれをモニタする。

これによって、マスターＤＰＡ回路２０は、データの受信（サンプリング）と並行して、デバイス間のデータ転送におけるクロック信号／データの位相のずれに対するＤＰＡ回路の遅延値の補正を、継続的に実行できる。

この結果として、本実施形態の半導体デバイス８において、受信側の位相制御回路１は、送信側のデバイスから送信される外部クロック信号／データの位相の変動に対して、追従性の高い受信すべきデータに対する位相の調整（遅延の制御）を実現できる。

図５に示されるように、スレイブＤＰＡ回路３０は、遅延回路３１０及びパラレル出力回路３３０を含む。

遅延回路３１０は、マスターＤＰＡ回路２０からの遅延制御信号ＤＣＮＴに基づいて、シリアル入力信号（データ）ＤＴに、遅延値（位相のシフト量）ｄｄ２を付加する。遅延値ｄｄ２の大きさは、遅延制御信号ＤＣＮＴが示す値に応じる。

遅延回路３１０は、遅延制御信号ＤＣＮＴに基づいた遅延値ｄｄ２が付加される入力信号（遅延信号）ｄＳ２を、パラレル出力回路３３０へ出力する。

例えば、遅延回路３１０は、複数のバッファ３１１が直列接続された構成を含む。各バッファ３１１の出力端子が、後段のバッファ３１１の入力端子に接続されるとともに、セレクタ３１５に、接続されている。
入力信号ＤＴに付加される遅延値ｄｄ２は、信号ＤＴが経由するバッファ３１１の個数に応じて、調整される。

セレクタ３１５が、遅延制御信号ＤＣＮＴに基づいて、複数のバッファ３１１の出力（信号パス）のうち１つを選択する。これによって、遅延制御信号ＤＣＯＮＴに応じた遅延値ｄｄ２が付加された信号（遅延信号）ｄＳ２が、遅延回路３１０から出力される。

このように、信号ＤＴが通過したバッファ３１１の個数に応じた遅延値ｄｄ２が、入力信号ＤＴに付加され、遅延信号ｄＳ２が、スレイブＤＰＡ回路３０内において、生成される。

例えば、マスターＤＰＡ回路２０の遅延回路２１０も、スレイブＤＰＡ回路３０の遅延回路３１０と実質的に同じ構成を有している。

パラレル出力回路３３０は、シリアル信号の遅延信号ｄＳ２を、パラレル信号ＰＳ２に変換する。パラレル出力回路３３０は、パラレル出力信号ＰＳ２を、内部クロック信号ｉＣＫに基づいたタイミングで、スレイブＤＰＡ回路３０の外部へ出力する。

本実施形態において、マスターＤＰＡ回路２０からの制御信号ＤＣＮＴに基づいて、スレイブＤＰＡ回路３０は、データ（信号）ＤＴの受信期間中に、データＤＴに付加すべき遅延値ｄｄ２を変え、内部クロックｉＣＫに対する入力信号（送信側デバイスからのデータ）ＤＴの位相を調整する。

本実施形態において、スレイブＤＰＡ回路３０に対するトレーニング処理は、実行されない。ＰＬＬ回路の出力の安定化及びマスターＤＰＡ回路のトレーニング動作のために確保される期間が経過した後、スレイブＤＰＡ回路３０に対するトレーニング動作無しに、スレイブＤＰＡ回路３０は、データＤＴを受信（サンプリング）できる。

（ｂ） 動作例
図６乃至図８を参照して、第１の実施形態の半導体デバイスの動作例（制御方法）について、説明する。ここでは、図６乃至図８に加えて、図１乃至図５も適宜用いて、実施形態の半導体デバイスの動作例について、説明する。

２つの半導体デバイス８，９間において、データの転送が、開始される。
半導体デバイス８が処理すべきデータ（信号）ＤＴが、送信側の半導体デバイス９から受信側の半導体デバイス８に、、送信される。データＤＴと共に、送信側の半導体デバイス９のクロック信号（外部クロック信号）ＣＫが、受信側の半導体デバイス８に供給される。

半導体デバイス９からのデータＤＴの受信前において、ＰＬＬ回路１０及びマスターＤＰＡ回路２０は、ＰＬＬ回路１０の出力の安定化及びＤＰＡ回路２０のトレーニング動作のために確保された期間（以下では、初期化期間とよばれる）において、位相制御回路１は、以下のような動作を行う。

受信側の半導体デバイス８によるデータＤＴの受信（サンプリング）前に、コア回路８０の制御、又は、半導体システム内のコントローラ（図示せず）の制御によって、内部クロック信号ｉＣＫの生成及び遅延制御信号ＤＣＮＴの初期値の決定のために、半導体デバイス８内の位相制御回路１の初期化動作が、実行される。

初期化動作の実行期間（以下では、初期化期間とよばれる）において、例えば、ＰＬＬ回路１０の出力が定常状態（安定な発振状態）となるように、内部クロック信号ｉＣＫの生成／調整のための制御が、ＰＬＬ回路１０によって実行される。

図２及び図３に示されるように、外部クロック信号ＣＫは、送信側の半導体デバイス９から受信側の半導体デバイス８の位相制御回路１に供給される。外部クロック信号ＣＫは、バッファ４０を介して、位相制御回路１内のＰＬＬ回路１０に入力される。ＰＬＬ回路１０は、外部クロック信号ＣＫをリファレンスクロック信号に用いて、ＤＰＡ回路２０，３０に供給される内部クロック信号ｉＣＫの生成及び調整を、行う。

外部クロック信号ＣＫの供給によって、信号Ｐ１が、位相比較回路１１０から出力される。位相比較回路１１０の出力信号Ｐ１が、ローパスフィルタ回路１２０を経由して、電圧制御発振回路１３０に供給される。
ローパスフィルタ回路１２０から出力された信号Ｐ２に基づいて、クロック周波数の信号ｘＣＫが、電圧制御発振回路１３０から出力される。

信号ｘＣＫは、帰還回路１５０に供給される。帰還回路１５０によって分周された信号ｙＣＫが、位相比較回路１１０に供給される。

信号ｙＣＫと外部クロック信号ＣＫとが位相比較回路１１０によって比較され、その比較結果に基づいて、位相比較回路１１０の出力信号Ｐ１が、調整される。

調整された出力信号Ｐ１が、ローパスフィルタ回路１２０を経由して、電圧制御発振回路１３０に供給される。調整された出力信号Ｐ１（Ｐ２）に基づいた信号ｘＣＫが、電圧制御発振回路１３０から出力される。

このように、初期化期間内において、ある周波数の内部クロック信号ｉＣＫが、ＰＬＬ回路１０内のフィードバック処理によって安定化され、定常状態の内部クロック信号ｉＣＫが、ＰＬＬ回路１０から出力される。

初期化期間において、マスターＤＰＡ回路２０は、ＤＰＡ回路２０のトレーニング動作のために確保された期間（トレーニング期間）内に、以下のような動作を行う。

本実施形態において、図２及び図４に示されるように、外部クロック信号（リファレンスクロック）ＣＫは、バッファ４０を介して、位相制御回路１内のマスターＤＰＡ回路２０に供給される。
初期化期間において、ＰＬＬ回路１０による内部クロック信号ｉＣＫの生成／調整に並行して、外部クロック信号ＣＫをトレーニングデータに用いて、ＤＰＡ回路のトレーニング動作が、マスターＤＰＡ回路２０によって、開始される。

トレーニング動作は、遅延制御信号ＤＣＮＴ（遅延値ｄｄ１，ｄｄ２）の初期値を決定するために、実行される。トレーニング動作によって遅延制御信号ＤＣＮＴの初期値が設定されることによって、スレイブＤＰＡ回路３０のデータの受信の開始時において、スキュー／ジッタの発生が、抑制される。

本実施形態において、ＤＰＡ回路２０のトレーニング動作は、クロック信号のような、“０”レベル及び“１”レベルの切り替え頻度が高いパターンをトレーニングパターン（トレーニングデータ）に用いることによって、実行される。これによって、比較的早い速度及び比較的高い精度で、ＤＰＡ回路の初期化（初期値の設定）を実行できる。

トレーニング動作において、外部クロック信号ＣＫに、マスターＤＰＡ回路２０内の遅延回路２１０によって、ある大きさの遅延値ｄｄ１が、付加される。
マスターＤＰＡ回路２０内において、ある遅延値ｄｄ１が付加された信号（遅延値が付加されたクロック）ｄＳ１（ｄＣＫ）とＰＬＬ回路１０からのクロック信号ｉＣＫとが、位相判定制御回路２２０に供給される。

本実施形態において、遅延制御信号ＤＣＮＴの設定の一例として、位相判定制御回路２２０によって、ある遅延値が付加された外部クロック信号ｄＣＫが、内部クロック信号ｉＣＫに基づくタイミングでサンプルされる。

これによって、遅延制御信号ＤＣＮＴの値、すなわち、データＤＴ受信時に用いられるスレイブＤＰＡ回路３０の遅延値ｄｄ２が、マスタ―ＤＰＡ回路２０によって、調整される。

図６は、本実施形態の半導体デバイスの位相制御回路における、位相判定制御回路の動作の一例を説明するためのタイミングチャートである。

図６において、横軸は時間に対応し、縦軸は各信号の信号レベルに対応している。図６において、マスターＤＰＡ回路３０内部の遅延信号ｄＳ１（遅延クロック信号ｄＣＫ）に関して、信号ｄＳ１−ｘは、適した遅延値が付加された遅延信号ｄＳ１に対応する。また、図６の信号ｄＳ１−ｙは、適した値より小さい遅延値が付加された遅延信号ｄＳ１に対応し、図６の信号ｄＳ１−ｚは、適した値より大きい遅延値が付加された遅延信号ｄＳ１に対応する。

図６に示されるように、マスターＤＰＡ回路２０のトレーニング期間中に、ある大きさの遅延値ｄｄ１が付加された外部クロックｄＳ１（ｄＣＫ）の位相が、位相判定制御回路２２０によって、内部クロック信号ｉＣＫの立ち上りエッジ及び立ち下りエッジにおける遅延信号ｄＳ１のサンプリングによって、判定される。

例えば、内部クロック信号ｉＣＫの立ち下りエッジにおけるサンプリングは、内部クロック信号ｉＣＫの反転信号（補助クロック信号）ａＣＫの立ち上りエッジを用いて実行される。この場合、補助クロック信号ａＣＫが、内部クロック信号ｉＣＫと共に、位相判定制御回路２２０に供給される。補助クロック信号ａＣＫの位相は、内部クロックｉＣＫの位相から１８０°シフトしている。補助クロック信号ａＣＫの立ち上りエッジにおいて位相判定制御回路２２０にサンプリングされた信号の値（サンプリング値）が変動する状態が、位相判定制御回路２２０における遅延信号ｄＳ１のサンプリングの安定状態である。

位相判定制御回路２２０によって、遅延信号ｄＳ１のサンプリングのタイミングが安定か否か判定されることによって、遅延値ｄｄ１，ｄｄ２に対応する遅延制御信号ＤＣＮＴの値が、調整される。

図６に示されるように、例えば、外部クロック（マスターＤＰＡ回路２０におけるシリアル入力信号）ＣＫの有効ウィンドウの中心が、補助クロック信号ａＣＫの立ち上りエッジ（内部クロックｉＣＫの立ち下りエッジ）とアラインする。

マスターＤＰＡ回路２０に対する入力信号ＣＫの入力タイミングにおいて、入力信号である外部クロック信号ＣＫの有効ウィンドウの中心が補助クロック信号ａＣＫの立ち上りエッジにアラインした状態が、入力タイミングの安定状態である。

適した遅延値ｄｄ１が外部クロック信号ＣＫに付加された場合、遅延信号ｄＳ１−ｘのように、内部クロック信号ｉＣＫの立ち上りエッジが、位相判定制御回路２２０に供給された遅延信号（遅延された外部クロック信号）ｄＳ１−ｘの有効ウィンドウの中心とアラインし、補助クロック信号ａＣＫの立ち上りエッジ（内部クロック信号ｉＣＫの立ち下りエッジ）が遅延信号ｄＳ１−ｘの有効ウィンドウのエッジとアラインする。

位相判定制御回路２２０における遅延信号ｄＳ１のサンプリングに関して、遅延信号ｄＳ１−ｙ，ｄＳ１−ｚのように、遅延信号ｄＳ１の有効ウィンドウの中心が補助クロック信号ａＣＫの立ち上りエッジにアラインするタイミングは、遅延信号ｄＳ１のサンプリングが安定値（Ｈレベル又はＬレベル）となるタイミングである。

一方、遅延信号ｄＳ１の有効ウィンドウのエッジが補助クロック信号ａＣＫの立ち上りエッジとアラインする場合、サンプリングされた遅延信号ｄＳ１は不定状態となる。この場合における遅延信号ｄＳ１のサンプリングのタイミングは、サンプリング値が不定値となるタイミングである。

このように、内部クロック信号ｉＣＫの立ち上りエッジ／立ち下りエッジに対する遅延信号ｄＳ１のサンプリング結果（サンプリング値）に基づいて、遅延値ｄｄ１，ｄｄ２に対応する遅延制御信号ＤＣＮＴの値が適正か否か、位相判定制御回路２２０によって判定される。

この判定結果に基づいて、遅延信号ｄＳ１のサンプリングのタイミングが安定となるように遅延値ｄｄ１が調整されることによって、適した遅延制御信号ＤＣＮＴの値が、設定される。位相判定制御回路２２０における遅延信号ｄＳ１のサンプリング結果によって、内部クロック信号ｉＣＫと外部クロック信号ＣＫとの位相差が等価的に判定され、遅延制御信号ＤＣＮＴのより好ましい値が決定される。

例えば、図６の遅延信号ｄＳ１−ｙのように、内部クロック信号ｉＣＫの立ち上りエッジにおける遅延信号ｄＳ１のサンプリング結果が不定状態で、補助クロック信号ａＣＫの立ち上りエッジにおける遅延信号ｄＳ１のサンプリングが安定状態である場合、遅延信号ｄＳ１−ｙの位相の遅れが小さいと位相判定制御回路２２０によって判定される。
この場合、入力信号ＣＫの遅延を増加させるために、遅延値ｄｄ１の値が大きくされる。遅延制御信号ＤＣＮＴの値は、前回の判定結果に基づいた値より大きい値に、更新される。

また、図６の遅延信号ｄＳ１−ｚのように、内部クロック信号ｉＣＫ及び補助クロック信号ａＣＫの立ち上りエッジにおける遅延信号ｄＳ１のサンプリング結果において、内部クロック信号ｉＣＫに対する遅延信号ｄＳ１−ｚ（ｄＣＫ）の位相の遅れが大きいと、位相判定制御回路２２０によって判定された場合、遅延信号ｄＳ１−ｚの位相の遅れを低減するために、遅延値ｄｄ１の値が小さくされる。
このため、遅延制御信号ＤＣＮＴの値は、前回の判定結果に基づいた値より小さい値に、更新される。

このような遅延された外部クロック信号ｄＣＫに対する内部クロック信号ｉＣＫを用いた判定処理（内部クロック信号ｉＣＫに同期した遅延クロック信号ｄＣＫのサンプリング結果）に基づいて、遅延値ｄｄ１，ｄｄ２に対応する遅延制御信号ＤＣＮＴの値（ビット値）がカウントアップ又はカウントダウンされ、遅延制御信号ＤＣＮＴの値が、調整される。

判定処理に基づいて調整された遅延制御信号ＤＣＮＴが、位相判定制御回路２２０から遅延回路２１０に出力される。

調整された遅延制御信号ＤＣＮＴに応じた遅延値ｄｄ１が、遅延回路２１０によって、入力信号としての外部クロック信号ＣＫに付加される。調整された遅延値ｄｄ１が付加された遅延信号ｄＳ１が、位相判定制御回路２２０に供給される。その遅延信号ｄＳ１に対して、位相判定制御回路２２０による判定処理が、実行される。

遅延クロック信号ＣＫ及び内部クロックｉＣＫを用いた位相判定制御回路２２０による判定結果に基づいて、遅延値の調整が、マスターＤＰＡ回路２０のトレーニング期間中に、繰り返し実行される。
これによって、トレーニング期間中において、遅延制御信号ＤＣＮＴの値が、ある値に収束する。

図６に示される例のような内部クロック信号ｉＣＫと遅延値ｄｄ１が付加されたクロック信号ｄＣＫとを用いた遅延値（位相シフト量）の判定処理に基づいて、遅延値ｄｄ１の増加及び減少が行われ、遅延制御信号ＤＣＮＴの値（ＤＰＡ回路の遅延値ｄｄ１，ｄｄ２）が調整される。
この結果として、マスターＤＰＡ回路２０に対するトレーニング期間中に、データのサンプリングの開始時における遅延制御信号ＤＣＮＴの初期値が、決定される。

尚、図６に示される位相判定制御回路２２０による遅延制御信号ＤＣＮＴ（遅延値ｄｄ１，ｄｄ２）の調整は、一例であって、他の制御方式で、遅延制御信号ＤＣＮＴの値が調整されてもよい。

マスターＤＰＡ回路２０のトレーニング動作（初期化動作）が完了した後、スレイブＤＰＡ回路３０によるデータＤＴの受信（サンプリング）が、開始される。

図２及び図５に示されるように、送信側のデバイス９からのデータＤＴが、シリアル入力信号として、ＬＶＤＳ方式のバッファ４０を介してスレイブＤＰＡ回路３０に供給される。スレイブＤＰＡ回路３０に対するトレーニング動作無しに、スレイブＤＰＡ回路３０によるデータＤＴのサンプリングが、開始される。

尚、図６に示される位相判定制御回路の動作は、スレイブＤＰＡ回路３０のデータのサンプリング期間中も継続されて実行される。

図７は、本実施形態の半導体デバイスにおける位相制御回路（入力回路）の動作例を説明するためのタイミングチャートである。

図７は、本実施形態の半導体デバイスのデータのサンプリング時における位相制御回路の基本的な動作例を説明するためのタイミングチャートである。
図７において、横軸は時間に対応し、縦軸は各信号の信号レベルに対応する。

図７に示されるように、本実施形態の半導体デバイスのデータ転送は、エッジアライン方式で、実行される。

エッジアライン方式のデータの転送において、入力データ（遅延値が付加される前のデータ）ＤＴと外部クロック信号ＣＫの位相がそろっている状態で、入力データＤＴは、送信側の半導体デバイス９から受信側の半導体デバイス８に供給される。入力データＤＴは、内部クロック信号ｉＣＫの立ち上りエッジに同期して、スレイブＤＰＡ回路３０内に、入力される。この場合、入力データＤＴの有効ウィンドウの中心が、内部クロックｉＣＫの立ち下りエッジにアラインする。

スレイブＤＰＡ回路３０によるデータＤＴの受信（サンプリング）時、各スレイブＤＰＡ回路３０内において、マスターＤＰＡ回路３０からの遅延制御信号ＤＣＮＴに基づいた遅延値ｄｄ２が、遅延回路３１０によって、入力データＤＴに付加される。遅延値ｄｄ２は、入力データＤＴとしてのシリアル入力信号が含む１ビットの信号毎に付加される。

例えば、スレイブＤＰＡ回路３０内で用いられる遅延値ｄｄ２は、マスターＤＰＡ回路２０内で用いられる遅延値ｄｄ１と実質的に同じ大きさを有する。

遅延値ｄｄ２が付加されたデータ（遅延信号）ｄＳ２が、パラレル出力回路３３０に供給される。
遅延信号ｄＳ２は、パラレル出力回路３３０によって、シリアル信号からパラレル信号に変換される。パラレル信号に変換されたデータＤＴＺが、パラレル出力回路３３０によって、スレイブＤＰＡ回路３０から出力され、後段の回路（例えば、コア回路８０、プログラマブルロジック回路８１、又は、メモリ回路）に供給される。

エッジアライン方式のデータ転送に関して、出力データＤＴＺは、データ（１ビットの信号）の有効ウィンドウの中心が、内部クロック信号ｉＣＫの立ち上りエッジと同期するタイミングで、サンプリングされ、スレイブＤＰＡ回路３０の外部へ出力される。
例えば、ＤＰＡ回路３０（位相制御回路１）からの出力データＤＴＺの位相が、ＤＰＡ回路３０に対する入力データＤＴの位相からほぼ９０°シフトしていることが、望ましい。

このように、受信側の半導体デバイス８において、位相制御回路１の制御によって、入力データＤＴの位相がシフトされ、データＤＴに含まれる複数の信号が、内部クロック信号ｉＣＫに同期したタイミングで順次サンプルされる。

本実施形態において、スレイブＤＰＡ回路３０におけるデータの受信期間中に、マスターＤＰＡ回路２０が、図６に示される位相判定制御回路２２０による制御（判定処理）によって、内部クロック信号ｉＣＫと遅延値が付加された外部クロック信号ＣＫとの間の位相差をモニタしている。マスターＤＰＡ回路２０は、検出された外部クロックＣＫの位相変動に対して、遅延制御信号ＤＣＮＴの値を調整することによって、受信すべきデータに付加される遅延値ｄｄ２の大きさを調整している。

これによって、本実施形態における位相制御回路１は、データのサンプリングと並行した外部クロック信号ＣＫの位相変動に対するトラッキング処理の結果に基づいて、サンプルされるデータの位相変動に、そのデータに付加される遅延値の大きさを、追従させる。

図８は、本実施形態の半導体デバイスの位相制御回路の動作例を説明するためのタイミングチャートである。
図８において、横軸は時間に対応し、縦軸は信号レベルに対応する。

図８において、本実施形態における位相制御回路の動作に加え、比較例の位相制御回路の動作が、示されている。比較例の位相制御回路は、ＰＬＬ回路からの内部クロックのみで、ＤＰＡ回路によるデータのサンプリングが制御されている。

図８のタイミングチャートは、ＰＬＬ回路の位相の追従特性よって対応可能なクロック信号より高速な外部クロック信号において、その外部クロック信号の位相が変動した場合におけるクロック信号とデータとの関係を示している。

図８に示されるクロック信号ＣＫＫのように、データＤＴのサンプリングの途中で、外部クロック信号ＣＫの位相が変動する場合がある。この場合、外部クロック信号ＣＫＫ（ＣＫ）の位相の変動に伴って、入力信号である入力データＤＴの位相も変動する。

比較例の遅延信号ｄＳＳにおいて、外部クロック信号ＣＫＫの位相変動に伴った入力データＤＴの位相の変動（信号の遅延）は、シリアル入力される複数の信号に伝搬する。そして、データＤＴの位相の変動は、後続の信号に蓄積（重畳）される。さらに、比較例の場合、入力データに付加される遅延値は、データの受信中において、ほとんど調整されず、ほぼ一定値である。
それゆえ、比較例における遅延信号ｄＳＳに関して、信号ｄＳＳの位相の変動量は、後続の信号になるにしたがって大きくなる。

この結果として、エッジアライン方式のデータ転送の場合、比較例の信号ｄＳＳは、図８の部分ＩＤＦのように、内部クロック信号ｉＣＫ及び遅延値が外部クロックＣＫＫ及びデータＤＴの位相のずれに追従できずに、ＤＰＡ回路内の遅延信号ｄＳＳがデータのサンプリングのタイミングにおいて不定状態となる可能性がある。

一方、本実施形態の半導体デバイスの位相制御回路において、入力データＤＴに対する遅延値ｄｄ２を実質的に制御するマスターＤＰＡ回路３０に、外部クロック信号ＣＫＫ（ＣＫ）が供給される。

本実施形態において、データＤＴの受信中において、入力データＤＴの位相調整及びサンプリングに並行して、内部クロック信号ｉＣＫと外部クロック信号ＣＫＫとの位相差に基づいて、遅延値ｄｄ１，ｄｄ２（遅延制御信号ＤＣＮＴ）の大きさが、マスターＤＰＡ回路２０によって制御される。

すなわち、本実施形態の位相制御回路は、外部クロックＣＫの位相の変化を検知でき、外部クロックＣＫの位相変動を遅延値ｄｄ２（遅延制御信号ＤＣＮＴ）の値に反映できる。

これによって、外部クロック信号ＣＫＫ及び入力データＤＴの位相がデータの受信中に変動したとしても、遅延値ｄｄ２が付加された入力データＤＴ（遅延信号ｄＳ）の位相が内部クロック信号ｉＣＫの位相に対してシフトしすぎないように、スレイブＤＰＡ回路３０における遅延値ｄｄ２が、マスターＤＰＡ回路２０の制御によって、常時調整される。

例えば、入力データＤＴに含まれる第１及び第２の信号Ｘａ，Ｘｂに関して、第１の信号Ｘａに、制御信号ＤＣＮＴに応じた第１の値（ｚ１）を有する遅延値ｄｄ２が付加される。そして、データの受信中における外部クロックＣＫ（ＣＫＫ）及び入力データＤＴ（ｄＳＳ）の位相変動が生じた場合、第１の信号Ｘａの後に入力される第２の信号Ｘｂに、第１の値（ｚ１）と異なる第２の値（ｚ２）を有する遅延値ｄｄ２が、制御信号ＤＣＮＴに応じて付加される。

このように、本実施形態の半導体デバイスにおける位相制御回路において、データの受信時における外部クロック信号ＣＫのトラッキングによって、スレイブＤＰＡ回路３０に取り込まれた入力データＤＴ（遅延信号ｄＳ）の位相の変動が、緩衝される。

それゆえ、図８の遅延信号ｄＳのように、本実施形態の半導体デバイスにおいて、データＤＴの受信時に、スレイブＤＰＡ回路３０に入力されるデータが、不定状態でサンプリングされるのを防止できる。

以上の動作によって、本実施形態において、送信側の半導体デバイス９からのデータＤＴが、受信側の半導体デバイス８に順次受信される。そして、半導体デバイス８，９間のデータの転送が、完了する。

尚、本実施形態の半導体デバイスにおけるデータ転送は、センターアライン方式のデータ転送でもよい。
また、マスターＤＰＡ回路２０は、スレイブＤＰＡ回路３０がデータを受信している期間において、外部クロック信号ＣＫをモニタし、遅延制御信号ＤＣＮＴの値（遅延値ｄｄ１，ｄｄ２）を常時補正している。そのため、マスターＤＰＡ回路２０のトレーニング動作は、スレイブＤＰＡ回路３０によるデータＤＴの受信前に実行されなくともよい。

（ｃ） 効果
上述の本実施形態の半導体デバイスに含まれる位相制御回路の構成及び動作によって、以下のような効果が得られる。

第１の実施形態の半導体デバイス内の位相制御回路（入力回路）において、複数のＤＰＡ回路のうち、マスターＤＰＡ回路２０に、ＰＬＬ回路１０に供給される外部クロック信号（リファレンスクロック信号）ＣＫと同じクロック信号が、入力信号として供給される。

本実施形態において、マスターＤＰＡ回路２０が、データの受信中に、データの送信側の半導体デバイスからの外部クロック信号ＣＫとＰＬＬ回路１０からの内部クロック信号ｉＣＫとを用いた判定処理に基づいて、受信すべきデータに付加される遅延値（位相のシフト量）の大きさを動的に制御する。

外部クロック信号ＣＫと内部クロック信号ｉＣＫとに基づいて調整された遅延値は、遅延制御信号ＤＣＮＴがマスターＤＰＡ回路２０から複数のスレイブＤＰＡ回路３０に供給されることによって、データＤＴを受信するスレイブＤＰＡ回路３０に設定される。

これによって、データＤＴの受信中に、外部クロック信号／データの位相の変動が生じたとしても、その位相の変動に追従した遅延値の制御によって、データのサンプリングのタイミングを、安定化できる。

図９は、本実施形態の半導体デバイスに含まれる位相調整回路の特性を示す図である。図９の横軸は、位相制御回路に入力されるクロック（外部クロック）の変動周波数に対応し、図９の縦軸は、ＰＬＬ回路及びＤＰＡ回路における周波数変動に対する追従特性に対応する。

図９において、実線で示される特性線Ａ１は、ＰＬＬ回路の特性を示している。図９において、破線で示される特性線Ａ２は、ＤＰＡ回路の特性を示している。

ＰＬＬ回路の内部クロックのみで、入力データのサンプリングが制御される場合、入力データの位相の調整は、ＰＬＬ回路による外部クロックの位相変動に対する内部クロックの追従特性に律速される。
図９の実線Ａ１に示されるように、ＰＬＬ回路の特性（回路設計）に応じたある周波数ｆ１（図９では、１ＭＨｚ程度）より高い周波数領域において、変動周波数に対する追従特性が低下する。

その結果として、ＰＬＬ回路による内部クロック信号の位相制御のみで、外部クロック信号及び入力データの位相変動に対処する場合、内部クロックｉＣＫに同期したデータのサンプリングは、入力データの位相のずれに追従できなくなる可能性がある。

図９の破線Ａ２に示されるように、ＤＰＡ回路は、入力データに付加される遅延値の制御によって、ＰＬＬ回路よりも高い周波数領域の変動周波数ｆ２（例えば、１０ＭＨｚ程度）まで、ＰＬＬ回路より高い追従特性を維持する。

それゆえ、本実施形態のように、ＰＬＬ回路とＤＰＡ回路とによる入力データの位相（遅延値）の制御によって、位相の変動に追従可能な周波数領域の範囲が拡張される。

その結果として、本実施形態の位相制御回路は、データの受信中に外部クロック信号に大きな位相変動が生じたとしても、その位相変動に入力データに付加する遅延値を追従させることによって、データを安定にサンプリングできる。

この結果として、本実施形態の半導体デバイスは、ＰＬＬ回路及びＤＰＡ回路の両方の特性に基づいた高速及び高精度な位相調整により、データのサンプリングエラーを抑制できる。
したがって、本実施形態の半導体デバイスは、受信すべきデータ（信号）の時間のずれに対する補償特性（例えば、ジッタートレランス特性）を向上できる。

本実施形態の半導体デバイスは、マスタ―ＤＰＡ回路２０による外部クロック信号ＣＫ及び内部クロック信号ｉＣＫとを用いた制御に基づいて、複雑な回路又は制御方法を用いること無しに、データのサンプリング時における外部クロックの動的な位相変動に対処できる。

本実施形態において、ＰＬＬ回路１０のリファレンスクロック信号と同じ信号ＣＫが、マスターＤＰＡ回路２０のトレーニングデータ（トレーニングパターン）として、用いられる。これによって、データを受信するスレイブＤＰＡ回路３０に対するトレーニングデータの供給及びスレイブＤＰＡ回路３０のトレーニング動作を、削減できる。それゆえ、本実施形態の半導体デバイスにおいて、マスターＤＰＡ回路２０による遅延値の初期設定の後、スレイブＤＰＡ回路３０は、直ちにデータの受信が可能になる。
この結果として、本実施形態の半導体デバイスは、データの受信のための動作サイクルを短縮できる。

また、外部クロック信号ＣＫがＤＰＡ回路２０のトレーニングデータとして用いられることによって、本実施形態の半導体デバイスは、“０”と“１”との切り替え頻度が高いパターンに基づいて、比較的高速及び高精度なクロック信号及びデータの位相調整を実現できる。

以上のように、本実施形態の半導体デバイスは、ジッター又はスキューのような、クロック及びデータの位相のずれ（時間のずれ）の悪影響を抑制できる。

したがって、本実施形態の半導体デバイスは、データ転送の特性を向上できる。

（２） 第２の実施形態
図１０及び図１１を参照して、第２の実施形態の半導体デバイスについて、説明する。

本実施形態において、本実施形態の半導体デバイスと第１の実施形態の半導体デバイスとの間の相違点が、主に説明される。

図１０は、第２の実施形態の半導体デバイスに含まれる位相制御回路を説明するためのブロック図である。

図１０に示されるように、本実施形態の半導体デバイスの位相制御回路１は、第２の制御信号ＣＮＴが、複数のスレイブＤＰＡ回路３０に供給されることが、第１の実施形態と異なる。

例えば、第２の制御信号ＣＮＴは、各スレイブＤＰＡ回路３０に供給される。

第２の制御回路ＣＮＴは、回路（以下では、検出回路とよばれる）８１１からスレイブＤＰＡ回路３０に供給される。

検出回路８１１が、クロック信号ＣＫ，ｉＣＫ及びサンプリングされた信号ＤＴをモニタし、ＤＰＡ回路３０から出力されたデータＤＴＺのスキューの大きさを検出する。この検出結果に基づいて、検出回路８１１が、制御信号ＣＮＴを、スレイブＤＰＡ回路３０に供給する。

例えば、検出回路８１１は、位相制御回路１内に設けられてもよいし、位相制御回路１の外部（インターフェース回路８１の内部）に設けられてもよい。検出回路８１１が用いられる代わりに、スキューの検出及び制御信号ＣＮＴの供給は、ソフトウェア（ファームウェア）に基づいたコア回路８０又はインターフェイス回路８１の機能によって、実行されてもよい。

制御信号ＣＮＴは、クロック信号（内部クロック信号）ｉＣＫとデータ（入力信号）ＤＴＺとの間のスキューＳＫに対応するオフセット値に関する信号（情報）である。オフセット値に基づいて、制御信号ＣＮＴの値が調整（例えば、カウントアップ／カウントダウン）される。例えば、制御信号ＣＮＴは、あるビット数で示される信号である。

スレイブＤＰＡ回路３０は、遅延制御信号ＤＣＮＴに基づいた遅延値の調整に加えて、供給された制御信号（オフセット値）ＣＮＴを用いて、データＤＴに付加される遅延値を調整する。以下では、説明の明確化のため、制御信号ＣＮＴは、オフセット制御信号ＣＮＴとよばれる。

尚、データＤＴＺの代わりに、マスターＤＰＡ回路２０の出力信号（チェックパターンデータ）ＣＰが、オフセット値ＣＮＴの検出に用いられてもよい。この場合、マスターＤＰＡ回路２０の出力信号ＣＰが、検出回路８１１に供給される。

図１１を用いて、第２の実施形態の半導体デバイスの動作例について、説明する。
図１１は、第２の実施形態の半導体デバイスの動作例を説明するための波形図（タイミングチャート）である。図１１において、横軸は時間に対応し、縦軸は各信号の信号レベルに対応する。

例えば、本実施形態の半導体デバイス８は、センターアライン方式で、データ転送を実行する。
入力データＤＴの有効ウインドの中心が、クロック信号ＣＫの立ち上りエッジと揃う（アラインする）ように、送信側の半導体デバイス９が、データＤＴ及び外部クロック信号ＣＫを、受信側の半導体デバイス８に送信する。

受信側の半導体デバイス８は、内部クロック信号ｉＣＫの立ち上りエッジが、データＤＴの有効ウィンドウの中心とアラインするタイミングで、データをサンプルする。

半導体デバイス８は、内部クロック信号ｉＣＫの立ち上りエッジが出力データＤＴＺの有効ウィンドウの中心とアラインするタイミングで、データＤＴＺをサンプリングし、そのデータＤＴＺを出力する。換言すると、出力データＤＴＺとしてシリアル伝送される複数の信号は、外部クロック信号ＣＫの立ち上りエッジと立ち下りエッジの中間のタイミングで、切り替わる。

例えば、ＤＰＡ回路３０における入力データＤＴと出力データＤＴＺとの間の理想的な位相差として、出力データＤＴＺの位相は、入力データＤＴの位相に対してほぼ１８０°ずれている。

データの受信期間中において、クロック信号ＣＫ及び出力データＤＴＺが、検出回路８１１によってモニタされ、クロック信号ＣＫとデータＤＴＺとの間のオフセット値（スキュー）の大きさが検出される。
例えば、オフセット値は、内部クロック信号ｉＣＫの立ち上りエッジと立ち下りエッジまでの期間Ｔ１とデータの有効ウィンドウの中心から有効ウィンドウのエッジまでの期間Ｔ２との差（Ｔ１−Ｔ２）に相当する。

検出されたオフセット値の大きさに応じて、オフセット制御信号ＣＮＴの値が、検出回路８１１によって、調整される。オフセット制御信号ＣＮＴが、スレイブＤＰＡ回路３０内の遅延回路３１０に供給される。

オフセット制御信号ＣＮＴに示されるオフセット値に基づいて、遅延回路３１０の遅延値ｄｄ２の大きさが調整される。オフセット制御信号ＣＮＴと遅延制御信号ＤＣＮＴに基づいた遅延値ｄｄ２が、遅延回路３１０によって、ＤＰＡ回路３０に入力されたデータＤＴに付加される。

このように、本実施形態の半導体デバイスの位相制御回路１は、クロック信号とデータ（１ビットの信号）との間に生じるスキューの大きさに応じて、入力データＤＴに付加すべき遅延値ｄｄ２を調整する。
これによって、本実施形態の位相制御回路は、スキューに起因する悪影響を、抑制できる。

尚、本実施形態におけるスキューに基づいたオフセット値の制御は、第１の実施形態のようなエッジアライン方式のデータ転送を実行する半導体デバイス（位相制御回路）に、適用できる。

以上のように、第２の実施形態の半導体デバイスは、第１の実施形態と同様の効果を得ることができる。

（３） その他
第１及び第２の実施形態の半導体デバイス内の位相制御回路（入力回路）は、プログラマブルロジック回路を含む半導体デバイスだけでなく、イメージセンサ、半導体メモリデバイス（例えば、フラッシュメモリ）、メモリシステム、無線通信デバイスなどに適用することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０：ＰＬＬ回路、１１０：位相比較回路、１２０：ローパスフィルタ、１３０：電圧制御発振回路、１５０：帰還回路、２０，３０：位相調整回路、２１０，３１０：遅延回路、２２０：位相判定制御回路、１４０，２３０，３３０：出力回路。

Claims (5)

1. 第１のクロック信号から第２のクロック信号を生成するクロック生成回路と、
   前記第１のクロック信号と前記第２のクロック信号とを用いて、第１の制御信号を生成する第１の位相調整回路と、
   データを受信し、前記第１の制御信号に基づいた第１の遅延値を前記データに付加し、前記第１の遅延値が付加された前記データを、前記第２のクロック信号に基づいたタイミングで出力する第２の位相調整回路と、
   を具備することを特徴とする半導体デバイス。
2. 前記第１の遅延値の大きさは、前記データの受信中において、前記第１の制御信号に基づいて、調整される、
   ことを特徴とする請求項１に記載の半導体デバイス。
3. 前記第1の位相調整回路は、
   前記第１のクロック信号に第２の遅延値を付加する第1の回路と、
   前記第２の遅延値が付加された前記第１のクロック信号を、前記第２のクロック信号に基づいてサンプリングし、前記第１のクロック信号と前記第２のクロック信号との間の位相差を判定し、前記位相差の判定結果に基づいて前記第１の制御信号の値を調整する第２の回路と、
   を含むことを特徴とする請求項1又は２に記載の半導体デバイス。
4. 前記第２の位相調整回路から出力された前記データと前記第２のクロック信号との間のオフセット値に基づいた第２の制御信号が、前記第２の位相調整回路に供給され、
   前記第２の制御信号に基づいて、前記第１の遅延値が調整される、
   ことを特徴とする請求項１乃至３のうちいずれか１項に記載の半導体デバイス。
5. 前記第１のクロック信号は、前記第１の位相調整回路のトレーニングデータとして、用いられる、
   ことを特徴とする請求項１乃至４のうちいずれか１項に記載の半導体デバイス。