JP2000174609A - スキュ―抑制のための調整機能を有する入力バッファ - Google Patents

Abstract

(57)【要約】 【課題】 高速データ伝送において、信号電圧が変化し
ない期間の長さによりデータの遷移時間が異なることに
よるスキューを抑制すること。 【解決手段】 本発明による入力バッファ１０は、入力
信号ＩＮにそれぞれ異なる位相調整を施した出力信号Ｉ
Ｎ１、ＩＮ２、ＩＮ３を出力する複数のレシーバ回路
２、３、４と、入力信号ＩＮの電圧が変化しない期間の
長さを検知するパターン検知回路１と、パターン検知回
路１の検知結果に応じて、複数のレシーバ回路２、３、
４が出力する複数の出力信号ＩＮ１、ＩＮ２、ＩＮ３の
うち１つを選択する信号選択回路５を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路、特
に入力バッファ回路とその制御回路に関するものであ
る。

【０００２】

【従来の技術】半導体チップ間のデータ転送レートの増
大にともない、クロック信号とデータ信号の間のスキュ
ーが問題となっている。ここで、スキューとは、並列に
読み取られるべきビットの間の非同期をいう。クロック
・データ間のスキューが存在すると、通常はデータ・デ
ータ間のスキューも存在することとなる。したがって、
スキューが存在すると正確なデータ転送をすることがで
きない。

【０００３】一般に、高速なデータ転送が要求される場
合には、複数の信号間の位相差によるスキューを抑制す
るために、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏ
ｐ）、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ）等を
用いて、信号の出力タイミング調整が行われている。こ
の出力タイミング調整により、複数のデータ信号および
クロック信号の位相が一致し、複数の信号間の位相差に
よるスキューが抑制される。

【０００４】

【発明が解決しようとする課題】しかし、データ転送速
度がさらに高速になると、信号が連続して同一の電圧
（論理）レベルである期間の長さによって信号の変化に
かかる時間（遷移時間）が異なることによるスキューが
問題となる。信号が同一の電圧レベルである期間が長い
ほど、信号を出力するドライバが信号を駆動するために
かかる時間等が長くなり、信号の遷移時間が長くなる。

【０００５】そのため、１つのデータ信号において、同
じデータが連続した後にデータが変化した場合にはデー
タの遷移時間は長くなる。一方、１つのデータ信号にお
いて、連続してデータが変化した場合にはデータの遷移
時間は短くなる。このように、同じデータが連続した場
合と、連続してデータが変化した場合とでは、データの
遷移時間に違いが生じる。複数のデータ信号間におい
て、同一データの連続期間の長さによってデータの遷移
時間に違いが生じると、データ信号間のスキューが発生
する。

【０００６】図６は、チップ間のデータ転送をする場合
に、同一データの連続期間の長さによってデータの遷移
時間が異なることによるスキューが発生する様子を示
す。図６を参照して、同一データの連続期間の長さが異
なる２つの信号がＬレベルからＨレベルに立ち上がる場
合を考える。本明細書において、Ｈレベルとは、信号電
圧の高い状態であって、２値レベルにおける高い論理値
と低い論理値との内、高い論理値に対応する。Ｌレベル
とは、信号電圧の低い状態であって、低い論理値に対応
する。

【０００７】図６において、データ信号Ｄ１は同じＬレ
ベルのデータが連続した後に、ＬレベルからＨレベルに
立ち上がった信号である。データ信号Ｄ２は、連続して
データが変化した後に、ＬレベルからＨレベルに立ち上
がった信号である。ドライバのオン、オフのタイミング
調整のような出力タイミング調整により、データ信号Ｄ
１とデータ信号Ｄ２との立ち上がりが同時（時刻Ｔ１）
に開始されても、信号電圧が参照電位Ｖｒｅｆに到達す
るまでの時間には時間差ＴＳＫが発生している。

【０００８】クロックＣＬＫの立ち上がり時に対応する
時刻Ｔ０でデータ信号Ｄ２が変化し、さらにクロックＣ
ＬＫの立ち下がり時に対応する時刻Ｔ１でデータ信号Ｄ
２が変化した場合には、クロックＣＬＫの周波数が例え
ば１００ＭＨｚ程度に高くなると、データ信号Ｄ２は、
Ｌレベルに対応する電圧値ＶＬに到達する前に、次のデ
ータ（Ｈレベルに対応する電圧値ＶＨ）へ移行する。デ
ータ信号Ｄ２とＬレベルに対応する電圧値ＶＬとの間に
差ｄＶが生じる。このため、データ信号Ｄ１がデータの
受信側でＨレベルあるいはＬレベルを検知するための参
照レベルＶｒｅｆに到達するまでの時間とデータ信号Ｄ
２が参照レベルＶｒｅｆに到達するまでの時間との間に
時間差ＴＳＫが生じる。

【０００９】このデータ信号Ｄ１とデータ信号Ｄ２との
立ち上がり時間の時間差ＴＳＫに起因して、データ信号
Ｄ１とデータ信号Ｄ２との間にスキューが発生するとい
う課題が生じる。クロックＣＬＫの周波数が高くなれば
なるほど（例えば１００ＭＨｚ程度）、時間差ＴＳＫに
起因してデータ信号Ｄ１とデータ信号Ｄ２との間に発生
するスキューの問題は顕在化する。

【００１０】上述の出力タイミング調整によって、複数
の信号（例えば８ビット）間の位相差によるスキューを
抑制できるが、信号電圧が変化しない期間の長さにより
信号の遷移時間が異なることによるスキューを抑制する
ことはできない。

【００１１】本発明は、信号電圧が変化しない期間の長
さによりデータの遷移時間が異なることによるスキュー
を抑制することを目的とする。

【００１２】

【課題を解決するための手段】本発明に係る入力バッフ
ァは、入力信号にそれぞれ異なる位相調整を施した出力
信号を出力する複数のレシーバ回路と、前記入力信号の
電圧が変化しない期間の長さを検知するパターン検知回
路と、前記パターン検知回路の検知結果に応じて、前記
複数のレシーバ回路が出力する複数の前記出力信号のう
ち１つを選択する信号選択回路と、を備え、そのことに
より上記目的が達成される。

【００１３】前記複数のレシーバ回路における前記それ
ぞれ異なる位相調整は、前記入力信号の電圧を前記複数
のレシーバ回路毎に異なる参照電位と比較することによ
り行われてもよい。

【００１４】前記複数のレシーバ回路における前記それ
ぞれ異なる位相調整は、前記入力信号を前記複数のレシ
ーバ回路毎に異なる時間だけ遅延させることであっても
よい。

【００１５】前記パターン検出回路は、前記入力信号を
増幅して出力するバッファ回路と、前記バッファ回路の
出力の電位レベルを検知し、検知結果を出力するレベル
検知回路と、を備えていてもよい。

【００１６】前記入力信号の電圧は、Ｈレベルの電圧
と、Ｈレベルより低いＬレベルの電圧との間において変
化し、前記信号選択回路は、前記入力信号の電圧が連続
してＨレベルであった期間が所定の第１期間より長い場
合には、ＨレベルからＬレベルへの変化が早く起こるよ
うに位相調整された、前記複数のレシーバ回路が出力す
る複数の前記出力信号のうち１つを選択し、前記入力信
号の電圧が連続してＬレベルであった期間が所定の第２
期間より長い場合には、ＬレベルからＨレベルへの変化
が早く起こるように位相調整された、前記複数のレシー
バ回路が出力する複数の前記出力信号のうち１つを選択
してもよい。

【００１７】前記第１期間と前記第２期間とのそれぞれ
は、前記入力信号の論理値の最小遷移期間に基づいて定
められてもよい。

【００１８】

【発明の実施の形態】はじめに、本発明の原理を説明す
る。

【００１９】本発明による入力バッファは、パターン検
知回路と、複数のレシーバ回路と、信号選択回路とを備
えている。入力バッファへの入力信号は、複数のレシー
バ回路と、パターン検知回路とに入力される。各レシー
バ回路は、入力信号にそれぞれ異なる位相調整を施した
信号を信号選択回路に出力する。パターン検知回路は、
入力信号の電圧が変化しない期間の長さを検知し、検知
結果を信号選択回路に出力する。信号選択回路は、入力
された各レシーバ回路の出力信号のうちの１つを、パタ
ーン検知回路による検知結果に応じて選択し、入力バッ
ファの出力信号として出力する。

【００２０】その結果、入力信号の電圧が変化しない期
間の長さによって入力バッファが入力信号に施す位相調
整内容が変化する。

【００２１】以下、図面を参照して本発明の実施の形態
を説明する。

【００２２】（実施形態１）図１Ａは、本発明の実施形
態１のスキュー抑制機能を備えた入力バッファ１０のブ
ロック図である。入力バッファ１０は、パターン検知回
路１と、レシーバ回路２、３、４と、セレクタ回路５と
ラッチ回路６とを備える。

【００２３】入力バッファ１０は、入力信号ＩＮをレシ
ーバ回路２、３、４により受信する。レシーバ回路２に
は参照電位Ｖｒｅｆ１、レシーバ回路３には参照電位Ｖ
ｒｅｆ２、レシーバ回路４には参照電位Ｖｒｅｆ３がそ
れぞれ入力されている。レシーバ回路２、３、４は、入
力信号がそれぞれに入力された参照電位を超えるか否か
に従って、Ｌレベルの信号又はＨレベルの信号を出力信
号ＩＮ１、ＩＮ２、ＩＮ３として出力する。すなわち、
レシーバ回路２、３、４は、入力信号が参照電位を超え
る場合にはＨレベルの信号を出力し、入力信号が参照電
位を超えない場合にはＬレベルの信号を出力する。

【００２４】入力バッファ１０は、パターン検知回路１
により入力信号が連続してＨレベルである期間の長さ、
及び入力信号が連続してＬレベルである期間の長さ（以
下、「入力信号の連続性」という。）を検知する。パタ
ーン検知回路１は、前記の検知結果をセレクト信号ＳＥ
Ｌ１、ＳＥＬ２としてセレクタ５に出力する。

【００２５】セレクタ５は、パターン検知回路１から入
力されたセレクト信号ＳＥＬ１、ＳＥＬ２の内容に応じ
て、レシーバ回路２、３、４からの出力信号ＩＮ１、Ｉ
Ｎ２、ＩＮ３のうちの１つを選択する。セレクタ５によ
り選択された信号が、入力バッファ１０の出力信号ＩＮ
ＳＥＬとして出力される。

【００２６】図１Ａでは、１ビットの信号を受信する例
を示しているが、本発明は、図１Ｂに示すように複数ビ
ットの信号を受信する場合にも適用することができる。

【００２７】図１Ｂは、複数の入力バッファ１０を用い
て複数ビットの信号ＩＮＡ、ＩＮＢ，ＩＮＣを送受信す
るＩＣチップの構成を示す。図１Ａに示す入力バッファ
１０は、チップ７０に内蔵される。入力バッファ１０
は、図１Ｂに示すように他のチップ６０に内蔵される複
数の出力バッファ５０から並列に送信される複数ビット
（例えば８ビット、又は図示したように３ビット）の信
号ＩＮＡ、ＩＮＢ，ＩＮＣをケーブルやプリント基板上
の配線を介して受信する。出力バッファ５０のそれぞれ
から出力される複数ビットの信号ＩＮＡ、ＩＮＢ，ＩＮ
Ｃのパターンは異なっているため、各出力バッファ５０
から複数ビットの信号ＩＮＡ、ＩＮＢ，ＩＮＣが同時に
送信される場合であっても、入力バッファ１０のそれぞ
れで受信されるデータの間で前述したパターンに依存し
たスキューが発生する。

【００２８】単一のクロック信号によりデータを受信す
る際に、クロック周波数が高くなると（例えば１００Ｍ
Ｈｚ程度）、スキューが発生するため誤った信号を受信
しやすくなる。なお、図１Ｂに示す複数ビットの信号を
送受信する例を説明しているが、単一ビット信号を送受
信する場合にも同様である。即ち図１Ａに示すように単
一ビットの信号ＩＮを送受信する場合にもクロック周波
数が高くなると（例えば１００ＭＨｚ程度）スキューが
発生するため誤った信号を受信しやすくなる。

【００２９】図２は、入力バッファ１０における参照電
位を変更したときの信号検知期間の変化を示す。ここ
で、通常の参照電位をＶｒｅｆ１とし、Ｖｒｅｆ１より
高い参照電位をＶｒｅｆ２とし、Ｖｒｅｆ１より低い参
照電位をＶｒｅｆ３とする。図２を参照して、入力バッ
ファ１０への入力信号ＩＮ（データ信号Ｄ１またはＤ
２）がＨレベルからＬレベルに立ち下がる場合を考え
る。

【００３０】データ信号Ｄ１は、入力信号ＩＮがＨレベ
ルである期間が所定の第１期間以上連続した後に、Ｌレ
ベルに立ち下がった場合の波形である。一方、データ信
号Ｄ２は、入力信号ＩＮがＬレベルからＨレベルに立ち
上がった直後に、ＨレベルからＬレベルに立ち下がった
場合の波形である。

【００３１】入力バッファ１０が参照電位として通常の
参照電位Ｖｒｅｆ１を用いて入力信号ＩＮを受信した場
合、データ信号Ｄ１の立ち下がりとデータ信号Ｄ２の立
ち下がりとの間には、遅延時間差ＴｐｄＨＬが存在す
る。しかし、入力バッファ１０がデータ信号Ｄ１の場合
にＶｒｅｆ２を用いて入力信号ＩＮを受信し、データ信
号Ｄ２の場合にＶｒｅｆ１を用いて入力信号ＩＮを受信
することにより、同じタイミングＴａで入力信号ＩＮの
立ち下がりを検知することができる。

【００３２】次に、図２を参照して、入力バッファ１０
への入力信号ＩＮがＬレベルからＨレベルに立ち上がる
場合を考える。

【００３３】データ信号Ｄ３は、入力信号ＩＮがＨレベ
ルからＬレベルに立ち下がった直後に、ＬレベルからＨ
レベルに立ち上がった場合である。一方、データ信号Ｄ
４は、入力信号ＩＮがＬレベルである期間が所定の第２
期間以上連続した後に、Ｈレベルに立ち上がった場合の
波形である。

【００３４】入力バッファ１０が参照電位として通常の
参照電位Ｖｒｅｆ１を用いて入力信号ＩＮを受信した場
合、データ信号Ｄ３の立ち上がりとデータ信号Ｄ４の立
ち上がりとの間には、遅延時間差ＴｐｄＬＨが存在す
る。しかし、入力バッファ１０がデータ信号Ｄ３の場合
にＶｒｅｆ１を用いて入力信号ＩＮを受信し、データ信
号Ｄ４の場合にＶｒｅｆ３を用いて入力信号ＩＮを受信
することにより、同じタイミングＴｂで入力信号ＩＮの
立ち上がりを検知することができる。

【００３５】そのため、入力バッファ１０がパターン検
知回路１により入力信号の連続性を検知し、検知結果に
応じて参照電位を変化させることにより、遅延時間差Ｔ
ｐｄＬＨ、ＴｐｄＨＬを補正することができる。これに
より、遅延時間差ＴｐｄＬＨ、ＴｐｄＨＬによるスキュ
ーを抑制することが可能となる。

【００３６】前述した所定の第１期間と所定の第２期間
とのそれぞれは、例えば、図４Ａを参照して後述するク
ロック信号ＲＣＬＫにおける隣接する立ち上がりエッジ
と立ち下がりエッジとの間の期間Ｔｍｉｎに対応する入
力信号ＩＮの論理値の最小遷移期間に基づいて定められ
る。所定の第１期間と所定の第２期間とは、同一の期間
であるように定めても良く、異なる期間であるように定
めても良い。

【００３７】図３は、入力バッファ１０が備えるパター
ン検知回路１の構成を示す。パターン検知回路１は、バ
ッファ回路２１と、ノードＮと、差動増幅器２２、２３
と、遅延回路２４、２５とを備える。

【００３８】パターン検知回路１は、入力信号ＩＮを受
信する。バッファ回路２１は、入力信号ＩＮを増幅して
出力する。バッファ回路２１とノードＮとの間には寄生
容量が存在する。

【００３９】差動増幅器２２、２３は、ノードＮの電位
ＣＩＮに応じて信号を遅延回路２４、２５へ出力する。
差動増幅器２２はノードＮの電位ＣＩＮと参照電位Ｖｒ
ｅｆＨとを比較し、比較結果を遅延回路２４へ出力す
る。差動増幅器２３はノードＮの電位ＣＩＮと参照電位
ＶｒｅｆＬとを比較し、比較結果をラッチ回路２５へ出
力する。なお、参照電位ＶｒｅｆＨは、参照電位Ｖｒｅ
ｆＬより高い電位である。

【００４０】具体的には、差動増幅器２２は、ノードＮ
の電位ＣＩＮが参照電位ＶｒｅｆＨより高ければ、比較
結果を表す信号をＨレベルとし、ノードＮの電位が参照
電位ＶｒｅｆＨより高くなければ、比較結果を表す信号
をＬレベルとする。差動増幅器２３は、ノードＮの電位
ＣＩＮが参照電位ＶｒｅｆＬより低ければ、比較結果を
表す信号をＨレベルとし、ノードＮの電位ＣＩＮが参照
電位ＶｒｅｆＬより低くなければ、比較結果を表す信号
をＬレベルとする。

【００４１】図４Ａは、本発明の実施形態１におけるス
キュー抑制機能を設けた入力バッファ１０の各ノードの
動作タイミングを示す。図４Ａを参照して、パターン検
知回路１の各ノードにおける動作を説明する。

【００４２】図４Ａは、入力バッファ１０の入力信号Ｉ
Ｎ、レシーバ２、３、４の出力信号ＩＮ１、ＩＮ２、Ｉ
Ｎ３、図３に示すパターン検知回路１のノードＮでの電
圧波形ＣＩＮ、パターン検知回路１の遅延回路２４の出
力信号ＳＥＬ１、遅延回路２５の出力信号ＳＥＬ２、セ
レクタ５の出力信号ＩＮＳＥＬおよびデータ受信用のク
ロック信号ＲＣＬＫの動作タイミングを示している。入
力信号ＩＮが、図４Ａに示されるように変化したと仮定
して、パターン検知回路１の動作を考える。

【００４３】入力バッファ１０は、入力信号ＩＮをレシ
ーバ回路２〜４で受け取り、参照電位Ｖｒｅｆ１〜Ｖｒ
ｅｆ３のそれぞれに基づいて出力信号ＩＮ１〜ＩＮ３を
出力する。レシーバ回路２〜４のそれぞれは、入力信号
ＩＮが参照電位Ｖｒｅｆ１〜Ｖｒｅｆ３を超えれば、”
Ｈ”に対応する論理値を出力する。レシーバ回路２〜４
のそれぞれは、入力信号ＩＮがレシーバ回路２〜４のそ
れぞれに入力される参照電位Ｖｒｅｆ１〜Ｖｒｅｆ３を
下回れば”Ｌ”に対応する論理値を出力する。

【００４４】一方パターン検知回路１は、入力信号ＩＮ
を差動増幅器２２、２３で受け取る。差動増幅器２２
は、入力信号ＩＮが参照電位ＶｒｅｆＨを超えるとＨレ
ベルの信号に対応する高い論理値を出力する。差動増幅
器２３は、入力信号ＩＮが参照電位ＶｒｅｆＬを下回る
とＨレベルの信号に対応する高い論理値を出力する。

【００４５】遅延回路２４、２５のそれぞれは、差動増
幅器２２、２３のそれぞれの出力信号をクロック信号Ｒ
ＣＬＫの半周期程度遅延させ、遅延させた出力信号ＳＥ
Ｌ１、ＳＥＬ２をセレクタ５に送信する。

【００４６】セレクタ５は、出力信号ＳＥＬ１、ＳＥＬ
２に対応する論理値に基づいてレシーバ２〜４からの出
力信号ＩＮ１〜ＩＮ３のうちの１つを選択し、選択結果
に基づいて出力信号ＩＮＳＥＬを出力する。ラッチ回路
６は、データ受信用のクロック信号ＲＣＬＫに基づいて
出力信号ＩＮＳＥＬをラッチする。

【００４７】上記の手法を採用することにより、単一の
参照電位に基づいてデータを受信する従来の場合と比較
して、受信データが確定してからデータ受信用のクロッ
ク信号ＲＣＬＫに同期して受信データをラッチするまで
の期間を多く取る事が可能となる。受信データが確定し
てからデータ受信用のクロック信号ＲＣＬＫに同期して
受信データをラッチするまでの期間は、図４Ａに示すよ
うに、従来では期間ＴＭ１、期間ＴＭ３であるが、本実
施の形態では期間ＴＭ２、期間ＴＭ４となる。このよう
に本実施の形態によれば、受信データが確定してからデ
ータ受信用のクロック信号ＲＣＬＫに同期して受信デー
タをラッチするまでの期間に関するマージンを大きく取
ることができる。

【００４８】そのため、周波数が高くなったり、ノイズ
によるスキューが発生した場合に、従来に比べデータの
ミスラッチが起こりにくくなる。

【００４９】なお、クロック信号ＲＣＬＫの立ち上がり
エッジに同期して受信データをラッチする例を示してい
るが、本発明はこれに限定されない。受信データは、ク
ロック信号ＲＣＬＫの立ち下がりエッジに同期してラッ
チしても良い。また、受信データはクロック信号ＲＣＬ
Ｋの立ち上がりエッジと立ち下がりエッジとの双方に同
期してラッチしても良い。

【００５０】上述のように、セレクタ５はセレクト信号
ＳＥＬ１、ＳＥＬ２の内容に応じて、出力信号ＩＮ１、
ＩＮ２、ＩＮ３のうちの１つを出力信号ＩＮＳＥＬとし
て選択出力する。

【００５１】図４Ｂは、セレクト信号ＳＥＬ１、ＳＥＬ
２の状態と、セレクタ５が選択する信号との関係を示
す。図４Ｂにおいて、セレクタ５が選択する信号を選択
信号とする。図４Ｂに示すように、セレクト信号ＳＥＬ
１がＬレベルであり、かつ、セレクト信号ＳＥＬ２がＬ
レベルであるとき、セレクタ５は信号ＩＮ１を選択す
る。セレクト信号ＳＥＬ１がＨレベルであり、かつ、セ
レクト信号ＳＥＬ２がＬレベルであるとき、セレクタ５
は信号ＩＮ２を選択する。セレクト信号ＳＥＬ１がＬレ
ベルであり、かつ、セレクト信号ＳＥＬ２がＨレベルで
あるとき、セレクタ５は信号ＩＮ３を選択する。なお、
セレクト信号ＳＥＬ１がＨレベルであり、かつ、セレク
ト信号ＳＥＬ２がＨレベルであることはあり得ない。

【００５２】このように、入力バッファ１０がパターン
検知回路１により入力信号の連続性を検知し、検知結果
に応じて出力信号ＩＮＳＥＬを選択することにより、実
質的に参照電位を変化させることができる。これによ
り、同一データの連続期間の長さの違いにより生じる遅
延時間差ＴｐｄＬＨ、ＴｐｄＨＬを補正することが可能
となり、遅延時間差ＴｐｄＬＨ、ＴｐｄＨＬによるスキ
ューを抑制することできる。

【００５３】なお、本実施の形態においては、入力バッ
ファが備えるレシーバ回路の数を３であるとして説明し
たが、本発明による入力バッファが備えるレシーバ回路
の数は３には限られない。入力バッファが備えるレシー
バ回路の数が３以外の場合は、パターン検知回路の検知
する入力信号の連続性を、レシーバ回路の数と同一の数
のパターンにすれば足りる。

【００５４】また、上記のパターン検知回路１における
ノードＣＩＮの電位の変化時間は、バッファ回路２１の
電流駆動能力を変化させることにより調整することが可
能である。バッファ回路２１の電流駆動能力を外部から
の信号によって変化させることができるように構成する
ことにより、入力バッファ１０の電源電圧の変化や製造
プロセスのバラツキにも対応できる。

【００５５】また、参照電位Ｖｒｅｆ１、Ｖｒｅｆ２、
Ｖｒｅｆ３の値は、入力バッファ１０にテスト信号を送
ることにより決定することもできる。これにより、入力
バッファ１０の製造プロセスのバラツキおよび使用条件
の違いによるスキューも抑制することができる。

【００５６】（実施形態２）図５Ａは、本発明の実施形
態２のスキュー抑制のための位相調整機能を備えた入力
バッファ５０のブロック図である。入力バッファ５０
は、パターン検知回路１と、レシーバ５１と、遅延回路
５２ａ、５２ｂ、５２ｃと、セレクタ５３とラッチ回路
６とを備える。

【００５７】入力バッファ５０は、入力信号ＩＮをレシ
ーバ５１により受信する。レシーバ５１には参照電位Ｖ
ｒｅｆが入力されている。レシーバ５１は、入力信号が
参照電位Ｖｒｅｆを超える場合にはＨレベルの信号を出
力し、入力信号が参照電位Ｖｒｅｆを超えない場合には
Ｌレベルの信号を出力する。レシーバ５１が出力する信
号は、パターン検知回路１と、遅延回路５２ａ、５２
ｂ、５２ｃとに入力される。

【００５８】遅延回路５２ａとレシーバ５１とは、第１
のレシーバ回路を構成する。遅延回路５２ｂとレシーバ
５１とは、第２のレシーバ回路を構成する。遅延回路５
２ｃとレシーバ５１とは、第３のレシーバ回路を構成す
る。このようにレシーバ５１は複数のレシーバ回路で共
有される。図５Ａでは、レシーバ５１が複数のレシーバ
回路で共有される例を示しているが、本発明はこれに限
定されない。レシーバ５１は、複数のレシーバ回路のそ
れぞれに設けられても良い。

【００５９】入力バッファ５０は、パターン検知回路１
により入力信号の連続性を検知する。パターン検知回路
１は、前記の検知結果をセレクト信号ＳＥＬ１、ＳＥＬ
２としてセレクタ５３に出力する。パターン検知回路１
の動作は、実施形態１において説明した動作と同様であ
る。

【００６０】遅延回路５２ａ、５２ｂ、５２ｃは、レシ
ーバ５１から出力された信号を、それぞれ所定の時間だ
け遅延させて出力信号ＤＬ１、ＤＬ２、ＤＬ３として出
力する。遅延回路５２ａは、レシーバ５１から入力され
た信号を遅延時間ＤＴ１だけ遅延させて出力信号ＤＬ１
として出力する。遅延回路５２ｂは、レシーバ５１から
入力された信号を遅延時間ＤＴ２だけ遅延させて出力信
号ＤＬ２として出力する。遅延回路５２ｃは、レシーバ
５１から入力された信号を遅延時間ＤＴ３だけ遅延させ
て出力信号ＤＬ３として出力する。遅延回路５２ａ、５
２ｂ、５２ｃが信号を遅延させる時間はそれぞれ異な
る。各遅延時間の間には、ＤＴ１＞ＤＴ２、ＤＴ１＞Ｄ
Ｔ３の関係が成立する。

【００６１】セレクタ５３は、パターン検知回路１から
入力されたセレクト信号ＳＥＬ１、ＳＥＬ２の内容に応
じて、遅延回路５２ａ、５２ｂ、５２ｃからの出力信号
ＤＬ１、ＤＬ２、ＤＬ３のうちの１つを選択する。セレ
クタ５３により選択された信号が、入力バッファ５０の
出力信号ＩＮＳＥＬとして出力される。

【００６２】図５Ｂは、セレクト信号ＳＥＬ１、ＳＥＬ
２の状態と、セレクタ５３が選択する信号との関係を示
す。図５Ｂにおいて、セレクタ５３が選択する信号を選
択信号とする。図５Ｂに示すように、セレクト信号ＳＥ
Ｌ１がＬレベルであり、かつ、セレクト信号ＳＥＬ２が
Ｌレベルであるとき、セレクタ５３は信号ＤＬ１を選択
する。セレクト信号ＳＥＬ１がＨレベルであり、かつ、
セレクト信号ＳＥＬ２がＬレベルであるとき、セレクタ
５３は信号ＤＬ２を選択する。セレクト信号ＳＥＬ１が
Ｌレベルであり、かつ、セレクト信号ＳＥＬ２がＨレベ
ルであるとき、セレクタ５３は信号ＤＬ３を選択する。
なお、セレクト信号ＳＥＬ１がＨレベルであり、かつ、
セレクト信号ＳＥＬ２がＨレベルであることはあり得な
い。

【００６３】このように、入力バッファ５０がパターン
検知回路１により入力信号ＩＮの連続性を検知し、検知
結果に応じて出力信号ＩＮＳＥＬを選択することによ
り、入力信号ＩＮに付加する遅延時間を実質的に変化さ
せることができる。これにより、実施形態１において説
明した遅延時間差ＴｐｄＬＨ、ＴｐｄＨＬを補正するこ
とが可能となり、遅延時間差ＴｐｄＬＨ、ＴｐｄＨＬに
よるスキューを抑制することできる。

【００６４】なお、本実施の形態においては、入力バッ
ファが備える遅延回路の数を３であるとして説明した
が、本発明による入力バッファが備える遅延回路の数は
３には限られない。入力バッファが備える遅延回路の数
が３以外の場合は、パターン検知回路の検知する入力信
号の連続性を、遅延回路の数と同一の数のパターンにす
れば足りる。より細かい入力信号の連続性を検知し、そ
れを遅延時間に反映させる場合には、多数の遅延回路を
用意する必要がある。また、遅延時間差ＴｐｄＬＨとＴ
ｐｄＨＬがほぼ等しい場合には、遅延回路の数は２つで
足りる。

【００６５】また、上記のパターン検知回路１における
ノードＣＩＮの電位の変化時間が、バッファ回路２１の
電流駆動能力を変化させることにより調整することが可
能である点は、実施形態１と同様である。

【００６６】また、遅延時間ＤＬ１、ＤＬ２、ＤＬ３の
値は、入力バッファ５０にテスト信号を送ることにより
決定することもできる。これにより、製造プロセスのバ
ラツキおよび使用条件の違いによるスキューも抑制する
ことができる。

【００６７】

【発明の効果】本発明による入力バッファは、入力信号
にそれぞれ異なる位相調整を施した出力信号を出力する
複数のレシーバ回路と、入力信号の電圧が変化しない期
間の長さを検知するパターン検知回路と、パターン検知
回路の検知結果に応じて、複数のレシーバ回路が出力す
る複数の出力信号のうち１つを選択する信号選択回路を
備えることにより、入力信号の電圧が変化しない期間の
長さに応じて入力信号に異なる位相調整を施すことがで
きる。その結果、複数の入力信号の電圧が変化しない期
間の長さの違いによって発生する入力信号間の立ち上が
り又は立ち下がりの遅延時間差を補正することにより、
入力信号間のスキューを抑制することが可能となる。

【図面の簡単な説明】

【図１Ａ】本発明の実施形態１のスキュー抑制のための
調整機能を備えた入力バッファのブロック図である。

【図１Ｂ】本発明の実施形態１の複数の入力バッファを
含むＩＣチップの構成図である。

【図２】本発明の実施形態１における参照電位を変更し
たときの信号検知期間の変化を示す図である。

【図３】本発明による入力バッファが備えるパターン検
知回路の構成を示す図である。

【図４Ａ】本発明の実施形態１におけるパターン検知回
路の動作タイミングを示す図である。

【図４Ｂ】本発明の実施形態１におけるセレクト信号の
状態とセレクタが選択する信号との関係を示す図であ
る。

【図５Ａ】本発明の実施形態２のスキュー抑制のための
調整機能を備えた入力バッファのブロック図である。

【図５Ｂ】本発明の実施形態２におけるセレクト信号の
状態とセレクタが選択する信号との関係を示す図であ
る。

【図６】チップ間のデータ転送をする場合に、信号の確
定期間に依存してデータの遷移時間が異なることによる
スキューが発生する様子を示す図である。

【符号の説明】

１ パターン検知回路 ２、３、４ レシーバ回路 ５、５３ セレクタ １０、５０ 入力バッファ ２１ バッファ回路 ２２、２３ 差動増幅器 ５１ レシーバ ５２ａ、５２ｂ、５２ｃ 遅延回路 Ｄ１、Ｄ２、Ｄ３、Ｄ４ データ信号 ＤＴ１、ＤＴ２、ＤＴ３ 遅延時間 ＴｐｄＨＬ、ＴｐｄＬＨ、Ｔ１ 遅延時間差 Ｖｒｅｆ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、Ｖｒ
ｅｆＨ、ＶｒｅｆＬ参照電位

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力信号にそれぞれ異なる位相調整を施
   した出力信号を出力する複数のレシーバ回路と、 前記入力信号の電圧が変化しない期間の長さを検知する
   パターン検知回路と、 前記パターン検知回路の検知結果に応じて、前記複数の
   レシーバ回路が出力する複数の前記出力信号のうち１つ
   を選択する信号選択回路と、 を備えた、入力バッファ。
2. 【請求項２】 前記複数のレシーバ回路における前記そ
   れぞれ異なる位相調整は、前記入力信号の電圧を前記複
   数のレシーバ回路毎に異なる参照電位と比較することに
   より行われる、請求項１に記載の入力バッファ。
3. 【請求項３】 前記複数のレシーバ回路における前記そ
   れぞれ異なる位相調整は、前記入力信号を前記複数のレ
   シーバ回路毎に異なる時間だけ遅延させることである、
   請求項１に記載の入力バッファ。
4. 【請求項４】 前記パターン検出回路は、 前記入力信号を増幅して出力するバッファ回路と、 前記バッファ回路の出力の電位レベルを検知し、検知結
   果を出力するレベル検知回路と、 を備えている、請求項１に記載の入力バッファ。
5. 【請求項５】 前記入力信号の電圧は、Ｈレベルの電圧
   と、Ｈレベルより低いＬレベルの電圧との間において変
   化し、 前記信号選択回路は、前記入力信号の電圧が連続してＨ
   レベルであった期間が所定の第１期間より長い場合に
   は、ＨレベルからＬレベルへの変化が早く起こるように
   位相調整された、前記複数のレシーバ回路が出力する複
   数の前記出力信号のうち１つを選択し、前記入力信号の
   電圧が連続してＬレベルであった期間が所定の第２期間
   より長い場合には、ＬレベルからＨレベルへの変化が早
   く起こるように位相調整された、前記複数のレシーバ回
   路が出力する複数の前記出力信号のうち１つを選択す
   る、請求項１に記載の入力バッファ。
6. 【請求項６】 前記第１期間と前記第２期間とのそれぞ
   れは、前記入力信号の論理値の最小遷移期間に基づいて
   定められる、請求項５に記載の入力バッファ。