JP2001103097A

JP2001103097A - 信号伝送システム、信号伝送方法、および、トランシーバ回路

Info

Publication number: JP2001103097A
Application number: JP27469399A
Authority: JP
Inventors: Yasutaka Tamura; 泰孝田村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-09-28
Filing date: 1999-09-28
Publication date: 2001-04-13
Anticipated expiration: 2019-09-28
Also published as: JP3955166B2

Abstract

(57)【要約】【課題】従来の信号伝送技術では、信号伝送路の使用
効率を増加すると共に、より少ない数の信号線により高
速の信号伝送を正確に行う双方向の信号伝送を実現する
ことは困難であった。【解決手段】信号伝送路２に送信信号を出力するドラ
イバ１１（３１）と、前記信号伝送路からの受信信号を
受け取るレシーバ１２（３２）と、前記ドライバに起因
した干渉電圧を補償する補償電圧（Ｖoff+, Ｖoff-）を
発生し、該補償電圧を前記レシーバに供給する補償電圧
発生回路１３（３３）とを備え、該補償電圧発生回路の
出力レベルを前記送信信号と前記受信信号との位相関係
に応じて制御して双方向の信号伝送を行うように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩチップ間や
同一チップ内の複数の素子や回路ブロック間、或いは、
ボード間や匡体間における高速信号の伝送技術に関し、
特に、高速信号を双方向に伝送する信号伝送システム、
信号伝送方法、および、トランシーバ回路に関する。

【０００２】近年、コンピュータやその他の情報処理機
器を構成する部品の性能は大きく向上しており、例え
ば、ＤＲＡＭ（Dynamic Random Access Memory）等の半
導体記憶装置やプロセッサ等の性能向上は目を見張るも
のがある。そして、この半導体記憶装置やプロセッサ等
の性能向上に伴って、各部品或いは要素間の信号伝送速
度を向上させなければ、システムの性能を向上させるこ
とができないという事態になって来ている。具体的に、
例えば、ＤＲＡＭ等の主記憶装置とプロセッサとの間の
信号伝送速度がコンピュータ全体の性能向上の妨げにな
りつつある。さらに、サーバと主記憶装置或いはネット
ワークを介したサーバ間といった匡体やボード（プリン
ト配線基板）間の信号伝送だけでなく、半導体チップの
高集積化並びに大型化、および、電源電圧の低電圧化
（信号振幅の低レベル化）等により、ＬＳＩ（Large Sc
ale Integration)チップ間の信号伝送や同一チップ内に
おける素子や回路ブロック間での信号伝送においても信
号伝送速度の向上が必要となって来ている。また、これ
らボード間や匡体間、或いは、ＬＳＩチップ間や同一チ
ップ内の複数の素子や回路ブロック間における信号伝送
では、信号線や配線パターン等の数低減して伝送路の使
用効率を増加することが求められている。そして、より
一層の高精度で双方向に高速の信号伝送が可能な信号伝
送システム、信号伝送方法、および、トランシーバ回路
の提供が要望されている。

【０００３】

【従来の技術】図１は従来の信号伝送システムの一例を
概略的に示す回路図である。図１において、参照符号８
０１および８０３はトランシーバ回路、そして、８０２
は信号伝送路（ケーブル）を示している。図１に示され
るように、従来の信号伝送システムは、トランシーバ回
路８０１および８０３と、これらトランシーバ回路を繋
ぐ信号伝送路８０２により構成されている。ここで、ト
ランシーバ回路８０１は、一方のボードや匡体（例え
ば、サーバ）に設けられ、また、トランシーバ回路８０
３は、他方のボードや匡体（例えば、主記憶装置）に設
けられている。なお、例えば、信号伝送システムが１つ
のＬＳＩチップ内の回路ブロック間の信号伝送に適用さ
れる場合には、各トランシーバ回路８０１，８０３は、
それぞれ異なる回路ブロック間に含まれることになる。
また、各信号線（８２１，８２２；８２４，８２３）
は、相補の信号線として描かれているが、いわゆるシン
グルエンドの信号線としてもよい。

【０００４】各トランシーバ回路８０１，８０３は、そ
れぞれドライバ８１１，８３１およびレシーバ８１２，
８３２を有し、トランシーバ回路８０１のドライバ８１
１は信号線（相補信号線）８２１，８２２を介してトラ
ンシーバ回路８０３のレシーバ８３２に繋がれ、さら
に、トランシーバ回路８０３のドライバ８３１は相補信
号線８２３，８２４を介してトランシーバ回路８０１の
レシーバ８１２に繋がれている。

【０００５】ところで、近年、ＬＳＩチップやボード
間、或いは、匡体間等のデータ伝送量の増大は著しく、
それに対応するために１つの端子（ピン）当たりの信号
伝送速度を増大させる必要がある。この信号伝送速度の
増大は、例えば、ピン数の増加によるパッケージコスト
の上昇を避けるためであり、その結果、最近ではこれら
ＬＳＩ間等の信号伝送速度は、１Ｇｂｐｓを超えるよう
になって来ており、将来（例えば、３〜８年程度後）に
は４Ｇｂｐｓ〜１０Ｇｂｐｓ程度の極めて高い値になる
ことが予想される。

【０００６】しかしながら、このような１Ｇｂｐｓを超
えるような高速の信号伝送においては、例えば、サーバ
と主記憶装置との信号伝送においては、伝送路の表皮効
果による高周波成分の損失や、寄生インダクタおよび寄
生容量等の影響による高周波成分の反射等により、信号
伝送路の帯域に制限が生じる。この信号伝送路の帯域制
限は、例えば、芯線の太いケーブルを使うことで緩和す
ることができるが、大容量の信号（データ）伝送で多数
の信号線を並列に束ねる場合等には、ケーブル束の太さ
にも限界があるため、ケーブルの太さも制限されること
になる。

【０００７】すなわち、図１に示すような従来の信号伝
送システムは、大容量の信号伝送を行うには、多くのピ
ンおよび信号線を必要とするだけでなく、各信号線の太
さによる制限等のために信号伝送路の最大長も制限され
ることになっていた。

【０００８】

【発明が解決しようとする課題】ところで、従来、信号
線の本数を減らすことのできる信号伝送方法として双方
向伝送技術が知られている。この双方向の信号伝送技術
を適用し、正確な信号伝送（判定）を可能とする信号伝
送システムとして、例えば、M. Haycock et al.,"A 2.5
Gb/s Bidirectional Signaling Technology", Hot Int
erconnects Symposium V, pp.149-156, August 21-23,
1997 が提案されている。図２は従来の信号伝送システ
ムの他の例を概略的に示す回路図であり、この M. Hayc
ock et al.により提案された信号伝送システムを示すも
のである。

【０００９】図２において、参照符号９０１および９０
３はトランシーバ回路、そして、９０２は信号伝送路
（ケーブル）を示している。図２に示されるように、従
来の信号伝送システムは、トランシーバ回路９０１およ
び９０３と、これらトランシーバ回路を繋ぐ信号伝送路
９０２により構成されている。各トランシーバ回路９０
１，９０３は、それぞれドライバ（定電圧ドライバ）９
１１，９３１、レシーバ（差動アンプ）９１２，９３
２、セレクタ９１３，９３３、および、２種類の参照電
圧（１／４・Ｖｄｄおよび３／４・Ｖｄｄ）を生成する
複数の抵抗Ｒ１，Ｒ２を有している。ドライバ９１１お
よび９３１は、信号線９２１を介して繋がれており、双
方向の信号伝送を行うようになっている。信号線（参照
電圧線）９２２および９２３の両端は、それぞれ抵抗分
割されて所定の電圧（例えば、参照電圧線９２２には１
／４・Ｖｄｄ、また、参照電圧線９２３には３／４・Ｖ
ｄｄ）が与えられ、各セレクタ９３３に２種類の参照電
圧（１／４・Ｖｄｄおよび３／４・Ｖｄｄ）を印加する
ようになっている。

【００１０】この図２に示す信号伝送システムは、例え
ば、一方のトランシーバ回路９０１のドライバ９１１が
低レベル『Ｌ』（Ｖｓｓ：０ボルト）を出力する時に
は、セレクタ９１３により１／４・Ｖｄｄの参照電圧が
選択されてレシーバ（差動アンプ）９１２に印加され
る。レシーバ９１２は、１／４・Ｖｄｄの参照電圧と、
信号線９２１を介して供給される他方のトランシーバ回
路９０３のドライバ９３１の出力を判定する。すなわ
ち、一方のドライバ９１１の出力が低レベル『Ｌ』の場
合において、他方のドライバ９３１の出力も低レベル
『Ｌ』ならば、論理的に、信号線９２１の電位（レシー
バ９１２の入力電位）は低レベル『Ｌ』（Ｖｓｓ：０ボ
ルト）となり、また、他方のドライバ９３１の出力が高
レベル『Ｈ』（Ｖｄｄ）ならば、論理的に、信号線９２
１の電位は１／２・Ｖｄｄになる。このように、図２の
信号伝送システムは、ドライバ９１１の出力が低レベル
『Ｌ』の場合、レシーバ９１２の入力は０〜１／２・Ｖ
ｄｄの範囲で変化することになるため、その中間の１／
４・Ｖｄｄの参照電圧と比較（差動増幅）することによ
り、他方のドライバ９３１（他方のトランシーバ回路９
０３）からの信号レベルを正しく判定するようになって
いる。

【００１１】さらに、例えば、一方のトランシーバ回路
９０１のドライバ９１１が高レベル『Ｈ』（Ｖｄｄ）を
出力する時には、セレクタ９１３により３／４・Ｖｄｄ
の参照電圧が選択されてレシーバ９１２に印加される。
レシーバ９１２は、３／４・Ｖｄｄの参照電圧と、信号
線９２１を介して供給される他方のトランシーバ回路９
０３のドライバ９３１の出力を判定する。すなわち、一
方のドライバ９１１の出力が高レベル『Ｈ』の場合にお
いて、他方のドライバ９３１の出力が低レベル『Ｌ』な
らば、論理的に、信号線９２１の電位は１／２・Ｖｄｄ
となり、また、他方のドライバ９３１の出力も高レベル
『Ｈ』（Ｖｄｄ）ならば、論理的に、信号線９２１の電
位はＶｄｄになる。このように、図２の信号伝送システ
ムは、ドライバ９１１の出力が高レベル『Ｈ』の場合、
レシーバ９１２の入力は１／２・Ｖｄｄ〜Ｖｄｄの範囲
で変化することになるため、その中間の３／４・Ｖｄｄ
の参照電圧と比較することにより、他方のドライバ９３
１からの信号レベルを正しく判定するようになってい
る。

【００１２】しかしながら、この従来の双方向の信号伝
送システムにおいて、例えば、一方のトランシーバ回路
９０１のレシーバ９１２による他方のトランシーバ回路
９０３のドライバ９３１の出力信号の判定は、ドライバ
９３１の出力信号による電圧の変化がレシーバ９１２の
入力に現れて選択された参照電圧との差電圧が十分にな
るまで、すなわち、信号レベルが確定するまで待つ必要
がある。そして、この従来の双方向の信号伝送システム
では、送信信号の位相と受信信号の位相が大きくずれる
ことは許されず（送信信号と受信信号とを同期させる必
要があり）、その結果として、信号線（配線）の最大長
に深刻な制限（例えば、１Ｇｂｐｓの時に約１０ｃｍ程
度まで）を与えることになっていた。

【００１３】本発明は、上述した従来の信号伝送技術に
おける課題に鑑み、信号伝送路の使用効率を増加すると
共に、より少ない数の信号線により高速の信号伝送を正
確に行い、また、信号線の最大長を延ばすことのできる
信号伝送システム、信号伝送方法、および、トランシー
バ回路の提供を目的とする。

【００１４】

【課題を解決するための手段】本発明の第１の形態によ
れば、信号伝送路に送信信号を出力するドライバと、前
記信号伝送路からの受信信号を受け取るレシーバと、前
記ドライバに起因した干渉電圧を補償する補償電圧を発
生し、該補償電圧を前記レシーバに供給する補償電圧発
生回路とを備え、該補償電圧発生回路の出力レベルを前
記送信信号と前記受信信号との位相関係に応じて制御し
て双方向の信号伝送を行うようにしたことを特徴とする
トランシーバ回路が提供される。

【００１５】本発明の第２の形態によれば、第１のトラ
ンシーバ回路と、第２のトランシーバ回路と、該第１お
よび第２のトランシーバ回路を繋ぐ信号伝送路とを備え
た信号伝送システムであって、前記第１および第２のト
ランシーバ回路の少なくとも一方は、信号伝送路に送信
信号を出力するドライバと、前記信号伝送路からの受信
信号を受け取るレシーバと、前記ドライバに起因した干
渉電圧を補償する補償電圧を発生し、該補償電圧を前記
レシーバに供給する補償電圧発生回路とを備え、該補償
電圧発生回路の出力レベルを前記送信信号と前記受信信
号との位相関係に応じて制御して双方向の信号伝送を行
うようにしたトランシーバ回路であることを特徴とする
信号伝送システムが提供される。

【００１６】本発明の第３の形態によれば、信号伝送路
に送信信号を出力するドライバ、および、該信号伝送路
からの受信信号を受け取るレシーバを備え、該ドライバ
に起因した干渉電圧を補償する補償電圧を発生して該レ
シーバに供給する信号伝送方法であって、前記補償電圧
のレベルを前記送信信号と前記受信信号との位相関係に
応じて制御して双方向の信号伝送を行うようにしたこと
を特徴とする信号伝送方法が提供される。［備考］１．信号伝送路に送信信号を出力するドライバと、前記
信号伝送路からの受信信号を受け取るレシーバと、前記
ドライバに起因した干渉電圧を補償する補償電圧を発生
し、該補償電圧を前記レシーバに供給する補償電圧発生
回路とを備え、該補償電圧発生回路の出力レベルを前記
送信信号と前記受信信号との位相関係に応じて制御して
双方向の信号伝送を行うようにしたことを特徴とするト
ランシーバ回路。

【００１７】２．項目１に記載のトランシーバ回路にお
いて、前記ドライバは、定電流ドライバであることを特
徴とするトランシーバ回路。３．項目２に記載のトランシーバ回路において、前記ド
ライバは、複数の定電流ドライバユニットを備えた第１
のドライバユニット群と、複数の定電流ドライバユニッ
トを備えた第２のドライバユニット群とを備え、該第１
および第２のドライバユニット群を切り替えて順次送信
信号を出力するようにしたことを特徴とするトランシー
バ回路。

【００１８】４．項目３に記載のトランシーバ回路にお
いて、前記各ドライバユニット群は、当該ドライバユニ
ット群の複数の定電流ドライバユニットの動作状態を制
御して前記送信信号のトランジェント特性を調整するよ
うにしたことを特徴とするトランシーバ回路。５．項目４に記載のトランシーバ回路において、該トラ
ンシーバ回路は、前記各ドライバユニット群を駆動する
プリドライバを備え、該プリドライバは、該ドライバユ
ニット群におけるドライバユニットの数をｎとして、ビ
ットタイムＴの２倍を周期とする４ｎ相のクロックで駆
動されるようになっていることを特徴とするトランシー
バ回路。

【００１９】６．項目１に記載のトランシーバ回路にお
いて、前記補償電圧発生回路は、前記ドライバと同じ回
路構成を有し当該ドライバと同じデータで駆動されるレ
プリカドライバであり、該レプリカドライバの出力振幅
およびトランジェント時間を制御する手段を備えている
ことを特徴とするトランシーバ回路。７．項目６に記載のトランシーバ回路において、前記ド
ライバは複数のドライバユニットを備え、前記レプリカ
ドライバは、該ドライバを構成する１つのドライバユニ
ットと同様の構成とされていることを特徴とするトラン
シーバ回路。

【００２０】８．項目７に記載のトランシーバ回路にお
いて、前記補償電圧発生回路は、さらに、前記レシーバ
の判定タイミングにおける補償電圧の精度を向上させる
ための補正信号を過去の出力ビットに応じて発生させる
補正回路を備えていることを特徴とするトランシーバ回
路。９．項目１に記載のトランシーバ回路において、前記補
償電圧発生回路は、前記ドライバが出力する送信信号の
現在のビットおよび過去のビットのデータ系列、並び
に、前記送信信号と前記受信信号との位相関係に応じて
前記補償電圧を発生することを特徴とするトランシーバ
回路。

【００２１】１０．項目１に記載のトランシーバ回路に
おいて、前記補償電圧発生回路は、前記ドライバが出力
する送信信号の現在のビットおよび過去のビットのデー
タ系列、並びに、前記送信信号と前記受信信号との位相
差に依存した電圧レベルを発生する複数の補償電圧補正
回路と、前記データ系列に応じて該複数の補償電圧補正
回路の出力の１つを選択する選択回路とを備えているこ
とを特徴とするトランシーバ回路。

【００２２】１１．項目９または１０に記載のトランシ
ーバ回路において、該トランシーバ回路は、さらに、実
際の信号伝送に先立って、一方のドライバからテストパ
ターンを送出し、他方のドライバでは出力電流レベルを
零とした状態で、レシーバによる判定が『０』或いは
『１』になる境界の補償電圧を決定する手段と、該決定
された補償電圧を記憶する手段とを備え、該記憶された
補償電圧を使用して実際の信号伝送を行うようにしたこ
とを特徴とするトランシーバ回路。

【００２３】１２．項目１に記載のトランシーバ回路に
おいて、現在も含めて過去のｎ個のビット系列の値によ
り補償用オフセット値を決めるようにしたトランシーバ
回路であって、該トランシーバ回路は、２ⁿ種類の補償
電圧に応じた２ⁿ個のレシーバ回路と、実際のビット系
列に応じたレシーバ回路の出力を選択する選択回路とを
備えたことを特徴とするトランシーバ回路。

【００２４】１３．項目１に記載のトランシーバ回路に
おいて、該トランシーバ回路は、前記ドライバ、前記レ
シーバ、或いは、該ドライバおよびレシーバの双方に対
して設けられた前記信号伝送路の特性を補償するイコラ
イズ回路を備え、前記補償電圧発生回路は、テストパタ
ーンを受信して同一側のドライバからの干渉値および反
対側のドライバからの信号の符号間干渉が最小となるよ
うに調整する手段を備えたことを特徴とするトランシー
バ回路。

【００２５】１４．項目１〜１３のいずれか１項に記載
のトランシーバ回路において、該トランシーバ回路は、
さらに、前記ドライバの出力インピーダンスを一定に保
つインピーダンス保持手段を備えていることを特徴とす
るトランシーバ回路。１５．項目１〜１４のいずれか１項に記載のトランシー
バ回路において、前記ドライバから出力される送出信号
のトランジェント時間をビットタイムＴと同等にしたこ
とを特徴とするトランシーバ回路。

【００２６】１６．第１のトランシーバ回路と、第２の
トランシーバ回路と、該第１および第２のトランシーバ
回路を繋ぐ信号伝送路とを備えた信号伝送システムであ
って、前記第１および第２のトランシーバ回路の少なく
とも一方は、項目１〜１５のいずれか１項に記載のトラ
ンシーバ回路であることを特徴とする信号伝送システ
ム。

【００２７】１７．信号伝送路に送信信号を出力するド
ライバ、および、該信号伝送路からの受信信号を受け取
るレシーバを備え、該ドライバに起因した干渉電圧を補
償する補償電圧を発生して該レシーバに供給する信号伝
送方法であって、前記補償電圧のレベルを前記送信信号
と前記受信信号との位相関係に応じて制御して双方向の
信号伝送を行うようにしたことを特徴とする信号伝送方
法。

【００２８】１８．項目１７に記載の信号伝送方法にお
いて、前記補償電圧は、前記ドライバが出力する送信信
号の現在のビットおよび過去のビットのデータ系列、並
びに、前記送信信号と前記受信信号との位相関係に応じ
て発生されることを特徴とする信号伝送方法。１９．項目１８に記載の信号伝送方法において、該信号
伝送方法は、実際の信号伝送に先立って、一方のドライ
バからテストパターンを送出し、他方のドライバでは出
力電流レベルを零とした状態で、レシーバによる判定が
『０』或いは『１』になる境界の補償電圧を決定し、該
決定された補償電圧を記憶し、そして、該記憶された補
償電圧を使用して実際の信号伝送を行うようにしたこと
を特徴とする信号伝送方法。

【００２９】２０．項目１７に記載の信号伝送方法にお
いて、前記ドライバから出力される送出信号のトランジ
ェント時間をビットタイムＴと同等にしたことを特徴と
する信号伝送方法。図３は本発明に係るトランシーバ回
路の原理構成を示すブロック回路図である。図３におい
て、参照符号１および３はトランシーバ回路、そして、
２は信号伝送路（ケーブル）を示している。図３に示さ
れるように、本発明の信号伝送システムは、トランシー
バ回路１および３と、これらトランシーバ回路を繋ぐ信
号伝送路２により構成されている。

【００３０】各トランシーバ回路１，３は、それぞれド
ライバ１１，３１、レシーバ１２，３２、および、補償
電圧発生回路１３，３３を有している。なお、図３およ
び以下の各実施例を示す図面では、相補信号線２１，２
２による信号伝送が描かれているが、いわゆるシングル
エンドの信号線による信号伝送とすることもできるのは
いうまでもない。

【００３１】図３から明らかなように、本発明のトラン
シーバ回路（信号伝送システムおよび信号伝送方法）で
は、まず、信号伝送路の使用効率を上げるために双方向
伝送が適用される。すなわち、一方の側のトランシーバ
回路１におけるドライバ１１の相補信号出力（Ｖ+,Ｖ-)
は、一方の側のトランシーバ回路１におけるレシーバ１
２の入力に接続されると共に、信号線２（２１，２２）
を介して他方の側のトランシーバ回路３におけるドライ
バ３１の相補信号出力に接続される。

【００３２】ところで、通常、１対１の信号伝送では、
一時には一方向にしか信号を伝送することができず、ま
た、１本の伝送路（信号伝送路）で双方向の信号伝送を
行う場合には、ドライバとレシーバを切り替えて伝送を
行っている。さらに、ドライバとレシーバの切り替え処
理を行うことなく双方向の信号伝送が可能であれば、伝
送路当たりの信号伝送速度を上げることができるが、こ
れは、信号伝送路は本質的に一方向に信号を送っている
場合にも反対方向に別の信号を送ることができる性質を
持っているからである。もし、伝送路の両端で或る方向
とそれと逆の方向の信号を分離する手段があれば、一本
の伝送路で同時に両方向に信号を送ることができ、伝送
路１本当たりでは従来の２倍の伝送速度を得ることがで
きることになる。

【００３３】本発明は、図３に示されるように、伝送路
の一方の端（例えば、一方のトランシーバ回路１）で考
えると、レシーバ１２に入る信号（Ｖ+,Ｖ-)は、同一の
側のドライバ１１に起因する電圧の上に反対側のドライ
バ３１から送られた信号が重畳する形になっている。そ
こで、本発明のトランシーバ回路（例えば、トランシー
バ回路１）では、補償電圧発生回路１３により同一側の
ドライバ１１に起因する電圧（干渉電圧）をオフセット
電圧（Ｖoff+, Ｖoff-）としてレシーバ１２へ供給し、
レシーバ１２では、受信波形からドライバ１１に起因す
る干渉電圧を除去することで双方向に同時に信号を伝送
している場合でも正しく信号の受信（反対側のドライバ
３１から送られた信号の判別）を行うようになってい
る。

【００３４】すなわち、例えば、一方のトランシーバ回
路１において、その一方側のドライバ１１がどのような
信号（Ｖin）を送っているかは既知であるから、そのド
ライバ１１の出力に起因した干渉電圧（オフセット電
圧：Ｖoff+, Ｖoff-）を補償電圧発生回路１３（基本的
にはドライバと同一のものが使える）で発生し、レシー
バ１２は、受信波形（Ｖ+,Ｖ-)から干渉電圧（Ｖoff+,
Ｖoff-）を除去することで他方のトランシーバ回路３に
おけるドライバ３１の出力を正しく判定することができ
る。なお、他方のトランシーバ回路３におけるレシーバ
３２の信号判定も同様である。

【００３５】さらに、本発明では、前述した図２の従来
の双方向信号伝送と異なり、受信信号の位相と送信信号
の位相が任意のずれを持っていても正しく信号の判定を
行うことができる。これは、後述するように、信号を判
定するタイミングに正しい補償オフセット電圧を発生さ
せる回路を用いることにより、どのようなタイミングで
も受信が可能になるからである。

【００３６】このように、本発明によれば、送出される
信号と受信信号との間の位相関係が任意の値でよく、ま
たその位相値も時間と共に変動することが許されるた
め、信号伝送路の距離に制約がなく、また、送信信号と
受信信号とを完全に同期させる必要がないという利点が
ある。

【００３７】

【発明の実施の形態】以下、本発明に係る信号伝送シス
テム、信号伝送方法、および、トランシーバ回路の実施
例を図面を参照して詳述する。図４は本発明の第１実施
例としてのトランシーバ回路におけるドライバを示す回
路図であり、図３に示すトランシーバ回路１（３）にお
けるドライバ１１（３１）を示すものである。なお、図
４では、ドライバ１１に入力する信号も相補信号（Ｖin
+,Ｖin-)として描かれている。図４において、参照符号
１１１および１１２はインバータ、１１３および１１５
はＰチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジ
スタ）、そして、１１４および１１６はＮチャネル型Ｍ
ＯＳトランジスタ（ＮＭＯＳトランジスタ）を示してい
る。

【００３８】本第１実施例のドライバでは、出力段がプ
ッシュプルのインバータとして構成されている。すなわ
ち、正論理の入力信号Ｖin+ は、インバータ１１１を介
してプッシュプルのインバータ（ＰＭＯＳトランジスタ
１１３およびＮＭＯＳトランジスタ１１４）により信号
伝送路２１へ伝えられ、また、負論理の入力信号Ｖin-
は、インバータ１１２を介してプッシュプルのインバー
タ（ＰＭＯＳトランジスタ１１５およびＮＭＯＳトラン
ジスタ１１６）により信号伝送路２２へ伝えられる。

【００３９】なお、一方のトランシーバ回路（１）のド
ライバ１１の正論理の出力信号を伝える信号線２１は、
他方のトランシーバ回路（３）のドライバ３１の正論理
の出力に接続され、また、ドライバ１１の負論理の出力
信号を伝える信号線２２は、ドライバ３１の負論理の出
力に接続されている。さらに、一方のトランシーバ回路
（１）において、ドライバ１１の出力（信号線２１，２
２）は、レシーバ（１２）の入力に接続され、また、他
方のトランシーバ回路（３）において、ドライバ３１の
出力（信号線２１，２２）は、レシーバ（３２）の入力
に接続されている。ここで、具体的に、ドライバ１１
は、例えば、１．２５Ｇｂｐｓのデータ転送速度でＮＲ
Ｚ（ノンリターントゥゼロ：Non-Return to Zero）信号
を信号線に送出する。

【００４０】図５は本発明の第２実施例としてのトラン
シーバ回路におけるレシーバを示す回路図であり、図３
に示すトランシーバ回路１（３）におけるレシーバ１２
（３２）を示すものである。なお、図５において、参照
符号１２１および１２２はＰＭＯＳトランジスタ、１２
３〜１２８はＮＭＯＳトランジスタ、そして、１２０お
よび１２９はＮＡＤＮゲートを示している。なお、参照
符号Ｖcnは、ＮＭＯＳトランジスタ１２４および１２７
のゲートに印加するバイアス電圧を示している。

【００４１】図５に示されるように、レシーバ１２は、
２つの差動増幅回路で構成され、通常の入力信号（Ｖin
+,Ｖin-)の他に、補償電圧発生回路（１３）からのオフ
セット電圧（Ｖoff+, Ｖoff-）が入力されるようになっ
ている。すなわち、レシーバ１２では、通常の入力信号
Ｖin+,Ｖin- からオフセット電圧Ｖoff+, Ｖoff-を差し
引いて、２つのＮＡＮＤゲート１２０および１２９がク
ロスカップルされたリジェネラティブラッチ（Rejenera
tive Latch) により、信号の高レベル『Ｈ』（『１』）
および低レベル『Ｌ』（『０』）の判定を行うようにな
っている。

【００４２】従って、レシーバ１２は、ドライバ１１の
出力信号に起因する干渉電圧（オフセット電圧）をレシ
ーバ入力からキャンセルし、信号線２１，２２を介して
供給される他方のトランシーバ回路（３）のドライバ
（３１）の出力信号を正しく受信（判定）するようにな
っている。なお、補償電圧発生回路（１３）は、例え
ば、ドライバ１１と同様の回路構成とされている。ま
た、ドライバ１１、レシーバ１２、および、補償電圧発
生回路１３より成るトランシーバ回路（１）と同様の回
路は、信号線２１，２２の反対側にも設けられている。

【００４３】ここで、上記の実施例では、信号伝送が全
て差動（相補信号）で行われる場合を例として説明した
が、前述したように、本発明はいわゆるシングルエンド
による信号伝送に対しても適用することができる。上述
したように、補償電圧発生回路（１３：ドライバと同じ
構成をもつレプリカドライバ）の出力（オフセット電
圧：Ｖoff+, Ｖoff-）には、反対側のドライバ（３１）
からの信号入力の効果が含まれない純粋なドライバ（１
１）起因の電圧のみが現れるため、このオフセット電圧
（Ｖoff+, Ｖoff-）を入力信号（Ｖin+,Ｖin-)から差し
引くことにより双方向伝送における信号受信が可能にな
る。

【００４４】なお、例えば、後述する図８の第５実施例
のように、ドライバを複数（例えば、４個、８個、或い
は、１６個等）のドライバユニットで構成する場合、レ
プリカドライバは、このドライバを構成する１つのドラ
イバユニットと同様の構成としてもよい。図６は本発明
の第３実施例としてのトランシーバ回路におけるドライ
バ１１（３１）を示す回路図である。この図６に示す第
３実施例のドライバは、前述した図４のドライバに対し
て、ＰＭＯＳトランジスタ１１７およびＮＭＯＳトラン
ジスタ１１８をそれぞれ最終段のインバータ（１１３，
１１４；１１５，１１６）と高電位および低電位の電源
線（Ｖｄｄ，Ｖｓｓ）との間に設けて定電流駆動すると
共に、ドライバの出力（信号線）２１および２２に中間
電位（１／２・Ｖｄｄ）に吊られた抵抗（終端抵抗：イ
ンピーダンス保持手段）２３および２４を設けるように
なっている。ここで、参照符号ＶｃｐおよびＶｃｎは、
それぞれＰＭＯＳトランジスタ１１７およびＮＭＯＳト
ランジスタ１１８のゲートに印加されるバイアス電圧を
示している。

【００４５】本第３実施例のドライバは、ドライバの出
力インピーダンスを出力状態に依存せず（出力が高レベ
ル『Ｌ』または『Ｈ』の何れかであるか、或いは、立ち
上がりまたは立ち下がり期間であるかに依らず）一定と
するように構成したものであり、最終段を定電流ドライ
バ（定電流インバータ）で構成し、その出力を終端抵抗
２３，２４で並列終端することにより出力インピーダン
スを一定に保つようになっている。ここで、抵抗２３お
よび２４の抵抗値は、信号線（伝送線路）２１，２２の
特性インピーダンスに一致させるようになっている。

【００４６】このように、本第３実施例によれば、一方
の側のドライバ（１１）は、他方の側（反対側）のドラ
イバ（３１）から送られてきた信号に対して終端抵抗の
役割を果たすため、信号の反射による波形の乱れを抑え
ることができ、高速の信号伝送が可能になる。図７は本
発明の第４実施例としてのトランシーバ回路におけるド
ライバ１１（３１）を示す回路図である。この図７に示
す第４実施例のドライバは、上述した図６のドライバに
対して、各最終段のインバータの入力に容量１１１１，
１１１２および１１２１，１１２２を設け、ドライバか
ら送出される信号を鈍らせて立ち上がり（立ち下がり：
トランジェント時間）をビットタイムＴと同等（同程
度）とするようになっている。ここで、容量１１１１お
よび１１２１は、ＰＭＯＳトランジスタおよびＮＭＯＳ
トランジスタより成るＭＯＳ容量として構成され、ま
た、容量１１１２および１１２２は、２つのＮＭＯＳト
ランジスタより成るＭＯＳ容量として構成されている。
なお、ドライバから出力される送出信号のトランジェン
ト時間は、ビットタイムＴの５０％程度であってもよ
い。

【００４７】このように、本第４実施例のドライバは、
正論理を出力する最終段のインバータ（１１３，１１
４）の入力と高電位および低電位の電源線（Ｖｄｄ，Ｖ
ｓｓ）との間にそれぞれ容量１１１１および１１１２を
設け、さらに、負論理を出力する最終段のインバータ
（１１５，１１６）の入力と高電位および低電位の電源
線（Ｖｄｄ，Ｖｓｓ）との間にそれぞれ容量１１２１お
よび１１２２を設け、これにより、ドライバ出力の立ち
上がり時間を長くするようになっている。

【００４８】すなわち、ドライバの出力信号が急激に立
ち上がると（ドライバ出力の立ち上がり時間が短い
と）、受信信号の判定期間がドライバ出力の立ち上がり
（または、立ち下がり）期間に掛かってしまい、補償に
よるドライバ起因の電圧の除去に大きな誤差を伴うこと
になる。なぜなら、補償信号発生回路（１３）による補
償電圧と実際のドライバ電圧との間にスキューがある
と、この［スキュー］×［電圧変化率］だけの誤差（時
間のずれによる誤差電圧）が発生し、その誤差電圧がド
ライバ出力の変化率が大きい期間（立ち上がり・立ち下
がり期間）に大きな値となってしまうからである。これ
に対して、本第４実施例によれば、ドライバ出力の立ち
上がり時間が長くなるため、ドライバに起因する電圧変
化率が小さくなり、その分スキューによる誤差電圧も小
さくなり、レシーバ（１２）による正確な信号判定が可
能になる。

【００４９】図８は本発明の第５実施例としてのトラン
シーバ回路におけるドライバ１１（１３）を示す回路図
である。図８において、参照符号１０１は第１のドライ
バユニット群を示し、１０２は第２のドライバユニット
群を示している。なお、前述した第４実施例のように、
容量を使用してドライバ出力を鈍らせる場合、簡単な回
路構成とすることはできるが、その容量値の設定は難し
いものがある。そこで、本第５実施例では、ドライバユ
ニット群を用いてドライバ出力を適切に鈍らせる（トラ
ンジェント特性を調整する）ようになっている。

【００５０】すなわち、図８に示されるように、本第５
実施例のドライバは、並列に接続された複数の定電流ド
ライバユニット１０１１〜１０１ｎで構成した第１のド
ライバユニット群１０１、および、並列に接続された複
数の定電流ドライバユニットで構成した第２のドライバ
ユニット群１０２を備え、時間の経過に応じて各ドライ
バユニット群におけるドライバユニットの数を制御し
て、ドライバから送出される信号の立ち上がり（立ち下
がり：トランジェント時間）をビットタイムＴと同程度
とするようになっている。なお、第２のドライバユニッ
ト群１０２は、第１のドライバユニット群１０１と同様
の構成とされ、第１および第２のドライバユニット群の
出力は、信号線２１，２２に対して共通に接続されてい
る。

【００５１】第１のドライバユニット群１０１には、例
えば、ｎ−１番目のデータＤ(n-1)が入力され、また、
第２のドライバユニット群１０２には、例えば、ｎ番目
のデータＤ(n) が入力される。すなわち、ドライバ１１
は、２つのドライバユニット群１０１，１０２で構成さ
れ、例えば、第１のドライバユニット群１０１には１ビ
ット前のデータが入力され、第２のドライバユニット群
１０２には現在のビットのデータが入力される。なお、
例えば、次のビットのデータは、第１のドライバユニッ
ト群１０１に供給されることになる。

【００５２】図９は図８に示すドライバの動作を説明す
るための図である。図９のグラフにおいて、縦軸は電流
を出力しているドライバユニットの数を示し、横軸は時
間を示している。なお、図９では、各ドライバユニット
群１０１，１０２における定電流ドライバユニットの数
が４個の場合を例として示しているが、この数は様々に
変化させ得るのはいうまでもない。

【００５３】図９に示されるように、第１のドライバユ
ニット群１０２におけるドライバユニットの数は時間と
共に４から０まで順次減少し、第２のドライバユニット
群１０１におけるドライバユニットの数は時間と共に０
から４まで順次増加し、また、これら第１および第２の
ドライバユニット群で電流を出力しているドライバユニ
ットの数の和が４となるように制御されている。これに
より、第１のドライバユニット群１０２によるデータＤ
(n-1) の立ち下がり波形が鈍り、また、第２のドライバ
ユニット群１０１によるデータＤ(n) の立ち上がり波形
が鈍ることになる。

【００５４】図１０は図８に示すドライバに適用するプ
リドライバの一例を示すブロック回路図であり、また、
図１１は図１０に示すプリドライバにおけるマルチプレ
クサの一例を示す回路図である。ここで、図１０および
図１１は、４ビット（Ｎ＝４）のパラレルデータを処理
するプリドライバの例を示し、また、４ビットの差動デ
ータ（相補信号）Ｄ０，／Ｄ０；Ｄ１，／Ｄ１；Ｄ２，
／Ｄ２；Ｄ３，／Ｄ３の内、主として正論理の信号Ｄ
０，Ｄ１，Ｄ２，Ｄ３に関する回路を示している。

【００５５】図１０に示されるように、プリドライバ４
００は、例えば、４ビットのパラレルデータＤ０，Ｄ
１，Ｄ２，Ｄ３をラッチする複数のラッチ回路（４１１
〜４１６）および各ラッチ回路の出力をそれぞれ所定の
クロックで取り込んで出力するマルチプレクサ（４０１
〜４０４）を備えている。具体的に、データＤ０〜Ｄ３
は、例えば、クロックＣＫ４４の立ち上がりタイミング
でラッチされるラッチ回路４１１〜４１４に供給され、
さらに、ラッチ回路４１３および４１４の出力はクロッ
クＣＫ２４の立ち上がりタイミングでラッチされるラッ
チ回路４１５および４１６に供給され、各ラッチ回路４
１１，４１２，４１５，４１６の出力がマルチプレクサ
４０１に入力されるようになっている。

【００５６】マルチプレクサ４０１は、それぞれ所定の
クロックによりスイッチング制御される複数のトランス
ファゲート４１１〜４１８を備え、例えば、ラッチ回路
４１１の出力（Ｄ０）は、クロックＣＫ１１（ｆ１）に
より制御されるトランスファゲート４１１およびクロッ
ク／ＣＫ２１（／ｆ２）により制御されるトランスファ
ゲート４１５を介してインバータ（定電流駆動インバー
タ）４１９に供給されるようになっている。同様に、ラ
ッチ回路４１２の出力（Ｄ１）は、クロックＣＫ２１
（ｆ２）により制御されるトランスファゲート４１２お
よびクロック／ＣＫ３１（／ｆ３）により制御されるト
ランスファゲート４１６を介してインバータ４１９に供
給される。

【００５７】各マルチプレクサ４０１〜４０４では、そ
れぞれトランスファゲート４１１〜４１８を制御するク
ロックがそれぞれ異なっている。また、図１１におい
て、インバータ４１９’には、正論理のデータＤ０〜Ｄ
３を処理するのと同様の構成を有する負論理のデータ／
Ｄ０〜／Ｄ３を処理するプリドライバ部４１０の出力が
供給され、各インバータ４１９および４１９’を介して
相補（差動）の信号ＤＤ１，／ＤＤ１が出力される。こ
れら各マルチプレクサ４０１〜４０４の出力信号ＤＤ
０，／ＤＤ０；ＤＤ１，／ＤＤ１；ＤＤ２，／ＤＤ２；
ＤＤ３，／ＤＤ３はまとめられ、出力ＤＤ，／ＤＤ（Ｄ
(n-1))として、各ドライバユニット（１０１１〜１０１
ｎ）へそれぞれ供給される。

【００５８】図１２は図１０に示すプリドライバに適用
する多相クロックを説明するための図である。ここで、
図１２（ａ）はプリドライバ４００に対して多相クロッ
ク（４ｎ相のクロック：ＣＫ１１〜ＣＫ１４；ＣＫ２１
〜ＣＫ２４；ＣＫ３１〜ＣＫ３４；ＣＫ４１〜ＣＫ４
４）を供給するための多相クロック発生回路のブロック
図であり、図１２（ｂ）は上記多相クロック（４ｎ相の
クロック）の各タイミング波形を示す図である。

【００５９】このように、本第５実施例では、各ドライ
バユニット群（１０１）において、複数のドライバユニ
ット１０１１、１０１２、…、１０１ｎは、例えば、多
相のクロックＣＫ１，／ＣＫ１、ＣＫ２，／ＣＫ２、
…、ｃｋｎ，／ｃｋｎにより制御されるプリドライバに
より駆動され、ドライバ段の電流が順次切り替えられる
ようになっている。ここで、プリドライバ４００（各ド
ライバユニット１０１１〜１０１ｎ）は、例えば、ビッ
トタイムＴの２倍を周期とする４ｎ相のクロックＣＫ１
１〜ＣＫ１４；ＣＫ２１〜ＣＫ２４；ＣＫ３１〜ＣＫ３
４；ＣＫ４１〜ＣＫ４４により制御され、ドライバ段の
電流が順次切り替えられるようになっている。

【００６０】図１３は本発明の第６実施例としてのトラ
ンシーバ回路におけるドライバ１１（１３）を示す回路
図である。図８において、参照符号１０３１〜１０３ｎ
は定電流ドライバユニットを示し、１０３２〜１０３ｎ
は遅延段を示している。なお、図１３においては、デー
タＤ(n) は相補信号ではなく、いわゆるシングルエンド
の信号として描かれている。

【００６１】図１３に示されるように、本第６実施例で
は、複数の定電流ドライバユニット１０３１、１０３
２、１０３ｎに対して、直接および直列接続されたイン
バータチェーンによる遅延段１０３２、…、１０３ｎを
介して順次データＤ(n) を遅延して供給することで、ド
ライバの出力の立ち上がり（立ち下がり）時間を長くす
るようになっている。

【００６２】上記の第５実施例および第６実施例によれ
ば、前述した第４実施例における容量を使用して立ち上
がり（立ち下がり）時間を規定するのに比べて、より正
確な立ち上がり（立ち下がり）時間の制御が可能であ
り、さらに、大きな容量を必要としないため回路の占有
面積を低減することもできる。図１４は本発明の第７実
施例としてのトランシーバ回路における補償電圧発生回
路１３（３３）を示す回路図である。

【００６３】図１４に示されるように、補償電圧発生回
路１３は、基本的には、図６に示すような定電流ドライ
バ１１と同様のレプリカドライバとして構成されてい
る。本第７実施例の補償電圧発生回路１３は、ドライバ
（メインのドライバ）１１に対応した信号（補償電圧）
Ｖoff+, Ｖof- を出力するけでなく、さらに、ＰＭＯＳ
トランジスタ１３９およびＮＭＯＳトランジスタ１４０
により、制御信号Ｖcont, ／Ｖcontにより出力信号の増
加および減少をさせることができるようになっている。
また、本第７実施例においては、補償電圧発生回路の出
力には、複数の容量およびスイッチで構成された容量ス
イッチ部１４１および１４２が設けられ、容量をスイッ
チすることで出力（補償電圧Ｖoff+, Ｖof-)の立ち上が
り時間を調整することができるようになっている。な
お、この容量スイッチ部１４１および１４２による容量
のスイッチング処理は、例えば、電源投入時の初期設定
において自動的に行うようにすることができる。

【００６４】すなわち、レプリカドライバ（補償電圧発
生回路）１３は、例えば、消費電力を低減するためにメ
インのドライバ１１よりも小型のトランジスタで構成す
ることができが、特に、その場合には、駆動能力や出力
の負荷容量等の違いによりドライバ１１の出力に起因し
た干渉電圧を補償する補償電圧（オフセット電圧：Ｖof
f+, Ｖof-)に誤差（ずれ）が生じてしまう。そこで、本
第７実施例の補償電圧発生回路は、容量スイッチ部１４
１および１４２により補償電圧の立ち上がり時間を調整
することで補償電圧の値をより正確なものとし、レシー
バ１２（３２）による高感度の信号受信を可能とするも
のである。

【００６５】本発明の第８実施例としてのトランシーバ
回路における補償電圧発生回路３３（１３）を概略的に
示すブロック回路図である。図１５において、参照符号
３３０は位相データ参照部、３３１１〜３３１４はＤ／
Ａコンバータ（補償電圧発生部）、そして、３３２１〜
３３２４はスイッチを示している。なお、図１５（図１
６および図１７も同様）では、便宜的に、他方の側の補
償電圧発生回路３３を描いているが、一方の側の補償電
圧発生回路１３も同様であるのはいうまでもない。

【００６６】図１５に示されるように、本第８実施例の
補償電圧発生回路は、例えば、４つの補償電圧発生部
（Ｄ／Ａコンバータ）３３１１〜３３１４を有してい
る。ここで、第１の補償電圧発生部３３１１は、２ビッ
トの出力系列が［０，０］のとき（ドライバ１１が出力
しているデータが低レベル『Ｌ』で、直前に出力したデ
ータも低レベル『Ｌ』のとき）にスイッチ３３２１によ
り選択され、第２の補償電圧発生部３３１２は、２ビッ
トの出力系列が［０，１］のとき（ドライバ１１が出力
しているデータが低レベル『Ｌ』で、直前に出力したデ
ータが高レベル『Ｈ』のとき）にスイッチ３３２２によ
り選択され、第３の補償電圧発生部３３１３は、２ビッ
トの出力系列が［１，０］のとき（ドライバ１１が出力
しているデータが高レベル『Ｈ』で、直前に出力したデ
ータが低レベル『Ｌ』のとき）にスイッチ３３２３によ
り選択され、そして、第４の補償電圧発生部３３１４
は、２ビットの出力系列が［１，１］のとき（ドライバ
１１が出力しているデータが高レベル『Ｈ』で、直前に
出力したデータも高レベル『Ｈ』のとき）にスイッチ３
３２４により選択される。

【００６７】位相データ参照部３３０は、例えば、ＲＡ
Ｍ（Random Access Memory）により構成され、レシーバ
３２の信号判定タイミング（受信クロックの位相）を示
すレシーバ位相コード（例えば、６ビットの信号）を受
け取って、このレシーバ位相コードに対応したデータを
各補償電圧発生部（Ｄ／Ａコンバータ）３３１１〜３３
１４に供給して駆動するようになっている。ここで、位
相データ参照部３３０としてＲＡＭを用いるのは、例え
ば、電源投入時の初期設定において、各レシーバ位相コ
ードに対応するデータを書き込んで使用するためであ
る。

【００６８】一般に、送信クロックと受信クロックの周
波数差は水晶振動子の周波数偏差程度であり、両クロッ
クの位相差は各サイクル間ではゆっくりと変化する。従
って、上記４つの補償電圧発生部３３１１〜３３１４
は、低周波で動作すればよいことになる。そして、現在
に続く２ビット分の送信データ（［０，０］，［０，
１］，［１，０］，［１，１］）の値に応じて、４つの
補償電圧発生部３３１１〜３３１４の内の対応する１つ
を選択すれば、必要な補償電圧（オフセット電圧）Ｖof
f+, Ｖof- が得られる。この補償電圧は、レシーバ３２
に供給されてドライバ１１の出力に起因した干渉電圧の
除去に使用され、その結果、レシーバ３２は、反対側の
ドライバ１１から伝送された信号を正しく判定すること
ができる。なお、ドライバの出力系列のビット数を２と
したのは、現在のビットの出力レベル、および、その直
前のビットの出力レベルを考慮すれば十分であるとの前
提に立ったもので、補償電圧発生部等の数は増加する
が、例えば、ドライバの出力系列のビット数を２ではな
く３ビット等とすることもできる。

【００６９】このように、本第８実施例によれば、高速
で動作するレプリカドライバが不必要となり、より精度
の高い補償電圧の発生が可能になる。図１６は本発明の
第９実施例としてのトランシーバ回路における補償電圧
発生回路を示すブロック回路図であり、上述の第８実施
例における位相データ参照部（ＲＡＭ）３３０に対する
初期設定の書き込み処理に相当するものである。

【００７０】図１６に示す第９実施例では、実際の信号
受信に先立って、例えば、電源投入時の初期設定におい
て、一方の側のドライバ１１の出力をゼロレベル（出力
電流がゼロ）とし、他方の側のドライバ３１からテスト
パターンを送信する。そして、特定の受信クロックの位
相に対して補償電圧（オフセット電圧）を増減してレシ
ーバ３２の判定が『０』或いは『１』になる境界の補償
電圧を決定し、それらの値を補償電圧発生回路３３のＲ
ＡＭ（位相データ参照部３３０）に書き込む。この初期
設定は、チップが実装された状態で各トランシーバ回路
毎に行われ、これにより各トランシーバ回路毎に必要な
補償電圧の書き込みが行われる。

【００７１】ここで、時間の分解能としては、例えば、
１ビットタイムＴを６４分割し、また、補償電圧の分解
能としては、例えば、６ビットのデータとすればよい。
そして、これらのデータを、連続する２ビット毎、すな
わち、２ビットの出力系列が［０，０］，［０，１］，
［１，０］，［１，１］に対して獲得し、それをＲＡＭ
（１３０）に書き込む。なお、時間および補償電圧の分
解能は、必要に応じて変化させることができ、さらに、
ドライバの出力系列のビット数も２ではなく３ビット等
としてもよい。

【００７２】このように、本第９実施例によれば、ドラ
イバの駆動能力の変動や負荷の値の変動等の要因を全て
取り込んだ正確なオフセット補償（補償電圧の発生）が
でき、より高感度の受信が可能になる。図１７は本発明
の第１０実施例としてのトランシーバ回路３を概略的に
示すブロック回路図である。

【００７３】本第１０実施例では、図１５に示す第８実
施例における補償電圧発生部（Ｄ／Ａコンバータ）３３
１１〜３３１４の出力をスイッチ３３２１〜３３２４等
を通すことなく、直接に４つのドライバ部３２１〜３２
４に供給し、そのドライバ部３２１〜３２４の出力を２
ビットの出力系列（データ系列）に応じて選択するよう
になっている。すなわち、データ系列［０，０］用の補
償電圧発生部３３１１の出力は、そのままデータ系列
［０，０］用のドライバ部３２１に供給され、同様に、
データ系列［０，１］，［１，０］，［１，１］用の補
償電圧発生部３３１２，３３１３，３３１４の出力は、
それぞれデータ系列［０，１］，［１，０］，［１，
１］用のドライバ部３２２，３２３，３２４に供給さ
れ、実際にドライバ３１が出力するデータ系列に対応し
た１つのレシーバ部の出力がレクタ３２０により選択さ
れて出力される。なお、４つのドライバ部３２１〜３２
４は、全て補償電圧発生部３３１１〜３３１４からの補
償電圧を受け取って、反対側のドライバ１１からの信号
判定動作を同時に行うことになる。なお、補償電圧発生
部およびレシーバ部の数は増加するが、データ系列（ド
ライバの出力系列）のビット数を２ではなく３ビット等
とし、より高精度の処理を行うようにすることもでき
る。

【００７４】このように、本第１０実施例によれば、各
レシーバ部に供給される補償電圧（オフセット電圧）は
低周波で変化するため、寄生容量等の影響による誤差が
生じ難く、より高精度の受信（信号判定）が可能にな
る。図１８は本発明の第１１実施例としてのトランシー
バ回路におけるレシーバを示す回路図である。

【００７５】図１８に示されるように、本第１１実施例
は、レシーバにＰＲＤ（Partial Response Detection）
を利用し、容量ネットワークおよび判定回路（ラッチ１
２００）により、符号間干渉を推定して信号の判定を行
うようになっている。ここで、判定回路１２００は、図
５に示すドライバを適用することができる。なお、ラッ
チ信号ＬＡＴは、図５のドライバの動作を制御する信号
であり、例えば、トランジスタ１２１および１２２と高
電位の電源線（Ｖdd）との間にそれぞれＰＭＯＳトラン
ジスタを挿入し、そのゲートにラッチ信号ＬＡＴを供給
するようにしてもよい。

【００７６】容量ネットワークは、スイッチ１２０１〜
１２０６，１２１１〜１２１３，１２２１〜１２２３、
および、容量１２０７，１２０８，１２１４〜１２１
６，１２２４〜１２２６で構成されている。この容量ネ
ットワークは、通常のＰＲＤ回路に対してスイッチ１２
１１〜１２１３，１２２１〜１２２３、および、容量１
２１４〜１２１６，１２２４〜１２２６で構成されるパ
ラメータ調整回路を設け、スイッチ１２１１〜１２１３
および１２２１〜１２２３により容量１２１４〜１２１
６および１２２４〜１２２６の接続を制御して、イコラ
イズパラメータの調整を行うようになっている。

【００７７】本第１１実施例のレシーバにおいては、イ
コライズパラメータを決めるために、反対側のドライバ
３１からテストパターンを送り、レシーバ１２の補償電
圧（ラッチ１２００における補償電圧）Ｖoff+, Ｖoff-
を増減させながら判定回路の出力が低レベル『Ｌ』から
高レベル『Ｈ』に切り替わる点を探索する。このとき、
同一の側のドライバ１１の出力電流はゼロとしておく。
このようにして補償されるべき符号間干渉の値を求め、
制御用プロセッサにより適切なイコライズパラメータを
決定する（スイッチ１２１１〜１２１３および１２２１
〜１２２３の接続を制御する）。なお、スイッチ１２１
１〜１２１３，１２２１〜１２２３、および、容量１２
１４〜１２１６，１２２４〜１２２６は、判定回路１２
００の各入力に対してそれぞれ３個ずつ設けるようにな
っているが、この数は様々に変化させ得るものであり、
また、各容量の値も個々に異ならせるようにすることも
できる。

【００７８】このように、本第１１実施例によれば、信
号線（信号伝送路）における高周波ロス等による符号間
干渉も補償することができるため、より高速の信号伝送
が可能になる。図１９は本発明の第１２実施例としての
トランシーバ回路における補償電圧発生回路１３（３
３）を示す回路図である。

【００７９】図１９に示されるように、本第１２実施例
の補償電圧発生回路は、例えば、図６に示す第３実施例
のドライバと図１５に示す第８実施例の補償電圧発生回
路とを組み合わせたものに相当する。すなわち、本第１
２実施例におけるレプリカドライバ１１００は、図６に
示すドライバに対応する。なお、本第１２実施例のレプ
リカドライバ１１００は、例えば、図６のドライバの１
／８のサイズ（トランジスタサイズ）として構成され、
また、本第１２実施例の終端抵抗１１０１および１１０
２は、例えば、図６の終端抵抗２３および２４の８倍の
抵抗値として構成されている。

【００８０】さらに、本第１２実施例におけるＲＡＭ
（位相データ参照部）１３０，Ｄ／Ａコンバータ（補正
信号発生部）１３１１〜１３１４およびセレクタ１３２
は、それぞれ位相データ参照部３３０，補正信号発生部
３３１１〜３３１４およびスイッチ３３２１〜３３２４
に対応する。本第１２実施例では、レシーバの位相コー
ドに応じたディジタル信号を出力するＲＡＭ１３０と、
ＲＡＭ１３０からの信号を変換して補正信号（補償電圧
を補正するための電圧）を出力するＤ／Ａコンバータ１
３１１〜１３１４と、Ｄ／Ａコンバータ１３１１〜１３
１４の出力を選択するセレクタ１３２により、補償電圧
（Ｖoff+, Ｖoff-）をさらに補正して、レシーバが判定
を行うタイミングでの補償電圧の精度をより一層向上さ
せるようになっている。この図１９に示す回路では、例
えば、現在に続く２ビットの出力系列００，０１，１
０，１１に応じてＤ／Ａコンバータ１３１１〜１３１４
により補正信号（補正電圧）を発生させ、それをセレク
タ１３２で選択して補償電圧に加えるようになってい
る。なお、本第１２実施例では、レプリカドライバ１１
００により或る程度正確な補償ができているため、補正
回路（ＲＡＭ１３０およびＤ／Ａコンバータ１３１１〜
１３１４等）は２ビット程度の精度の簡便なものでよ
い。このように、本第１２実施例によれば、簡単な回路
の付加によりレプリカドライバによる補償の精度を上げ
てより高感度の受信が可能になる。

【００８１】このように、本発明の各実施例によれば、
伝送路の帯域を有効利用できる双方向伝送が可能にな
り、しかも送信信号と受信信号の間の位相関係は時間と
共に変化できるため、伝送路長を長くすることが可能に
なる。

【００８２】

【発明の効果】以上、詳述したように、本発明によれ
ば、信号伝送路の使用効率を増加すると共に、より少な
い数の信号線により高速の信号伝送を正確に行い、ま
た、信号線の最大長を延ばすことのできる信号伝送シス
テム、信号伝送方法、および、トランシーバ回路を提供
することができる。

【図面の簡単な説明】

【図１】従来の信号伝送システムの一例を概略的に示す
回路図である。

【図２】従来の信号伝送システムの他の例を概略的に示
す回路図である。

【図３】本発明に係るトランシーバ回路の原理構成を示
すブロック回路図である。

【図４】本発明の第１実施例としてのトランシーバ回路
におけるドライバを示す回路図である。

【図５】本発明の第２実施例としてのトランシーバ回路
におけるレシーバを示す回路図である。

【図６】本発明の第３実施例としてのトランシーバ回路
におけるドライバを示す回路図である。

【図７】本発明の第４実施例としてのトランシーバ回路
におけるドライバを示す回路図である。

【図８】本発明の第５実施例としてのトランシーバ回路
におけるドライバを示す回路図である。

【図９】図８に示すドライバの動作を説明するための図
である。

【図１０】図８に示すドライバに適用するプリドライバ
の一例を示すブロック回路図である。

【図１１】図１０に示すプリドライバにおけるマルチプ
レクサの一例を示す回路図である。

【図１２】図１０に示すプリドライバに適用する多相ク
ロックを説明するための図である。

【図１３】本発明の第６実施例としてのトランシーバ回
路におけるドライバを示す回路図である。

【図１４】本発明の第７実施例としてのトランシーバ回
路における補償電圧発生回路を示す回路図である。

【図１５】本発明の第８実施例としてのトランシーバ回
路における補償電圧発生回路を概略的に示すブロック回
路図である。

【図１６】本発明の第９実施例としてのトランシーバ回
路における補償電圧発生回路を示すブロック回路図であ
る。

【図１７】本発明の第１０実施例としてのトランシーバ
回路を概略的に示すブロック回路図である。

【図１８】本発明の第１１実施例としてのトランシーバ
回路におけるレシーバを示す回路図である。

【図１９】本発明の第１２実施例としてのトランシーバ
回路における補償電圧発生回路を示す回路図である。

【符号の説明】

１，３…トランシーバ回路２…信号伝送路１１，３１…ドライバ１２，３２…レシーバ１３，３３…補償電圧発生回路（レプリカドライバ）２１，２２…信号線２３，２４…終端抵抗（インピーダンス保持手段）３０…コントローラ１０１…第１のドライバユニット群１０２…第２のドライバユニット群１３０，３３０…位相データ参照部１３２…セレクタ１３１１〜１３１４，３３１１〜３３１４…Ｄ／Ａコン
バータ４００…プリドライバ

Claims

【特許請求の範囲】

【請求項１】信号伝送路に送信信号を出力するドライ
バと、前記信号伝送路からの受信信号を受け取るレシーバと、前記ドライバに起因した干渉電圧を補償する補償電圧を
発生し、該補償電圧を前記レシーバに供給する補償電圧
発生回路とを備え、該補償電圧発生回路の出力レベルを
前記送信信号と前記受信信号との位相関係に応じて制御
して双方向の信号伝送を行うようにしたことを特徴とす
るトランシーバ回路。
【請求項２】請求項１に記載のトランシーバ回路にお
いて、前記補償電圧発生回路は、前記ドライバと同じ回
路構成を有し当該ドライバと同じデータで駆動されるレ
プリカドライバであり、該レプリカドライバの出力振幅
およびトランジェント時間を制御する手段を備えている
ことを特徴とするトランシーバ回路。
【請求項３】請求項１に記載のトランシーバ回路にお
いて、前記補償電圧発生回路は、前記ドライバが出力す
る送信信号の現在のビットおよび過去のビットのデータ
系列、並びに、前記送信信号と前記受信信号との位相関
係に応じて前記補償電圧を発生することを特徴とするト
ランシーバ回路。
【請求項４】第１のトランシーバ回路と、第２のトラ
ンシーバ回路と、該第１および第２のトランシーバ回路
を繋ぐ信号伝送路とを備えた信号伝送システムであっ
て、前記第１および第２のトランシーバ回路の少なくと
も一方は、請求項１〜３のいずれか１項に記載のトラン
シーバ回路であることを特徴とする信号伝送システム。
【請求項５】信号伝送路に送信信号を出力するドライ
バ、および、該信号伝送路からの受信信号を受け取るレ
シーバを備え、該ドライバに起因した干渉電圧を補償す
る補償電圧を発生して該レシーバに供給する信号伝送方
法であって、前記補償電圧のレベルを前記送信信号と前
記受信信号との位相関係に応じて制御して双方向の信号
伝送を行うようにしたことを特徴とする信号伝送方法。