KR100429887B1

KR100429887B1 - 페치 신호와 복수개의 데이터간의 부하 차이를 최소화하는반도체 장치의 데이터 입력 회로

Info

Publication number: KR100429887B1
Application number: KR10-2002-0038738A
Authority: KR
Inventors: 송호영; 김규현; 장수봉
Original assignee: 삼성전자주식회사
Priority date: 2002-01-11
Filing date: 2002-07-04
Publication date: 2004-05-03
Also published as: KR20030061279A

Abstract

페치 신호와 복수개의 데이터간의 부하 차이를 최소화하는 반도체 장치의 데이터 입력 회로가 개시된다. 본 발명에 따른 데이터 입력 회로는 제1 내지 제N 래치부들 및 버스를 구비한다. 여기서, N은 2 이상의 자연수이다. 제1 내지 제N 래치부는 소정의 기준 클럭에 대하여 N개의 데이터 중에서 하나의 데이터씩을 래치하고 버스는 반도체 장치의 핀을 통해 입력되는 기준 클럭 및 N 개의 데이터를 제1 내지 제N 래치부들로 각각 전송한다. 제1 내지 제N 래치부들 각각은 기준 클럭을 버퍼링하는 클럭 버퍼, N 개의 데이터 중에서 해당되는 데이터를 버퍼링하는 데이터 버퍼, N 개의 데이터 중에서 자신이 속하는 래치부의 데이터 버퍼로 입력되는 데이터를 제외한 나머지 데이터들을 하나씩 수신하는 N-1 개의 더미 소자들 및 클럭 버퍼의 출력 신호에 동기되어 데이터 버퍼에서 출력되는 데이터를 래치하는 래치 소자를 포함한다. 본 발명에 의하면, 기준 클럭과 각 데이터들 사이의 부하가 거의 동일하게 된다. 따라서, 기준 클럭과 각 데이터 간의 부하 차이가 최소화되어 기준 클럭과 각 데이터 간의 스큐가 감소되는 효과가 있다.

Description

페치 신호와 복수개의 데이터간의 부하 차이를 최소화하는 반도체 장치의 데이터 입력 회로{Data latch circuit for minimizing loading difference between fetch signal and multiple data in semiconductor device}

본 발명은 반도체 집적회로에 관한 것으로, 특히 다수개의 데이터를 동시에 입/출력하는 반도체 장치에 관한 것이다.

고속으로 동작하는 반도체 장치에 대한 요구가 증가하다 보니, 일반적으로 규격에서 ×N으로 표시되듯이 반도체 장치로/에서 동시에 입/출력되는 데이터의 수가 복수개인 반도체 장치가 많다. N은 일반적으로 4, 8, 16 등이다. 이와 같이, N 개의 비트 데이터가 동시에 입출력되는 반도체 장치를 비트 구성(bit organization)이 N 인 반도체 장치라 한다.

비트 구성이 N인 반도체 장치에서 입력되는 N개의 데이터는 내부에서 하나의 페치 신호를 기준으로 래치되어 내부 회로로 페치된다. 따라서, N개의 입력 데이터를 래치하기 위하여 반도체 장치의 내부에 데이터 입력 회로가 구비된다.

도 1은 종래 기술에 따른 반도체 장치의 데이터 입력 회로(100)를 나타내는 도면이다. 이를 참조하면, 종래의 데이터 입력 회로(100)는 N 개의 래치부(110_i, i=1~N)를 포함한다.

각 래치부(110_i, i=1~N)로는 기준 클럭(SC)과 복수개의 데이터들(D<0> ~ D<N-1>) 중의 한 비트의 데이터가 각각 입력된다. 즉, 제1 데이터(D<0>)는 제1 래치부(110_1)로, 제2 데이터(D<1>)는 제2 래치부(110_2)로, 그리고, 제N 데이터(D<N-1>)는 제 N 래치부(110_N)로 각각 입력된다.

래치부(110_i, i=1~N)의 각 래치소자(120_i, i=1~N)의 클럭 단자(CK)로는 기준 클럭(SC)이 입력된다. 그러면, 각 래치소자(120_i, i=1~N)는 기준 클럭(SC)에 맞추어 입력되는 하나의 데이터(D<j>, j=0~N-1)를 각각 래치한다.

기준 클럭(SC)과 데이터(D<j>, j=0~N-1)는 래치소자(120_i, i=1~N)로 입력되기 전에 클럭 버퍼(13i, i=1~N) 및 데이터 버퍼(14i, i=1~N)를 거친다. 클럭 버퍼및 데이터 버퍼(13i, 14i, i=1~N)는 일반적으로 인버터로 구성된다.

그런데, 기준 클럭(SC)은 모든 래치부((110_i, i=1~N)로 입력되고, 각각의 데이터 D<0>, D<1>, ....., D<N-1>는 해당되는 래치부로만 입력된다. 즉, 제1 데이터(D<0>)는 제1 래치부(110_1)로, 제2 데이터(D<1>)는 제2 래치부(110_2)로 입력되며, 나머지 데이터들(D<j>, j=2~N-1)도 마찬가지이다. 따라서, 기준 클럭(SC)과 각각의 데이터 D<0>, D<1>, ....., D<N-1> 사이에는 부하(loading)의 차이가 발생한다. 부하의 주 요인은 버퍼에 의한 게이트 부하(gate loading)와 신호가 전달되는 버스(bus, 150)에 의한 버스 부하(bus loading)이다.

기준 클럭(SC)과 각 데이터 D<0>, D<1>, ....., D<N-1>가 입력되는 버퍼(13i, 14i, i=1~N)가 동일한 구성과 크기를 갖도록 설계된다고 가정하면, 각 버퍼(13i, 14i, i=1~N)의 입력 쪽에서 바라보이는 부하의 크기는 'Cin'으로 개략적으로 모델링될 수 있다. 'Cin'은 주로 버퍼(13i, 14i, i=1~N)에 의한 커패시턴스 성분이다. 즉, 하나의 버퍼(13i, 14i, i=1~N)에 의해 발생되는 게이트 부하를'Cin'으로 모델링할 수 있다. 그리고, 하나의 래치부의 길이(LEN)에 해당하는 버스(150)에 의해 발생되는 버스 부하를 'L_LEN'으로 개략적으로 모델링할 수 있다. 버스는 주로 금속선(metal line)으로 이루어진다. 따라서, 버스 부하는 커패시턴스 성분과 저항 성분을 포함한다.

도 1에 도시된 데이터 입력 회로(100)는 상기와 같이 버퍼(13i, 14i, i=1~N)가 동일한 구성과 크기를 가지며, 하나의 버퍼에 의한 게이트 부하가 'Cin'으로, 하나의 래치부의 길이(LEN)에 해당하는 버스(150)에 의해 발생되는 버스 부하가 'L_LEN'으로 모델링된 경우이다.

도 1에서 제1 래치부(110_1)로 입력되는 기준 클럭(SC)과 제1 데이터 사이(D<0>)에는 게이트 부하의 차이는 거의 없지만, 제1 데이터(D<0>)가 전송되는 버스에 비해 기준 클럭(SC)의 버스가 N 배만큼 길어 버스 부하의 차이가 (N-1)*L_LEN 정도 난다. 그리고, 제N 래치부(110_N)로 입력되는 기준 클럭(SC)과 제N 데이터(D<N-1>)를 살펴보면, 이 두 신호(SC, D<N-1>) 사이에는 버스의 길이가 비슷하여 버스 부하의 차이는 거의 없지만, 클럭 신호(SC)는 N 개의 버퍼에 연결되고 제N 데이터(D<N-1>)는 하나의 버퍼에 연결되므로 게이트 부하의 차이가 (N-1)*Cin 정도 난다.

따라서, 하나의 래치부로 입력되는 기준 클럭과 데이터 간에 최악의 경우에는 {(N-1)*Cin}+{(N-1)*L_LEN} 만큼의 부하 차이가 발생할 수 있다.

상술한 바와 같이, 기준 클럭(SC)과 각 데이터(D<0>~D<N-1>) 사이의 부하에 차이가 있으면 지연되는 정도가 조금씩 달라지므로, 데이터 입력 회로(100)의 입장에서 보면 N 개의 데이터(D<0>~D<N-1>)를 래치하는데 있어서 기준 클럭(SC) 대비 각 데이터(D<j>, j=0~N-1)가 입력되는 시점이 조금씩 달라진다. 즉, 기준 클럭(SC) 과 각 데이터(D<j>, j=0~N-1)간에 스큐(skew)가 발생한다. 이로 인해, 종래의 데이터 입력 회로는 데이터를 래치하는데 있어서 오동작이 발생할 수 있으며, 또한 반도체 장치의 고속 동작이 저해될 수 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 내부에서 기준 클럭에 대하여 복수개의 데이터를 동시에 래치하는 회로에서, 기준 클럭과 각 데이터들 사이의 부하를 동일하게 하여 부하 차이를 최소화함으로써 기준 클럭과 각 데이터 간의 스큐(skew)가 감소되는 데이터 입력 회로를 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래 기술에 따른 반도체 장치의 데이터 입력 회로를 나타내는 도면이다.

도 2는 본 발명의 제1 실시예에 따른 데이터 입력 회로를 나타내는 도면이다.

도 3은 본 발명의 제2 실시예에 따른 데이터 입력 회로를 나타내는 도면이다.

도 4는 본 발명의 제3 실시예에 따른 데이터 입력 회로를 나타내는 도면이다.

도 5는 본 발명의 제4 실시예에 따른 데이터 입력 회로를 나타내는 도면이다.

도 6은 본 발명의 제5 실시예에 따른 데이터 입력 회로를 나타내는 도면이다.

도 7(a) 및 도 7(b)는 각각 도 6에 도시된 스트로브 신호 입력 버퍼 및 데이터 입력 버퍼의 일 구현예를 나타내는 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일면은 복수 개의 데이터를 소정의 기준 클럭에 대하여 래치하는 반도체 장치의 데이터 입력 회로에 관한 것이다. 본 발명의 일면에 따른 데이터 입력 회로는 소정의 기준 클럭에 대하여 N(N은 2 이상의 자연수)개의 상기 데이터 중에서 하나의 데이터씩을 래치하는 제1 내지 제N 래치부들; 및 상기 기준 클럭 및 상기 N 개의 데이터를 상기 제1 내지 제N 래치부들로 각각 전송하는 버스를 구비하며, 상기 제1 내지 제N 래치부들 각각은 상기 기준 클럭을 버퍼링하는 클럭 버퍼; 상기 N 개의 데이터 중에서 해당되는 데이터를 버퍼링하는 데이터 버퍼; 상기 N 개의 데이터 중에서 상기 데이터 버퍼로 입력되는 데이터를 제외한 나머지 데이터들을 하나씩 수신하는 N-1 개의 더미 소자들; 및 상기 클럭 버퍼의 출력 신호에 동기되어 상기 데이터 버퍼에서 출력되는 데이터를 래치하는 래치 소자를 포함하는 것을 특징으로 한다.

바람직하기로는, 상기 더미 소자들 각각은 상기 클럭 버퍼의 커패시턴스와 동일한 커패시턴스를 가진다. 또한 바람직하기로는, 상기 더미 소자들 각각은 상기 클럭 버퍼 및 상기 데이터 버퍼와 동일한 구성과 크기를 가지는 버퍼이다. 또한 바람직하기로는, 상기 더미 소자들 각각은 상기 버스와 접지 전압 사이에 형성되는 커패시터이다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 복수 개의 데이터를 소정의 기준 클럭에 대하여 래치하는 반도체 장치의 데이터 입력 회로에 관한 것이다. 본 발명의 다른 일면에 따른 데이터 입력 회로는 소정의 기준 클럭에 대하여 N(N은 2 이상의 자연수)개의 상기 데이터 중에서 하나의 데이터씩을 래치하는 제1 내지 제N 래치부들; 및 상기 기준 클럭 및 상기 N 개의 데이터를 상기 제1 내지 제N 래치부들로 각각 전송하는 버스를 구비하며, 상기 제1 내지 제N 래치부들 각각은 상기 기준 클럭을 버퍼링하는 클럭 버퍼; 상기 N 개의 데이터 중에서 해당되는 데이터를 버퍼링하는 데이터 버퍼; 상기 N 개의 데이터 중에서 상기 데이터 버퍼로 입력되는 데이터를 제외한 나머지 데이터들을 하나씩 버퍼링하는 N-1 개의 더미 버퍼들; 및 상기 클럭 버퍼의 출력 신호에 동기되어 상기 데이터 버퍼에서 출력되는 데이터를 래치하는 래치 소자를 포함하는 것을 특징으로 한다.

바람직하기로는, 상기 더미 버퍼들 각각은 상기 클럭 버퍼 및 상기 데이터 버퍼와 동일한 구성과 크기를 가진다.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 데이터 입력 회로는 외부 데이터를 버퍼링하여 상기 복수개의 데이터를 출력하는 복수개의 데이터 입력 버퍼들; 데이터 스트로브 신호를 버퍼링하여 둘 이상의 서브 클럭들을 발생하는 스트로브 신호 입력 버퍼; 상기 복수개의 데이터를 둘 이상의 서브 데이터 그룹으로 나누어, 상기 둘 이상의 서브 클럭들 중 해당 서브 클럭에 동기되어 상기 서브 데이터 그룹 중 해당 서브 데이터 그룹의 하나의 데이터를 각각 래치하며, 상기 해당 서브 데이터 그룹의 하나의 데이터를 제외한 나머지 데이터는 더미로 각각 입력받는 래치부들; 및 상기 둘 이상의 서브 클럭들 및 상기 둘 이상의 서브 데이터들을 해당 래치부들로 전송하는 버스를 구비한다.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 반도체 입력 회로는 외부 데이터를 버퍼링하여 상기 복수개의 데이터를 출력하는 복수개의 데이터 입력 버퍼들; 데이터 스트로브 신호를 버퍼링하여 제1 내지 제M(M은 2이상의 자연수) 서브 클럭들을 발생하는 스트로브 신호 입력 버퍼; 상기 제1 내지 제M(M은 2이상의 자연수) 서브 클럭들에 동기되어 상기 복수의 데이터 중에서 하나의 데이터씩을 래치하며, 상기 복수개의 테이터 중 일부를 더미로 입력받는 래치부들; 및 상기 제1 내지 제M(M은 2이상의 자연수) 서브 클럭들 및 상기 복수 개의 데이터를 상기 래치부들로 전송하는 버스를 구비한다. 그리고, 상기 래치부들은 상기 복수개의 데이터를 제1 내지 제M(M은 2이상의 자연수) 서브 데이터 그룹으로 나누어 상기 제1 내지 제M 서브 데이터 그룹별로 래치하는 제1 내지 제M(M은 2이상의 자연수) 서브 래치 그룹으로 나뉘어지고, 상기 버스는 상기 복수개의 데이터를 상기 제1 내지 제M 서브 데이터 그룹별로 상기 제1 내지 제M(M은 2이상의 자연수) 서브 래치 그룹으로 전송하는 서브 버스 그룹으로 나뉘어지는 것을 특징으로 한다.

바람직하기로는, 상기 래치부들 각각은 해당 서브 데이터 그룹의 하나의 데이터를 래치하는 래치소자; 및 해당 서브 데이터 그룹의 상기 하나의 데이터를 제외한 나머지 데이터를 입력받는 더미 입력부를 포함한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 제1 실시예에 따른 데이터 입력 회로(200)를 나타내는 도면이다. 이를 참조하면, 본 발명의 제1 실시예에 따른 데이터 입력 회로(200)는 N 개의 래치부(210_i, i=1~N) 및 버스(bus, 250)를 구비한다. 여기서, N은 2이상의 자연수이다. N 개의 래치부들(210_i, i=1~N)을 설명의 편의상 제1 내지 제 N 래치부(210_i, i=1~N)라 지칭한다.

제1 내지 제 N 래치부(210_1~210_N)는 기준 클럭(SC)에 대하여 N개의 데이터(D<0>~D<N-1>) 중에서 하나의 데이터씩을 래치하는 역할을 한다. 즉, 제1 래치부(210_1)는 제1 데이터(D<0>)를 래치하고, 제2 래치부(210_2)는 제2 데이터(D<1>)를 래치한다. 나머지 래치부들(210_i, i=3~N)도 제1 및 제2래치부(210_1, 210_2)와 같이, 해당 데이터들을 각각 래치한다. 기준 클럭(SC)은 반도체 장치의 클럭 핀(도시되지 않음)을 통해 입력되는 신호로서, N 개의 데이터를 페치하는데 사용되는 페치(fetch) 신호이다. 본 실시예에서, 하나의 데이터는 하나의 비트이다. 따라서, N 개의 데이터(D<0>~D<N-1>)는 N 개의 비트들이다.

버스(250)는 반도체 장치의 외부 핀들(도시되지 않음)을 통하여 입력되는 기준 클럭(SC) 및 데이터(D<j>,j=0~N-1)를 제1 내지 제N 래치부들(210_i, i=1~N)로 각각 전송한다.

제1 내지 제N 래치부들(210_i, i=1~N)의 구성을 상세히 살펴보면, 제1 내지 제N 래치부들(210_i, i=1~N) 각각은 클럭 버퍼(23i, i=1~N), 데이터 버퍼(24i, i=1~N), N-1 개의 더미 소자들(Cd) 및 래치 소자(220_i, i=1~N)를 포함한다.

클럭 버퍼(23i, i=1~N)는 기준 클럭(SC)을 버퍼링한다. 그리고, 데이터 버퍼(24i, i=1~N)는 N 개 데이터(D<j>, j=0~N-1) 중에서 해당되는 데이터를 버퍼링한다. 즉, 제1 래치부(210_1)의 데이터 버퍼(241)는 제1 데이터를(D<0>)를 버퍼링하고, 제2 래치부(210_2)의 데이터 버퍼(242)는 제2 데이터 (D<1>)를 버퍼링한다. 나머지 래치부들(210_i, i=3~N)의 데이터 버퍼(24i, i=3~N) 역시 제1 및 제2 래치부(210_i, i=1, 2)의 데이터 버퍼(24i, i=1, 2)와 같이, 해당 데이터 비트들을 각각 버퍼링한다.

더미 소자들(Cd)은 각각 자신이 포함되는 래치부(210_i, i=1~N)의 데이터 버퍼(24i, i=1~N)로 입력되는 데이터를 제외한 나머지 데이터들을 하나씩 수신한다. 즉, 제1 래치부(210_1)의 N-1 개의 더미 소자들(Cd)은 제2 내지 제 N 데이터(D<j>,j=1~N-1)를 각각 수신하고, 제2 래치부(210_2)의 N-1 개의 더미 소자들(Cd)은 제1 데이터(D<0>) 및 제3 내지 제 N 데이터(D<j>, j=2~N-1)를 각각 수신한다. 마찬가지로, 제3 내지 재 N 래치부(210_i, i=3~N)의 더미 소자들(Cd)도 해당 데이터들을 각각 수신한다.

바람직하기로는, 각 더미 소자(Cd)는 클럭 버퍼(23i, i=1~N)의 커패시턴스와 동일한 커패시턴스를 가지는 커패시터이다.

래치 소자(220_i, i=1~N)는 클럭 버퍼(23i, i=1~N)의 출력 신호에 동기되어 데이터 버퍼(24i, i=1~N)에서 출력되는 데이터를 래치한다. 결국, 제1 래치부(210_1)의 래치 소자(220_1)는 제1 데이터(D<0>)를 래치하고, 제2 래치부(210_2)의 래치 소자(220_2)는 제2 데이터(D<1>)를 래치한다. 나머지 래치부들(210_i, i=3~N)의 래치 소자(220_i, i=3~N) 역시 제1 및 제2 래치부(210_i, i=1,2)의 데이터 버퍼(24i, i=1,2)와 같이, 해당 데이터들을 각각 래치한다.

본 명세서에서 클럭 버퍼(23i, i=1~N)와 데이터 버퍼(24i, i=1~N)는 동일한 크기와 구성을 가진다고 가정된다. 그러면, 각 클럭 버퍼(23i, i=1~N)와 각 데이터 버퍼(24i, i=1~N)는 동일한 커패시턴스를 가질 것이다. 이 때의 커패시턴스 양을 'Cin'이라 가정한다. 따라서, 더미 소자들(Cd) 각각의 커패시턴스도 'Cin'이 되는 것이 바람직하다. 즉, 더미 소자들(Cd) 각각은 'Cin'의 커패시턴스를 가지는 커패시터인 것이 바람직하다.

제1 래치부(210_1)의 N-1 개의 더미 소자들(Cd)은 제2 내지 제 N 데이터(D<j>, j=1~N-1)를 전송하는 각 버스와 접지 전압 사이에 형성되는 커패시터들이도, 제2 래치부(210_2)의 N-1 개의 더미 소자들(Cd)은 제1 데이터(D<0>) 및 제3 내지 제 N 데이터(D<j>, j=2~N-1)를 전송하는 각 버스와 접지 전압 사이에 형성되는 커패시터들이다. 마찬가지로, 제3 내지 재 N 래치부(210_i, i=3~N)의 더미 소자들(Cd)도 해당 데이터들을 전송하는 버스와 접지 전압 사이에 형성되는 커패시터들이다. 더미 소자(Cd)를 구성하는 커패시터는 다양한 형태로 구현될 수 있다.

상기와 같이, 클럭 버퍼(23i, i=1~N)와 동일한 커패시턴스를 가지는 더미 소자들(Cd)을 구비함으로써, 기준 클럭(SC)과 각 데이터(D<j>, j=0~N-1)간의 부하 차이가 최소화된다.

도 3은 본 발명의 제2 실시예에 따른 데이터 입력 회로(300)를 나타내는 도면이다. 이를 참조하면, 본 발명의 제2 실시예에 따른 데이터 입력 회로(300)는 본 발명의 제1 실시예에 따른 데이터 입력 회로(200)와 마찬가지로 제1 내지 제 N 개 래치부(310_i, i=1~N) 및 버스(bus, 350)를 구비한다. 여기서, N은 2이상의 자연수이다.

제1 내지 제N 래치부들(310_i, i=1~N) 각각은 클럭 버퍼(33i, i=1~N), 데이터 버퍼(34i, i=1~N), N-1 개의 더미 소자들(Bd) 및 래치 소자(320_i, i=1~N)를 포함한다.

버스(350) 및 제1 내지 제N 래치부들(310_i, i=1~N) 각각에 포함되는 클럭 버퍼(33i, i=1~N), 데이터 버퍼(34i, i=1~N), 래치 소자(320_i, i=1~N)는 상기 본 발명의 제1 실시예에 따른 데이터 입력 회로(200)에 포함되는 클럭 버퍼(23i, i=1~N), 데이터 버퍼(24i, i=1~N), 래치 소자(220_i, i=1~N)와 각각 동일하므로 여기서 상세한 설명은 생략된다.

더미 소자들(Bd)은 각각 자신이 포함되는 래치부(310_i, i=1~N)의 데이터 버퍼(34i, i=1~N)로 입력되는 데이터를 제외한 나머지 데이터들을 하나씩 수신한다. 즉, 제1 래치부(310_1)의 N-1 개의 더미 소자들(Bd)은 제2 내지 제 N 데이터(D<j>, j=1~N-1)를 각각 수신하고, 제2 래치부(310_2)의 N-1 개의 더미 소자들(Bd)은 제1 데이터(D<0>) 및 제3 내지 제 N 데이터(D<j>, j=2~N-1)를 각각 수신한다. 마찬가지로, 제3 내지 재 N 래치부(310_i, i=3~N)의 더미 소자들(Cd)도 해당 데이터들을 각각 수신한다. 바람직하기로는, 각 더미 소자(Bd)는 클럭 버퍼(33i, i=1~N) 및 데이터 버퍼(34i, i=1~N)와 동일한 구성과 크기를 가지는 버퍼이다. 다만, 더미 버퍼(Bd)의 출력 데이터가 래치소자로 입력되지는 않는다.

더미 소자(Bd)로 이용되는 버퍼로는 1개의 피모스 트랜지스터와 1개의 엔모스 트랜지스터로 구성되는 인버터가 사용될 수 있다. 인버터 형태의 버퍼의 구성은 당업자에게 널리 알려져 있으므로, 여기서 상세한 설명은 생략된다.

클럭 버퍼(33i, i=1~N) 및 데이터 버퍼(34i, i=1~N)와 동일한 구성 및 크기를 가지는 더미 버퍼들(Bd)에 의하여 기준 클럭(SC)과 각 데이터(D<j>, j=0~N-1)간의 부하 차이가 최소화된다. 따라서, 기준 클럭(SC)과 각 데이터(D<j>, j=0~N-1) 사이의 스큐가 줄어든다.

그런데, 더미 소자(Bd)로서 인버터 형태의 버퍼를 사용하는 경우, 인버터로 입력되는 데이터가 반전될 때마다 전원 전압으로부터 접지 전압 사이에 일시적으로 전류 경로가 형성된다. 따라서, 더미 소자(Bd)에 의해 전류 소모가 발생된다.

상기와 같은 더미 소자(Bd)에 의한 전류 소모를 방지하기 위하여 본 발명의 또 다른 실시예에 따른 데이터 입력 회로가 제안된다.

도 4는 본 발명의 제3 실시예에 따른 데이터 입력 회로(400)를 나타내는 도면이다. 이를 참조하면, 본 발명의 제3 실시예에 따른 데이터 입력 회로(400)는 본 발명의 제1 실시예에 따른 데이터 입력 회로(200)와 마찬가지로 제1 내지 제N 래치부(410_i, i=1~N) 및 버스(bus, 460)를 구비한다. 그런데, 제2 내지 제N 래치부는 제1 래치부(410_1)와 동일한 구성을 가지므로, 도 2에서는 제2 내지 제N 래치부가 생략되고 제1 래치부(410_1)만 도시된다. 여기서, N은 2이상의 자연수이다.

제1 래치부(410_1)는 클럭 버퍼(431), 데이터 버퍼(441), N-1 개의 더미 소자들(45i, i=3~N) 및 래치 소자(420_1)를 포함한다. 제2 내지 제N 래치부들(도시되지 않음) 각각도 제1 래치부(410_1)와 마찬가지로 클럭 버퍼, 데이터 버퍼, N-1 개의 더미 소자들 및 래치소자를 포함한다.

버스(460) 및 클럭 버퍼(431), 데이터 버퍼(441), 래치 소자(420_1)는 상기 본 발명의 제1 실시예에 따른 데이터 입력 회로(200)에 포함되는 클럭 버퍼(23i, i=1~N), 데이터 버퍼(24i, i=1~N), 래치 소자(220_i, i=1~N)와 각각 동일하므로 여기서 상세한 설명은 생략된다.

더미 소자들(45i, i=3~N)은 자신이 포함되는 래치부(410_1)의 데이터 버퍼(441)로 입력되는 데이터(D<0>)를 제외한 나머지 데이터들(D<j>, j=1~N-1)을 하나씩 수신한다. 도시되지는 않지만, 제2 래치부의 N-1 개의 더미 소자들은 제1 데이터(D<0>) 및 제3 내지 제 N 데이터(D<j>, j=2~N-1)를 수신한다.

바람직하기로는, 더미 소자들(45i, i=3~N) 각각은 그 드레인과 소오스는 전원 전압(VDD)에 연결되고 그 게이트는 자신에게로 수신되는 데이터를 전송하는 버스(460)에 연결되는 피모스 트랜지스터(PM1) 및 그 드레인과 소오스는 접지 전압에 연결되고 그 게이트는 자신에게로 수신되는 데이터를 전송하는 버스(460)에 연결되는 엔모스 트랜지스터(NM1)를 포함한다.

제1 래치부(410_1)에서 첫 번째 더미 소자(453)를 보면, 첫 번째 더미 소자(453)를 구성하는 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 게이트는 제2 데이터(D<1>)를 전송하는 버스에 연결된다. 두 번째 더미 소자(454)의 피모스 트랜지스터와 엔모스 트랜지스터의 게이트는 제3 데이터(D<2>)를 전송하는 버스에 연결된다. 마찬가지로, 나머지(45i, i=5~N)의 피모스 트랜지스터와 엔모스 트랜지스터의 게이트는 수신되는 데이터(D<j>, j=3~N-1)를 전송하는 버스에 각각 연결된다.

바람직하기로는, 각 더미 소자(45i, i=3~N)는 클럭 버퍼(431)의 커패시턴스와 동일한 커패시턴스를 가진다.

제2 내지 제N 래치부들(도시되지 않음)의 더미 소자들도 도시되지는 않지만, 제1 래치부(410_1)의 더미소자들(45i, i=3~N)과 마찬가지로 각각 자신이 포함되는 래치부의 데이터 버퍼로 입력되는 데이터를 제외한 나머지 데이터들을 하나씩 수신하며, 클럭 버퍼의 커패시턴스와 동일한 커패시턴스를 가진다.

도 4에 도시된 바와 같은 구성을 가지는 더미 소자들이 사용됨으로써, 기준 클럭(SC)와 각 데이터(D<j>, j=0~N-1) 간의 부하 차이가 최소화될 뿐 아니라 인버터 형태의 버퍼를 더미 소자로 사용함으로 인해 발생할 수 있는 전류 소모가 방지된다.

도 5는 본 발명의 제4 실시예에 따른 데이터 입력 회로(500)를 나타내는 도면이다. 이를 참조하면, 본 발명의 제4 실시예에 따른 데이터 입력 회로(500)는 8 개의 래치부들(510_i, i=1~8), 8개의 데이터 입력 버퍼들(540_i, i=1~8), 스트로브 신호 입력 버퍼(540_9), 중계부(550) 및 버스(bus, 560)를 구비한다.

본 발명의 제4 실시예에 따른 데이터 입력 회로(500)는 N이 8인 경우로서, 상기 기술한 본 발명의 제1 내지 제3 실시예에 따른 데이터 입력 회로와 유사한 구성을 가진다. 다만, 본 발명의 제4 실시예에 따른 데이터 입력 회로(500)는 8개의 데이터 입력 버퍼들(540_i, i=1~8), 스트로브 신호 입력 버퍼(540_9), 중계기(550)를 더 구비한다.

데이터 입력 버퍼들(540_i, i=1~8)은 반도체 장치 외부로부터 패드(pad, 미도시)를 통해 입력되는 제1 내지 제8 외부 데이터들(DQ0~DQ7)을 각각 버퍼링하여 내부 신호인 제1 내지 제8 데이터(D<0>~D<N-1>)를 출력한다. 스트로브 신호 입력 버퍼(540_9)는 외부로부터 입력되는 데이터 스트로브 신호(DQS)를 버퍼링하여 내부 페치 신호인 기준 클럭(SC)을 출력한다. 스트로브 신호 입력 버퍼(540_9)는 데이터 스트로브 신호(DQS)와 이의 반전 신호(DQSB)를 함께 버퍼링하여 기준 클럭(SC)을 발생할 수도 있다.

본 발명의 제1 내지 제4 실시예에 따른 데이터 입력 회로에서는 생략되어 있지만, 상기와 같은 역할을 하는 데이터 입력 버퍼들(540_i, i=1~8) 및 스트로브 신호 입력 버퍼(540_9)가 구비되는 것이 바람직하다.

8 개의 래치부들(510_i, i=1~8)은 각각 래치소자(520_i, i=1~8) 및 더미 입력부(530_i, i=1~8)를 포함한다. 래치소자들(520_i, i=1~8)은 도 2에 도시된 래치소자들(220_1~220_n)과 마찬가지로 기준 클럭(SC)에 동기되어 해당 데이터(D<j>, j=0~7)를 래치한다. 즉, 제1 래치소자(520_1)는 제1 데이터(D<0>)를, 제2 래치소자(520_2)는 제2 데이터(D<1>)를, ..., 제 8 래지소자(520_8)는 제7 데이터(D<7>)을 각각 래치한다.

더미 입력부들(530_i, i=1~8)은 각각 해당 래치소자(520_i, i=1~8)에서 래치되는 데이터를 제외한 나머지 데이터들을 더미로 입력받는 회로로서, 도2 내지 도 4에 도시된 본 발명의 제1 내지 제4 실시예의 N-1개의 더미소자들에 해당하는 회로이다. 즉, 제1 더미 입력부(530_1)는 제1 래지소자(520_1)에서 래치되는 데이터인 제1 데이터(D<0>)를 제외한 나머지 데이터들(D<j>, j=1~7)을 수신한다. 제2 더미 입력부(530_2)는 제2 래지소자(520_1)에서 래치되는 데이터인 제2 데이터(D<1>)를 제외한 나머지 데이터들(D<j>, j=0,2~7)을 수신한다.

중계부(550)는 데이터 입력 버퍼들(540_i, i=1~8) 및 스트로브 신호 입력 버퍼(540_9)로부터 각 래치소자들까지의 버스 길이가 길 때, 데이터 및 기준 클럭을 증폭하기 위한 회로로서, 9개의 중계기(repeater)를 포함한다.

본 발명의 제4 실시예에 따른 데이터 입력 회로(500)는 본 발명의 제1 내지 제3 실시예에 따른 데이터 입력 회로와 마찬가지로, 모든 데이터(D<j>, j=0~7) 및 기준 클럭(SC)이 모든 래치부(510_i, i=1~8)로 입력된다. 따라서, 데이터(D<j>,j=0~7) 및 기준 클럭(SC)을 위한 버스 라인들(560)이 모든 래치부(510_i, i=1~8)까지 연결되어야 한다. 즉, 본 발명의 제4 실시예와 같이, 8개의 데이터(D<j>, j=0~7)를 하나의 기준 클럭(SC)으로 래치하는 경우에, 버스라인(560)도 9개 필요하며, 9개의 버스라인들(560)이 모든 래치부(510_i, i=1~8)로 입력되어야 한다. 또한 버스라인(560)의 길이도 길어진다. 따라서 전력 소모가 증가될 수 있다.

도 6은 본 발명의 제5 실시예에 따른 데이터 입력 회로(600)를 나타내는 도면이다. 이를 참조하면, 본 발명의 제5 실시예에 따른 데이터 입력 회로(600)는 8 개의 래치부들(610_i, i=1~8), 8개의 데이터 입력 버퍼들(640_i, i=1~8), 스트로브 신호 입력 버퍼(640_9), 중계부(650), 제1 및 제2 버스(bus, 661, 662)를 구비한다. 본 발명의 제5 실시예에 따른 데이터 입력 회로(200) 역시 N이 8인 경우이다.

본 실시예에서는 기준 클럭(SC)을 2개의 서브 클럭(SC_L, SC_R)으로 나누고 데이터(D<j>, j=0~7)를 2개의 서브 데이터 그룹으로 나누어, 각 서브 데이터 그룹의 데이터는 해당 서브 클럭으로 래치하도록 한다.

데이터 스트로브 신호(DQS)는 스트로브 신호 입력 버퍼(640_9)에서 버퍼링되어, 2개의 서브 클럭, 즉 제1 서브 클럭(SC_L) 및 제2 서브 클럭(SC_R)으로 출력된다.

데이터 입력 버퍼들(640_i, i=1~8)은 각각 외부 데이터들(DQ0~DQ7)을 버퍼링하여 내부 신호인 제1 내지 제8 데이터(D<j>, j=0~7)를 출력한다. 제1 내지 제8 데이터(D<j>, j=0~7) 중 제1 내지 제4 데이터(D<j>, j=0~3)는 제1 서브 데이터 그룹이 되고, 제5 내지 제8 데이터(D<j>, j=4~7)는 제2 서브 데이터 그룹이 된다.

따라서, 제1 내지 제4 데이터(D<j>, j=0~3)는 각각 제1 서브 클럭(SC_L)에 동기되어 래치되고, 제5 내지 제8 데이터(D<j>, j=4~7)는 각각 제2 서브 클럭(SC_R)에 동기되어 래치된다.

버스도 제1 및 제2 버스(661, 662)의 2개의 버스로 나뉘어져 제1 버스(661)는 제1 내지 제4 데이터(D<j>, j=0~3)를 래치하는 제1 내지 제4 래치부(610_i, i=1~4)와 연결되고, 제2 버스(662)는 제5 내지 제8 데이터(D<j>, j=4~7)를 래치하는 제5 내지 제8 래치부(610_i, i=1~4)와 연결된다. 따라서, 버스 라인의 수도 줄고 버스라인의 길이도 줄어든다.

8 개의 래치부들(610_i, i=1~8)은 각각 래치소자(620_i, i=1~8) 및 더미 입력부(630_i, i=1~8)를 포함한다. 래치소자들(620_i, i=1~8)은 해당 서브 클럭(SC_L, SC_R)에 동기되어 해당 서브 데이터 그룹의 하나의 데이터(D<j>, j=0~7)를 래치한다. 즉, 제1 내지 제4 래치소자(620_i, i=1~4)는 제1 서브 클럭(SC_L)에 동기되어, 제1 서브 데이터 그룹인 제1 데이터(D<0>), 제2 데이터(D<1>), 제3 데이터(D<2>) 및 제4 데이터(D<3>)를 각각 래치한다. 제5 내지 제8 래치소자(620_i, i=5~8)는 제2 서브 클럭(SC_R)에 동기되어, 제2 서브 데이터 그룹인 제5 데이터(D<4>), 제6 데이터(D<5>), 제7 데이터(D<6>) 및 제8 데이터(D<7>)를 각각 래치한다.

더미 입력부들(630_i, i=1~8)은 각각 해당 서브 데이터 그룹의 데이터 중 해당 래치소자(620_i, i=1~8)에서 래치되는 데이터를 제외한 나머지 데이터들을 더미로 입력받는 회로이다. 즉, 제1 더미 입력부(630_1)는 제1 서브 데이터 그룹의 데이터 중 제1 래치소자(620_1)에서 래치되는 제1 데이터(D<0>)를 제외한 나머지 데이터들(D<j>, j=1~3)을 수신한다. 제2 더미 입력부(630_2)는 제1 서브 데이터 그룹의 데이터 중 제2 데이터(D<1>)를 제외한 나머지 데이터들(D<j>, j=0,2,3)을 수신한다. 제5 더미 입력부(630_5)는 제2 서브 데이터 그룹의 데이터 중 제5 래치소자(620_5)에서 래치되는 제5 데이터(D<4>)를 제외한 나머지 데이터들(D<j>, j=5~7)을 수신한다. 제6 더미 입력부(530_6)는 제2 서브 데이터 그룹의 데이터 중 제6 데이터(D<5>)를 제외한 나머지 데이터들(D<j>, j=4,6,7)을 수신한다. 나머지 더미 입력부 역시 마찬가지이다.

제1 내지 제4 래치부들(610_i, i=1~4)로는 제1 버스(661), 즉 제1 내지 제4 데이터를 위한 버스라인과 제1 서브 클럭을 위한 버스라인이 연결되고, 제5 내지 제8 래치부들(610_i, i=5~8)로는 제2 버스(662), 즉 제5 내지 제8 데이터를 위한 버스라인과 제2 서브 클럭을 위한 버스라인이 연결된다. 따라서, 본 발명의 제5 실시예에 의하면, 본 발명의 제4 실시예에 비하여 각 래치부로 연결되는 버스라인의 수는 9개에서 5개로 줄고, 각 버스라인의 길이는 1/2 정도로 줄어든다.

중계부(550)는 각 데이터(D<j>, j=0~7), 제1 서브 클럭 및 제2 서브 클럭(SC_L, SC_R)을 증폭하기 위한 회로로서, 10개의 중계기(repeater)를 포함한다. 중계기의 수는 제4 실시예에 비하여 하나 증가되지만, 중계기에 연결되는 버스 라인의 길이가 1/2인 정도로 줄기 때문에 그 만큼 중계기의 구동 부하가 줄어들게 된다. 따라서, 제4 실시예에 비하여 전력 소모가 절감된다.

제5 실시예에서는 데이터를 2개의 서브 데이터 그룹으로 나누고 있지만, 서브 데이터 그룹의 수는 다양하게 변경될 수 있음은 당업자에게는 자명하다.

스트로브 신호 입력 버퍼(649)는 차동 증폭기(DA), 제1 서브 클럭 발생부(711) 및 제2 서브 클럭 발생부(712)를 포함한다. 차동 증폭기(DA)는 데이터 스트로브 신호(DQS)를 기준 전압(Vref)과 비교하여 증폭함으로써 내부 신호 레벨로 변환한다. 여기서, 기준 전압(Vref)은 소정 레벨을 가지는 전압 신호로서, 데이터 스트로브 신호(DQS)의 반전 신호(DQSB)가 사용될 수도 있다.

차동 증폭기(DA)의 출력 신호는 직접 또는 하나 이상의 인버터를 거쳐 제1 및 제2 서브 클럭 발생부(711, 712)로 입력된다. 제1 및 제2 서브 클럭 발생부(711, 712)는 각각 하나 이상의 인버터로 구현될 수 있다. 데이터 스트로브 신호의 발생 시점으로부터 제1 및 제2 서브 클럭(SC_L, SC_R)의 발생 시점까지의 지연 시간이 동일하기 위해서는 제1 및 제2 서브 클럭 발생부(711, 712)가 동일한 구성을 가지는 것이 바람직하다.

데이터 입력 버퍼들(640_i, i=1~8)은 모두 동일한 구성을 가지며, 각각 차동 증폭기(DA), 데이터 발생부(721) 및 더미 출력부(722)를 포함한다. 데이터 입력 버퍼들(640_i, i=1~8)의 구성은 또한 스트로브 신호 입력 버퍼(640_9)의 구성과 실질적으로 동일한 것이 바람직하다.

도 7(b)에 도시된 데이터 입력 버퍼(640_i, i=1~8)가 제1 데이터(D<0>)를 발생하는 데이터 입력 버퍼인 것으로 가정하여, 모든 데이터 입력 버퍼들(640_i,i=1~8)을 대표하여 설명한다.

차동 증폭기(DA)는 외부 데이터(DQ)를 기준 전압(Vref)과 비교하여 증폭함으로써 내부 신호 레벨로 변환한다. 여기서, 기준 전압(Vref)은 소정 레벨을 가지는 전압 신호로서, 외부 데이터(DQ)의 반전 데이터(DQB)가 사용될 수도 있다.

차동 증폭기(DA)의 출력 신호는 직접 또는 하나 이상의 인버터를 거쳐 데이터 발생부 및 더미 출력부로(721, 722)로 입력된다. 데이터 발생부 및 더미 출력부로(721, 722) 각각 하나 이상의 인버터로 구현될 수 있는데, 상호 동일한 구성을 가질 뿐만 아니라, 스트로브 신호 입력 버퍼(640_9)의 제1 및 제2 서브 클럭 발생부(711, 712)와 동일한 구성을 가진다. 데이터 입력 버퍼(640_i, i=1~8)의 더미 출력부(722)는 제1 및 제2 서브 클럭 발생부(711, 712)를 가지는 스트로브 신호 입력 버퍼(640_9)와 동일한 부하 조건을 만드는 역할을 한다.

본 발명의 제5 실시예에서는 기준 클럭을 2개의 서브 클럭으로 나누고 데이터를 2개의 서브 데이터 그룹으로 나눔으로써, 버스 라인의 길이 및 수를 줄여 전력 소모를 최소화한다. 또한, 각 데이터 입력 버퍼의 구성을 2개의 서브 클럭을 발생하는 스트로브 신호 입력 버퍼의 구성과 동일하게 함으로써, 기준 클럭과 각 데이터간의 부하 특성을 같게 할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 의하면, 하나의 기준 클럭에 대하여 복수개의 데이터를 래치하는 회로에서 기준 클럭과 각 데이터들 사이의 부하가 거의 동일하게 된다. 따라서, 기준 클럭과 각 데이터 간의 부하 차이가 최소화되어 기준 클럭과 각 데이터 간의 스큐가 감소되는 효과가 있다. 또한 본 발명에 의하면, 기준 클럭을 복수개의 서브 클럭으로 나누고 복수개의 데이터를 서브 데이터 그룹으로 나누어 래치함으로써, 기준 클럭과 각 데이터 간의 부하 차이가 최소화되면서도 전력 소모가 절감된다.

Claims

복수 개의 데이터를 소정의 기준 클럭에 대하여 래치하는 반도체 장치의 데이터 입력 회로에 있어서,

소정의 기준 클럭에 대하여 N(N은 2 이상의 자연수)개의 상기 데이터 중에서 하나의 데이터씩을 래치하는 제1 내지 제N 래치부들; 및

상기 기준 클럭 및 상기 N 개의 데이터를 상기 제1 내지 제N 래치부들로 각각 전송하는 버스를 구비하며,

상기 제1 내지 제N 래치부들 각각은

상기 기준 클럭을 버퍼링하는 클럭 버퍼;

상기 N 개의 데이터 중에서 해당되는 데이터를 버퍼링하는 데이터 버퍼;

상기 N 개의 데이터 중에서 상기 데이터 버퍼로 입력되는 데이터를 제외한 나머지 데이터들을 하나씩 수신하는 N-1 개의 더미 소자들; 및

상기 클럭 버퍼의 출력 신호에 동기되어 상기 데이터 버퍼에서 출력되는 데이터를 래치하는 래치 소자를 포함하는 것을 특징으로 하는 데이터 입력 회로.
제1항에 있어서, 상기 더미 소자들 각각은

상기 클럭 버퍼의 커패시턴스와 동일한 커패시턴스를 가지는 것을 특징으로 하는 데이터 입력 회로.
제1항에 있어서, 상기 더미 소자들 각각은

상기 클럭 버퍼 및 상기 데이터 버퍼와 동일한 구성과 크기를 가지는 버퍼인 것을 특징으로 하는 데이터 입력 회로.
제1항에 있어서, 상기 더미 소자들 각각은

상기 버스와 접지 전압 사이에 형성되는 커패시터인 것을 특징으로 하는 데이터 입력 회로.
제1항에 있어서, 상기 더미 소자들 각각은

그 드레인 및 소오스는 소정의 전원 전압에 연결되고 그 게이트는 상기 버스에 연결되는 피모스 트랜지스터; 및

그 드레인 및 소오스는 접지 전압에 연결되고 그 게이트는 상기 버스에 연결되는 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 데이터 입력 회로.
제1항에 있어서, 상기 반도체 장치는

더블 데이터 레이트(double data rate)를 가지는 동기식 디램(Synchronous DRAM)인 것을 특징으로 하는 데이터 입력 회로.
복수 개의 데이터를 소정의 기준 클럭에 대하여 래치하는 반도체 장치의 데이터 입력 회로에 있어서,

소정의 기준 클럭에 대하여 N(N은 2 이상의 자연수)개의 상기 데이터 중에서 하나의 데이터씩을 래치하는 제1 내지 제N 래치부들; 및

상기 기준 클럭 및 상기 N 개의 데이터를 상기 제1 내지 제N 래치부들로 각각 전송하는 버스를 구비하며,

상기 제1 내지 제N 래치부들 각각은

상기 기준 클럭을 버퍼링하는 클럭 버퍼;

상기 N 개의 데이터 중에서 해당되는 데이터를 버퍼링하는 데이터 버퍼;

상기 N 개의 데이터 중에서 상기 데이터 버퍼로 입력되는 데이터를 제외한 나머지 데이터들을 하나씩 버퍼링하는 N-1 개의 더미 버퍼들; 및

상기 클럭 버퍼의 출력 신호에 동기되어 상기 데이터 버퍼에서 출력되는 데이터를 래치하는 래치 소자를 포함하는 것을 특징으로 하는 데이터 입력 회로.
제7항에 있어서, 상기 더미 버퍼들 각각은

상기 클럭 버퍼 및 상기 데이터 버퍼와 동일한 구성과 크기를 가지는 것을 특징으로 하는 데이터 입력 회로.
제8항에 있어서, 상기 더미 버퍼들 각각은

인버터 형태의 버퍼인 것을 특징으로 하는 데이터 입력 회로.
제7항에 있어서, 상기 반도체 장치는

더블 데이터 레이트(double data rate)를 가지는 동기식 디램(Synchronous DRAM)인 것을 특징으로 하는 데이터 입력 회로.
외부 데이터를 버퍼링하여 상기 복수개의 데이터를 출력하는 복수개의 데이터 입력 버퍼들;

데이터 스트로브 신호를 버퍼링하여 둘 이상의 서브 클럭들을 발생하는 스트로브 신호 입력 버퍼;

상기 복수개의 데이터를 둘 이상의 서브 데이터 그룹으로 나누어, 상기 둘 이상의 서브 클럭들 중 해당 서브 클럭에 동기되어 상기 서브 데이터 그룹 중 해당 서브 데이터 그룹의 하나의 데이터를 각각 래치하며, 상기 해당 서브 데이터 그룹의 하나의 데이터를 제외한 나머지 데이터는 더미로 각각 입력받는 래치부들; 및

상기 둘 이상의 서브 클럭들 및 상기 둘 이상의 서브 데이터들을 해당 래치부들로 전송하는 버스를 구비하는 데이터 입력 회로.
제11항에 있어서, 상기 데이터 입력 회로는

상기 복수개의 데이터 및 상기 둘 이상의 클럭 신호들을 증폭하는 다수의 증폭기들을 더 구비하는 것을 특징으로 하는 데이터 입력 회로.
제11항에 있어서, 상기 데이터 입력 버퍼들 각각은

상기 스트로브 신호 입력 버퍼와 실질적으로 동일한 구성을 가지는 것을 특징으로 하는 데이터 입력 회로.
외부 데이터를 버퍼링하여 상기 복수개의 데이터를 출력하는 복수개의 데이터 입력 버퍼들;

데이터 스트로브 신호를 버퍼링하여 제1 내지 제M(M은 2이상의 자연수) 서브 클럭들을 발생하는 스트로브 신호 입력 버퍼;

상기 제1 내지 제M(M은 2이상의 자연수) 서브 클럭들에 동기되어 상기 복수의 데이터 중에서 하나의 데이터씩을 래치하며, 상기 복수개의 데이터 중 일부를 더미로 입력받는 래치부들; 및

상기 제1 내지 제M(M은 2이상의 자연수) 서브 클럭들 및 상기 복수 개의 데이터를 상기 래치부들로 전송하는 버스를 구비하며,

상기 래치부들은 상기 복수개의 데이터를 제1 내지 제M(M은 2이상의 자연수) 서브 데이터 그룹으로 나누어 상기 제1 내지 제M 서브 데이터 그룹별로 래치하는제1 내지 제M(M은 2이상의 자연수) 서브 래치 그룹으로 나뉘어지고,

상기 버스는 상기 복수개의 데이터를 상기 제1 내지 제M 서브 데이터 그룹별로 상기 제1 내지 제M(M은 2이상의 자연수) 서브 래치 그룹으로 전송하는 서브 버스로 나뉘어지는 것을 특징으로 하는 데이터 입력 회로.
제 14항에 있어서, 상기 래치부들 각각은

해당 서브 데이터 그룹의 하나의 데이터를 래치하는 래치소자; 및

해당 서브 데이터 그룹의 상기 하나의 데이터를 제외한 나머지 데이터를 입력받는 더미 입력부를 포함하는 것을 특징으로 하는 데이터 입력 회로.
제 14항에 있어서, 상기 데이터 입력 회로는

상기 복수개의 데이터 및 상기 제1 내지 제M 클럭 신호를 증폭하는 다수의 증폭기들을 더 구비하는 것을 특징으로 하는 데이터 입력 회로.
제 14항에 있어서, 상기 데이터 입력 버퍼들 각각은

상기 스트로브 신호 입력 버퍼와 실질적으로 동일한 구성을 가지는 것을 특징으로 하는 데이터 입력 회로.
제 17항에 있어서, 상기 데이터 입력 버퍼들 각각은

상기 데이터가 실제로 발생되는 경로와 동일한 구성의 경로를 가지는 더미출력부를 포함하는 것을 특징으로 하는 데이터 입력 회로.
제 14항에 있어서, 상기 M은

2인 것을 특징으로 하는 데이터 입력 회로.