KR100660639B1 - 더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치 - Google Patents

더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치 Download PDF

Info

Publication number
KR100660639B1
KR100660639B1 KR1020050116668A KR20050116668A KR100660639B1 KR 100660639 B1 KR100660639 B1 KR 100660639B1 KR 1020050116668 A KR1020050116668 A KR 1020050116668A KR 20050116668 A KR20050116668 A KR 20050116668A KR 100660639 B1 KR100660639 B1 KR 100660639B1
Authority
KR
South Korea
Prior art keywords
data
output
clock signal
latch
circuit
Prior art date
Application number
KR1020050116668A
Other languages
English (en)
Inventor
채관엽
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050116668A priority Critical patent/KR100660639B1/ko
Priority to US11/539,698 priority patent/US7447110B2/en
Application granted granted Critical
Publication of KR100660639B1 publication Critical patent/KR100660639B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Logic Circuits (AREA)
  • Dram (AREA)

Abstract

더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및 이를 구비하는 반도체 장치가 개시된다. 본 발명에 따른 데이터 출력 회로는, 제1 내지 제3 래치 및 버퍼 회로를 구비한다. 제1 래치는, 클럭 신호의 제1 에지에 응답하여 제1 데이터를 래치한다. 제2 래치는, 클럭 신호의 제1 에지에 응답하여 제2 데이터를 래치한다. 제3 래치는 클럭 신호의 제2 에지에 응답하여 제2 래치의 출력 신호를 래치한다. 버퍼 회로는, 클럭 신호의 제1 에지에 응답하여 제1 래치의 출력 신호 혹은 상기 제1 래치의 출력 신호의 반전 신호를 출력하며, 클럭 신호의 상기 제2 에지에 응답하여 상기 제3 래치의 출력 신호 혹은 상기 제3 래치의 출력 신호의 반전 신호를 출력한다. 본 발명에 의하면, DDR 방식의 반도체 회로에서 출력되는 데이터의 듀티비가 개선되어, 데이터 스큐가 감소된다. 따라서, 타이밍 마진이 개선되어, 반도체 장치의 신뢰성이 향상된다.

Description

더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및 이를 구비하는 반도체 장치{Data output circuit of DDR semiconductor device and semiconductor device including the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 통상의 DDR 반도체 장치를 개략적으로 나타내는 블록도이다.
도 2는 종래 기술에 따른 데이터 출력 회로의 구성도이다.
도 3은 도 2에 도시된 데이터 출력 회로의 신호 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 DDR 반도체 장치의 데이터 출력 회로를 나타내는 회로도이다.
도 5는 도 4에 도시된 데이터 출력 회로의 구현예를 나타내는 상세 회로도이다.
도 6은 도 4에 도시된 데이터 출력 회로의 신호 타이밍도이다.
도 7 내지 도 9는 본 발명의 다른 실시예들에 따른 데이터 출력 회로의 구성도들이다.
본 발명은 반도체 장치에 관한 것으로, 특히, 더블 데이터 레이트(Double Data Rate, DDR) 반도체 장치의 데이터 출력 회로에 관한 것이다.
DDR 방식은 한 클럭 주기 동안에 두 개의 데이터를 전송할 수 있기 때문에 높은 데이터 레이트를 달성할 수 있다. 즉, DDR 방식에 의하면, 한 클럭 싸이클 동안 데이터 핀(혹은 버스)당 두 비트(혹은 심볼)의 데이터를 전송할 수 있다. 따라서, 최근의 반도체 메모리 장치는 DDR 방식을 많이 채용하고 있다. 이에 따라, DDR 방식의 메모리 장치를 제어하기 위한 메모리 컨트롤러도 DDR 방식으로 동작할 필요가 있다.
반도체 장치가 DDR 방식으로 동작하기 위해서는, 한 클럭 주기(싸이클) 동안 두 데이터를 출력할 수 있는 데이터 출력 회로가 필요하다.
도 1은 통상의 DDR 반도체 장치(100)를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, DDR 반도체 장치(100)는 코아 블록(core block, 110), 데이터 출력 회로(120) 및 데이터 출력 패드(130)를 구비한다. 코아 블록(110)에서 외부로 출력될 데이터(D0, D1)가 독출된다. 반도체 장치(100)가 메모리 장치인 경우에는 코아 블록(110)은 메모리 코아 블록이고, 반도체 장치(100)가 메모리 컨트롤러인 경우에는 코아 블록은 프로세서를 포함하는 블록이다.
코아 블록(110)에서 병렬로 출력되는 두 비트의 데이터(D0, D1)는 데이터 출력 회로(120)에 의해 멀티플렉싱되고, 멀티플렉싱된 데이터(DOUT)는 한 클럭 싸이클 동안 하나의 데이터 출력 패드(130)를 통하여 외부로 출력된다. 이 때, 출력 패 드(130)는 데이터 입출력 겸용 패드일 수 있다.
도 1에서는 하나의 데이터 출력 패드(130) 및 데이터 출력 회로(120)가 도시되나, 실제로는 데이터 출력 패드는 복수 개 구비된다. 따라서, 데이터 출력 회로 역시 각 데이터 출력 패드에 대응하여 구비된다.
도 2는 종래 기술에 따른 데이터 출력 회로(200)의 구성도이다.
도 2를 참조하면, 데이터 출력 회로(200)는 두 개의 플립플롭(121, 122) 및 멀티플렉서(123)를 포함한다.
제1 플립플롭(121)은 두 개의 병렬 데이터(D0, D1) 중 하나의 데이터(제1 데이터, D0)를 수신하고, 클럭 신호(CLK)의 상승 에지에 응답하여 제1 데이터(DA)를 출력한다. 제2 플립플롭(122)은 두 개의 병렬 데이터(D0, D1) 중 다른 하나의 데이터(제2 데이터, D1)를 수신하고, 클럭 신호(CLK)의 상승 에지에 응답하여 제2 데이터(DB)를 출력한다. 멀티플렉서(123)는 클럭 신호(CLK)가 하이레벨일 때는 제1 플립플롭의 출력 데이터(DA)를 선택하여 출력하고, 클럭 신호(CLK)가 로우레벨일 때는 제2 플립플롭의 출력 데이터(DB)를 선택하여 출력한다.
도 3은 도 2에 도시된 데이터 출력 회로(200)의 신호 타이밍도이다. 여기서, (D0, D1)이 (1,0)인 것으로 가정한다.
제1 데이터(D0)는 클럭 신호(CLK)의 상승 에지 시점(0)으로부터 클럭-Q 딜레이(TCLK-Q) 후에, 제1 노드(N1)로 출력된다. 클럭-Q 딜레이(TCLK -Q) 란 플립플롭으로 입력되는 클럭 신호(CLK)의 상승 에지 시점으로부터 플립플롭의 Q 단자로 데이터가 출력되기 까지의 시간이다.
제1 노드(N1)로 출력된 데이터(DA)는 멀티플렉서(123)를 거쳐 출력되기 때문에, 멀티플렉서(123)의 지연시간(멀티플렉서 딜레이, TMUX) 후에 출력 데이터(DOUT)가 나타난다. 따라서, 제1 데이터(D0)는 (클럭-Q 딜레이+ 멀티플렉서 딜레이), 즉, (TCLK-Q + TMUX) 후에 출력 데이터(DOUT)로서 출력된다.
반면, 제2 데이터(D1)는 제2 노드(N2)로 출력되어 있는 상태에서, 멀티플렉서(123)를 거쳐 출력되기 때문에, 클럭 신호(CLK)의 하강 에지 시점(1)으로부터 멀티플렉서 딜레이(TMUX) 후에 출력 데이터(DOUT)로서 출력된다.
따라서, 첫 번째 클럭 싸이클(0부터 2까지 구간)에서 클럭 신호(CLK)가 하이레벨일 때 출력 데이터(DOUT)의 듀티(duty), 즉 제1 데이터(D0)에 의한 하이레벨 구간의 듀티는 (TP/2 - TCLK -Q )가 되지만, 클럭 신호(CLK)가 로우레벨일 때 출력 데이터(DOUT)의 듀티, 제2 데이터(D1)에 의한 로우레벨 구간의 듀티는 (TP/2)가 되어 두 데이터의 듀티가 달라진다.
이러한 데이터 듀티의 틀어짐은 타이밍 마진을 줄이는 원인이 된다. 특히, 동작 주파수가 높아질수록 데이터의 듀티 및 스큐는 중요한 문제로 대두된다. 따라서, 고주파수 반도체 장치의 신뢰성을 개선하기 위해서는, DDR 방식의 데이터 출력 회로의 데이터 듀티를 개선할 필요가 있다.
따라서, 본 발명의 기술적 과제는, DDR방식의 반도체 장치에서 데이터 듀티의 틀어짐을 방지하여 타이밍 마진을 개선하는 데이터 출력 회로 및 이를 구비하는 반도체 장치를 제공하는 것이다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 더블 데이터 레이트(DDR) 반도체 장치의 데이터 출력 회로는, 제1 래치 회로, 플립플롭 회로 및 버퍼 회로를 구비한다. 제1 래치 회로는 클럭 신호의 제1 로직 레벨에 응답하여, 제1 데이터에 상응하는 출력 데이터를 출력한다. 플립플롭 회로는 상기 클럭 신호의 제1 에지에 응답하여 제2 데이터를 래치하여 출력한다. 버퍼 회로는, 상기 클럭 신호의 제2 로직 레벨 동안 상기 제1 래치 회로의 출력 데이터에 응답하여 출력 단자를 구동하고, 상기 클럭 신호의 상기 제1 로직 레벨 동안 상기 플립플롭 회로의 출력 데이터에 응답하여 상기 출력 단자를 구동한다.
상기 플립플롭 회로는, 상기 클럭 신호의 상기 제1 로직 레벨에 응답하여, 제2 데이터에 상응하는 출력 데이터를 출력하는 마스터 래치와, 상기 클럭 신호의 상기 제2 로직 레벨에 응답하여 상기 마스터 래치의 출력 데이터에 상응하는 출력 데이터를 출력하는 슬래이브 래치를 구비한다.
상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 더블 데이터 레이트(DDR) 반도체 장치는 반도체 코아 블록; 및 데이터 출력 회로를 구비한다. 데이터 출력 회로는, 상기 반도체 코아 블록으로부터 제1 및 제2 데이터를 병렬로 수신하고, 상기 수신된 제1 및 제2 데이터를 멀티플렉싱하여 출력한다. 상 기 데이터 출력 회로는 제1 내지 제3 래치 및 버퍼 회로를 구비한다. 제1 래치는, 클럭 신호의 제1 에지에 응답하여 상기 제1 데이터를 래치한다. 제2 래치는, 상기 클럭 신호의 상기 제1 에지에 응답하여 상기 제2 데이터를 래치한다. 제3 래치는 상기 클럭 신호의 제2 에지에 응답하여 상기 제2 래치의 출력 신호를 래치한다. 버퍼 회로는, 상기 클럭 신호에 응답하여 상기 제1 래치의 출력 신호 및 상기 제3 래치의 출력 신호를 번갈아 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 DDR 반도체 장치의 데이터 출력 회로(400)를 나타내는 회로도이다. 도 5는 데이터 출력 회로(400)의 구현예를 나타내는 상세 회로도이다.
도 4 및 도 5를 참조하면, 데이터 출력 회로(400)는 래치(410), 플립플롭(420), 제1 및 제2 버퍼(440, 450)를 포함한다.
래치(410)는 클럭 신호(CLK)의 제1 로직레벨(이하, 로우레벨이라 함)에 응답하여 입력 단자(D)로 입력되는 제1 데이터(D0)를 수신하여 출력 단자(Q)로 출력한다. 즉, 클럭 신호(CLK)의 로우레벨 구간 동안 제1 데이터(D0)를 제1 노드(N11)로 전달한다. 클럭 신호(CLK)의 제2 로직레벨(이하 하이레벨이라 함) 구간에서는, 래치(410)의 입력 단자(D)와 출력 단자(Q) 간의 경로는 차단된다. 따라서, 이 구간 동안 래치(410)의 출력 데이터(DA1), 즉 제1 노드의 데이터(DA1)는 변경되지 않는다. 본 실시예에서는 제1 로직레벨은 로우레벨을 의미하고, 제2 로직 레벨은 하이레벨을 의미한다. 그러나, 다른 실시예에서는 다른 의미로 사용될 수 있다.
래치(410)는 도 5에 도시된 바와 같이, 다수의 인버터들(411, 412, 413)을 포함하여 구성된다. 인버터(411, 413)는 정 클럭 신호(CL) 및 반전 클럭 신호(CLB)에 응답하여 동작한다. 반전 클럭 신호(CLB)는 클럭 신호(CLK)를 1회 반전함으로써 생성되고, 정 클럭 신호(CL)는 반전 클럭 신호(CLB)를 다시 한번 반전함으로써 생성된다. 따라서, 정 클럭 신호(CL) 및 반전 클럭 신호(CLB)는 도 5에 도시된 바와 같이, 직렬로 연결된 두 개의 인버터들(461, 462)을 사용하여 생성될 수 있다.
제1 버퍼(440)는 클럭 신호(CLK)의 제1 에지(이하 상승 에지라 함, rising edge)에 응답하여 래치(410)의 출력 신호(DA1)를 버퍼링하여 출력한다. 따라서, 클럭 신호(CLK)가 하이레벨인 구간 동안 래치(410)의 출력 데이터(DA1)가 출력 단자(DQ)를 통하여 출력된다.
플립플롭(420)은 클럭 신호(CLK)의 상승 에지에 응답하여 제2 데이터(D1)를 래치하여 제3 노드(N13)로 출력한다. 구체적으로 플립플롭(420)은 마스터 래치(425)와 슬래이브 래치(430)를 포함한다. 마스터 래치(425)는 클럭 신호(CLK)의 로우레벨에 응답하여 입력 단자(D)로 입력되는 제2 데이터(D1)를 수신하여 출력 단자(Q)로 출력한다. 슬래이브 래치(430)는 클럭 신호(CLK)의 하이레벨 구간 동안 마스 터 래치(425)의 출력 데이터(DB1)를 수신하여 출력 단자(Q)로 출력한다.
따라서, 제2 데이터(D1)는 클럭 신호(CLK)의 로우 레벨 구간 동안 제2 노드(N12)로 전달되고, 클럭 신호(CLK)의 상승 에지 순간 래치되어 제3 노드(N13)로 출력된다.
마스터 래치(425) 및 슬래이브 래치(430)는 도 5에 도시된 바와 같이, 다수의 인버터들(426, 427, 428 및 431, 432, 433)을 포함하여 각각 구성될 수 있다.
제2 버퍼(450)는 클럭 신호(CLK)의 제2 에지(이하 하강 에지라 함, falling edge)에 응답하여 플립플롭(420)의 출력 신호(DB2)를 버퍼링하여 출력한다. 따라서, 클럭 신호(CLK)가 로우레벨인 구간 동안 슬래이브 래치(430)의 출력 데이터(DB2)가 출력 단자(DQ)를 통하여 출력된다.
따라서, 데이터 출력 회로(400)는 클럭 신호(CLK)의 상승 에지에서 제1 및 제2 데이터(D0, D1)를 래치한 후, 클럭 신호(CLK)의 하이레벨 구간에서는 제1 데이터(D0)를 출력하고, 로우레벨 구간에는 제2 데이터(D1)를 출력한다.
제1 및 제2 버퍼(440, 450)은 각각 트라이스테이트(tri-state) 버퍼인 것이 바람직하다. 트라이스테이트 버퍼란 하이레벨, 로우레벨 상태 외에 하이 임피던스 상태(high impedancestate, Hi-Z)를 더 가지는 버퍼로서, 데이터를 출력하지 않는 동안에는 하이 임피던스 상태를 가진다.
도 6은 도 4에 도시된 데이터 출력 회로(400)의 신호 타이밍도이다. 여기서, 첫 번째 클럭 싸이클(0~2)에서의 제1 및 제2 데이터(D0, D1)는 (1,0)이고, 그 다음 클럭 싸이클에서의 제1 및 제2 데이터(D0, D1)는 (1,1)인 것으로 가정한다.
도 4 및 도 6을 함께 참조하여, 데이터 출력 회로(400)의 동작을 설명하면, 다음과 같다. 여기서는, 첫 번째 클럭 싸이클(0~2)에서의 제1 및 제2 데이터(D0, D1)(1,0)를 중심으로 설명한다.
제1 래치(410) 및 마스터 래치(425)는 클럭 신호(CLK)의 로우 레벨 구간에서 각각 제1 및 제2 데이터(D0, D1)를 입력받아 출력한다. 따라서, 클럭 신호(CLK)의 로우레벨 구간에서 제1 및 제2 데이터(D0, D1)는 각각 제1 및 제2 노드(N11, N12)로 전달된다. 이 때, 제1 및 제2 데이터(D0, D1)는 각각 제1 래치 딜레이(TD0 -A1), 마스터 래치 딜레이(TD1 -B1) 후에 제1 및 제2 노드(N11, N12)에 나타난다.
클럭 신호(CLK)가 하이레벨로 천이하는 시점(0)에 제1 노드의 데이터(DA1)는 출력 단자(DQ)로 출력된다. 이 때, 제1 노드의 데이터(DA1)가 출력 단자(DQ)로 출력되기 까지는 (TA1 -Q )딜레이가 소요된다. 클럭 신호(CLK)가 하이레벨로 천이하는 시점(0)에, 제1 래치(410)의 입력 단자(D)로부터 제1 노드(N11)로의 경로와 마스터 래치(425)의 입력 단자(D)로부터 제2 노드(N12)로의 경로는 차단된다. 따라서, 제1 및 제2 노드의 데이터(DA1, DB1)는 클럭 신호(CLK)의 다음 로우레벨 구간까지, 즉 하강 에지까지 변하지 않고 유지된다.
클럭 신호(CLK)가 하이레벨인 동안에, 제1 버퍼(440)는 제1 노드의 데이터(DA1)에 응답하여 출력 단자(DQ)를 계속 구동한다. 한편 클럭 신호(CLK)가 하이레벨인 동안에 제2 노드의 데이터(DB1)는 슬래이브 래치(430)를 통하여 제3 노드(N13)로 전달된다. 이 때, 제2 노드 데이터(DB1)는 슬래이브 래치 딜레이(TB1 -B2) 후 에 제3 노드(N13)에 나타난다.
클럭 신호(CLK)가 하이레벨에서 로우레벨로 천이하는 순간(1), 제3 노드의 데이터(DB2)는 출력 단자(DQ)로 출력된다. 이 때, 제3 노드의 데이터(DB2)가 출력 단자(DQ)로 출력되기 까지는 (TB2 -Q )딜레이가 소요된다. 클럭 신호(CLK)가 로우레벨인 동안에, 제2 버퍼(450)는 제3 노드의 데이터(DB2)에 응답하여 출력 단자(DQ)를 계속 구동한다.
따라서, 도 6에 도시된 바와 같이, 출력 단자(DQ)의 데이터의 하이레벨 구간과 로우레벨 구간은 각각 TP/ 2 로서 동일하다. 따라서, 데이터 듀티의 틀어짐이 방지되고, 이에 따라 데이터 스큐가 줄어든다. 특히, 제1 노드(N11)에서 출력 단자(DQ)까지의 부하와 제3 노드(N13)에서 출력단자(DQ)까지의 부하는 동일하므로, TA1 -Q 및 TB2 - Q 를 동일하게 설계하기가 용이하다.
그러므로, 본 발명에 의하면, 출력 데이터의 듀티 및 스큐가 개선된다. 또한 본 발명의 데이터 출력 회로는 기존의 데이터 출력 회로에 비하여 적은 트랜지스터로 구현이 가능한다. 따라서, 종래에 비하여 클럭 신호(CLK)의 부하가 줄어들 수 있다.
도 7 내지 도 9는 본 발명의 다른 실시예들에 따른 데이터 출력 회로의 구성도들이다.
도 7에 도시된 데이터 출력 회로(700)는 래치(710), 플립플롭(720), 제1 및 제2 인버터(740, 750)를 구비한다. 도 4에 도시된 데이터 출력 회로(400)와 비교하 여, 도 7에 도시된 데이터 출력 회로(700)의 동작을 설명하면, 다음과 같다.
래치(710)는 반전 출력 단자(QB)로 출력한다는 점에서만 도 4에 도시된 래치(410)와 차이가 있다. 마스터 래치(725)는 도 4에 도시된 마스터 래치(425)와 동일하다. 슬래이브 래치(730) 역시 반전 출력 단자(QB)로 출력한다는 점에서만 도 4에 도시된 슬래이브 래치(430)와 차이가 있다. 제1 인버터(740)는 클럭 신호(CLK)의 하이레벨 구간에서 래치(710)의 출력 데이터를 반전하여 출력한다. 제2 인버터(750)는 클럭 신호(CLK)의 로우레벨 구간에서 플립플롭(720)의 출력 데이터, 즉 슬래이브 래치(730)의 출력 데이터를 반전하여 출력한다.
따라서, 데이터 출력 회로(700)는 도 4에 도시된 데이터 출력 회로(400)와 마찬가지로, 클럭 신호(CLK)의 상승 에지에서 제1 및 제2 데이터(D0, D1)를 래치한 후, 클럭 신호(CLK)의 하이레벨 구간에서는 제1 데이터(D0)를 출력하고, 로우레벨 구간에는 제2 데이터(D1)를 출력한다.
도 8에 도시된 데이터 출력 회로(800)는 도 4에 도시된 데이터 출력 회로(400)와 동일한 구성을 가진다. 다만, 도 4에 도시된 데이터 출력 회로(400)와 비교하여, 도 8에 도시된 데이터 출력 회로(800)는 클럭 신호(CLK)에 대하여 상보적으로 동작한다. 즉, 클럭 신호(CLK)를 기준으로 래치(810), 마스터 래치(825), 슬래이브 래치(830), 제1 및 제2 버퍼(840, 850)는 각각 도 4에 도시된 래치(410), 마스터 래치(425), 슬래이브 래치(430), 제1 및 제2 버퍼(440, 450)와 상보 관계에 있다. 따라서, 도 8에 도시된 데이터 출력 회로(800)는 클럭 신호(CLK)의 하강 에지에서 제1 및 제2 데이터(D0, D1)를 래치한 후, 클럭 신호(CLK)의 로우레벨 구간 에서는 제1 데이터(D0)를 출력하고, 하이레벨 구간에는 제2 데이터(D1)를 출력한다.
도 9에 도시된 데이터 출력 회로(900)는 도 5에 도시된 데이터 출력 회로(500)와 동일한 구성을 가진다. 다만, 도 5에 도시된 데이터 출력 회로(500)와 비교하여, 도 9에 도시된 데이터 출력 회로(900)는 클럭 신호(CLK)에 대하여 상보적으로 동작한다. 즉, 클럭 신호(CLK)를 기준으로 래치(910), 마스터 래치(925), 슬래이브 래치(930), 제1 및 제2 인버터(940, 950)는 각각 도 5에 도시된 래치(510), 마스터 래치(525), 슬래이브 래치(530), 제1 및 제2 인버터(540, 550)와 상보 관계에 있다. 따라서, 도 9에 도시된 데이터 출력 회로(900)는 도 8에 도시된 데이터 출력 회로(800)와 마찬가지로, 클럭 신호(CLK)의 하강 에지에서 제1 및 제2 데이터(D0, D1)를 래치한 후, 클럭 신호(CLK)의 로우레벨 구간에서는 제1 데이터(D0)를 출력하고, 하이레벨 구간에는 제2 데이터(D1)를 출력한다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 의하면, DDR 방식의 반도체 회로에서 출력되는 데이터의 듀티비가 개선되어, 데이터 스큐가 감소된다. 따라서, 타이밍 마진이 개선되어, 반도체 장치의 신뢰성이 향상된다. 또한, 종래 기술에 따른 데이터 출력 회로는 통상 둘 이상의 플립플롭(하나의 플립플롭은 두 개의 래치로 구성됨)을 포함하는데 반하여, 본 발명에 따른 데이터 출력 회로는 3개의 래치를 포함함으로써, 래치의 수가 줄어들어 회로가 더 간단하게 구현될 수 있다.

Claims (9)

  1. 더블 데이터 레이트(DDR) 반도체 장치의 데이터 출력 회로에 있어서,
    클럭 신호의 제1 로직 레벨에 응답하여, 제1 데이터에 상응하는 출력 데이터를 출력하는 제1 래치 회로;
    상기 클럭 신호의 제1 에지에 응답하여 제2 데이터를 래치하여 출력하는 플립플롭 회로; 및
    상기 클럭 신호의 제2 로직 레벨 동안 상기 제1 래치 회로의 출력 데이터에 응답하여 출력 단자를 구동하고, 상기 클럭 신호의 상기 제1 로직 레벨 동안 상기 플립플롭 회로의 출력 데이터에 응답하여 상기 출력 단자를 구동하는 버퍼 회로를 구비하는 DDR 반도체 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서, 상기 플립플롭 회로는
    상기 클럭 신호의 상기 제1 로직 레벨에 응답하여, 제2 데이터에 상응하는 출력 데이터를 출력하는 마스터 래치; 및
    상기 클럭 신호의 상기 제2 로직 레벨에 응답하여 상기 마스터 래치의 출력 데이터에 상응하는 출력 데이터를 출력하는 슬래이브 래치를 구비하는 것을 특징으로 하는 DDR 반도체 장치의 데이터 출력 회로.
  3. 제 1 항에 있어서, 상기 버퍼 회로는
    상기 클럭 신호의 상기 제1 로직 레벨 동안 상기 제1 래치 회로의 출력 데이터를 버퍼링하거나 반전하여 출력하는 제1 트라이스테이트 버퍼; 및
    상기 클럭 신호의 상기 제2 로직 레벨 동안 상기 슬래이브 래치의 출력 데이터를 버퍼링하거나 반전하여 출력하는 제2 트라이스테이트 버퍼를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  4. 더블 데이터 레이트(DDR) 반도체 장치의 데이터 출력 회로에 있어서,
    클럭 신호의 제1 에지에 응답하여 제1 데이터를 래치하는 제1 래치;
    상기 클럭 신호의 상기 제1 에지에 응답하여 제2 데이터를 래치하는 제2 래치;
    상기 클럭 신호의 제2 에지에 응답하여 상기 제2 래치의 출력 신호를 래치하는 제3 래치; 및
    상기 클럭 신호에 응답하여 상기 제1 래치의 출력 신호 및 상기 제3 래치의 출력 신호를 번갈아 출력하는 버퍼 회로를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  5. 제 4 항에 있어서, 상기 버퍼 회로는
    상기 클럭 신호의 제1 로직 레벨 동안 상기 제1 래치의 출력 신호를 버퍼링하여 출력하는 제1 트라이스테이트 버퍼; 및
    상기 클럭 신호의 제2 로직 레벨 동안 상기 제3 래치의 출력 신호를 버퍼링 하여 출력하는 제2 트라이스테이트 버퍼를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  6. 제 4 항에 있어서, 상기 버퍼 회로는
    상기 클럭 신호의 제1 로직 레벨 동안 상기 제1 래치의 출력 신호를 반전하여 출력하는 제1 인버터; 및
    상기 클럭 신호의 제2 로직 레벨 동안 상기 제3 래치의 출력 신호를 반전하여 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 데이터 출력 회로.
  7. 더블 데이터 레이트(DDR) 반도체 장치에 있어서,
    반도체 코아 블록; 및
    상기 반도체 코아 블록으로부터 제1 및 제2 데이터를 병렬로 수신하고, 상기 수신된 제1 및 제2 데이터를 멀티플렉싱하여 출력하는 데이터 출력 회로를 구비하며,
    상기 데이터 출력 회로는
    클럭 신호의 제1 에지에 응답하여 상기 제1 데이터를 래치하는 제1 래치;
    상기 클럭 신호의 상기 제1 에지에 응답하여 상기 제2 데이터를 래치하는 제2 래치;
    상기 클럭 신호의 제2 에지에 응답하여 상기 제2 래치의 출력 신호를 래치하는 제3 래치; 및
    상기 클럭 신호에 응답하여 상기 제1 래치의 출력 신호 및 상기 제3 래치의 출력 신호를 번갈아 출력하는 버퍼 회로를 구비하는 것을 특징으로 하는 DDR 반도체 장치.
  8. 제 7 항에 있어서, 상기 버퍼 회로는
    상기 클럭 신호의 제1 로직 레벨 동안 상기 제1 래치의 출력 신호를 버퍼링하여 출력하는 제1 트라이스테이트 버퍼; 및
    상기 클럭 신호의 제2 로직 레벨 동안 상기 제3 래치의 출력 신호를 버퍼링하여 출력하는 제2 트라이스테이트 버퍼를 구비하는 것을 특징으로 하는 DDR 반도체 장치.
  9. 제 7 항에 있어서, 상기 버퍼 회로는
    상기 클럭 신호의 제1 로직 레벨 동안 상기 제1 래치의 출력 신호를 반전하여 출력하는 제1 인버터; 및
    상기 클럭 신호의 제2 로직 레벨 동안 상기 제3 래치의 출력 신호를 반전하여 출력하는 제2 인버터를 구비하는 것을 특징으로 하는 DDR 반도체 장치.
KR1020050116668A 2005-12-02 2005-12-02 더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치 KR100660639B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050116668A KR100660639B1 (ko) 2005-12-02 2005-12-02 더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치
US11/539,698 US7447110B2 (en) 2005-12-02 2006-10-09 Integrated circuit devices having dual data rate (DDR) output circuits therein

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050116668A KR100660639B1 (ko) 2005-12-02 2005-12-02 더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR100660639B1 true KR100660639B1 (ko) 2006-12-21

Family

ID=37815322

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050116668A KR100660639B1 (ko) 2005-12-02 2005-12-02 더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치

Country Status (2)

Country Link
US (1) US7447110B2 (ko)
KR (1) KR100660639B1 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006293716A (ja) * 2005-04-11 2006-10-26 Nec Electronics Corp 半導体記憶装置
US7826275B2 (en) * 2007-12-10 2010-11-02 Macronix International Co., Ltd. Memory circuit with high reading speed and low switching noise
KR101157030B1 (ko) * 2010-11-16 2012-06-21 에스케이하이닉스 주식회사 데이터 출력 회로
US20140184288A1 (en) * 2012-12-27 2014-07-03 Samsung Electronics Co., Ltd. Semiconductor circuit and method for operating the same
US9959921B2 (en) * 2016-04-01 2018-05-01 Micron Technology, Inc. Apparatuses and methods for refresh control
US10157648B1 (en) 2017-07-18 2018-12-18 Micron Technology, Inc. Data output for high frequency domain
KR20190134037A (ko) * 2018-05-24 2019-12-04 에스케이하이닉스 주식회사 도메인 크로싱 기능을 갖는 반도체 장치
US10979034B1 (en) * 2018-06-19 2021-04-13 Xilinx, Inc. Method and apparatus for multi-voltage domain sequential elements
US11088678B1 (en) 2020-02-11 2021-08-10 Xilinx, Inc. Pulsed flip-flop capable of being implemented across multiple voltage domains
US11226767B1 (en) 2020-09-30 2022-01-18 Micron Technology, Inc. Apparatus with access control mechanism and methods for operating the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11265581A (ja) 1998-03-17 1999-09-28 Toshiba Corp 半導体記憶装置
KR20000062531A (ko) * 1999-02-09 2000-10-25 가네꼬 히사시 반도체 메모리 장치
KR20010060157A (ko) * 1999-10-19 2001-07-06 가나이 쓰토무 반도체장치
KR20030061279A (ko) * 2002-01-11 2003-07-18 삼성전자주식회사 페치 신호와 복수개의 데이터간의 부하 차이를 최소화하는반도체 장치의 데이터 입력 회로

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100429867B1 (ko) 1997-08-08 2004-06-16 삼성전자주식회사 더블 데이터 레이트 반도체 장치용 출력 버퍼
US6529993B1 (en) * 2000-10-12 2003-03-04 International Business Machines Corp. Data and data strobe circuits and operating protocol for double data rate memories
KR100432883B1 (ko) * 2001-12-18 2004-05-22 삼성전자주식회사 클럭 듀티/스큐 보정 기능을 갖는 위상 분주 회로
US6760261B2 (en) * 2002-09-25 2004-07-06 Infineon Technologies Ag DQS postamble noise suppression by forcing a minimum pulse length
US20040257856A1 (en) 2003-06-23 2004-12-23 Texas Instruments Incorporated Dual-port functionality for a single-port cell memory device
US7185301B2 (en) * 2004-04-06 2007-02-27 Lsi Logic Corporation Generic method and apparatus for implementing source synchronous interface in platform ASIC
KR100567064B1 (ko) * 2004-04-28 2006-04-04 주식회사 하이닉스반도체 메모리 장치용 입력 회로
US7167052B2 (en) * 2004-06-15 2007-01-23 Promos Technologies Inc. Low voltage differential amplifier circuit for wide voltage range operation
KR100668853B1 (ko) * 2005-06-30 2007-01-16 주식회사 하이닉스반도체 듀티비 보정 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11265581A (ja) 1998-03-17 1999-09-28 Toshiba Corp 半導体記憶装置
KR20000062531A (ko) * 1999-02-09 2000-10-25 가네꼬 히사시 반도체 메모리 장치
KR20010060157A (ko) * 1999-10-19 2001-07-06 가나이 쓰토무 반도체장치
KR20030061279A (ko) * 2002-01-11 2003-07-18 삼성전자주식회사 페치 신호와 복수개의 데이터간의 부하 차이를 최소화하는반도체 장치의 데이터 입력 회로

Also Published As

Publication number Publication date
US7447110B2 (en) 2008-11-04
US20070133314A1 (en) 2007-06-14

Similar Documents

Publication Publication Date Title
KR100660639B1 (ko) 더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치
US7353441B2 (en) Flip flop circuit and apparatus using a flip flop circuit
US8427892B2 (en) Write strobe generation for a memory interface controller
US7499343B2 (en) Data alignment circuit and alignment method for semiconductor memory device
US8166286B2 (en) Data pipeline with large tuning range of clock signals
WO2021258824A1 (zh) 反相输出动态d触发器
JP3773941B2 (ja) 半導体装置
US20140210526A1 (en) Rotational Synchronizer Circuit for Metastablity Resolution
KR100498473B1 (ko) 제어신호 발생회로 및 상기 제어신호 발생회로를 구비하는데이터 전송회로
TWI790088B (zh) 處理器和計算系統
US7242235B1 (en) Dual data rate flip-flop
KR100238869B1 (ko) 버스트 모드 신호를 제공하기 위한 반도체 메모리 장치
KR100933667B1 (ko) 버스 반전 기술을 적용한 반도체 메모리 장치
US20030030472A1 (en) Synchronous signal transfer and processing device
JP2008172779A (ja) 高速動作のためのフリップフロップ
US11824539B2 (en) Clock multiplexer circuitry with glitch reduction
US6026473A (en) Method and apparatus for storing data in a sequentially written memory using an interleaving mechanism
KR100630765B1 (ko) 동작속도가 향상된 플립플롭
JP6127759B2 (ja) 伝送回路および出力回路
JP4649064B2 (ja) 出力回路
KR100929831B1 (ko) 고속의 데이터 입출력을 위한 반도체 메모리 장치
KR100551898B1 (ko) 시프트 레지스터 및 ｄ플립플롭
JP2709219B2 (ja) 記憶回路
JP5489211B2 (ja) バス回路
CN116778987A (zh) 数据采样电路以及数据传输器电路

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20191129

Year of fee payment: 14