KR20190134037A - 도메인 크로싱 기능을 갖는 반도체 장치 - Google Patents

도메인 크로싱 기능을 갖는 반도체 장치 Download PDF

Info

Publication number
KR20190134037A
KR20190134037A KR1020180059180A KR20180059180A KR20190134037A KR 20190134037 A KR20190134037 A KR 20190134037A KR 1020180059180 A KR1020180059180 A KR 1020180059180A KR 20180059180 A KR20180059180 A KR 20180059180A KR 20190134037 A KR20190134037 A KR 20190134037A
Authority
KR
South Korea
Prior art keywords
signal
clock signal
edge
data
semiconductor device
Prior art date
Application number
KR1020180059180A
Other languages
English (en)
Inventor
노현진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180059180A priority Critical patent/KR20190134037A/ko
Priority to US16/222,778 priority patent/US11249510B2/en
Priority to CN201811613549.2A priority patent/CN110534139B/zh
Publication of KR20190134037A publication Critical patent/KR20190134037A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0045—Correction by a latch cascade

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dram (AREA)
  • Logic Circuits (AREA)
  • Nonlinear Science (AREA)

Abstract

본 기술은 제 1 주파수를 갖는 제 1 클럭 신호의 제 1 엣지에 제 1 입력 신호를 동기시켜 제 1 데이터로서 전송하도록 구성된 제 1 반도체 장치; 및 상기 제 1 데이터를 셋 신호로서 입력 받고, 제 2 입력 신호를 제 2 주파수를 갖는 제 2 클럭 신호의 제 1 엣지에 동기시켜 내부 신호로서 출력하도록 구성된 제 1 저장부, 및 상기 내부 신호를 상기 제 2 클럭 신호의 제 2 엣지에 동기시켜 제 2 데이터로서 출력하도록 구성된 제 2 저장부를 갖는 제 2 반도체 장치를 포함할 수 있다.

Description

도메인 크로싱 기능을 갖는 반도체 장치{SEMICONDUCTOR APPARATUS WITH DOMAIN CROSSING}
본 발명은 반도체 회로에 관한 것으로서, 특히 도메인 크로싱 기능을 갖는 반도체 장치에 관한 것이다.
반도체 장치는 송신측과 수신측 각각에서 사용되는 클럭 신호의 주파수가 다를 수 있다.
송신측과 수신측 각각에서 사용되는 클럭 신호의 주파수가 다를 경우, 수신측에서 수신한 신호가 '0' 또는 '1'의 값을 가지지 못하고 그에 따라 해당 신호를 인식하지 못하는 준 안정 상태(metastable)가 되어 정상적인 수신 동작이 불가능할 수 있다.
따라서 송신측과 수신측의 클럭 도메인이 다를 경우, 수신측 회로는 클럭 신호의 주파수 차이를 해결하기 위한 회로 구성을 필요로 한다.
본 발명의 실시예는 신호 수신 성능을 높이고, 신호 수신 관련 레이턴시(latency)를 줄일 수 있는 도메인 크로싱 기능을 갖는 반도체 장치를 제공할 수 있다.
본 발명의 실시예는 제 1 주파수를 갖는 제 1 클럭 신호의 제 1 엣지에 제 1 입력 신호를 동기시켜 제 1 데이터로서 전송하도록 구성된 제 1 반도체 장치; 및 상기 제 1 데이터를 셋 신호로서 입력 받고, 제 2 입력 신호를 제 2 주파수를 갖는 제 2 클럭 신호의 제 1 엣지에 동기시켜 내부 신호로서 출력하도록 구성된 제 1 저장부, 및 상기 내부 신호를 상기 제 2 클럭 신호의 제 2 엣지에 동기시켜 제 2 데이터로서 출력하도록 구성된 제 2 저장부를 갖는 제 2 반도체 장치를 포함할 수 있다.
본 발명의 실시예는 제 1 주파수를 갖는 제 1 클럭 신호의 제 1 엣지에 제 1 입력 신호를 동기시켜 제 1 데이터로서 전송하도록 구성된 제 1 반도체 장치; 및 상기 제 1 데이터를 셋 신호로서 입력 받고, 제 2 입력 신호를 제 2 주파수를 갖는 제 2 클럭 신호의 제 1 엣지에 동기시켜 내부 신호로서 출력하도록 구성된 제 1 저장부, 상기 제 1 내부 신호를 상기 제 2 클럭 신호의 제 1 엣지에 동기시켜 제 2 내부신호를 출력하도록 구성된 제 2 저장부, 및 상기 제 2 클럭 신호에 따라 상기 제 2 내부 신호의 제 1 엣지를 검출하여 제 2 데이터를 생성하도록 구성된 엣지 검출 회로를 갖는 제 2 반도체 장치를 포함할 수 있다.
본 기술은 반도체 장치의 신호 수신 성능을 높이고, 신호 수신 관련 레이턴시를 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 도메인 크로싱 기능을 갖는 반도체 장치의 구성을 나타낸 도면,
도 2는 본 발명의 다른 실시예에 따른 도메인 크로싱 기능을 갖는 반도체 장치의 구성을 나타낸 도면,
도 3은 도 2의 반도체 장치의 동작을 설명하기 위한 타이밍도,
도 4는 본 발명의 또 다른 실시예에 따른 도메인 크로싱 기능을 갖는 반도체 장치의 구성을 나타낸 도면,
도 5는 도 4의 엣지 검출 회로의 구성을 나타낸 도면이고,
도 6은 도 4의 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 도메인 크로싱 기능을 갖는 반도체 장치의 구성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 제 1 반도체 장치 및 제 2 반도체 장치를 포함할 수 있다.
제 1 반도체 장치는 송신기(200)를 포함할 수 있고, 제 2 반도체 장치는 수신기(300)를 포함할 수 있다.
송신기(200)는 송신측 클럭 신호 즉, 제 1 클럭 신호(CLK_TX)에 따라 제 1 입력 신호(IN1)를 래치하여 제 1 데이터(EN1)를 생성할 수 있다.
수신기(300)는 외부 신호 즉, 송신기(200)의 제 1 데이터(EN1)를 수신측 클럭 신호 즉, 제 2 클럭 신호(CLK_RX)에 따라 수신하여 제 2 데이터(EN3)를 생성하고, 제 2 데이터(EN3)를 수신기(300)를 포함하는 제 2 반도체 장치의 회로 구성에 전달할 수 있다.
예를 들어, 제 1 클럭 신호(CLK_TX)는 제 1 주파수를 가지고, 제 2 클럭 신호(CLK_RX)는 제 2 주파수를 가질 수 있다.
제 2 주파수가 제 1 주파수에 비해 높은 값을 가질 수 있다.
수신기(300)는 제 1 저장부(301) 및 제 2 저장부(302)를 포함할 수 있다.
제 1 저장부(301) 및 제 2 저장부(302)는 각각 플립플롭을 포함할 수 있다.
제 1 저장부(310)는 송신기(200)의 제 1 데이터(EN1)를 제 2 클럭 신호(CLK_RX)에 따라 수신하여 출력 신호(EN2)를 생성한다.
제 2 저장부(320)는 제 1 저장부(310)의 출력 신호(EN2)를 제 2 클럭 신호(CLK_RX)에 따라 수신하여 제 2 데이터(EN3)를 생성한다.
송신기(200)의 제 1 데이터(EN1)를 제 1 저장부(310) 및 제 2 저장부(320)를 통해 제 2 클럭 신호(CLK_RX)의 서로 다른 클럭 펄스의 라이징 엣지들에 따라 래치함으로써 제 1 클럭 신호(CLK_TX)와 제 2 클럭 신호(CLK_RX)의 주파수 차이에 따라 발생될 수 있는 준 안정 상태를 방지할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 도메인 크로싱 기능을 갖는 반도체 장치의 구성을 나타낸 도면이다.
도 2에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치(101)는 제 1 반도체 장치 및 제 2 반도체 장치를 포함할 수 있다.
제 1 반도체 장치는 송신기(200)를 포함할 수 있고, 제 2 반도체 장치는 수신기(301)를 포함할 수 있다.
제 1 클럭 신호(CLK_TX)는 제 1 주파수를 가지고, 제 2 클럭 신호(CLK_RX)는 제 2 주파수를 가질 수 있다.
제 2 주파수가 제 1 주파수에 비해 높은 값을 가질 수 있다.
송신기(200)는 제 1 클럭 신호(CLK_TX)의 제 1 엣지에 제 1 입력 신호(IN1)를 동기시켜 제 1 데이터(EN1)로서 전송할 수 있다.
수신기(301)는 외부 신호 즉, 송신기(200)의 제 1 데이터(EN1), 제 2 입력 신호(IN2) 및 제 2 클럭 신호(CLK_RX)에 따라 제 2 데이터(EN13)를 출력할 수 있다.
제 2 입력 신호(IN2)는 고정된 레벨을 갖는 신호로서, 예를 들어, 접지 전압이 될 수 있다.
수신기(301)는 제 1 저장부(311) 및 제 2 저장부(321)를 포함할 수 있다.
제 1 저장부(311)는 반전된 제 1 데이터(EN1)를 셋 신호로서 입력받고, 제 2 입력 신호(IN2)를 제 2 클럭 신호(CLK_RX)의 제 1 엣지에 동기시켜 내부 신호(EN12)로서 출력할 수 있다.
제 1 저장부(311)는 입력단(D)에 접지단이 연결되고, 반전된 셋 단자(SET)에 송신기(200)의 제 1 데이터(EN1)를 입력받고, 클럭단에 제 2 클럭 신호(CLK_RX)를 입력 받으며, 출력단(Q)을 통해 내부 신호(EN12)를 출력할 수 있다.
제 2 저장부(321)는 내부 신호(EN12)를 제 2 클럭 신호(CLK_RX)의 제 2 엣지(예를 들어, 폴링 엣지)에 동기시켜 제 2 데이터(EN13)를 출력할 수 있다.
제 2 저장부(321)는 입력단(D)에 제 1 저장부(311)의 출력 신호 즉, 내부 신호(EN12)를 입력받고, 클럭단에 제 2 클럭 신호(CLK_RX)를 입력 받으며, 출력단(Q)을 통해 제 2 데이터(EN13)를 생성할 수 있다.
제 1 클럭 신호(CLK_TX)의 제 1 엣지와 제 2 클럭 신호(CLK_RX)의 제 1 엣지는 제 2 클럭 신호(CLK_RX)의 제 2 엣지와 위상이 반대일 수 있다.
제 1 클럭 신호(CLK_TX)의 제 1 엣지와 제 2 클럭 신호(CLK_RX)의 제 1 엣지는 예를 들어, 라이징 엣지이고 제 2 클럭 신호(CLK_RX)의 제 2 엣지는 예를 들어, 폴링 엣지일 수 있다.
이하, 도 2 및 도 3을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치(101)의 동작을 설명하기로 한다.
도 3은 도 2의 반도체 장치(101)의 동작을 설명하기 위한 타이밍도이다.
이때 도 3은 제 2 클럭 신호(CLK_RX)의 제 2 주파수가 제 1 클럭 신호(CLK_TX)의 제 1 주파수에 비해 높은 예를 든 것이다.
도 2와 같이, 수신기(301)의 제 1 저장부(311)의 입력단(D)에는 접지단이 연결되고, 반전된 셋 단자(SET)에는 송신기(200)의 제 1 데이터(EN1)가 입력된다.
따라서 도 3과 같이, 제 1 데이터(EN1)가 하이 레벨을 유지하는 동안 내부 신호(EN12)는 로우 레벨로 유지된다.
제 1 클럭 신호(CLK_TX)의 라이징 엣지에 동기된 제 1 데이터(EN1)가 수신기(301)에 입력된다.
송신기(200)의 제 1 데이터(EN1)가 로우 레벨로 천이하면 반전된 셋 단자(SET)에 의해 내부 신호(EN12)가 하이 레벨로 천이된다.
제 2 데이터(EN13)가 제 2 클럭 신호(CLK_RX)의 폴링 엣지 타이밍에 하이 레벨의 내부 신호(EN12)에 따라 하이 레벨로 천이된다.
한편, 송신기(200)의 제 1 데이터(EN1)가 하이 레벨로 천이되면 그 다음 타이밍에 해당하는 제 2 클럭 신호(CLK_RX)의 라이징 엣지와 폴링 엣지 각각에 따라 내부 신호(EN12)와 제 2 데이터(EN13)가 로우 레벨로 천이된다.
상술한 본 발명의 다른 실시예에 따른 반도체 장치(101)는 송신기(200)의 제 1 데이터(EN1)를 제 1 저장부(311)의 셋업 신호로 이용함으로써 제 2 클럭 신호(CLK_RX)에 의한 레이턴시 없이 내부 신호(EN12)를 천이시키고, 제 1 데이터(EN1)의 엣지에 해당하는 제 2 클럭 신호(CLK_RX)의 클럭 펄스의 폴링 엣지를 이용하여 제 2 데이터(EN13) 생성이 가능하다.
따라서 제 1 클럭 신호(CLK_TX)를 기준으로 송신기(200)에서 출력된 제 1 데이터(EN1)가 제 2 클럭 신호(CLK_RX)의 1/2 주기만큼의 레이턴시(latency) 이후에 수신기(301)를 통해 출력될 수 있다.
이때 상술한 레이턴시는 도 3을 기준으로 한 대략적인 값으로서 제 1 클럭 신호(CLK_TX)와 제 2 클럭 신호(CLK_RX)의 주파수 차이에 따라 다른 값을 가질 수 있다.
따라서 본 발명의 다른 실시예에 따른 반도체 장치(101)는 제 2 데이터(EN13)를 생성하기 위한 레이턴시를, 제 2 클럭 신호(CLK_RX)를 기준으로 서로 다른 두 번의 라이징 엣지를 이용하는 도 1의 반도체 장치(100)의 수신기(300)의 제 2 데이터(EN3)에 비해, 감소시킬 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구성을 나타낸 도면이다.
도 4에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 반도체 장치 (102)는 제 1 반도체 장치 및 제 2 반도체 장치를 포함할 수 있다.
제 1 반도체 장치는 송신기(200)를 포함할 수 있고, 제 2 반도체 장치는 수신기(302)를 포함할 수 있다.
제 1 클럭 신호(CLK_TX)는 제 1 주파수를 가지고, 제 2 클럭 신호(CLK_RX)는 제 2 주파수를 가질 수 있다.
제 1 주파수가 제 2 주파수에 비해 높은 값을 가질 수 있다.
송신기(200)는 제 1 클럭 신호(CLK_TX)의 제 1 엣지에 제 1 입력 신호(IN1)를 동기시켜 제 1 데이터(EN1)로서 전송할 수 있다.제 1 입력 신호(IN1)
수신기(302)는 외부 신호 즉, 송신기(200)의 제 1 데이터(EN1), 제 2 입력 신호(IN2) 및 제 2 클럭 신호(CLK_RX)에 따라 제 2 데이터(EN24)를 출력할 수 있다.
제 2 입력 신호(IN2)는 고정된 레벨을 갖는 신호로서, 예를 들어, 접지 전압이 될 수 있다.
수신기(302)는 제 1 저장부(312), 제 2 저장부(322) 및 엣지 검출회로(400)를 포함할 수 있다.
제 1 저장부(312)는 반전된 제 1 데이터(EN1)를 셋 신호로서 입력받고, 제 2 입력신호(IN2)를 제 2 클럭 신호(CLK_RX)의 제 1 엣지에 동기시켜 제 1 내부 신호(EN22)로서 출력할 수 있다.
제 1 저장부(312)는 입력단(D)에 접지단이 연결되고, 반전된 셋 단자(SET)에 송신기(200)의 제 1 데이터(EN1)를 입력받고, 클럭단에 엣지 검출회로(400)의 제 2 데이터(EN24)를 입력 받으며, 출력단(Q)을 통해 제 1 내부 신호(EN22)를 출력할 수 있다.
제 1 저장부(312)는 입력단(D)에 접지단이 연결되므로 클럭단에 입력되는 엣지 검출회로(400)의 제 2 데이터(EN24)에 따라 출력단(Q) 레벨이 클리어(Clear) 즉, 로우 레벨로 초기화될 수 있다.
제 2 저장부(322)는 제 1 내부 신호(EN22)를 제 2 클럭 신호(CLK_RX)의 제 1 엣지에 동기시켜 제 2 내부신호(EN23)를 출력할 수 있다.
제 2 저장부(322)는 입력단(D)에 제 1 저장부(312)의 출력 신호 즉, 제 1 내부 신호(EN22)를 입력받고, 클럭단에 제 2 클럭 신호(CLK_RX)를 입력 받으며, 출력단(Q)을 통해 제 2 내부 신호(EN23)를 출력할 수 있다.
엣지 검출회로(400)는 제 2 클럭 신호(CLK_RX)에 따라 제 2 저장부(322)의 출력 신호 즉, 제 2 내부 신호(EN23)의 제 1 엣지를 검출하여 제 2 데이터(EN24)를 생성할 수 있다.
제 1 클럭 신호(CLK_TX)의 제 1 엣지, 제 2 클럭 신호(CLK_RX)의 제 1 엣지 및 제 2 내부 신호(EN23)의 제 1 엣지는 위상이 동일할 수 있다.
제 1 클럭 신호(CLK_TX)의 제 1 엣지, 제 2 클럭 신호(CLK_RX)의 제 1 엣지 및 제 2 내부 신호(EN23)의 제 1 엣지는 예를 들어, 라이징 엣지일 수 있다.
도 5는 도 4의 엣지 검출 회로의 구성을 나타낸 도면이다.
도 5에 도시된 바와 같이, 엣지 검출 회로(400)는 플립플롭(410), 인버터(420) 및 로직 게이트(430)를 포함할 수 있다.
플립플롭(410)은 제 2 내부 신호(EN23)를 제 2 클럭 신호(CLK_RX)에 따라 래치하여 출력 신호(P1)를 생성할 수 있다.
인버터(420)는 플립플롭(410)의 출력 신호(P1)를 반전시켜 출력 신호(P2)를 생성할 수 있다.
로직 게이트(430)는 제 2 내부 신호(EN23)와 인버터(420)의 출력 신호(P2)를 논리곱하여 제 2 데이터(EN24)를 생성할 수 있다.
이하, 도 4 내지 도 6을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치(102)의 동작을 설명하기로 한다.
도 6은 도 4의 반도체 장치의 동작을 설명하기 위한 타이밍도이다.
이때 도 6은 제 1 클럭 신호(CLK_TX)의 제 1 주파수가 제 2 클럭 신호(CLK_RX)의 제 2 주파수에 비해 높은 예를 든 것이다.
도 4와 같이, 수신기(302)의 제 1 저장부(312)의 입력단(D)에는 접지단이 연결되고, 반전된 셋 단자(SET)에는 송신기(200)의 제 1 데이터(EN1)가 입력된다.
따라서 도 6과 같이, 제 1 데이터(EN1)가 하이 레벨을 유지하는 동안 제 1 내부 신호(EN22)는 로우 레벨로 유지된다.
제 1 클럭 신호(CLK_TX)의 라이징 엣지에 동기된 제 1 데이터(EN1)가 수신기(302)에 입력된다.
송신기(200)의 제 1 데이터(EN1)가 로우 레벨로 천이하면 반전된 셋 단자(SET)에 의해 제 1 내부 신호(EN22)가 하이 레벨로 천이된다.
제 2 내부 신호(EN23)가 제 2 클럭 신호(CLK_RX)의 폴링 엣지 타이밍에 하이 레벨의 제 1 내부 신호(EN22)에 따라 하이 레벨로 천이된다.
송신기(200)의 제 1 데이터(EN1)가 하이 레벨로 천이되면 그 다음 타이밍에 해당하는 제 2 클럭 신호(CLK_RX)의 라이징 엣지와 폴링 엣지 각각에 따라 제 1 내부 신호(EN22) 및 제 2 내부 신호(EN23)가 로우 레벨로 천이된다.
엣지 검출 회로(400)의 플립플롭(410)이 제 2 클럭 신호(CLK_RX)에 따라 제 2 내부 신호(EN23)를 래치하여 출력 신호(P1)를 생성한다.
엣지 검출 회로(400)의 인버터(420)가 플립플롭(410)의 출력 신호(P1)를 반전시켜 출력 신호(P2)를 생성한다.
엣지 검출 회로(400)의 로직 게이트(430)가 제 2 내부 신호(EN23)와 인버터(420)의 출력 신호(P2)를 논리곱하여 제 2 데이터(EN24)를 생성한다.
제 2 데이터(EN24)는 엣지 검출 회로(400)의 내부 신호처리 지연에 의해 제 2 내부 신호(EN23)에 비해 지연될 수 있다.
제 1 저장부(312)는 입력단(D)에 접지단이 연결되므로 클럭단에 입력되는 엣지 검출회로(400)의 제 2 데이터(EN24)에 따라 출력단(Q) 레벨 즉, 제 1 내부 신호(EN22)가 로우 레벨로 초기화될 수 있다.
이때 도 6은 제 1 클럭 신호(CLK_TX)의 제 1 주파수가 제 2 클럭 신호(CLK_RX)의 제 2 주파수에 비해 높은 예를 든 것이다.
즉, 송신측의 신호 처리가 수신측에 비해 상대적으로 빠를 수 있으므로 수신기(302)는 송신기(200)의 최근 신호 입력에 이어지는 신호 입력에 빠르게 대응하기 위한 준비가 필요하다.
따라서 엣지 검출회로(400)의 제 2 데이터(EN24)를 제 1 저장부(312)의 클럭단으로 피드백시켜 제 2 데이터(EN24) 생성과 거의 동일한 타이밍에 제 1 내부 신호(EN22)를 초기화시킴으로써 안정적인 다음 신호 수신이 가능하도록 한 것이다.
상술한 본 발명의 또 다른 실시예에 따른 반도체 장치(102)는 송신기(200)의 제 1 데이터(EN1)를 제 1 저장부(312)의 셋업 신호로 이용함으로써 제 2 클럭 신호(CLK_RX)에 의한 레이턴시 없이 제 1 내부 신호(EN22)를 천이시키고, 제 2 데이터(EN24)를 피드백시켜 안정적인 다음 신호 수신이 가능하다.
제 1 클럭 신호(CLK_TX)를 기준으로 송신기(200)에서 출력된 제 1 데이터(EN1)가 제 2 클럭 신호(CLK_RX)의 대략 1/2 주기만큼의 레이턴시 이후에 수신기(302)를 통해 출력될 수 있다.
이때 상술한 레이턴시는 도 6을 기준으로 한 대략적인 값으로서 제 1 클럭 신호(CLK_TX)와 제 2 클럭 신호(CLK_RX)의 주파수 차이에 따라 다른 값을 가질 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 장치(102)는 제 2 데이터(EN24)를 생성하기 위한 레이턴시를, 제 2 클럭 신호(CLK_RX)를 기준으로 서로 다른 두 번의 라이징 엣지를 이용하는 도 1의 클럭 도메인 크로싱 회로(100)의 수신기(300)의 제 2 데이터(EN3)에 비해, 감소시킬 수 있으며, 송신측의 클럭 주파수가 높은 경우에도 안정적인 연속 신호 수신이 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (11)

  1. 제 1 주파수를 갖는 제 1 클럭 신호의 제 1 엣지에 제 1 입력 신호를 동기시켜 제 1 데이터로서 전송하도록 구성된 제 1 반도체 장치; 및
    상기 제 1 데이터를 셋 신호로서 입력 받고, 제 2 입력 신호를 제 2 주파수를 갖는 제 2 클럭 신호의 제 1 엣지에 동기시켜 내부 신호로서 출력하도록 구성된 제 1 저장부, 및 상기 내부 신호를 상기 제 2 클럭 신호의 제 2 엣지에 동기시켜 제 2 데이터로서 출력하도록 구성된 제 2 저장부를 갖는 제 2 반도체 장치를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 2 주파수가 상기 제 1 주파수에 비해 높은 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 입력 신호는 접지 전압인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 저장부는
    플립플롭을 포함하며, 상기 플립플롭의 반전된 셋 단자에 상기 제 1 데이터를 입력 받도록 구성되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 클럭 신호의 제 1 엣지와 상기 제 2 클럭 신호의 제 1 엣지는 상기 제 2 클럭 신호의 제 2 엣지와 위상이 반대인 반도체 장치.
  6. 제 1 주파수를 갖는 제 1 클럭 신호의 제 1 엣지에 제 1 입력 신호를 동기시켜 제 1 데이터로서 전송하도록 구성된 제 1 반도체 장치; 및
    상기 제 1 데이터를 셋 신호로서 입력 받고, 제 2 입력 신호를 제 2 주파수를 갖는 제 2 클럭 신호의 제 1 엣지에 동기시켜 내부 신호로서 출력하도록 구성된 제 1 저장부, 상기 제 1 내부 신호를 상기 제 2 클럭 신호의 제 1 엣지에 동기시켜 제 2 내부신호를 출력하도록 구성된 제 2 저장부, 및 상기 제 2 클럭 신호에 따라 상기 제 2 내부 신호의 제 1 엣지를 검출하여 제 2 데이터를 생성하도록 구성된 엣지 검출 회로를 갖는 제 2 반도체 장치를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 주파수가 상기 제 2 주파수에 비해 높은 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 2 입력 신호는 접지 전압인 반도체 장치.
  9. 제 6 항에 있어서,
    상기 제 1 저장부는
    플립플롭을 포함하며, 상기 플립플롭의 반전된 셋 단자에 상기 제 1 데이터를 입력 받도록 구성되는 반도체 장치.
  10. 제 6 항에 있어서,
    상기 제 1 클럭 신호의 제 1 엣지와 상기 제 2 클럭 신호의 제 1 엣지는 위상이 동일한 반도체 장치.
  11. 제 6 항에 있어서,
    상기 엣지 검출회로는
    상기 제 2 내부신호를 상기 제 2 클럭 신호에 따라 래치하여 출력하도록 구성된 플립플롭,
    상기 플립플롭의 출력 신호를 반전시켜 출력하도록 구성된 인버터, 및
    상기 제 2 내부 신호와 상기 인버터의 출력 신호를 논리곱하여 상기 제 2 데이터를 생성하도록 구성된 로직 게이트를 포함하는 반도체 장치.
KR1020180059180A 2018-05-24 2018-05-24 도메인 크로싱 기능을 갖는 반도체 장치 KR20190134037A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180059180A KR20190134037A (ko) 2018-05-24 2018-05-24 도메인 크로싱 기능을 갖는 반도체 장치
US16/222,778 US11249510B2 (en) 2018-05-24 2018-12-17 Semiconductor apparatus with domain crossing function
CN201811613549.2A CN110534139B (zh) 2018-05-24 2018-12-27 具有跨域功能的半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180059180A KR20190134037A (ko) 2018-05-24 2018-05-24 도메인 크로싱 기능을 갖는 반도체 장치

Publications (1)

Publication Number Publication Date
KR20190134037A true KR20190134037A (ko) 2019-12-04

Family

ID=68613932

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180059180A KR20190134037A (ko) 2018-05-24 2018-05-24 도메인 크로싱 기능을 갖는 반도체 장치

Country Status (3)

Country Link
US (1) US11249510B2 (ko)
KR (1) KR20190134037A (ko)
CN (1) CN110534139B (ko)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7502411B2 (en) * 2004-03-05 2009-03-10 Silicon Image, Inc. Method and circuit for adaptive equalization of multiple signals in response to a control signal generated from one of the equalized signals
US7515666B2 (en) * 2005-07-29 2009-04-07 International Business Machines Corporation Method for dynamically changing the frequency of clock signals
US7843762B2 (en) * 2005-08-05 2010-11-30 Rohm Co., Ltd. RAM control device and memory device using the same
KR100660639B1 (ko) * 2005-12-02 2006-12-21 삼성전자주식회사 더블 데이터 레이트 반도체 장치의 데이터 출력 회로 및이를 구비하는 반도체 장치
CN100495918C (zh) * 2006-09-13 2009-06-03 华为技术有限公司 一种同步信号检测装置
KR100925393B1 (ko) * 2008-09-05 2009-11-09 주식회사 하이닉스반도체 반도체 메모리 장치의 도메인 크로싱 회로
JP5278405B2 (ja) * 2010-10-29 2013-09-04 ブラザー工業株式会社 画像読取装置
KR101143488B1 (ko) * 2010-11-17 2012-05-14 에스케이하이닉스 주식회사 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치
JP6410594B2 (ja) * 2014-12-22 2018-10-24 ローム株式会社 シンクロナイザおよび半導体装置
US9577648B2 (en) 2014-12-31 2017-02-21 Semtech Corporation Semiconductor device and method for accurate clock domain synchronization over a wide frequency range
KR102462506B1 (ko) 2016-02-05 2022-11-02 삼성전자주식회사 저전력을 위한 클락 게이트된 싱크로나이저를 포함하는 집적 회로와 이를 포함하는 데이터 처리 시스템

Also Published As

Publication number Publication date
CN110534139B (zh) 2023-10-20
CN110534139A (zh) 2019-12-03
US20190361487A1 (en) 2019-11-28
US11249510B2 (en) 2022-02-15

Similar Documents

Publication Publication Date Title
KR101297683B1 (ko) 동기 클록 신호의 조정을 위한 장치 및 방법
US7482841B1 (en) Differential bang-bang phase detector (BBPD) with latency reduction
DE69936097D1 (de) Hochgeschwindigkeitssignalisierung zur schnittstellenbildung von vlsi cmos-schaltungsanordnungen
US7134035B2 (en) Method for generating a synchronization signal based on the clock ratio between two clock domains for data transfer between the domains
US11112820B1 (en) Method for transmitting signals between domains having different clocks, circuit, and electronic apparatus thereof
US10419204B2 (en) Serializer-deserializer with frequency doubler
US11487317B1 (en) Low-latency retimer with seamless clock switchover
US20130009679A1 (en) Bang-bang phase detector with hysteresis
JP2005244479A (ja) 伝送装置
US7793021B2 (en) Method for synchronizing a transmission of information and a device having synchronizing capabilities
JP4622722B2 (ja) 受信機および無線通信システム
US8300755B2 (en) Timing recovery circuit, communication node, network system, and electronic device
KR20190134037A (ko) 도메인 크로싱 기능을 갖는 반도체 장치
KR100433648B1 (ko) 지연-정합클럭및데이터신호발생기
US10250259B2 (en) Device and method for digital signal transmission
US7457387B2 (en) Method for generating transmitter clock
KR102265187B1 (ko) 클럭 복구 회로
US20240030924A1 (en) Signal generating circuit and signal generating method
KR102570959B1 (ko) 집적 회로
JP5378765B2 (ja) データ転送システム
JP2000307561A (ja) バスシステム装置
JP6695200B2 (ja) シリアルデータの受信回路、トランシーバ回路、電子機器、アイドル状態の検出方法
KR101550801B1 (ko) 데이터 신호 수신기, 이를 포함하는 송/수신 시스템 및 데이터 신호 수신 방법
TW202410642A (zh) 時脈產生電路及使用其的半導體裝置
US6680982B1 (en) Jitter-tolerant signal receiver and method of designing the same