TW202410642A - 時脈產生電路及使用其的半導體裝置 - Google Patents

Abstract

本揭露關於一種時脈產生電路及使用其的半導體裝置。時脈產生電路包括：第一分頻電路和第二分頻電路。第一分頻電路被配置為透過對時脈信號進行分頻而產生第一組內部時脈信號。第二分頻電路被配置為透過對延遲時脈信號進行分頻而產生第二組內部時脈信號，延遲時脈信號透過內部電路延遲所述時脈信號而產生。第二分頻電路的操作時序可以基於透過第一分頻電路產生的第一組內部時脈信號中的一個進行調整。

Description

時脈產生電路及使用其的半導體裝置

相關申請的交叉引用

本申請要求於2022年8月26日在韓國知識產權局提交的第10-2022-0107341號韓國申請的優先權，其整體透過引用併入本文。

本揭露關於整合電路技術，更具體地關於時脈產生電路及使用時脈產生電路的半導體裝置。

電子設備包括許多電子組件，其中計算機系統可以包括均由半導體製成的許多半導體裝置。構成計算機系統的半導體裝置可以透過發送和接收時脈信號和數據而彼此通訊。半導體裝置可以與時脈信號同步地執行數據通訊。半導體裝置可以從接收的系統時脈信號產生內部時脈信號以將系統時脈信號與數據進行同步以及向數據電路提供內部時脈信號。數據電路可以與內部時脈信號同步地向另一半導體裝置輸出數據。半導體裝置可以包括時脈分配網路以及向數據電路分配內部時脈信號。隨著計算機系統的操作速度提高，系統時脈信號的頻率提高，並且半導體裝置可以從具有高的頻率的系統時脈信號產生具有較低頻率的內部時脈信號以執行穩定的操作。半導體裝置可以包括用於透過對系統時脈信號進行分頻而產生具有較低頻率的內部時脈信號的時脈分頻電路。為了半導體裝置的操作可靠性，時脈分頻電路產生與系統時脈信號的上升沿或下降沿同步的內部時脈信號。

根據本揭露的一個實施例的時脈產生電路可以包括第一分頻電路、內部電路、第二分頻電路和致能控制電路。所述第一分頻電路可以被配置為透過對時脈信號進行分頻而產生第一組內部時脈信號。所述內部電路可以被配置為基於致能信號透過延遲所述時脈信號而產生延遲時脈信號。所述第二分頻電路可以被配置為透過對所述延遲時脈信號進行分頻而產生第二組內部時脈信號。所述致能控制電路可以被配置為基於所述第一組內部時脈信號中的一個內部時脈信號來產生所述致能信號。

根據本揭露的一個實施例的時脈產生電路可以包括第一分頻電路、緩衝電路、延遲鎖相環電路、第二分頻電路和致能控制電路。所述第一分頻電路可以被配置為透過對時脈信號進行分頻而產生第一組內部時脈信號。所述緩衝電路可以被配置為基於致能信號緩衝所述時脈信號。所述延遲鎖相環電路可以被配置為透過延遲所述緩衝電路的輸出信號而產生延遲時脈信號。所述第二分頻電路可以被配置為透過對所述延遲時脈信號進行分頻而產生第二組內部時脈信號。所述致能控制電路可以被配置為基於所述第一組內部時脈信號中的一個和延遲鎖相環重置信號產生所述致能信號。

根據本揭露的一個實施例的半導體裝置可以包括第一分頻電路、命令路徑電路、時脈路徑電路、第二分頻電路和命令同步電路。所述第一分頻電路可以被配置為透過對時脈信號進行分頻而產生第一組內部時脈信號。所述命令路徑電路可以被配置為：透過將命令信號與所述第一組內部時脈信號中的至少一個進行同步而產生內部命令信號，以及透過延遲所述內部命令信號而產生延遲命令信號。所述時脈路徑電路可以基於所述第一組內部時脈信號中的一個內部時脈信號而被啟用，以及被配置為透過延遲所述時脈信號的相位而產生延遲時脈信號。所述第二分頻電路可以被配置為透過對所述延遲時脈信號進行分頻而產生第二組內部時脈信號。所述命令同步電路可以被配置為透過將所述延遲命令信號與所述第二組內部時脈信號中的至少一個進行同步而產生內部控制信號。

圖1是示出根據本揭露的一個實施例的時脈產生電路100的配置和時脈產生電路100的操作的圖。參考圖1，時脈產生電路100可以包括時脈緩衝器110、第一分頻電路120、內部電路130和第二分頻電路140。時脈緩衝器110可以接收時脈信號CLK並且緩衝時脈信號CLK。第一分頻電路120可以被連接至時脈緩衝器110，並且可以透過時脈緩衝器110接收時脈信號CLK。第一分頻電路120可以透過對時脈信號CLK進行分頻而產生第一內部時脈信號DCLK1。第一分頻電路120可以將時脈信號CLK的頻率除以n，以及產生具有比時脈信號CLK低的頻率的第一內部時脈信號DCLK1。此處，n可以是等於或大於2的整數。在下文中，將描述n是2的情況。當n是2時，第一內部時脈信號DCLK1的頻率可以是時脈信號CLK的頻率的1/2，並且第一內部時脈信號DCLK1的波長可以是時脈信號CLK的波長的兩倍。內部電路130可以被連接至時脈緩衝器110，並且可以透過時脈緩衝器110接收時脈信號CLK。內部電路130可以包括任何邏輯元件，並且時脈信號CLK可以透過內部電路130而被延遲。內部電路130可以透過延遲所述時脈信號CLK而產生延遲時脈信號CLKD。第二分頻電路140可以被連接至內部電路130，並且可以從內部電路130接收延遲時脈信號CLKD。第二分頻電路140可以透過對延遲時脈信號CLKD進行分頻而產生第二內部時脈信號DCLK2。第二分頻電路140可以將延遲時脈信號CLKD的頻率除以n，以及產生具有比延遲時脈信號CLKD低的頻率的第二內部時脈信號DCLK2。第二內部時脈信號DCLK2的頻率可以是延遲時脈信號CLKD的頻率的1/2，並且第二內部時脈信號DCLK2的波長可以是延遲時脈信號CLKD的波長的兩倍。

因為透過對時脈信號CLK進行分頻而產生第一內部時脈信號DCLK1和第二內部時脈信號DCLK2，所以第一內部時脈信號DCLK1和第二內部時脈信號DCLK2均可以與時脈信號CLK的奇數沿同步地產生或者均可以與時脈信號CLK的偶數沿同步地產生。因為時脈產生電路100包括被設置在不同位置的第一分頻電路120和第二分頻電路140，所以第一分頻電路120和第二分頻電路140的操作時序可以彼此不同。當第一分頻電路120和第二分頻電路140的操作時序彼此不同時，第一分頻電路120和第二分頻電路140可以分別與具有不同序號的沿同步地產生第一內部時脈信號DCLK1和第二內部時脈信號DCLK2。例如，第一內部時脈信號DCLK1可以與時脈信號CLK的奇數上升沿OD同步地被產生，而第二內部時脈信號DCLK2可以與時脈信號CLK的偶數上升沿EV同步地被產生。當第一內部時脈信號DCLK1和第二內部時脈信號DCLK2與時脈信號CLK的不同序號的沿同步地被產生時，第一內部時脈信號DCLK1的特性可以與第二內部時脈信號DCLK2的特性不同。

圖2是示出根據本揭露的一個實施例的時脈產生電路200的配置的圖。參考圖2，時脈產生電路200可以接收時脈信號CLK以及產生第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1以及第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。時脈產生電路200可以包括被設置在不同位置的至少兩個分頻電路。基於從首先操作的分頻電路產生的內部時脈信號，時脈產生電路200可以調整在後面操作的分頻電路的操作時序。時脈產生電路200可以與時脈信號CLK的具有實質上相同的序號的沿同步地產生第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1以及第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2，從而統一從兩個分頻電路產生的內部時脈信號的特性。

時脈產生電路200可以包括時脈緩衝器210、第一分頻電路220、內部電路230、第二分頻電路240和致能控制電路250。時脈緩衝器210可以接收時脈信號CLK並且緩衝時脈信號CLK。第一分頻電路220可以被連接至時脈緩衝器210，並且可以接收從時脈緩衝器210輸出的時脈信號CLK。第一分頻電路220可以透過對時脈信號CLK進行分頻而產生第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1。第一分頻電路220可以將時脈信號CLK的頻率除以n，以及產生均具有比時脈信號CLK低的頻率的第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1。在下文中，雖然將描述n是2的情況，但是第一分頻電路220的分頻比率可以進行不同的改變。第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1的頻率均可以是時脈信號CLK的頻率的1/2，並且第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1的波長均可以是時脈信號CLK的波長的兩倍。第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1可以包括第一內部時脈信號ICLK1、第二內部時脈信號QCLK1、第三內部時脈信號IBCLK1和第四內部時脈信號QBCLK1。第一內部時脈信號ICLK1可以是與時脈信號CLK的上升沿同步的時脈信號，並且可以是第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1的參考時脈信號。第一內部時脈信號至第四內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1可以依次具有90°的相位差。第二內部時脈信號QCLK1可以與第一內部時脈信號ICLK1具有90°的相位延遲，以及第三內部時脈信號IBCLK1可以與第二內部時脈信號QCLK1具有90°的相位延遲，以及第四內部時脈信號QBCLK1可以與第三內部時脈信號IBCLK1具有90°的相位延遲。

內部電路230可以被連接至時脈緩衝器210，並且可以透過時脈緩衝器210接收時脈信號CLK。內部電路230可以包括形成時脈信號CLK傳播的路徑的任何邏輯電路。內部電路230可以透過延遲所述時脈信號CLK而產生延遲時脈信號CLKD。內部電路230的操作時序可以基於透過第一分頻電路220產生的第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的一個來確定。即，內部電路230可以基於第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的一個被啟用。內部電路230在其被去啟用時可以不從時脈信號CLK產生延遲時脈信號CLKD，但是在其被啟用時可以透過延遲所述時脈信號CLK而產生延遲時脈信號CLKD。內部電路230可以接收致能信號EN以及可以基於致能信號EN而被啟用。當致能信號EN被致能時，內部電路230可以被啟用，並且可以透過延遲所述時脈信號CLK而產生延遲時脈信號CLKD。當致能信號EN處於被禁止的狀態時，內部電路230可以被去啟用，並且可以實質上防止延遲時脈信號CLKD的產生。

內部電路230可以包括緩衝電路231和延遲電路232。緩衝電路231可以被連接至時脈緩衝器210，並且可以從時脈緩衝器210接收時脈信號CLK。緩衝電路231可以接收致能信號EN。緩衝電路231可以基於致能信號EN被選擇性地啟用。當致能信號EN被致能時，緩衝電路231可以被啟用，並且可以緩衝時脈信號CLK。當致能信號EN被禁止時，緩衝電路231可以被去啟用並且可以不緩衝時脈信號CLK。延遲電路232可以被連接至緩衝電路231以及接收緩衝電路231的輸出信號。延遲電路232可以透過延遲緩衝電路231的輸出信號而產生延遲時脈信號CLKD。當致能信號EN被致能時，緩衝電路231可以緩衝時脈信號CLK，並且延遲電路232可以透過延遲緩衝電路231的輸出信號而產生延遲時脈信號CLKD。當致能信號EN被禁止時，緩衝電路231可以實質上防止時脈信號CLK被輸出到延遲電路232，並且延遲電路232可以不產生延遲時脈信號CLKD。

第二分頻電路240可以被連接至內部電路230，並且可以從內部電路230接收延遲時脈信號CLKD。第二分頻電路240可以透過對延遲時脈信號CLKD進行分頻而產生第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。第二分頻電路240可以將延遲時脈信號CLKD的頻率除以n，以及產生均具有比延遲時脈信號CLKD低的頻率的第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。第二分頻電路240的分頻比率可以與第一分頻電路220的分頻比率實質上相同。第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2的頻率均可以是延遲時脈信號CLKD的頻率的1/2，並且第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2的波長均可以是延遲時脈信號CLKD的波長的兩倍。第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2可以包括第一內部時脈信號ICLK2、第二內部時脈信號QCLK2、第三內部時脈信號IBCLK2和第四內部時脈信號QBCLK2。第一內部時脈信號ICLK2可以是與延遲時脈信號CLKD的上升沿同步的時脈信號，並且可以是第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2的參考時脈信號。第一內部時脈信號至第四內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2可以依次具有90°的相位差。第二內部時脈信號QCLK2可以與第一內部時脈信號ICLK2具有90°的相位延遲，第三內部時脈信號IBCLK2可以與第二內部時脈信號QCLK2具有90°的相位延遲，以及第四內部時脈信號QBCLK2可以與第三內部時脈信號IBCLK2具有90°的相位延遲。在一個實施例中，第二分頻電路240的操作時序可以基於第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1來確定。第二分頻電路240還可以接收致能信號EN。第二分頻電路240可以在致能信號EN被致能時被啟用，並且可以在致能信號EN處於被禁止的狀態時被去啟用。

致能控制電路250可以從第一分頻電路220接收第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1。致能控制電路250可以從第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的一個產生致能信號EN。致能控制電路250可以基於第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中具有最滯後的相位的內部時脈信號來產生致能信號EN。第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中具有最滯後的相位的內部時脈信號可以是第四內部時脈信號QBCLK1，並且致能控制電路250可以基於第四內部時脈信號QBCLK1來產生致能信號EN。例如，當第四內部時脈信號QBCLK1的上升沿被產生（即，第四內部時脈信號QBCLK1的邏輯電位從低邏輯電位改變為高邏輯電位）時，致能控制電路250可以將致能信號EN致能。

圖3是示出圖2所示的時脈產生電路200的操作的時序圖。根據本揭露的一個實施例的時脈產生電路200的操作將參考圖2和圖3如下進行描述。圖3示出透過第一分頻電路產生的第一內部時脈信號與奇數上升沿同步的情況。第一分頻電路220可以接收時脈信號CLK，以及基於時脈信號CLK產生第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1。致能信號EN可以處於被禁止的狀態，以及內部電路230的緩衝電路231可以不向延遲電路232提供時脈信號CLK。第一分頻電路220可以與時脈信號CLK的第一奇數上升沿OD1同步地產生第一內部時脈信號ICLK1的上升沿。第四內部時脈信號QBCLK1可以與第一內部時脈信號ICLK1具有270 ^。的相位差。當第四內部時脈信號QBCLK1的上升沿被產生時，致能控制電路250可以將致能信號EN致能。當致能信號EN被致能時，緩衝電路231可以被啟用，並且可以向延遲電路232提供時脈信號CLK。延遲電路232可以透過延遲所述時脈信號CLK而產生延遲時脈信號CLKD。時脈信號CLK可以不提供給內部電路230和第二分頻電路240，直到致能信號EN被致能為止。因此，時脈信號CLK的第一奇數上升沿OD1和第一偶數上升沿EV1可以不提供給延遲電路232。當致能信號EN被致能時，時脈信號CLK的第二奇數上升沿OD2可以開始透過緩衝電路231而提供給延遲電路232，以及延遲電路232可以透過延遲所述時脈信號CLK而產生延遲時脈信號CLKD。在延遲電路232的從時脈信號CLK的第二奇數上升沿OD2被產生時的時間開始的延遲時間tD之後，可以產生延遲時脈信號CLKD的第一上升沿。

第二分頻電路240可以基於延遲時脈信號CLKD產生第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。第二分頻電路240可以與延遲時脈信號CLKD的第一上升沿同步地產生第一內部時脈信號ICLK2的第一上升沿。因此，第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的第一內部時脈信號ICLK1和第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2中的第一內部時脈信號ICLK2兩者可以與時脈信號CLK的奇數上升沿同步地產生，並且使透過第一分頻電路220產生的第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1同步的時脈信號CLK的沿的序號可以與使透過第二分頻電路240產生的第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2同步的時脈信號CLK的沿的序號實質上相同。因此，第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1可以與第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2僅具有固定的相位差（即，與延遲電路232的延遲時間tD相對應的相位差），以及第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1與第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2可以具有實質上相同的特性。

圖4是示出根據本揭露的一個實施例的時脈產生電路400的配置的圖。參考圖4，時脈產生電路400可以包括時脈緩衝器410、第一分頻電路420、緩衝電路430、延遲鎖相環電路440、第二分頻電路450和致能控制電路460。時脈緩衝器410可以接收時脈信號CLK並且緩衝時脈信號CLK。第一分頻電路420可以被連接至時脈緩衝器410，並且可以透過時脈緩衝器410接收時脈信號CLK。第一分頻電路420可以透過對時脈信號CLK進行分頻而產生第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1。第一分頻電路420可以對時脈信號CLK的頻率進行分頻，以及產生均具有比時脈信號CLK低的頻率的第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1。第一組內部時脈信號可以包括第一內部時脈信號至第四內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1，以及第一內部時脈信號至第四內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1可以依次具有90°的相位差。

緩衝電路430可以被連接至時脈緩衝器410，並且可以透過時脈緩衝器410接收時脈信號CLK。緩衝電路430可以緩衝時脈信號CLK。緩衝電路430可以接收致能信號EN，並且可以基於致能信號EN被選擇性地啟用。緩衝電路430可以在致能信號EN被致能時被啟用，並且可以緩衝時脈信號CLK。緩衝電路430可以在致能信號EN被禁止時被去啟用。

延遲鎖相環電路440可以被連接至緩衝電路430，並且可以接收緩衝電路430的輸出信號。延遲鎖相環電路440可以透過對緩衝電路430的輸出信號執行延遲鎖相操作而產生延遲時脈信號CLKD。延遲鎖相環電路440可以透過將緩衝電路430的輸出信號延遲透過從時脈信號CLK的整數倍週期減去建模的延遲時間所獲得的時間而執行延遲鎖相操作。延遲鎖相環電路440可以基於延遲鎖相環重置信號DLLRST被初始化和/或被啟用。延遲鎖相環電路440可以檢測時脈信號CLK的輸入以產生延遲鎖相環重置信號DLLRST。

延遲鎖相環電路440可以包括延遲控制電路441和延遲電路442。延遲控制電路441可以從時脈緩衝器410接收時脈信號CLK。延遲控制電路441可以基於時脈信號CLK產生延遲鎖相環重置信號DLLRST並且初始化延遲電路442的延遲時間。當延遲鎖相環電路440的延遲鎖相操作被執行時，延遲控制電路441可以對延遲電路442的延遲時間進行不同的改變。延遲電路442可以被連接至緩衝電路430，並且可以接收緩衝電路430的輸出信號。延遲電路442可以透過將緩衝電路430的輸出信號延遲透過延遲控制電路441所設置的延遲時間而產生延遲時脈信號CLKD。延遲控制電路441可以向致能控制電路460提供延遲鎖相環重置信號DLLRST。

第二分頻電路450可以被連接至延遲鎖相環電路440，並且可以從延遲鎖相環電路440接收延遲時脈信號CLKD。第二分頻電路450可以透過對延遲時脈信號CLKD進行分頻而產生第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。第二分頻電路450可以對延遲時脈信號CLKD的頻率進行分頻，以及產生均具有比延遲時脈信號CLKD低的頻率的第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。第二組內部時脈信號可以包括第一內部時脈信號至第四內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2，並且第一內部時脈信號至第四內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2可以依次具有90°的相位差。第二分頻電路450還可以接收致能信號EN。第二分頻電路450可以基於致能信號EN被選擇性地啟用。第二分頻電路450可以在致能信號EN處於被禁止的狀態時實質上保持被去啟用的狀態，並且可以在致能信號EN被致能時被啟用。

致能控制電路460可以接收第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1以及延遲鎖相環重置信號DLLRST。致能控制電路460可以基於延遲鎖相環重置信號DLLRST以及第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的一個來產生致能信號EN。第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的一個可以是第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中具有最滯後的相位的內部時脈信號。該個具有最滯後的相位的內部時脈信號可以是第四內部時脈信號QBCLK1。致能控制電路460可以與第四內部時脈信號QBCLK1同步地輸出延遲鎖相環重置信號DLLRST作為致能信號EN。即使延遲鎖相環重置信號DLLRST被致能，致能控制電路460也可以不將致能信號EN致能，並且可以在第四內部時脈信號QBCLK1的上升沿被產生時將致能信號EN致能。致能控制電路460可以包括觸發器461。觸發器461可以是D觸發器。觸發器461可以透過其輸入端子接收延遲鎖相環重置信號DLLRST，透過其時脈端子接收第四內部時脈信號QBCLK1，以及透過其輸出端子輸出致能信號EN。

圖5是示出圖4所示的時脈產生電路400的操作的時序圖。根據本揭露的一個實施例的時脈產生電路400的操作將參考圖4和圖5如下進行描述。當時脈產生電路400接收時脈信號CLK時，時脈緩衝器410可以向第一分頻電路420、緩衝電路430和延遲鎖相環電路440提供時脈信號CLK。第一分頻電路420可以透過對時脈信號CLK的頻率進行分頻而產生第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1。致能信號EN可以處於被禁止的狀態，以及緩衝電路430可以不向延遲鎖相環電路440的延遲電路442提供時脈信號CLK。第二分頻電路450也可以保持被去啟用的狀態。第一分頻電路420可以與時脈信號CLK的第一奇數上升沿OD1同步地產生第一內部時脈信號ICLK1的上升沿。第四內部時脈信號QBCLK1可以與第一內部時脈信號ICLK1具有270°的相位差。

當從時脈緩衝器430接收時脈信號CLK時，延遲鎖相環電路440的延遲控制電路441可以產生延遲鎖相環重置信號DLLRST。延遲控制電路441可以向致能控制電路460提供延遲鎖相環重置信號DLLRST。即使延遲鎖相環重置信號DLLRST被致能，致能控制電路460也可以使致能信號EN實質上保持被禁止的狀態，直到第四內部時脈信號QBCLK1的上升沿被產生為止。當致能信號EN處於被禁止的狀態時，緩衝電路430可以不向延遲電路442提供時脈信號CLK並且延遲時脈信號CLKD也可以不被產生。

致能控制電路460可以在第四內部時脈信號QBCLK1的上升沿被產生時將致能信號EN致能。當致能信號EN被致能時，緩衝電路430可以被啟用並且緩衝電路430可以向延遲電路442提供時脈信號CLK。延遲電路442可以透過延遲緩衝電路430的輸出信號而產生延遲時脈信號CLKD。因為時脈信號CLK不提供給延遲電路442直到致能信號EN被致能為止，所以時脈信號CLK的第一奇數上升沿OD1和第一偶數上升沿EV1可以不提供給延遲電路442。當致能信號EN被致能時，時脈信號CLK的第二奇數上升沿OD2可以透過緩衝電路430而開始提供給延遲電路442，並且延遲電路442可以透過延遲所述時脈信號CLK而產生延遲時脈信號CLKD。在從當時脈信號CLK的第二奇數上升沿OD2被產生時的時間開始的延遲電路442的延遲時間tD之後，可以產生延遲時脈信號CLKD的第一上升沿。

第二分頻電路450可以基於延遲時脈信號CLKD產生第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。第二分頻電路450可以與延遲時脈信號CLKD的第一上升沿同步地產生第一內部時脈信號ICLK2的第一上升沿。因此，第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的第一內部時脈信號ICLK1和第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2中的第一內部時脈信號ICLK2兩者可以與時脈信號CLK的奇數上升沿同步地被產生，並且使透過第一分頻電路420產生的第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1同步的時脈信號CLK的沿的序號可以與使透過第二分頻電路450產生的第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2同步的時脈信號CLK的沿的序號實質上相同。因此，第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1可以與第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2僅具有固定的相位差（即，與延遲電路442的延遲時間tD相對應的相位差），以及第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1以及第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2可以具有實質上相同的特性。

圖6是示出根據本揭露的一個實施例的半導體裝置600的配置的圖。參考圖6，半導體裝置600可以包括時脈緩衝器601、第一分頻電路610、命令緩衝器602、命令路徑電路620、時脈路徑電路630、第二分頻電路640和命令同步電路650。時脈緩衝器601可以接收時脈信號CLK並且緩衝時脈信號CLK。時脈信號CLK可以與互補時脈信號CLKB一起作為差分信號被輸入。時脈信號CLK和互補時脈信號CLKB可以是從半導體裝置600的外部提供的系統時脈信號。時脈緩衝器601可以透過對時脈信號CLK和互補時脈信號CLKB進行差分放大而接收時脈信號CLK。第一分頻電路610可以從時脈緩衝器601接收時脈信號CLK以及透過對時脈信號CLK進行分頻而產生第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1。第一分頻電路610可以對時脈信號CLK的頻率進行分頻，以及產生均具有比時脈信號CLK低的頻率的第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1。第一組內部時脈信號可以包括第一內部時脈信號至第四內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1，並且第一內部時脈信號至第四內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1可以依次具有90°的相位差。在一個實施例中，時脈緩衝器601可以將互補時脈信號CLKB與時脈信號CLK一起提供，並且第一分頻電路610可以透過使用時脈信號CLK和互補時脈信號CLKB兩者而產生第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1。

命令緩衝器602可以接收命令信號CA。命令信號CA可以是從半導體裝置600的外部提供的控制信號，使得半導體裝置600可以執行多種操作。例如，半導體裝置600可以基於命令信號CA執行各種操作，諸如啟用操作、預充電操作、目標讀取操作、目標寫入操作、非目標讀取操作、非目標寫入操作和刷新操作。命令緩衝器602可以透過使用參考電壓VREF而接收命令信號CA。參考電壓VREF可以具有與命令信號CA的最大電壓電位和最小電壓電位之間的中間電位相對應的電壓電位。命令緩衝器602可以透過對命令信號CA和參考電壓VREF進行差分放大而接收命令信號CA。命令緩衝器602可以向命令路徑電路620提供命令信號CA。

命令路徑電路620可以接收命令信號CA以及第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1，以及基於命令信號CA以及第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1來產生延遲命令信號DCMD。命令路徑電路620可以透過將命令信號CA與第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的至少一個進行同步而產生內部命令信號ICMD，以及透過延遲內部命令信號ICMD而產生延遲命令信號DCMD。例如，命令路徑電路620可以透過將命令信號CA與第一內部時脈信號ICLK1進行同步而產生內部命令信號ICMD。命令路徑電路620可以與第一內部時脈信號ICLK1同步地鎖存命令信號CA，以及透過解碼鎖存的命令信號而產生內部命令信號ICMD。命令路徑電路620可以透過延遲內部命令信號ICMD而產生延遲命令信號DCMD。在一個實施例中，命令路徑電路620可以透過將命令信號CA與第二內部時脈信號QCLK1而不是第一內部時脈信號ICLK1進行同步而產生內部命令信號ICMD。在一個實施例中，命令路徑電路620可以透過將命令信號CA與第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的至少兩個進行同步而產生內部命令信號ICMD。例如，當命令信號CA與時脈信號CLK的奇數沿同步地被發送時，命令路徑電路620可以與第一內部時脈信號ICLK1或第二內部時脈信號QCLK1同步地鎖存命令信號CA，以及透過解碼鎖存的命令信號而產生內部奇數命令信號ICMD（OD）。當命令信號CA與時脈信號CLK的偶數沿同步地被發送時，命令路徑電路620可以與第三內部時脈信號IBCLK1或第四內部時脈信號QBCLK1同步地鎖存命令信號CA，以及透過解碼鎖存的命令信號而產生內部偶數命令信號ICMD（EV）。命令路徑電路620可以透過延遲所述內部奇數命令信號ICMD（OD）或所述內部偶數命令信號ICMD（EV）而產生延遲奇數命令信號DCMD（OD）或延遲偶數命令信號DCMD（EV）。

命令路徑電路620可以包括命令解碼器621和命令延遲電路622。命令解碼器621可以被連接至命令緩衝器602，並且可以從命令緩衝器602接收命令信號CA。命令解碼器621可以從第一分頻電路610接收第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1。命令解碼器621可以基於第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的至少一個透過對命令信號CA進行同步而鎖存命令信號CA。命令解碼器621可以透過解碼鎖存的命令信號而產生內部命令信號ICMD。命令解碼器621可以向命令延遲電路622提供內部命令信號ICMD。命令延遲電路622可以從命令解碼器621接收內部命令信號ICMD，以及透過延遲內部命令信號ICMD而產生延遲命令信號DCMD。

時脈路徑電路630可以被連接至時脈緩衝器601，並且可以從時脈緩衝器601接收時脈信號CLK。時脈路徑電路630可以對時脈信號CLK執行延遲鎖相操作，以及透過延遲所述時脈信號而產生延遲時脈信號CLKD。時脈路徑電路630可以基於第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的至少一個而被啟用。時脈路徑電路630可以與第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的具有最滯後的相位的內部時脈信號同步地被啟用。時脈路徑電路630可以接收致能信號EN。時脈路徑電路630可以根據致能信號EN是否被致能而被選擇性地啟用。當時脈路徑電路630基於致能信號EN而被啟用時，時脈路徑電路630可以透過延遲所述時脈信號CLK而產生延遲時脈信號CLKD。雖然在附圖中未示出，但是半導體裝置600還可以包括：致能控制電路，其基於第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的具有最滯後的相位的第四內部時脈信號QBCLK1產生致能信號EN。半導體裝置600可以包括圖2和圖4所示的致能控制電路250和致能控制電路460中的一個。

時脈路徑電路630可以包括緩衝電路631和時脈延遲電路632。緩衝電路631可以接收時脈信號CLK和致能信號EN。緩衝電路631可以在致能信號EN被致能時被啟用，並且可以緩衝時脈信號CLK。緩衝電路631可以在致能信號EN被禁止時被去啟用，並且可以實質上防止時脈信號CLK被提供給時脈延遲電路632。時脈延遲電路632可以被連接至緩衝電路631，並且可以接收緩衝電路631的輸出信號。時脈延遲電路632可以透過延遲緩衝電路631的輸出信號而產生延遲時脈信號CLKD。時脈延遲電路632可以是對時脈信號CLK執行延遲鎖相操作的延遲鎖相環電路。圖4所示的緩衝電路430和延遲鎖相環電路440可以被應用為時脈路徑電路630。命令延遲電路622的延遲時間可以與時脈延遲電路632的延遲時間實質上相同。命令延遲電路622的延遲時間可以根據時脈延遲電路632的延遲時間的改變而被改變。

第二分頻電路640可以被連接至時脈路徑電路630，並且可以從時脈路徑電路630接收延遲時脈信號CLKD。第二分頻電路640可以透過對延遲時脈信號CLKD進行分頻而產生第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。第二分頻電路640可以對延遲時脈信號CLKD的頻率進行分頻，以及產生均具有比延遲時脈信號CLKD低的頻率的第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。第二組內部時脈信號可以包括第一內部時脈信號至第四內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2，以及第一內部時脈信號至第四內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2可以依次具有90°的相位差。在一個實施例中，第二分頻電路640可以基於第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的一個而被選擇性地啟用。第二分頻電路640可以基於第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的具有最滯後的相位的內部時脈信號而被選擇性地啟用。第二分頻電路640還可以接收致能信號EN。第二分頻電路640可以根據致能信號EN是否被致能而被選擇性地啟用。第二分頻電路640可以在致能信號EN被致能時被啟用，並且可以透過對延遲時脈信號CLKD進行分頻而產生第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。第二分頻電路640可以在致能信號EN被禁止時被去啟用，並且可以不從延遲時脈信號CLKD產生第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。

命令同步電路650可以從命令延遲電路622接收延遲命令信號DCMD並且從第二分頻電路640接收第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2。命令同步電路650可以透過將延遲命令信號DCMD與第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2中的至少一個進行同步而產生內部控制信號IODT。例如，命令同步電路650可以透過將延遲命令信號DCMD與第一內部時脈信號ICLK2進行同步而產生內部控制信號IODT。在一個實施例中，命令同步電路650可以透過將延遲命令信號DCMD與第二內部時脈信號QCLK2而不是第一內部時脈信號ICLK2進行同步而產生內部控制信號IODT。在一個實施例中，命令同步電路650可以透過將延遲命令信號DCMD與第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2中的兩個或更多個進行同步而產生內部控制信號IODT。例如，命令同步電路650可以透過將延遲奇數命令信號DCMD（OD）與第一內部時脈信號ICLK2或第二內部時脈信號QCLK2進行同步而產生內部控制信號IODT。命令同步電路650可以透過將延遲偶數命令信號DCMD（EV）與第三內部時脈信號IBCLK2或第四內部時脈信號QBCLK2進行同步而產生內部控制信號IODT。

命令同步電路650還可以接收延遲信息LT和阻抗信息ODT。半導體裝置600還可以包括模式暫存器603，並且模式暫存器603可以向命令同步電路650提供延遲信息LT和阻抗信息ODT。模式暫存器603可以儲存與半導體裝置600的操作有關的多種參數。延遲信息LT和阻抗信息ODT中的每一個可以是多種參數中的一個。延遲信息LT可以表示直到透過半導體裝置600接收命令信號CA以及然後半導體裝置600執行與命令信號CA相對應的操作為止的延遲時間。延遲信息LT可以被定義為整數倍的時脈信號CLK。阻抗信息ODT可以包括用於在讀取和/或寫入操作期間設置半導體裝置600中包括的數據電路的阻抗的信息。例如，數據電路可以包括數據發送電路和數據接收電路，以及數據發送電路的阻抗可以在讀取和寫入操作期間根據阻抗信息ODT來設置，以使得數據電路的發送阻抗和接收阻抗可以被設置。發送阻抗可以表示當數據電路透過數據發送電路輸出數據時被設置的數據發送電路的阻抗值。接收阻抗可以表示當數據電路透過數據接收電路接收數據時被設置的數據發送電路的阻抗值。此外，當另一半導體裝置或另一數據電路發送和接收數據時，半導體裝置600可以執行非目標讀取操作或非目標寫入操作，並且提供用於另一半導體裝置或另一數據電路的讀取和寫入操作的發送阻抗和接收阻抗，以及數據發送電路的阻抗可以在非目標讀取操作或非目標寫入操作期間根據阻抗信息ODT而進行設置。

當透過半導體裝置600接收的命令信號CA包括指示讀取和/或寫入操作的信息時，命令同步電路650可以透過與第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2中的至少一個同步地將延遲命令信號DCMD延遲與延遲信息LT相對應的時間而致能內部控制信號IODT，並且在內部控制信號IODT被致能的時段中輸出阻抗信息ODT。命令同步電路650可以將與第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1同步並且透過命令路徑電路620延遲的延遲命令信號DCMD與透過時脈路徑電路630延遲的第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2進行同步，從而將延遲命令信號DCMD從時脈信號CLK的域轉換至第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2的域。

半導體裝置600還可以包括時脈樹660、選通發送電路670、命令樹680和數據發送電路690。時脈樹660可以接收第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2，並且將第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2分配到多個選通發送電路中。選通發送電路670可以從時脈樹660接收第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2，以及從第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2產生數據選通訊號對DQS和DQSB。選通發送電路670可以向半導體裝置600的外部輸出數據選通訊號對DQS和DQSB。命令樹680可以從命令同步電路650接收內部控制信號IODT。命令樹680可以向多個數據發送電路分配內部控制信號IODT。數據發送電路690可以從命令樹680接收內部控制信號IODT。數據發送電路690的阻抗可以基於內部控制信號IODT而進行設置，以及數據發送電路690可以向半導體裝置600的外部發送從核電路提供的內部數據IND作為數據DQ。從選通發送電路670輸出的數據選通訊號對DQS和DQSB和從數據發送電路690輸出的數據DQ可以彼此同步。

圖7是示出根據本揭露的一個實施例的半導體裝置600的操作的時序圖。圖7可以示出情況A和情況B兩者，在情況A中，第一分頻電路610和第二分頻電路640分別與時脈信號CLK的具有實質上相同的序號的上升沿同步地產生第一內部時脈信號ICLK1和第一內部時脈信號ICLK2，以及在情況B中，第一分頻電路610與時脈信號CLK的奇數上升沿OD同步地產生第一內部時脈信號ICLK1，而第二分頻電路640與時脈信號CLK的偶數上升沿EV同步地產生第一內部時脈信號ICLK2。在情況A中，命令同步電路650可以透過將延遲命令信號DCMD與第一內部時脈信號ICLK2同步而在與延遲信息LT相對應的時間之後產生內部控制信號IODT。在情況B中，因為命令同步電路650將延遲命令信號DCMD與同步於時脈信號CLK的偶數上升沿而產生的第一內部時脈信號ICLK2同步，所以與情況A中延遲命令信號DCMD與第一內部時脈信號ICLK2同步的時序相比，情況B中延遲命令信號DCMD與第一內部時脈信號ICLK2同步的時序可以提前時脈信號CLK的一個週期（1tCK）。當延遲命令信號DCMD的同步時序提前時，內部控制信號IODT可以在與延遲信息LT相對應的時間之前被致能，以及數據發送電路690的操作時序可以比正常時序早。因此，可能發生數據發送電路690向外部輸出錯誤數據的異常操作。半導體裝置600可以基於透過第一分頻電路610產生的第一組內部時脈信號ICLK1、QCLK1、IBCLK1和QBCLK1中的一個來調整第二分頻電路640產生第二組內部時脈信號ICLK2、QCLK2、IBCLK2和QBCLK2的時序，並且導致第一組和第二組中的所有內部時脈信號與時脈信號CLK的具有實質上相同的序號的上升沿同步地被產生，從而實質上防止數據發送電路690的異常操作。

本揭露所屬領域的技術人員將瞭解，本揭露可以以其他特定形式執行而沒有改變其技術精神或實質特徵。因此，上述實施例在所有方面是說明性的，而不是限制性的。本揭露的範圍由提供的權利要求而不是具體實施方式限定，並且應該理解，從權利要求及其等同構思的含義和範圍得出的所有的改變或修改形式被包括在本揭露的範圍中。

100:時脈產生電路 110:時脈緩衝器 120:第一分頻電路 130:內部電路 140:第二分頻電路 200:時脈產生電路 210:時脈緩衝器 220:第一分頻電路 230:內部電路 231:緩衝電路 232:延遲電路 240:第二分頻電路 250:致能控制電路 400:時脈產生電路 410:時脈緩衝器 420:第一分頻電路 430:緩衝電路 440:延遲鎖相環電路 441:延遲控制電路 442:延遲電路 450:第二分頻電路 460:致能控制電路 461:觸發器 600:半導體裝置 601:時脈緩衝器 602:命令緩衝器 603:模式暫存器 610:第一分頻電路 620:命令路徑電路 621:命令解碼器 622:命令延遲電路 630:時脈路徑電路 631:緩衝電路 632:時脈延遲電路 640:第二分頻電路 650:命令同步電路 660:時脈樹 670:選通發送電路 680:命令樹 690:數據發送電路 1tCK:一個週期 CLK:時脈信號 CLKD:延遲時脈信號 DCLK1:內部時脈信號 DCLK2:內部時脈信號 DCMD:延遲命令信號 DLLRST:延遲鎖相環重置信號 DQ:數據 DQS:數據選通訊號對 DQSB:數據選通訊號對 EN:致能信號 EV:偶數上升沿 EV1:第一偶數上升沿 EV2:第二偶數上升沿 IBCLK1:內部時脈信號 IBCLK2:內部時脈信號 ICLK1:內部時脈信號 ICLK2:內部時脈信號 ICMD:內部命令信號 IND:內部數據 IODT:內部控制信號 LT:延遲信息 tD:延遲時間 QBCLK1:內部時脈信號 QBCLK2:內部時脈信號 QCLK1:內部時脈信號 QCLK2:內部時脈信號 OD:奇數上升沿 OD1:第一奇數上升沿 OD2:第二奇數上升沿 ODT:阻抗信息

圖1是示出根據本揭露的一個實施例的時脈產生電路的配置和時脈產生電路的操作的圖。 圖2是示出根據本揭露的一個實施例的時脈產生電路的配置的圖。 圖3是示出圖2所示的時脈產生電路的操作的時序圖。 圖4是示出根據本揭露的一個實施例的時脈產生電路的配置的圖。 圖5是示出圖4所示的時脈產生電路的操作的時序圖。 圖6是示出根據本揭露的一個實施例的半導體裝置的配置的圖。 圖7是示出圖6所示的半導體裝置的操作的時序圖。

200:時脈產生電路

210:時脈緩衝器

220:第一分頻電路

230:內部電路

231:緩衝電路

232:延遲電路

240:第二分頻電路

250:致能控制電路

EN:致能信號

CLK:時脈信號

CLKD:延遲時脈信號

IBCLK1:內部時脈信號

IBCLK2:內部時脈信號

ICLK1:內部時脈信號

ICLK2:內部時脈信號

QBCLK1:內部時脈信號

QBCLK2:內部時脈信號

QCLK1:內部時脈信號

QCLK2:內部時脈信號

Claims (20)

1. 一種時脈產生電路，包括： 第一分頻電路，其透過對時脈信號進行分頻而產生第一組內部時脈信號； 內部電路，其基於致能信號透過延遲所述時脈信號而產生延遲時脈信號； 第二分頻電路，其透過對所述延遲時脈信號進行分頻而產生第二組內部時脈信號；以及 致能控制電路，其基於所述第一組內部時脈信號中的一個內部時脈信號來產生所述致能信號。
2. 如請求項1所述的時脈產生電路，其中，所述內部電路包括： 緩衝電路，其基於所述致能信號緩衝所述時脈信號；以及 延遲電路，其透過延遲所述緩衝電路的輸出信號而產生所述延遲時脈信號。
3. 如請求項1所述的時脈產生電路，其中，所述致能控制電路：基於所述第一組內部時脈信號中的具有最滯後的相位的內部時脈信號來產生所述致能信號。
4. 如請求項1所述的時脈產生電路，其中，所述第一組內部時脈信號包括順序地具有90°的相位差的第一內部時脈信號、第二內部時脈信號、第三內部時脈信號和第四內部時脈信號，以及 其中，所述致能控制電路與所述第四內部時脈信號的上升沿同步地致能所述致能信號。
5. 如請求項1所述的時脈產生電路，其中，所述第二分頻電路基於所述致能信號而被啟用。
6. 一種時脈產生電路，包括： 第一分頻電路，其透過對時脈信號進行分頻而產生第一組內部時脈信號； 緩衝電路，其基於致能信號緩衝所述時脈信號； 延遲鎖相環電路，其透過延遲所述緩衝電路的輸出信號而產生延遲時脈信號； 第二分頻電路，其透過對所述延遲時脈信號進行分頻而產生第二組內部時脈信號；以及 致能控制電路，其基於延遲鎖相環重置信號和所述第一組內部時脈信號中的一個內部時脈信號來產生所述致能信號。
7. 如請求項6所述的時脈產生電路，其中，所述延遲鎖相環電路基於所述延遲鎖相環重置信號而被啟用。
8. 如請求項6所述的時脈產生電路，其中，所述延遲鎖相環電路包括： 延遲電路，其透過延遲所述緩衝電路的所述輸出信號而產生所述延遲時脈信號；以及 延遲控制電路，其基於所述時脈信號產生所述延遲鎖相環重置信號以及改變所述延遲電路的延遲時間。
9. 如請求項6所述的時脈產生電路，其中，所述第二分頻電路基於所述致能信號而被啟用。
10. 如請求項6所述的時脈產生電路，其中，所述致能控制電路基於所述第一組內部時脈信號中的具有最滯後的相位的內部時脈信號來產生所述致能信號。
11. 如請求項6所述的時脈產生電路，其中，所述致能控制電路與所述第一組內部時脈信號中的具有最滯後的相位的內部時脈信號的上升沿同步地輸出所述延遲鎖相環重置信號作為所述致能信號。
12. 如請求項6所述的時脈產生電路，其中，所述第一組內部時脈信號包括順序地具有90°的相位差的第一內部時脈信號、第二內部時脈信號、第三內部時脈信號和第四內部時脈信號，以及 其中，所述致能控制電路與所述第四內部時脈信號同步地輸出所述延遲鎖相環重置信號作為所述致能信號。
13. 一種半導體裝置，包括： 第一分頻電路，其透過對時脈信號進行分頻而產生第一組內部時脈信號； 命令路徑電路，其透過將命令信號與所述第一組內部時脈信號中的至少一個進行同步而產生內部命令信號，以及透過延遲所述內部命令信號而產生延遲命令信號； 時脈路徑電路，其基於所述第一組內部時脈信號中的一個內部時脈信號而被啟用，以及透過延遲所述時脈信號的相位而產生延遲時脈信號； 第二分頻電路，其透過對所述延遲時脈信號進行分頻而產生第二組內部時脈信號；以及 命令同步電路，其透過將所述延遲命令信號與所述第二組內部時脈信號中的至少一個進行同步而產生內部控制信號。
14. 如請求項13所述的半導體裝置，其中，所述命令路徑電路包括： 命令解碼器，其透過與所述第一組內部時脈信號中的至少一個同步地解碼所述命令信號而產生所述內部命令信號；以及 命令延遲電路，其透過延遲所述內部命令信號而產生所述延遲命令信號。
15. 如請求項13所述的半導體裝置，其中，所述時脈路徑電路基於所述第一組內部時脈信號中的具有最滯後的相位的內部時脈信號而被啟用。
16. 如請求項13所述的半導體裝置，其中，所述第一組內部時脈信號包括順序地具有90°的相位差的第一內部時脈信號、第二內部時脈信號、第三內部時脈信號和第四內部時脈信號，以及 其中，所述時脈路徑電路與所述第四內部時脈信號同步地被啟用。
17. 如請求項13所述的半導體裝置，其中，所述第二分頻電路基於所述第一組內部時脈信號中的具有最滯後的相位的內部時脈信號而被啟用。
18. 如請求項13所述的半導體裝置，還包括： 致能控制電路，其基於所述第一組內部時脈信號中的至少一個來產生致能信號。
19. 如請求項18所述的半導體裝置，其中，所述時脈路徑電路包括： 緩衝電路，其基於所述致能信號而被啟用，以及緩衝所述時脈信號；以及 時脈延遲電路，其透過延遲所述緩衝電路的輸出信號而產生所述延遲時脈信號。
20. 如請求項18所述的半導體裝置，其中，所述第二分頻電路基於所述致能信號而被啟用。

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