TWI837269B - 與時脈訊號同步的訊號產生電路及使用其的半導體裝置 - Google Patents

與時脈訊號同步的訊號產生電路及使用其的半導體裝置 Download PDF

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Abstract

本申請公開了一種與時脈訊號同步的訊號產生電路及使用其的半導體裝置。訊號產生電路透過同步於第一分頻時脈訊號將第一輸入訊號延遲來產生第一同步訊號，並且透過同步於第二分頻時脈訊號將第二輸入訊號延遲來產生第二同步訊號。訊號產生電路基於導通控制訊號和截止控制訊號來調整第一同步訊號和第二同步訊號的脈衝寬度。訊號產生電路包括重定時電路，該重定時電路被配置為透過基於第一分頻時脈訊號和第二分頻時脈訊號而對從第一同步訊號和第二同步訊號產生的初步輸出訊號進行重定時來產生輸出訊號。

Description

與時脈訊號同步的訊號產生電路及使用其的半導體裝置
本申請要求於2019年1月15日向韓國智慧財產權局提交的申請號為10-2019-0005213的韓國申請的優先權，其全部內容透過引用合併於此。
各種實施例總體上涉及積體電路技術，並且更具體地，涉及與時脈訊號同步操作的半導體裝置。
電子設備包括許多電子元件。例如，電腦系統可以包括許多配置有半導體的半導體裝置。構成電腦系統的半導體裝置可以透過發送和接收時脈訊號與資料來彼此通訊。半導體裝置可以與時脈訊號同步地操作。半導體裝置可以基於由外部裝置發送的訊號而在內部產生各種訊號。各種訊號可以由半導體裝置的內部電路延遲並產生。延遲可以包括同步延遲和非同步延遲。例如，諸如動態隨機存取記憶體（Dynamic Random Access Memory, DRAM）之類的儲存裝置可以使用關於資料和與該資料有關的時脈訊號的同步延遲來產生內部訊號，並且可以使用關於除了資料外的控制訊號（諸如命令訊號和位址訊號）的非同步延遲來產生內部訊號。然而，當輸出資料時，半導體裝置需要再次執行使利用非同步延遲產生的內部訊號與時脈訊號同步的操作。這樣的操作可以被稱為“跨域（domain crossing）”。隨著電腦系統或半導體系統的操作速度增大，時脈訊號的頻率繼續增大。為了確保內部處理訊號所需的裕度，半導體裝置透過對具有高頻的時脈訊號進行分頻來產生並使用具有低頻的分頻時脈訊號。當使用分頻時脈訊號執行跨域操作時，需要一種能夠產生具有給定延遲量和脈衝寬度的訊號的電路。
在一個實施例中，訊號產生電路可以包括時脈分頻電路、第一同步訊號產生電路、第二同步訊號產生電路和重定時電路。時脈分頻電路可以被配置為透過對時脈訊號進行分頻來產生第一分頻時脈訊號和第二分頻時脈訊號。第一同步訊號產生電路可以被配置為透過同步於第一分頻時脈訊號將第一輸入訊號延遲來產生第一同步訊號，並且基於導通控制訊號和截止控制訊號來調整第一同步訊號的脈衝寬度。第二同步訊號產生電路可以被配置為透過同步於第二分頻時脈訊號將第二輸入訊號延遲來產生第二同步訊號，並且基於導通控制訊號和截止控制訊號來調整第二同步訊號的脈衝寬度。重定時電路可以被配置為透過基於第一分頻時脈訊號和第二分頻時脈訊號而對初步輸出訊號進行重定時來產生輸出訊號，其中，從第一同步訊號和第二同步訊號中的至少一個產生初步輸出訊號。
在一個實施例中，訊號產生電路可以包括時脈分頻器、導通脈衝（on-pulse）產生電路、截止脈衝（off-pulse）產生電路、脈衝加法電路以及重定時電路。時脈分頻器可以被配置為透過對時脈訊號進行分頻來產生第一分頻時脈訊號和第二分頻時脈訊號。導通脈衝產生電路可以被配置為透過基於第一分頻時脈訊號和導通控制訊號而延遲第一輸入訊號來產生偶數導通脈衝訊號，以及透過基於第二分頻時脈訊號和導通控制訊號而延遲第二輸入訊號來產生奇數導通脈衝訊號。截止脈衝產生電路可以被配置為透過基於第一分頻時脈訊號和截止控制訊號而延遲偶數導通脈衝訊號和奇數導通脈衝訊號中的一個來產生多個偶數截止脈衝訊號，以及透過基於第二分頻時脈訊號和截止控制訊號而延遲偶數導通脈衝訊號和奇數導通脈衝訊號中的一個來產生多個奇數截止脈衝訊號。脈衝加法電路可以被配置為透過將偶數導通脈衝訊號和奇數導通脈衝訊號中的一個與多個偶數截止脈衝訊號進行組合來產生第一同步訊號，以及可以透過將偶數導通脈衝訊號和奇數導通脈衝訊號中的一個與多個奇數截止脈衝訊號進行組合來產生第二同步訊號。重定時電路可以被配置為透過基於第一分頻時脈訊號和第二分頻時脈訊號而對從第一同步訊號和第二同步訊號之一產生的初步輸出訊號進行重定時來產生輸出訊號。
在下文中，參考附圖透過各種實施例來描述訊號產生電路和半導體裝置。
圖1是示出根據各種實施例的訊號產生電路100的配置的示圖。在圖1中，訊號產生電路100可以接收第一輸入訊號INA和第二輸入訊號INB並產生輸出訊號OUT。訊號產生電路100可以透過同步於第一分頻時脈訊號QCLK延遲第一輸入訊號INA並且同步於第二分頻時脈訊號QBCLK延遲第二輸入訊號INB來產生輸出訊號OUT。第一分頻時脈訊號QCLK可以具有與第二分頻時脈訊號QBCLK的相位不同的相位。例如，第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK可以具有180度的相位差。訊號產生電路100可以基於導通控制訊號ON和截止控制訊號OFF來調整第一輸入訊號INA和第二輸入訊號INB中的每個的延遲量，並且可以調整輸出訊號OUT的脈衝寬度。
訊號產生電路100可以包括時脈分頻電路101。時脈分頻電路101可以透過對時脈訊號CLK的頻率進行分頻來產生第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK。例如，時脈分頻電路101可以透過將時脈訊號CLK的頻率分頻為兩個來產生第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK。第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK可以具有180度的相位差。例如，第一分頻時脈訊號QCLK可以具有與時脈訊號CLK的奇數編號的下降沿同步的相位。第二分頻時脈訊號QBCLK可以具有與時脈訊號CLK的偶數編號的下降沿同步的相位。可以從與時脈訊號CLK的奇數編號的上升沿同步接收的訊號中產生第一輸入訊號INA。可以從與時脈訊號CLK的偶數編號的上升沿同步接收的訊號中產生第二輸入訊號INB。隨著半導體裝置和系統的操作速度的增大，時脈訊號CLK可以具有更高的頻率。當時脈訊號CLK的頻率增大時，由於縮短了週期並且減小了振幅，所以用於採樣或保持訊號的時間裕度可能不足。因此，透過從時脈訊號CLK產生第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK以及使用第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK產生輸出訊號OUT，訊號產生電路100可以充分確保用於從第一輸入訊號INA和第二輸入訊號INB產生輸出訊號OUT的時間裕度。
訊號產生電路100可以包括第一同步訊號產生電路110、第二同步訊號產生電路120和重定時電路130。第一同步訊號產生電路110可以接收第一輸入訊號INA、第一分頻時脈訊號QCLK、導通控制訊號ON和截止控制訊號OFF，並且可以產生第一同步訊號SPS1。第一同步訊號產生電路110可以透過同步於第一分頻時脈訊號QCLK延遲第一輸入訊號INA來產生第一同步訊號SPS1，並且可以基於導通控制訊號ON和截止控制訊號OFF來調整第一同步訊號SPS1的脈衝寬度。
第一同步訊號產生電路110可以透過將第一輸入訊號INA延遲第一分頻時脈訊號QCLK的n個週期來產生偶數導通脈衝訊號ONA（參考圖2）。在一個實施例中，n表示自然數。第一同步訊號產生電路110可以基於偶數導通脈衝訊號ONA來確定第一同步訊號SPS1的致能定時（timing）。n可以基於導通控制訊號ON來確定。n可以是與導通控制訊號ON的資訊相對應的值。第一同步訊號產生電路110可以透過將偶數導通脈衝訊號ONA延遲第一分頻時脈訊號的m個週期來產生偶數截止脈衝訊號OFFA（參考圖2）。在一個實施例中，m表示自然數。第一同步訊號產生電路110可以基於偶數截止脈衝訊號OFFA來確定第一同步訊號SPS1的禁止定時。m可以基於截止控制訊號OFF來確定。m可以是與截止控制訊號OFF的資訊相對應的值。
第二同步訊號產生電路120可以接收第二輸入訊號INB、第二分頻時脈訊號QBCLK、導通控制訊號ON和截止控制訊號OFF，並且可以產生第二同步訊號SPS2。第二同步訊號產生電路120可以透過同步於第二分頻時脈訊號QBCLK延遲第二輸入訊號INB來產生第二同步訊號SPS2，並且可以基於導通控制訊號ON和截止控制訊號OFF來調整第二同步訊號SPS2的脈衝寬度。
第二同步訊號產生電路120可以透過將第二輸入訊號INB延遲第二分頻時脈訊號QBCLK的n個週期來產生奇數導通脈衝訊號ONB（參考圖2）。第二同步訊號產生電路120可以基於奇數導通脈衝訊號ONB來確定第二同步訊號SPS2的致能定時。第二同步訊號產生電路120可以透過將奇數導通脈衝訊號ONB延遲第二分頻時脈訊號QBCLK的m個週期來產生奇數截止脈衝訊號OFFB（參考圖2）。第二同步訊號產生電路120可以基於奇數截止脈衝訊號OFFB來確定第二同步訊號SPS2的禁止定時。
重定時電路130可以接收從第一同步訊號SPS1和第二同步訊號SPS2中的一個產生的初步輸出訊號OUTP。訊號產生電路100還可以包括閘控電路140，該閘控電路140用於接收第一同步訊號SPS1和第二同步訊號SPS2並產生初步輸出訊號OUTP。閘控電路140可以輸出第一同步訊號SPS1或第二同步訊號SPS2作為初步輸出訊號OUTP。例如，閘控電路140可以包括或閘。重定時電路130可以接收第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK。重定時電路130可以透過基於第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK來對初步輸出訊號OUTP進行重定時而產生輸出訊號OUT。重定時電路130可以透過同步於第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK中的每個延遲初步輸出訊號OUTP並將被延遲的訊號組合來產生輸出訊號OUT。
訊號產生電路100使用具有兩個不同相位的時脈訊號。因此，重定時電路130不能僅使用第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK中的任何一個來執行重定時操作。例如，如果重定時電路130基於第二分頻時脈訊號QBCLK對從第一同步訊號SPS1產生的初步輸出訊號OUTP進行重定時，或者基於第一分頻時脈訊號QCLK對從第二同步訊號SPS2產生的初步輸出訊號OUTP進行重定時，難以保證輸出訊號OUT的給定脈衝寬度。因為重定時電路130使用第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK兩者來對初步輸出訊號OUTP執行重定時操作，而不管初步輸出訊號OUTP從第一同步訊號SPS1和第二同步訊號SPS2的哪一個中產生，所以它能夠產生具有給定範圍的脈衝寬度的輸出訊號OUT。
訊號產生電路100還可以包括脈衝寬度控制電路150。脈衝寬度控制電路150可以基於包括訊號產生電路100的半導體裝置的操作資訊和重定時電路130的操作資訊來產生導通控制訊號ON和截止控制訊號OFF。半導體裝置的操作資訊可以包括用於確定輸出訊號OUT的致能定時和禁止定時以及確定輸出訊號OUT的脈衝寬度的資訊。半導體裝置的操作資訊可以包括操作等待時間LAT和操作區段資訊BL。例如，操作等待時間LAT可以是時間資訊，諸如列位址選通（column address strobe, CAS）等待時間或讀取等待時間。操作區段資訊BL可以是時間資訊，諸如突發長度。例如，在輸入第一輸入訊號INA和第二輸入訊號INB之後，訊號產生電路100可以在與操作等待時間LAT相對應的時脈訊號的週期之後致能輸出訊號OUT，而在與操作區段資訊BL相對應的時脈訊號的週期之後禁止輸出訊號OUT。
重定時電路130的操作資訊可以是重定時等待時間。重定時電路的操作資訊或重定時等待時間可以對應於在重定時電路130基於第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK而重定時初步輸出訊號OUTP時產生的等待時間。重定時等待時間可以包括導通偏移（on-offset）訊號OSE和截止偏移（off-offset）訊號OSD。脈衝寬度控制電路150可以基於操作等待時間LAT和導通偏移訊號OSE來產生用於確定輸出訊號OUT的致能定時的導通控制訊號ON。脈衝寬度控制電路150可以基於操作區段資訊BL和截止偏移訊號OSD來產生用於確定輸出訊號OUT的禁止定時的截止控制訊號OFF。
圖2是示出圖1所示的第一同步訊號產生電路110和第二同步訊號產生電路120的配置的示圖。在圖2中，第一同步訊號產生電路110可以包括第一導通定時控制電路211、第一截止定時控制電路212和第一脈衝加法器213。第一導通定時控制電路211可以接收第一輸入訊號INA、第一分頻時脈訊號QCLK和導通控制訊號ON，並產生偶數導通脈衝訊號ONA。第一導通定時控制電路211可以透過同步於第一分頻時脈訊號QCLK將第一輸入訊號INA延遲與導通控制訊號ON相對應的時間來產生偶數導通脈衝訊號ONA。第一導通定時控制電路211可以透過將第一輸入訊號INA延遲第一分頻時脈訊號QCLK的n個週期來產生偶數導通脈衝訊號ONA。n可以是2或更大的整數，並且可以基於導通控制訊號ON來確定。
第一截止定時控制電路212可以接收偶數導通脈衝訊號ONA、第一分頻時脈訊號QCLK和截止控制訊號OFF。第一截止定時控制電路212可以透過同步於第一分頻時脈訊號QCLK將偶數導通脈衝訊號ONA延遲與截止控制訊號OFF相對應的時間來產生偶數截止脈衝訊號OFFA。第一截止定時控制電路212可以透過將偶數導通脈衝訊號ONA延遲第一分頻時脈訊號QCLK的m個週期來產生偶數截止脈衝訊號OFFA。m可以基於截止控制訊號OFF來確定。
第一脈衝加法器213可以接收偶數導通脈衝訊號ONA和偶數截止脈衝訊號OFFA，並輸出第一同步訊號SPS1。第一脈衝加法器213可以基於偶數導通脈衝訊號ONA來致能第一同步訊號SPS1，並且可以基於偶數截止脈衝訊號OFFA來禁止第一同步訊號SPS1。在一個實施例中，第一脈衝加法器213可以透過將偶數導通脈衝訊號ONA和m個偶數截止脈衝訊號OFFA相加來產生第一同步訊號SPS1。
第二同步訊號產生電路120可以包括第二導通定時控制電路221、第二截止定時控制電路222和第二脈衝加法器223。第二導通定時控制電路221可以接收第二輸入訊號INB、第二分頻時脈訊號QBCLK和導通控制訊號ON，並且可以產生奇數導通脈衝訊號ONB。第二導通定時控制電路221可以透過同步於第二分頻時脈訊號QBCLK將第二輸入訊號INB延遲與導通控制訊號ON相對應的時間來產生奇數導通脈衝訊號ONB。第二導通定時控制電路221可以透過將第二輸入訊號INB延遲第二分頻時脈訊號QBCLK的n個週期來產生奇數導通脈衝訊號ONB。
第二截止定時控制電路222可以接收奇數導通脈衝訊號ONB、第二分頻時脈訊號QBCLK和截止控制訊號OFF。第二截止定時控制電路222可以透過同步於第二分頻時脈訊號QBCLK將奇數導通脈衝訊號ONB延遲與截止控制訊號OFF相對應的時間來產生奇數截止脈衝訊號OFFB。第二截止定時控制電路222可以透過將奇數導通脈衝訊號ONB延遲第二分頻時脈訊號QBCLK的m個週期來產生奇數截止脈衝訊號OFFB。m可以基於截止控制訊號OFF來確定。
第二脈衝加法器223可以接收奇數導通脈衝訊號ONB和奇數截止脈衝訊號OFFB，並輸出第二同步訊號SPS2。第二脈衝加法器223可以基於奇數導通脈衝訊號ONB來致能第二同步訊號SPS2，並且可以基於奇數截止脈衝訊號OFFB來禁止第二同步訊號SPS2。在一個實施例中，第二脈衝加法器223可以透過將奇數導通脈衝訊號ONB和m個奇數截止脈衝訊號OFFB相加來產生第二同步訊號SPS2。
圖3是示出根據各種實施例的第一導通定時控制電路300的配置的示圖。第一導通定時控制電路300可以用作圖2所示的第一導通定時控制電路211。在圖3中，第一導通定時控制電路300可以包括多個觸發器（Flip-Flops, FF）301、302、…和30k以及多工器310。多個FF可以以鏈結構串聯電耦接。第一FF 301可以接收第一輸入訊號INA和第一分頻時脈訊號QCLK，並且可以透過使第一輸入訊號INA與第一分頻時脈訊號QCLK同步來輸出第一延遲輸入訊號INAD1。第二FF 302可以接收第一延遲輸入訊號INAD1和第一分頻時脈訊號QCLK，並且可以透過使第一延遲輸入訊號INAD1與第一分頻時脈訊號QCLK同步來輸出第二延遲輸入訊號INAD2。第二延遲輸入訊號INAD2可以被輸入到電耦接到第二FF 302的下一級的FF。第k FF 30k可以接收由前一級的FF輸出的延遲輸入訊號，並且可以透過使延遲輸入訊號與第一分頻時脈訊號QCLK同步來輸出第k延遲輸入訊號INADk。k可以是大於n的給定整數。多工器310可以接收分別由多個FF 301、302、……和30k輸出的訊號以及導通控制訊號ON。多工器310可以基於導通控制訊號ON將由多個FF輸出的第一至第k延遲輸入訊號INAD1、INAD2、……和INDk中的一個作為偶數導通脈衝訊號ONA輸出。如圖3所示，如果第一導通定時控制電路300配置有多個FF，則第一至第k延遲輸入訊號INAD1、INAD2、……和INADk中的每個可以具有與第一分頻時脈訊號QCLK的一個週期相對應的相位差。除了輸入訊號和輸出訊號之外，圖2所示的第二導通定時控制電路221可以具有與第一導通定時控制電路300相同的結構。
圖4是示出根據各種實施例的第一截止定時控制電路410和圖2所示的第一脈衝加法器213之間的耦接關係的示圖。第一截止定時控制電路410可以用作圖2所示的第一截止定時控制電路212。第一截止定時控制電路410可以包括多個鎖存電路（Latch circuits, LAT）401、402、……和40I。多個LAT可以以鏈結構串聯電耦接。多個LAT可以共同接收第一分頻時脈訊號QCLK。多個LAT中的奇數編號LAT可以與第一分頻時脈訊號QCLK同步地操作。多個LAT中的偶數編號LAT可以與第一分頻時脈訊號QCLK的反相訊號同步地操作。第一LAT 401可以接收偶數導通脈衝訊號ONA，並且可以透過使偶數導通脈衝訊號ONA與第一分頻時脈訊號QCLK同步來輸出第一偶數截止脈衝訊號OFFA1。第二LAT 402可以接收第一偶數截止脈衝訊號OFFA1，並且可以透過使第一偶數截止脈衝訊號OFFA1與第一分頻時脈訊號QCLK的反相訊號同步來輸出第二偶數截止脈衝訊號OFFA2。第二偶數截止脈衝訊號OFFA2可以輸入到第二LAT 402的下一級的LAT。第I LAT 40I可以接收由前一級的LAT輸出的偶數截止脈衝訊號，並且可以透過使偶數截止脈衝訊號與第一分頻時脈訊號QCLK同步來輸出第I偶數截止脈衝訊號OFFAI。
第一脈衝加法器213可以接收第一偶數截止脈衝訊號至第I偶數截止脈衝訊號OFFA1、OFFA2、……和OFFAI、偶數導通脈衝訊號ONA和截止控制訊號OFF。第一脈衝加法器213可以透過將在第一偶數截止脈衝訊號至第I偶數截止脈衝訊號OFFA1、OFFA2、……和OFFAI當中的、具有與截止控制訊號OFF相對應的數量的截止脈衝訊號和偶數導通脈衝訊號ONA相加來輸出第一同步訊號SPS1。例如，當截止控制訊號OFF是與第一分頻時脈訊號QCLK的兩個週期相對應的資訊時，第一脈衝加法器213可以透過將偶數導通脈衝訊號ONA、第一偶數截止脈衝訊號OFFA1和第二偶數截止脈衝訊號OFFA2相加來產生第一同步訊號SPS1。因此，當偶數導通脈衝訊號ONA被致能時，第一同步訊號SPS1可以被致能，而當第二偶數截止脈衝訊號OFFA2被禁止時，第一同步訊號SPS1可以被禁止。如果第一截止定時控制電路410配置有如圖4中所示的被配置為交替地接收第一分頻時脈訊號QCLK或反相訊號的多個LAT，則第一延遲輸入訊號至第k延遲輸入訊號INAD1、INAD2、……和INADk中的每個可以具有與時脈訊號CLK的一個週期相對應的相位差。
類似於圖3所示的第一導通定時控制電路300，可以使用多個FF和多工器來實現第一截止定時控制電路410。在這種情況下，第一脈衝加法器213可以接收偶數導通脈衝訊號ONA以及僅接收具有與截止控制訊號OFF相對應的序列的截止脈衝訊號，並且可以被實現為以SR鎖存方式操作。例如，當截止控制訊號OFF是與第一分頻時脈訊號QCLK的兩個週期相對應的資訊時，第一脈衝加法器213可以同步於偶數導通脈衝訊號ONA的上升沿來致能第一同步訊號SPS1，並可以同步於第二偶數截止脈衝訊號OFFA2的下降沿來禁止第一同步訊號SPS1。除了輸入訊號和輸出訊號之外，圖2所示的第二截止定時控制電路222可以具有與第一截止定時控制電路410相同的結構。
圖5是示出根據各種實施例的脈衝寬度控制電路500的配置的示圖。脈衝寬度控制電路500可以用作圖1所示的脈衝寬度控制電路150。在圖5中，脈衝寬度控制電路500可以包括重定時暫存器510、導通控制訊號產生器520和截止控制訊號產生器530。重定時暫存器510可以根據重定時電路130的特性或結構來儲存各種類型的重定時等待時間的資訊。重定時暫存器510可以輸出與重定時等待時間相對應的截止偏移訊號OSD和導通偏移訊號OSE。例如，重定時暫存器510可以接收位址訊號ADD，並且可以基於位址訊號ADD來輸出與特定重定時等待時間相對應的截止偏移訊號OSD和導通偏移訊號OSE。
導通控制訊號產生器520可以接收操作等待時間LAT和導通偏移訊號OSE，並產生導通控制訊號ON。導通控制訊號產生器520可以透過對操作等待時間LAT和導通偏移訊號OSE執行運算來產生導通控制訊號ON。例如，導通控制訊號產生器520可以透過從操作等待時間LAT減去導通偏移訊號OSE來產生導通控制訊號ON。例如，當操作等待時間LAT對應於3並且導通偏移訊號OSE對應於1時，導通控制訊號產生器520可以產生對應於2的導通控制訊號ON。在詳細描述中，描述為等待時間的值的整數可以具有單位時間。單位時間可以是與時脈訊號CLK的一個週期相對應的時間。例如，如果操作等待時間是3，則這可能意味著對應於時脈訊號CLK的三個週期的時間。第一導通定時控制電路211可以透過基於導通控制訊號ON來將第一輸入訊號INA延遲時脈訊號CLK的兩個週期（即，第一分頻時脈訊號QCLK的一個週期）來產生偶數導通脈衝訊號ONA。
截止控制訊號產生器530可以接收操作區段資訊BL和截止偏移訊號OSD，並且可以產生截止控制訊號OFF。截止控制訊號產生器530可以透過對操作區段資訊BL和截止偏移訊號OSD執行運算來產生截止控制訊號OFF。例如，截止控制訊號產生器530可以透過從操作區段資訊BL減去截止偏移訊號OSD來產生截止控制訊號OFF。例如，當操作區段資訊BL對應於8並且截止偏移訊號OSD對應於2時，截止控制訊號產生器530可以產生對應於6的截止控制訊號OFF。第一截止定時控制電路212可以透過基於截止控制訊號OFF而將偶數導通脈衝訊號ONA延遲時脈訊號CLK的六個週期（即，第一分頻時脈訊號的三個週期）來產生偶數截止脈衝訊號OFFA。
圖6A是示出根據各種實施例的重定時電路600的配置的示圖。圖6B是示出圖6A所示的重定時電路600的操作的時序圖。重定時電路600可以用作圖1所示的重定時電路130。在圖6A中，重定時電路600可以包括第一FF 610、第二FF 620和邏輯閘630。第一FF 610可以接收初步輸出訊號OUTP和第一分頻時脈訊號QCLK。第一FF 610可以透過使初步輸出訊號OUTP與第一分頻時脈訊號QCLK同步來輸出輸出訊號OUTA。第二FF 620可以接收初步輸出訊號OUTP和第二分頻時脈訊號QBCLK。第二FF 620可以透過使初步輸出訊號OUTP與第二分頻時脈訊號QBCLK同步來輸出輸出訊號OUTB。邏輯閘630可以透過對第一FF 610的輸出訊號OUTA和第二FF 620的輸出訊號OUTB進行閘控來產生輸出訊號OUT。邏輯閘630可以包括及閘。邏輯閘630可以透過對第一FF 610的輸出訊號OUTA和第二FF 620的輸出訊號OUTB執行“及”運算來產生輸出訊號OUT。重定時電路600可以是“及”類型的重計時器。
如圖6B所示，當初步輸出訊號OUTP在第一分頻時脈訊號QCLK的第一上升沿出現之後被致能而在第一分頻時脈訊號QCLK的第四上升沿出現之後被禁止時，第一FF 610的輸出訊號OUTA可以同步於第一分頻時脈訊號QCLK的第二上升沿被致能而同步於第一分頻時脈訊號QCLK的第五上升沿被禁止。此外，第二FF 620的輸出訊號OUTB可以同步於第二分頻時脈訊號QBCLK的第一上升沿被致能，而同步於第二分頻時脈訊號QBCLK的第四上升沿被禁止。邏輯閘630可以透過對第一FF 610和第二FF 620的輸出訊號OUTA和OUTB進行及閘控來產生輸出訊號OUT。因此，輸出訊號OUT可以與初步輸出訊號OUTP相比被延遲第一分頻時脈訊號QCLK的大約一個週期才被致能，而可以與初步輸出訊號OUTP相比被延遲第一分頻時脈訊號QCLK的大約1/2週期才被禁止。即，輸出訊號OUT可以與初步輸出訊號OUTP相比被延遲時脈訊號CLK的兩個週期（在圖6B中顯示為2tCK）才被致能，以及可以與初步輸出訊號OUTP相比被延遲時脈訊號CLK的一個週期（在圖6B中顯示為1tCK）才被禁止。因此，在重定時電路600的重定時等待時間期間的導通偏移訊號OSE可以對應於2。在重定時電路600的重定時等待時間期間的截止偏移訊號OSD可以對應於1。即，在重定時電路600中，當基於第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK對初步輸出訊號OUTP進行重定時時，與初步輸出訊號OUTP的致能定時相比，輸出訊號OUT的致能定時可以被延遲時脈訊號CLK的兩個週期，而與初步輸出訊號OUTP的禁止定時相比，輸出訊號OUT的禁止定時可以被延遲時脈訊號CLK的一個週期。因此，透過基於與重定時電路600的重定時等待時間相對應的導通偏移訊號OSE和截止偏移訊號OSD來調整導通控制訊號ON和截止控制訊號OFF，脈衝寬度控制電路150可以預先補償在重定時電路600中發生的延遲量。如果圖1所示的訊號產生電路100採用圖6A所示的重定時電路600，則導通控制訊號ON可以對應於透過從操作等待時間LAT減去2而獲得的值，而截止控制訊號OFF可以對應於透過從操作區段資訊BL減去1而獲得的值。
圖7A是示出根據各種實施例的重定時電路700的配置的示圖。圖7B是示出圖7A所示的重定時電路700的操作的時序圖。重定時電路700可以用作圖1所示的重定時電路130。在圖7A中，重定時電路700可以包括第一FF 710、第二FF 720和邏輯閘730。第一FF 710可以接收初步輸出訊號OUTP和第一分頻時脈訊號QCLK。第一FF 710可以透過使初步輸出訊號OUTP與第一分頻時脈訊號QCLK同步來輸出輸出訊號OUTA。第二FF 720可以接收初步輸出訊號OUTP和第二分頻時脈訊號QBCLK。第二FF 720可以透過使初步輸出訊號OUTP與第二分頻時脈訊號QBCLK同步來輸出輸出訊號OUTB。邏輯閘730可以透過對第一FF 710的輸出訊號OUTA和第二FF 720的輸出訊號OUTB進行閘控來產生輸出訊號OUT。邏輯閘730可以包括“或”門。邏輯閘730可以透過對第一FF 710的輸出訊號OUTA和第二FF 720的輸出訊號OUTB執行“或”運算來產生輸出訊號OUT。重定時電路700可以是“或”類型的重計時器。
如圖7B所示，當初步輸出訊號OUTP在第一分頻時脈訊號QCLK的第一上升沿出現之後被致能而在第一分頻時脈訊號QCLK的第四上升沿出現之後被禁止時，第一FF 710的輸出訊號OUTA可以同步於第一分頻時脈訊號QCLK的第二上升沿被致能，而可以同步於第一分頻時脈訊號QCLK的第五上升沿被禁止。此外，第二FF 720的輸出訊號OUTB可以同步於第二分頻時脈訊號QBCLK的第一上升沿被致能，而可以同步於第二分頻時脈訊號QBCLK的第四上升沿被禁止。邏輯閘730可以透過對第一FF 710和第二FF 720的輸出訊號OUTA和OUTB進行“或”閘控來產生輸出訊號OUT。因此，輸出訊號OUT可以與初始輸出訊號OUTP相比被延遲時脈訊號CLK的大約一個週期（在圖7B中顯示為1tCK）才被致能，而可以與初始輸出訊號OUTP相比被延遲時脈訊號CLK的大約兩個週期（在圖7B中顯示為2tCK）才被禁止。因此，在重定時電路700的重定時等待時間期間的導通偏移訊號OSE可以對應於1。在重定時電路700的重定時等待時間期間的截止偏移訊號OSD可以對應於2。即，在重定時電路700中，當基於第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK對初步輸出訊號OUTP進行重定時時，與初步輸出訊號OUTP的致能定時相比，輸出訊號OUT的致能定時可以被延遲時脈訊號CLK的一個週期，與初始輸出訊號OUTP的禁止定時相比，輸出訊號OUT的禁止定時可以被延遲時脈訊號CLK的兩個週期。因此，透過基於與重定時電路700的重定時等待時間相對應的導通偏移訊號OSE和截止偏移訊號OSD來調整導通控制訊號ON和截止控制訊號OFF，脈衝寬度控制電路150可以預先補償在重定時電路700中發生的延遲量。如果圖1所示的訊號產生電路100採用圖7A所示的重定時電路700，則導通控制訊號ON可以對應於透過從操作等待時間LAT減去1而獲得的值，而截止控制訊號OFF可以對應於透過從操作區段資訊BL減去2而獲得的值。
圖8是示出根據各種實施例的重定時電路800的配置的示圖。重定時電路800可以用作圖1所示的重定時電路130。在圖8中，重定時電路800可以具有其中圖6A所示的“及”類型的重計時器中的至少一個和圖7A所示的“或”類型的重計時器已經被組合的形式。在圖8中，重定時電路800可以具有將兩個“及”類型的重計時器和一個“或”類型的重計時器組合的形式。重定時電路800可以包括第一FF 811、第二FF 812、第一邏輯閘813、第三FF 821、第四FF 822、第二邏輯閘823、第五FF 831、第六FF 832和第三邏輯閘833。第五FF 831可以接收第一分頻時脈訊號QCLK。第三FF 821可以接收來自第一分頻時脈訊號QCLK的被延遲第一時間的第一延遲時脈訊號QCLKD1。第一FF 811可以接收來自第一延遲時脈訊號QCLKD1的被延遲第二時間的第二延遲時脈訊號QCLKD2。第六FF 832可以接收第二分頻時脈訊號QBCLK。第四FF 822可以接收來自第二分頻時脈訊號QBCLK的被延遲一倍的第三延遲時脈訊號QBCLKD1。第二FF 812可以接收來自第三延遲時脈訊號QBCLKD1的被延遲了兩倍的第四延遲時脈訊號QBCLKD2。當重定時電路800包括串聯電耦接的多個FF時，多個FF之中的靠近重定時電路800的輸出端子的FF可以被配置為接收具有早期相位的時脈訊號，而多個FF之中的靠近重定時電路800的輸入端子的FF可以被配置為接收具有後期相位的時脈訊號。第一邏輯閘813可以是及閘。第二邏輯閘823可以是或閘。第三邏輯閘833可以是及閘。
第一FF 811可以透過使初步輸出訊號OUTP與第二延遲時脈訊號QCLKD2同步來輸出訊號。第二FF 812可以透過使初步輸出訊號OUTP與第四延遲時脈訊號QBCLKD2同步來輸出訊號。第一邏輯閘813可以透過對由第一FF 811和第二FF 812輸出的訊號進行“及”閘控來輸出輸出。第三FF 821可以透過使第一邏輯閘813的輸出與第一延遲時脈訊號QCLKD1同步來輸出訊號。第四FF 822可以透過使第一邏輯閘813的輸出與第三延遲時脈訊號QBCLKD1同步來輸出訊號。第二邏輯閘823可以透過對第三FF 821和第四FF 822輸出的訊號進行“或”閘控來輸出輸出。第五FF 831可以透過使第二邏輯閘823的輸出與第一分頻時脈訊號QCLK同步來輸出訊號。第六FF 832可以透過使第二邏輯閘823的輸出與第二分頻時脈訊號QBCLK同步來輸出訊號。第三邏輯閘833可以透過對第五FF 831和第六FF 832輸出的訊號進行“及”閘控來輸出輸出訊號OUT。
重定時電路800可以具有其中“及”類型的重計時器、“或”類型的重計時器和“及”類型的重計時器已經被順序地電耦接的結構。因此，與初始輸出訊號OUTP相比，由重定時電路800輸出的輸出訊號OUT可以被延遲時脈訊號CLK的五個週期才被致能，而可以被延遲時脈訊號CLK的四個週期才被禁止。與重定時電路800有關的導通偏移訊號OSE可以具有對應於5的值。與重定時電路800有關的截止偏移訊號OSD可以具有對應於4的值。當訊號產生電路100採用重定時電路800時，脈衝寬度控制電路150可以產生與從操作等待時間LAT減去5而獲得的值相對應的導通控制訊號ON，並且可以產生與從操作區段資訊BL減去4而獲得的值相對應的截止控制訊號OFF。
圖9是示出根據各種實施例的重定時電路900的配置的示圖。重定時電路900可以用作圖1所示的重定時電路130。在圖9中，重定時電路900可以包括第一FF 911、第二FF 912、第三FF 921、第四FF 922、第五FF 931、第六FF 932和邏輯閘933。不同於圖8，在重定時電路900中，由第一FF 911和第二FF 912輸出的訊號可以不被邏輯閘進行閘控，以及可以被分別輸入到第三FF 921和第四FF 922。第三FF 921和第四FF 922輸出的訊號可以不被邏輯閘進行閘控，以及可以被分別輸入到第五FF 931和第六FF 932。僅配置有兩個FF而沒有邏輯閘的部分可以是FF類型的重計時器。與輸入訊號相比，FF類型的重計時器的輸出訊號可以被延遲第一分頻時脈訊號QCLK或第二分頻時脈訊號QBCLK的一個週期或時脈訊號CLK的兩個週期才被致能，並且可以被延遲第一分頻時脈訊號QCLK或第二分頻時脈訊號QBCLK的一個週期或時脈訊號CLK的兩個週期才被禁止。
第一FF 911可以透過使初步輸出訊號OUTP與第二延遲時脈訊號QCLKD2同步來輸出訊號。第二FF 912可以透過使初步輸出訊號OUTP與第四延遲時脈訊號QBCLKD2同步來輸出訊號。第三FF 921可以透過使由第一FF 911輸出的訊號與第一延遲時脈訊號QCLKD1同步來輸出訊號。第四FF 922可以透過使由第二FF 912輸出的訊號與第三延遲時脈訊號QBCLKD1同步來輸出訊號。第五FF 931可以透過使由第三FF 921輸出的訊號與第一分頻時脈訊號QCLK同步來輸出訊號。第六FF 932可以透過使由第四FF 922輸出的訊號與第二分頻時脈訊號QBCLK同步來輸出訊號。邏輯閘933可以是及閘。邏輯閘933可以透過對由第五FF 931和第六FF 932輸出的訊號進行“及”閘控來產生輸出訊號OUT。
在圖9中，重定時電路900可以具有其中兩個FF類型的重計時器和一個“及”類型的重計時器已經被組合的形式。因此，由重定時電路900輸出的輸出訊號OUT可以與初步輸出訊號OUTP相比被延遲時脈訊號CLK的六個週期才被致能，而可以與初步輸出訊號OUTP相比被延遲時脈訊號CLK的五個週期才被禁止。與重定時電路900有關的導通偏移訊號OSE可以具有對應於6的值。與重定時電路900有關的截止偏移訊號OSD可以具有對應於5的值。當訊號產生電路100採用重定時電路900時，脈衝寬度控制電路150可以產生與從操作等待時間LAT減去6而獲得的值相對應的導通控制訊號ON，並且可以產生與從操作區段資訊BL減去5而獲得的值相對應的截止控制訊號OFF。
在一個實施例中，邏輯閘933可以用“或”門代替。在這種情況下，與重定時電路900有關的導通偏移訊號OSE可以具有對應於5的值，而與重定時電路900有關的截止偏移訊號OSD可以具有對應於6的值。脈衝寬度控制電路150可以產生與從操作等待時間LAT減去5而獲得的值相對應的導通控制訊號ON，並且可以產生與從操作區段資訊BL減去6而得到的值相對應的截止控制訊號OFF。
圖10是示出根據各種實施例的重定時電路1000的配置的示圖。重定時電路1000可以用作圖1所示的重定時電路130。重定時電路1000可以包括至少一個可程式設計重定時模組（Programmable Retiming Module, PRM）。可程式設計重定時模組可以接收模式訊號和旁路訊號。可以基於模式訊號和旁路訊號來確定可程式設計重定時模組的等待時間。可程式設計重定時模組可以基於模式訊號和旁路訊號而作為“及”類型的重定時電路、“或”類型的重定時電路和FF類型的重定時電路其中之一進行操作。
在圖10中，重定時電路1000可以包括第一PRM 1010、第二PRM 1020和“及”類型的重計時器。第一PRM 1010和第二PRM 1020中的每個可以包括兩個輸入端子和兩個輸出端子。第一PRM 1010可以接收第一模式訊號MODE1和第一旁路訊號BYPASS1。第二PRM 1020可以接收第二模式訊號MODE2和第二旁路訊號BYPASS2。第一PRM 1010可以基於第一模式訊號MODE1和第一旁路訊號BYPASS1而作為“及”類型的重計時器、“或”類型的重計時器和FF類型的重計時器中其中之一進行操作。第二PRM 1020可以基於第二模式訊號MODE2和第二旁路訊號BYPASS2而作為“及”類型的重計時器、“或”類型的重計時器和FF類型的重計時器其中之一進行操作。
第一PRM 1010可以透過第一輸入端子I11和第二輸入端子I12中的每個接收初步輸出訊號OUTP，並且可以透過使初步輸出訊號OUTP與第二延遲時脈訊號QCLKD2和第四延遲時脈訊號QBCLKD2同步來輸出訊號。基於第一模式訊號MODE1，第一PRM 1010可以“及”閘控或者“或”閘控與第二延遲時脈訊號QCLKD2和第四延遲時脈訊號QBCLKD2同步輸出的訊號。第一PRM 1010可以基於旁路訊號BYPASS1來將與第二時脈訊號QCLKD2和第四時脈訊號QBCLKD2同步輸出的訊號分別輸出到第一輸出端子O11和第二輸出端子O12，或者可以將“及”閘控或者“或”閘控的訊號輸出到第一輸出端子O11和第二輸出端子O12。
第二PRM 1020的第一輸入端子I21和第二輸入端子I22可以分別電耦接至第一PRM 1010的第一輸出端子O11和第二輸出端子O12。第二PRM 1020可以透過使由第一PRM 1010的第一輸出端子O11輸出的訊號與第一延遲時脈訊號QCLKD1同步來輸出訊號，並且可以透過使由第一PRM 1010的第二輸出端子O12輸出的訊號與第三延遲時脈訊號QBCLKD1同步來輸出訊號。基於第二模式訊號MODE2，第二PRM 1020可以“及”閘控或者“或”閘控與第一延遲時脈訊號QCLKD1和第三延遲時脈訊號QBCLKD1同步輸出的訊號。第二PRM 1020可以基於第二旁路訊號BYPASS2來將與第一延遲時脈訊號QCLKD1和第三延遲時脈訊號QBCLKD2同步輸出的訊號分別輸出到第一輸出端子O21和第二輸出端子O22，或者可以將“及”閘控或者“或”閘控的訊號輸出到第一輸出端子O21和第二輸出端子O22。
第一FF 1031可以透過使由第二PRM 1020的第一輸出端子O21輸出的訊號與第一分頻時脈訊號QCLK同步來輸出訊號。第二FF 1032可以透過使由第二PRM 1020的第二輸出端子O22輸出的訊號與第二分頻時脈訊號QBCLK同步來輸出訊號。邏輯閘1033可以透過對由第一FF 1031和第二FF 1032輸出的訊號進行“及”閘控來產生輸出訊號OUT。重定時電路1000的導通偏移訊號OSE和截止偏移訊號OSD可以由第一模式訊號MODE1和第二模式訊號MODE2以及第一旁路訊號BYPASS1和第二旁路訊號BYPASS2來確定。
圖11是示出根據各種實施例的可程式設計重定時模組（PRM）1100的配置的示圖。PRM 1100可以用作圖10所示的第一PRM 1010和第二PRM 1020中的每個。在圖11中，PRM 1100可以包括第一FF 1111、第二FF 1112、及閘1121、或閘1122、第一多工器1131、第二多工器1132和第三多工器1133。第一FF 1111可以透過第一輸入端子I1接收訊號，並且可以透過使接收到的訊號與接收到的時脈訊號CLKR同步來輸出輸出訊號M1。第二FF 1112可以透過第二輸入端子I2接收訊號，並且可以透過使接收到的訊號與接收到的時脈訊號BCLKR同步來輸出輸出訊號M2。例如，由第一FF 1111接收的時脈訊號CLKR可以是第一分頻時脈訊號QCLK、第一延遲時脈訊號QCLKD1或第二延遲時脈訊號QCLKD2。由第二FF 1112接收的時脈訊號BCLKR可以是第二分頻時脈訊號QBCLK、第三延遲時脈訊號QBCLKD1或第四延遲時脈訊號QBCLKD2。
及閘1121可以透過對第一FF 1111的輸出訊號M1和第二FF 1112的輸出訊號M2進行“及”閘控來輸出訊號。或閘1122可以透過對第一FF 1111的輸出訊號M1和第二FF 1112的輸出訊號M2進行“或”閘控來輸出訊號。第一多工器1131可以接收由及閘1121和或閘1122輸出的訊號，並且可以基於模式訊號MODE輸出其中一個訊號。例如，當模式訊號MODE的電平為邏輯低電平時，第一多工器1131可以輸出由及閘1121輸出的訊號。當模式訊號MODE的電平為邏輯高電平時，第一多工器1131可以輸出由或閘1122輸出的訊號。
第二多工器1132可以接收第一FF 1111的輸出訊號M1和由第一多工器1131輸出的訊號。第二多工器1132可以基於旁路訊號BYPASS將訊號之一輸出到第一輸出端子O1。例如，當旁路訊號BYPASS的電平是邏輯高電平時，第二多工器1132可以將第一FF 1111的輸出訊號M1輸出到第一輸出端子O1。當旁路訊號BYPASS的電平是邏輯低電平時，第二多工器1132可以將由第一多工器1131輸出的訊號輸出到第一輸出端子O1。
第三多工器1133可以接收第二FF 1112的輸出訊號M2和由第一多工器1131輸出的訊號。第三多工器1133可以基於旁路訊號BYPASS將訊號之一輸出到第二輸出端子O2。例如，當旁路訊號BYPASS的電平是邏輯高電平時，第三多工器1133可以將第二FF 1112的輸出訊號M2輸出到第二輸出端子O2。當旁路訊號BYPASS的電平為邏輯低電平時，第三多工器1133可以將由第一多工器1131輸出的訊號輸出到第二輸出端子O2。
圖12是示出回應於模式訊號MODE和旁路訊號BYPASS而設定的PRM的重定時等待時間的圖表。參照圖12，當旁路訊號BYPASS和模式訊號MODE的兩者電平均為邏輯低電平時，PRM 1100可以用作“及”類型的重計時器。因此，PRM 1100的導通偏移訊號OSE可以具有對應於2的值，而PRM 1100的截止偏移訊號OSD可以具有對應於1的值。當旁路訊號BYPASS的電平是邏輯低電平而模式訊號MODE的電平為邏輯高電平時，PRM 1100可以用作“或”類型的重計時器。因此，PRM 1100的導通偏移訊號OSE可以具有對應於1的值，而PRM 1100的截止偏移訊號OSD可以具有對應於2的值。當旁路訊號BYPASS的電平是邏輯高電平時，無論模式訊號MODE的邏輯電平如何，PRM 1100都可以用作FF類型的重計時器。因此，PRM 1100的導通偏移訊號OSE可以具有對應於2的值，而PRM 1100的截止偏移訊號OSD可以具有對應於2的值。
圖13是示出根據各種實施例的脈衝寬度控制電路1300中的至少一些的配置的示圖。在圖13中，脈衝寬度控制電路1300可以包括模組控制器1310和偏移訊號產生器1320。模組控制器1310可以產生用於控制多個PRM的多個模式訊號MODE和多個旁路訊號BYPASS。模組控制器1310可以接收位址訊號ADD並產生多個模式訊號MODE和多個旁路訊號BYPASS。模組控制器1310可以基於位址訊號ADD來產生具有各種邏輯電平組合的多個模式訊號MODE和多個旁路訊號BYPASS。偏移訊號產生器1320可以接收多個模式訊號MODE和多個旁路訊號BYPASS，並且可以基於多個模式訊號MODE的邏輯電平的組合和多個旁路訊號BYPASS的邏輯電平的組合來產生導通偏移訊號OSE和截止偏移訊號OSD。導通偏移訊號OSE和截止偏移訊號OSD可以被輸入到圖5所示的導通控制訊號產生器520和截止控制訊號產生器530。
圖14是示出根據各種實施例的訊號產生電路1400的配置的示圖。在圖14中，訊號產生電路1400可以具有與圖1和圖2所示的訊號產生電路100、第一同步訊號產生電路110和第二同步訊號產生電路120的配置相似的配置。省略了相同元件的重複描述。在圖14中，訊號產生電路1400可以包括時脈分頻電路1401、導通脈衝產生電路1410、截止脈衝產生電路1420、脈衝加法電路1430以及重定時電路1440。導通脈衝產生電路1410可以透過基於第一分頻時脈訊號QCLK和導通控制訊號ON而延遲第一輸入訊號INA來產生偶數導通脈衝訊號ONA，並且可以透過基於第二分頻時脈訊號QBCLK和導通控制訊號ON而延遲第二輸入訊號INB來產生奇數導通脈衝訊號ONB。截止脈衝產生電路1420可以透過基於第一分頻時脈訊號QCLK和截止控制訊號OFF而延遲偶數導通脈衝訊號ONA和奇數導通脈衝訊號ONB之一來產生多個偶數截止脈衝訊號OFFA，並且可以透過基於第二分頻時脈訊號QBCLK和截止控制訊號OFF而延遲偶數導通脈衝訊號ONA和奇數導通脈衝訊號ONB之一來產生多個奇數截止脈衝訊號OFFB。
脈衝加法電路1430可以透過將偶數導通脈衝訊號ONA和奇數導通脈衝訊號ONB中的一個與多個偶數截止脈衝訊號OFFA進行組合來產生第一同步訊號SPS1，並可以透過將偶數導通脈衝訊號ONA和奇數導通脈衝訊號ONB之一與多個奇數截止脈衝訊號OFFB進行組合來產生第二同步訊號SPS2。重定時電路1440可以透過基於第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK而對從第一同步訊號SPS1和第二同步訊號SPS2中的一個產生的初步輸出訊號OUTP進行重定時來產生輸出訊號OUT。
導通脈衝產生電路1410可以包括第一導通定時控制電路1411和第二導通定時控制電路1412。第一導通定時控制電路1411可以透過基於導通控制訊號ON和第一分頻時脈訊號QCLK而延遲第一輸入訊號INA來產生偶數導通脈衝訊號ONA。第二導通定時控制電路1412可以透過基於導通控制訊號ON和第二分頻時脈訊號QBCLK而延遲第二輸入訊號INB來產生奇數導通脈衝訊號ONB。
截止脈衝產生電路1420可以包括第一截止定時控制電路1421和第二截止定時控制電路1422。第一截止定時控制電路1421可以透過基於截止控制訊號OFF和第一分頻時脈訊號QCLK而延遲偶數導通脈衝訊號ONA和奇數導通脈衝訊號ONB之一來產生多個偶數截止脈衝訊號OFFA。第二截止定時控制電路1422可以透過基於截止控制訊號OFF和第二分頻時脈訊號QBCLK而延遲偶數導通脈衝訊號ONA和奇數導通脈衝訊號ONB之一來產生多個奇數截止脈衝訊號OFFB。
脈衝加法電路1430可包括第一脈衝加法器1431和第二脈衝加法器1432。第一脈衝加法器1431可以透過將偶數導通脈衝訊號ONA和奇數導通脈衝訊號ONB之一與多個偶數截止脈衝訊號OFFA相加來產生第一同步訊號SPS1。第二脈衝加法器1432可以透過將偶數導通脈衝訊號ONA和奇數導通脈衝訊號ONB之一與多個奇數截止脈衝訊號OFFB相加來產生第二同步訊號SPS2。訊號產生電路1400還可以包括閘控電路1450。閘控電路1450可以透過對第一同步訊號SPS1和第二同步訊號SPS2進行或閘控來產生初步輸出訊號OUTP。
訊號產生電路1400還可以包括開關電路1460。開關電路1460可以接收奇數標誌ODD。開關電路1460可以基於奇數標誌訊號ODD來將偶數導通脈衝訊號ONA輸出到第一截止定時控制電路1421和第二截止定時控制電路1422其中之一，並且可以基於奇數標誌訊號ODD來將奇數導通脈衝訊號ONB輸出到第一截止定時控制電路1421和第二截止定時控制電路1422其中之一。當第一導通定時控制電路1411或第二導通定時控制電路1412被實現為圖3中所示的第一導通定時控制電路300時，第一導通定時控制電路1411或第二導通定時控制電路1412的單位延遲量可以對應於第一分頻時脈訊號QCLK的一個週期或時脈訊號CLK的兩個週期。即，第一導通定時控制電路1411或第二導通定時控制電路1412的單位延遲量可以是單位時間的兩倍。相反，第一截止定時控制電路1421或第二截止定時控制電路1422的單位延遲量可以對應於第一分頻時脈訊號QCLK的1/2週期或時脈訊號CLK的一個週期。因此，當導通控制訊號ON對應於奇數時，第一導通定時控制電路1411或第二導通定時控制電路1412不能產生延遲了與奇數導通控制訊號ON相對應的時間的導通脈衝訊號ONA。
當導通控制訊號ON對應於奇數時，奇數標誌ODD可以具有邏輯高電平，而當導通控制訊號ON對應於偶數時，奇數標誌ODD可以具有邏輯低電平。當奇數標誌ODD具有邏輯高電平時，開關電路1460可以將偶數導通脈衝訊號ONA輸出到第二截止定時控制電路1422，並且將奇數導通脈衝訊號ONB輸出到第一截止定時控制電路1421。當奇數標誌ODD具有邏輯低電平時，開關電路1460可以將偶數導通脈衝訊號ONA輸出到第一截止定時控制電路1421，並且將奇數導通脈衝訊號ONB輸出到第二截止定時控制電路1422。例如，訊號產生電路1400可以如下操作。當導通控制訊號ON為5時，導通控制訊號ON為奇數。因此，第一導通定時控制電路1411可以透過將第一輸入訊號INA延遲時脈訊號CLK的六個週期來產生偶數導通脈衝訊號ONA。開關電路1460可以基於奇數標誌ODD來將偶數導通脈衝訊號ONA輸出到第二截止定時控制電路1422。第二截止定時控制電路1422可以與第二分頻時脈訊號QBCLK同步地操作，因此，與偶數導通脈衝訊號ONA同步於第一分頻時脈訊號QCLK被延遲的情況相比，可以在180度的相位之前的定時延遲偶數導通脈衝訊號ONA。因此，當導通控制訊號ON對應於奇數時，可以由第一截止定時控制電路1421或第二截止定時控制電路1422補償在第一導通定時控制電路1411或第二導通定時控制電路1412中附加地延遲的時間。
圖15是示出根據各種實施例的半導體裝置1500的配置的示圖。在圖15中，半導體裝置1500可以包括時脈接收器（RX）1510、時脈分頻電路1511、時脈延遲電路1520、命令接收器（RX）1530、命令解碼器1540、時脈路徑1550、命令路徑1560、模式暫存器1570和發送器（TX）1580。時脈接收器1510可以接收由外部裝置發送的外部時脈訊號CLKE。外部時脈訊號CLKE可以作為單端訊號發送，以及可以與互補訊號CLKBE作為差分訊號一起發送。在一個實施例中，時脈接收器1510可以透過對作為差分訊號發送的外部時脈訊號CLKE或CLKBE進行差分放大來產生參考時脈訊號RCLK。在一個實施例中，時脈接收器1510可以透過對作為單端訊號發送的外部時脈訊號CLKE和參考電壓VREF進行差分放大來產生參考時脈訊號RCLK。參考電壓VREF可以具有與外部時脈訊號CLKE擺動的範圍的中間相對應的電壓電平。外部時脈訊號CLKE和/或參考時脈訊號RCLK可以對應於圖1中所示的時脈訊號CLK。
時脈分頻電路1511可以透過對參考時脈訊號RCLK進行分頻來產生偶數參考時脈訊號RCLK_EV和奇數參考時脈訊號RCLK_OD。例如，時脈分頻電路1511可以產生具有與參考時脈訊號RCLK的頻率的一半相對應的頻率的偶數參考時脈訊號RCLK_EV和奇數參考時脈訊號RCLK_OD。偶數參考時脈訊號RCLK_EV可以與參考時脈訊號RCLK的偶數編號的邊沿同步。奇數參考時脈訊號RCLK_OD可以與參考時脈訊號RCLK的奇數編號的邊沿同步。偶數參考時脈訊號RCLK_EV與奇數參考時脈訊號RCLK_OD之間的相位差可以是180度。
時脈延遲電路1520可以補償由半導體裝置1500的內部電路引起的外部時脈訊號CLKE的延遲量。時脈延遲電路1520可以透過將偶數參考時脈訊號RCLK_EV和奇數參考時脈訊號RCLK_OD中的至少一個延遲來產生與外部時脈訊號CLKE同步的延遲鎖定時脈訊號。時脈延遲電路1520可以包括延遲鎖定環電路，該延遲鎖定環電路用於透過將偶數參考時脈訊號RCLK_EV和奇數參考時脈訊號RCLK_OD中的至少一個延遲來產生延遲鎖定時脈訊號。時脈延遲電路1520可以從延遲鎖定時脈訊號產生第一分頻時脈訊號ICLK、第二分頻時脈訊號QCLK、第三分頻時脈訊號IBCLK和第四分頻時脈訊號QBCLK。第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK之間的相位差可以是90度。第二分頻時脈訊號QCLK和第四分頻時脈訊號QBCLK可以分別對應於圖1所示的第一分頻時脈訊號QCLK和第二分頻時脈訊號QBCLK。儘管未示出，但是時脈延遲電路1520還可以包括占空比校正電路。占空比校正電路可以校正第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK的占空比，使得第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK的占空比為50％。
命令接收器1530可以接收由外部裝置發送的命令訊號CMD。命令訊號CMD可以包括多個訊號。命令訊號CMD可以包括各種類型的資訊，使得半導體裝置1500可以執行各種操作。命令訊號CMD可以包括將多個訊號的邏輯電平組合的各種類型的資訊。
命令解碼器1540可以接收偶數參考時脈訊號RCLK_EV、奇數參考時脈訊號RCLK_OD以及命令訊號CMD。命令解碼器1540可以基於偶數參考時脈訊號RCLK_EV和奇數參考時脈訊號RCLK_OD之一來鎖存命令訊號CMD，並且可以透過對鎖存的命令訊號進行解碼來產生各種內部命令訊號ICMD。內部命令訊號ICMD可以包括偶數內部命令訊號ICMD_EV和奇數內部命令訊號ICMD_OD。當命令訊號CMD與偶數參考時脈訊號RCLK_EV同步地被鎖存時，命令解碼器1540可以產生偶數內部命令訊號ICMD_EV。當命令訊號CMD與奇數參考時脈訊號RCLK_OD同步地被鎖存時，命令解碼器1540可以產生奇數內部命令訊號ICMD_OD。內部命令訊號ICMD可以包括能夠將發送器1580設定為具有終結電阻值的多個訊號。例如，內部命令訊號ICMD可以包括目標寫入訊號TWT、非目標寫入訊號NTWT和非目標讀取訊號NTRD。目標寫入訊號TWT可以包括偶數目標寫入訊號和奇數目標寫入訊號。非目標寫入訊號NTWT可以包括偶數非目標寫入訊號和奇數非目標寫入訊號。非目標讀取訊號NTRD可以包括偶數非目標讀取訊號和奇數非目標讀取訊號。
目標寫入訊號TWT可以是在半導體裝置1500執行寫入操作時基於命令訊號CMD產生的內部命令訊號ICMD。非目標寫入訊號NTWT可以是在電耦接至系統的另一個半導體裝置與半導體裝置1500一起執行寫入操作時基於命令訊號CMD產生的內部命令訊號ICMD。當半導體裝置1500執行非目標寫入操作時，可以產生非目標寫入訊號NTWT。半導體裝置1500可以為另一個半導體裝置的寫入操作提供終結電阻。非目標讀取訊號NTRD可以是在電耦接至系統的另一個半導體裝置與半導體裝置1500一起執行讀取操作時基於命令訊號CMD產生的內部命令訊號ICMD。當半導體裝置1500執行非目標讀取操作時，可以產生非目標讀取訊號NTRD。半導體裝置1500可以為另一個半導體裝置的讀取操作提供終結電阻。
時脈路徑1550可以包括時脈樹1551。由時脈延遲電路1520產生的第一分頻時脈訊號至第四分頻時脈訊號ICLK、QCLK、IBCLK和QBCLK可以經由時脈樹1551輸出到發送器1580。
由命令解碼器1540產生的內部命令訊號ICMD可以經由命令路徑1560輸出到發送器1580。命令路徑1560可以包括跨域電路1561和片上終結（on die termination, ODT）樹1562。內部命令訊號ICMD是不與時脈訊號同步的非同步延遲的訊號。因此，跨域電路1561可以透過使內部命令訊號ICMD與第二分頻時脈訊號QCLK或第四分頻時脈訊號QBCLK同步來產生同步的內部命令訊號。跨域電路1561可以使偶數內部命令訊號ICMD_EV與第二分頻時脈訊號QCLK同步，並且可以使奇數內部命令訊號ICMD_OD與第四分頻時脈訊號QBCLK同步。跨域電路1561可以透過使目標寫入訊號TWT與第二分頻時脈訊號QCLK或第四分頻時脈訊號QBCLK同步來產生同步的目標寫入訊號，並且可以限定同步的目標寫入訊號的脈衝寬度。跨域電路1561可以透過使非目標寫入訊號NTWT與第二分頻時脈訊號QCLK或第四分頻時脈訊號QBCLK同步來產生同步的非目標寫入訊號，並且可以限定同步的非目標寫入訊號的脈衝寬度。跨域電路1561可以透過使非目標讀取訊號NTRD與第二分頻時脈訊號QCLK或第四分頻時脈訊號QBCLK同步來產生同步的非目標讀取訊號，並且可以限定同步的非目標讀取訊號的脈衝寬度。跨域電路1561可以接收多個電阻代碼。多個電阻代碼可以由模式暫存器1570提供。
模式暫存器1570可以儲存與半導體裝置1500的操作有關的各種類型的資訊。模式暫存器1570可以儲存第一電阻代碼RTT1>0:2>、第二電阻代碼RTT2>0:2>、第三電阻代碼RTT3>0:2>和第四電阻代碼RTT4>0:2>。第一電阻代碼RTT1>0:2>可以包括與可以在半導體裝置1500不執行任何操作時設定的終結電阻值有關的資訊。第二電阻代碼RTT2>0:2>可以包括與可以在半導體裝置1500執行寫入操作時設定的終結電阻值有關的資訊。第三電阻代碼RTT3>0:2>可以包括與可以在半導體裝置1500執行非目標寫入操作時設定的終結電阻值有關的資訊。第四電阻代碼RTT4>0:2>可以包括與可以在半導體裝置1500執行非目標讀取操作時設定的終結電阻值有關的資訊。模式暫存器1570可以將第一電阻代碼至第四電阻代碼RTT1>0:2>、RTT2>0:2>、RTT3>0:2>和RTT4>0:2>輸出到跨域電路1561。第一電阻代碼至第四電阻代碼RTT1>0:2>、RTT2>0:2>、RTT3>0:2>和RTT4>0:2>中的每個已被圖示為包括三個位元，但是各種實施例不限於此。在其他實施例中，第一電阻代碼至第四電阻代碼RTT1>0:2>、RTT2>0:2>、RTT3>0:2>和RTT4>0:2>中的每個可以包括多於或少於三個的位元。
跨域電路1561可以基於目標寫入訊號TWT、非目標寫入訊號NTWT和非目標讀取訊號NTRD來將第一電阻代碼至第四電阻代碼RTT1>0:2>、RTT2>0:2>、RTT3>0:2>和RTT4>0:2>其中之一輸出作為ODT訊號ODT>0:2>。例如，當目標寫入訊號TWT被致能時，跨域電路1561可以輸出第二電阻代碼RTT2>0:2>作為ODT訊號ODT>0:2>。當非目標寫入訊號NTWT被致能時，跨域電路1561可以輸出第三電阻代碼RTT3>0:2>作為ODT訊號ODT>0:2>。當非目標讀取訊號NTRD被致能時，跨域電路1561可以輸出第四電阻代碼RTT4>0:2>作為ODT訊號ODT>0:2>。當目標寫入訊號TWT、非目標寫入訊號NTWT和非目標讀取訊號NTRD中的任意一個未被致能時，跨域電路1561可以輸出第一電阻代碼RTT1>0:2>作為ODT訊號ODT>0:2>。此外，跨域電路1561可以限定目標寫入訊號TWT、非目標寫入訊號NTWT和非目標讀取訊號NTRD之間的優先順序。當目標寫入訊號TWT、非目標寫入訊號NTWT和非目標讀取訊號NTRD中的至少兩個一起被致能時，跨域電路1561可以致能與具有優先順序的訊號相對應的電阻代碼以被輸出。例如，目標寫入訊號TWT可以具有比非目標寫入訊號NTWT和非目標讀取訊號NTRD更高的優先順序。非目標寫入訊號NTWT可以具有比非目標讀取訊號NTRD更高的優先順序。當目標寫入訊號TWT以及非目標寫入訊號NTWT和非目標讀取訊號NTRD中的至少一個一起被致能時，跨域電路1561可以基於具有優先順序的目標寫入訊號TWT來輸出第二電阻代碼RTT2>0:2>作為ODT訊號ODT>0:2>。ODT訊號ODT>0:2>可以透過ODT樹1562被延遲並且被產生為終結致能訊號ODTEN>0:2>。
當接收到終結致能訊號ODTEN>0:2>時，可以將發送器1580設定為具有終結電阻值。發送器1580可以包括多個電阻分支。透過執行諸如ZQ校準的校準操作，可以將多個電阻分支設定為具有給定的電阻值。終結致能訊號ODTEN>0:2>可以被設定為確定在多個電阻分支中被導通的電阻分支的數量，使得發送器1580具有終結電阻值。在一個實施例中，發送器1580可以包括解碼電路。解碼電路可以對終結致能訊號ODTEN>0:2>進行解碼。發送器1580可以包括解碼電路，從而可以基於具有少量位元的終結致能訊號ODTEN>0:2>來選擇大量的電阻分支。發送器1580可以將由時脈樹1551輸出的訊號輸出到外部裝置。發送器1580可以將由時脈樹1551輸出的訊號作為資料選通訊號DQS輸出到外部裝置。資料選通訊號DQS可以同步於由半導體裝置1500輸出的資料來輸出到外部裝置。資料選通訊號DQS可以透過匯流排被發送到外部裝置。
在設計方面，可以容易地減小由時脈路徑1550引起的延遲量。相反，由於跨域電路1561必須將內部命令訊號ICMD轉換為與時脈訊號同步的訊號，因此難以減小由命令路徑1560引起的延遲量。因此，在分頻時脈訊號ICLK、QCLK、IBCLK或QBCLK經由時脈路徑1550到達發送器1580所花費的時間與內部命令訊號ICMD作為終結致能訊號ODTEN>0:2>經由命令路徑1560到達發送器1580所花費的時間之間可能發生失配。此外，為了半導體裝置1500的操作可靠性，跨域電路1561需要產生具有給定脈衝寬度的終結致能訊號ODTEN>0:2>。因此，跨域電路1561可以包括圖1或14中所示的訊號產生電路100或1400。在這種情況下，終結致能訊號ODTEN>0:2>需要在半導體裝置1500執行目標寫入操作、非目標寫入操作和非目標讀取操作之前被致能，並且需要在半導體裝置1500完成目標寫入操作、非目標寫入操作和非目標讀取操作之後被禁止。例如，終結致能訊號ODTEN>0:2>可以比發送器1580發送資料選通訊號DQS的定時更早地被致能與外部時脈訊號CLKE和/或參考時脈訊號RCLK的兩個週期相對應的時間。在半導體裝置1500完成目標寫入操作、非目標寫入操作和非目標讀取操作之後，ODT訊號ODTEN可以在與外部時脈訊號CLKE和/或參考時脈訊號RCLK的1個週期、1.5個週期或2個週期相對應的時間之後被禁止。因此，圖5所示的脈衝寬度控制電路500可以如圖16所示被修改。
圖16是示出根據各種實施例的脈衝寬度控制電路1600的配置的示圖。參照圖16，脈衝寬度控制電路1600可以包括重定時暫存器1610、導通控制訊號產生器1620和截止控制訊號產生器1630。重定時暫存器1610可以與圖5中所示的重定時暫存器510相同，並且省略了對其的重複說明。
導通控制訊號產生器1620可以接收操作等待時間LAT、導通偏移訊號OSE和導通裕度訊號ODTON，以及可以產生導通控制訊號ON。導通裕度訊號ODTON可以包括與需要在發送器1580輸出資料選通訊號DQS的定時之前致能ODT訊號ODTEN的時間裕度相對應的資訊。操作等待時間LAT、導通偏移訊號OSE和導通裕度訊號ODTON可以由圖15所示的模式暫存器1570提供。導通控制訊號產生器1620可以透過對操作等待時間LAT、導通偏移訊號OSE和導通裕度訊號ODTON執行運算來產生導通控制訊號ON。例如，導通控制訊號產生器1620可以透過從操作等待時間LAT減去導通偏移訊號OSE和導通裕度訊號ODTON來產生導通控制訊號ON。例如，當操作等待時間LAT對應於10、導通偏移訊號OSE對應於2以及導通裕度訊號ODTON對應於2時，導通控制訊號ON可以對應於6。圖2所示的第一導通定時控制電路211可以透過回應於導通控制訊號ON而將第一輸入訊號INA延遲外部時脈訊號CLKE和/或參考時脈訊號RCLK的六個週期（即，第二分頻時脈訊號QCLK的三個週期）來產生偶數導通脈衝訊號ONA。
截止控制訊號產生器1630可以接收操作區段資訊BL、截止偏移訊號OSD和截止裕度訊號ODTOFF，並且可以產生截止控制訊號OFF。截止裕度訊號ODTOFF可以包括與需要在發送器1580完成資料選通訊號DQS的發送之後禁止ODT訊號ODTEN的時間裕度相對應的資訊。可以由圖15所示的模式暫存器1570提供操作區段資訊BL、截止偏移訊號OSD和截止裕度訊號ODTOFF。截止控制訊號產生器1630可以透過對操作區段資訊BL、截止偏移訊號OSD和截止裕度訊號ODTOFF執行運算來產生截止控制訊號OFF。例如，截止控制訊號產生器1630可以透過從操作區段資訊BL減去截止偏移訊號OSD並將截止裕度訊號ODTOFF加到減法結果中來產生截止控制訊號OFF。例如，當操作區段資訊BL對應於16、截止偏移訊號OSD對應於2以及截止裕度訊號ODTOFF對應於2時，截止控制訊號OFF可以對應於16。圖2所示的第一截止定時控制電路212可以透過回應於截止控制訊號OFF而將偶數導通脈衝訊號ONA延遲外部時脈訊號CLKE和/或參考時脈訊號RCLK的16個週期（即，第一分頻時脈訊號QCLK的8個週期）來產生偶數截止脈衝訊號OFFA。
圖17是示出根據各種實施例的跨域電路1700的配置的示圖。跨域電路1700可以用作圖15所示的跨域電路1561。參照圖17，跨域電路1700可以包括第一脈衝產生電路1711、第二脈衝產生電路1712、第三脈衝產生電路1713、優先順序和選擇控制電路1720、第一重定時電路1731、第二重定時電路1732和第三重定時電路1733。第一脈衝產生電路至第三脈衝產生電路1711、1712和1713中的每個可以是包括圖1所示的第一同步訊號產生電路110、第二同步訊號產生電路120和閘控電路140以及圖16所示的脈衝寬度控制電路1600的元件。第一脈衝產生電路1711可以接收目標寫入訊號TWT並產生同步的目標寫入訊號TWTS。第二脈衝產生電路1712可以接收非目標寫入訊號NTWT並產生同步的非目標寫入訊號NTWTS。第三脈衝產生電路1713可以接收非目標讀取訊號NTRD並產生同步的非目標讀取訊號NTRDS。同步的目標寫入訊號TWTS、同步的非目標寫入訊號NTWTS和同步的非目標讀取訊號NTRDS中的至少一些可以具有相同的脈衝寬度。在一個實施例中，同步的目標寫入訊號TWTS、同步的非目標寫入訊號NTWTS和同步的非目標讀取訊號NTRDS可以具有不同的脈衝寬度。
優先順序和選擇控制電路1720可以接收同步的目標寫入訊號TWTS、同步的非目標寫入訊號NTWTS和同步的非目標讀取訊號NTRDS，並且可以從圖15所示的模式暫存器1570接收第一電阻代碼至第四電阻代碼RTT1>0:2>、RTT2>0:2>、RTT3>0:2>和RTT4>0:2>。在同步的目標寫入訊號TWTS、同步的非目標寫入訊號NTWTS和同步的非目標讀訊號NTRDS中的至少兩個已經被一起致能的狀態下，優先順序和選擇控制電路1720可以基於優先順序僅選擇同步的目標寫入訊號TWTS、同步的非目標寫入訊號NTWTS和同步的非目標讀取訊號NTRDS中的任意一個。當同步的目標寫入訊號TWTS被致能時，優先順序和選擇控制電路1720可以在同步的目標寫入訊號TWTS已經被致能的區段中輸出第二電阻代碼RTT2>0:2>作為初步ODT訊號ODTP>0:2>。當同步的非目標寫入訊號NTWTS被致能時，優先順序和選擇控制電路1720可以在同步的非目標寫入訊號NTWTS已經被致能的區段中輸出第三電阻代碼RTT3>0:2>作為初步ODT訊號ODTP>0:2>。當同步的非目標讀取訊號NTRDS被致能時，優先順序和選擇控制電路1720可以在同步的非目標讀取訊號NTRDS已經被致能的區段中輸出第四電阻代碼RTT4>0:2>作為初步ODT訊號ODTP>0:2>。在同步的目標寫入訊號TWTS、同步的非目標寫入訊號NTWT和同步的非目標讀取訊號NTRD都已經被禁止的狀態下，優先順序和選擇控制電路1720可以將第一電阻代碼RTT1>0:2>輸出作為初步ODT訊號ODTP>0:2>。例如，假設在同步的非目標寫入訊號NTWTS致能之後，同步的目標寫入訊號TWTS被致能的情況。優先順序和選擇控制電路1720可以輸出第一電阻代碼RTT1>0:2>作為初步ODT訊號ODTP>0:2>，當同步的非目標寫入訊號NTWTS被致能時，可以停止第一電阻代碼RTT1>0:2>的輸出，並且可以輸出第三電阻代碼RTT3>0:2>作為初步ODT訊號ODTP>0:2>。此後，當同步的目標寫入訊號TWTS被致能時，優先順序和選擇控制電路1720可以停止第三電阻代碼RTT3>0:2>的輸出，並且輸出第二電阻代碼RTT2>0:2>作為初步ODT訊號ODTP>0:2>。當同步的目標寫入訊號TWTS被禁止時，優先順序和選擇控制電路1720可以停止第二電阻代碼RTT2>0:2>的輸出，並且輸出第一電阻代碼RTT1>0:2>作為初步ODT訊號ODTP>0:2>。
第一重定時電路至第三重定時電路1731、1732和1733中的每個可以包括圖8至圖10所示的重定時電路800、900和1000中的任意一個。第一重定時電路至第三重定時電路1731、1732和1733可以接收第一閘控時脈訊號QCLK1和第二閘控時脈訊號QBCLK1。第一閘控時脈訊號QCLK1可以被輸入到重定時電路800、900或1000的第一分頻時脈訊號QCLK來替換。第二閘控時脈訊號QBCLK1可以被輸入到重定時電路800、900或1000的第二分頻時脈訊號QBCLK來替換。第一閘控時脈訊號QCLK1可以具有與圖15所示的第二分頻時脈訊號QCLK基本相同的相位和頻率。第二閘控時脈訊號QBCLK1可以具有與圖15所示的第四分頻時脈訊號QBCLK基本相同的相位和頻率。第一重定時電路1731可以基於第一閘控時脈訊號QCLK1和第二閘控時脈訊號QBCLK1透過重定時初步ODT訊號ODTP>0>來產生ODT訊號ODT>0>。第二重定時電路1732可以透過基於第一閘控時脈訊號QCLK1和第二閘控時脈訊號QBCLK1而對初步ODT訊號ODTP>1>進行重定時來產生ODT訊號ODT>1>。第三重定時電路1733可以透過基於第一閘控時脈訊號QCLK1和第二閘控時脈訊號QBCLK1而對初步ODT訊號ODTP>2>進行重定時來產生ODT訊號ODT>2>。優先順序和選擇控制電路1720可包括許多邏輯閘控元件，因為它必須透過確定目標寫入訊號TWT、非目標寫入訊號NTWT和非目標讀取訊號NTRD的優先順序來輸出第一電阻代碼至第四電阻代碼RTT1>0:2>、RTT2>0:2>、RTT3>0:2>和RTT4>0:2>之一。取決於程序變化和劣化，在包括許多邏輯閘控元件的電路中可能發生延遲。此外，由於優先順序和選擇控制電路1720與時脈訊號不同步地工作，因此可能在優先順序和選擇控制電路1720中發生非同步延遲。在各種實施例中，第一重定時電路至第三重定時電路1731、1732和1733具有對由優先順序和選擇控制電路1720輸出的訊號進行重定時的結構。因此，第一重定時電路至第三重定時電路1731、1732和1733可以透過補償由優先順序和選擇控制電路1720引起的初步ODT訊號ODTP>0:2>的脈衝寬度或相位的改變來輸出ODT訊號ODT>0:2>。
跨域電路1700還可以包括時脈閘控電路1740。時脈閘控電路1740可以基於片上終結命令訊號ODTC產生時脈致能訊號CLKEN。當片上終結命令訊號ODTC被致能時，時脈閘控電路1740可以致能時脈致能訊號CLKEN。片上終結命令訊號ODTC可以是在目標寫入訊號TWT、非目標寫入訊號NTWT和非目標讀取訊號NTRD中的任意一個被致能時而被致能的訊號。時脈閘控電路1740還可以接收多功能命令訊號MPC，並且可以基於片上終結命令訊號ODTC和多功能命令訊號MPC來產生時脈致能訊號CLKEN。當片上終結命令訊號ODTC和多功能命令訊號MPC中的至少一個被致能時，時脈閘控電路1740可以致能時脈致能訊號CLKEN。多功能命令訊號MPC可以是圖15所示的內部命令訊號ICMD之一，以及可以從命令訊號CMD產生，該命令訊號CMD可以被輸入以改變第一電阻代碼RTT1>0:2>的值。當接收到多功能命令訊號MPC時，時脈閘控電路1740可以致能時脈致能訊號CLKEN，從而基於被改變的第一電阻代碼RTT1>0:2>來輸出ODT訊號ODT>0:2>。因此，ODT訊號ODT>0:2>的邏輯值可以從改變前的第一電阻代碼RTT>0:2>更新為改變後的第一電阻代碼RTT1>0:2>。
基於時脈致能訊號CLKEN，時脈閘控電路1740可以輸出第二分頻時脈訊號QCLK作為第一閘控時脈訊號QCLK1以及輸出第四分頻時脈訊號QBCLK作為第二閘控時脈訊號QBCLK1。當時脈致能訊號CLKEN被致能時，時脈閘控電路1740可以輸出第二分頻時脈訊號QCLK作為第一閘控時脈訊號QCLK1以及輸出第四分頻時脈訊號QBCLK作為第二閘控時脈訊號QBCLK1。
時脈閘控電路1740可以包括或閘1741、第一反及閘1742、第二反及閘1743、第三反及閘1744和第四反及閘1745。或閘1741可接收片上終結命令訊號ODTC和多功能命令訊號MPC，並且可以輸出時脈致能訊號CLKEN。第一反及閘1742可以接收第二分頻時脈訊號QCLK和時脈致能訊號CLKEN。第二反及閘1743可以接收第一反及閘1742的輸出和電源電壓VDD，以及輸出第一閘控時脈訊號QCLK1。電源電壓VDD可以具有可以被確定為邏輯高電平的電壓電平。第三反及閘1744可以接收第四分頻時脈訊號QBCLK和電源電壓VDD。第四反及閘1745可以接收第三反及閘1744的輸出和時脈致能訊號CLKEN，以及可以輸出第二閘控時脈訊號QBCLK1。
儘管上面已經描述了各種實施例，但是本領域技術人員將理解，所描述的實施例僅是示例性的。因此，本文中所描述的裝置和方法不應基於所描述的實施例而受到限制。
100:訊號產生電路 101:時脈分頻電路 110:第一同步訊號產生電路 120:第二同步訊號產生電路 130:重定時電路 140:閘控電路 150:脈衝寬度控制電路 211:第一導通定時控制電路 212:第一截止定時控制電路 213:第一脈衝加法器 221:第二導通定時控制電路 222:第二截止定時控制電路 223:第二脈衝加法器 300:第一導通定時控制電路 301:觸發器 302:觸發器 30k:觸發器 310:多工器 401:鎖存電路 402:鎖存電路 40I:鎖存電路 410:第一截止定時控制電路 500:脈衝寬度控制電路 510:重定時暫存器 520:導通控制訊號產生器 530:截止控制訊號產生器 600:重定時電路 610:第一觸發器 620:第二觸發器 630:邏輯閘 700:重定時電路 710:第一觸發器 720:第二觸發器 730:邏輯閘 800:重定時電路 811:第一觸發器 812:第二觸發器 813:第一邏輯閘 821:第三觸發器 822:第四觸發器 823:第二邏輯閘 831:第五觸發器 832:第六觸發器 833:第三邏輯閘 900:重定時電路 911:第一觸發器 912:第二觸發器 921:第三觸發器 922:第四觸發器 931:第五觸發器 932:第六觸發器 933:邏輯閘 1000:重定時電路 1010:第一可程式設計重定時模組 1020:第二可程式設計重定時模組 1031:第一觸發器 1032:第二觸發器 1033:邏輯閘 1100:可程式設計重定時模組 1111:第一觸發器 1112:第二觸發器 1121:及閘 1122:或閘 1131:第一多工器 1132:第二多工器 1133:第三多工器 1300:脈衝寬度控制電路 1310:模組控制器 1320:偏移訊號產生器 1400:訊號產生電路 1401:時脈分頻電路 1410:導通脈衝產生電路 1411:第一導通定時控制電路 1412:第二導通定時控制電路 1420:截止脈衝產生電路 1421:第一截止定時控制電路 1422:第二截止定時控制電路 1430:脈衝加法電路 1431:第一脈衝加法器 1432:第二脈衝加法器 1440:重定時電路 1450:閘控電路 1460:開關電路 1500:半導體裝置 1510:時脈接收器（RX） 1511:時脈分頻電路 1520:時脈延遲電路 1530:命令接收器（RX） 1540:命令解碼器 1550:時脈路徑 1551:時脈樹 1560:命令路徑 1561:跨域電路 1562:片上終結樹 1570:模式暫存器 1580:發送器（TX） 1600:脈衝寬度控制電路 1610:重定時暫存器 1620:導通控制訊號產生器 1630:截止控制訊號產生器 1700:跨域電路 1711:第一脈衝產生電路 1712:第二脈衝產生電路 1713:第三脈衝產生電路 1720:優先順序和選擇控制電路 1731:第一重定時電路 1732:第二重定時電路 1733:第三重定時電路 1740:時脈閘控電路 1741:或閘 1742:第一反及閘 1743:第二反及閘 1744:第三反及閘 1745:第四反及閘 1tCK:一個週期 2tCK:兩個週期 ADD:位址訊號 BCLKR:時脈訊號 BL:操作區段資訊 BYPASS:旁路訊號 BYPASS1:第一旁路訊號 BYPASS2:第二旁路訊號 CLK:時脈訊號 CLKBE:互補訊號 CLKE:外部時脈訊號 CLKEN:時脈致能訊號 CLKR:時脈訊號 CMD:命令訊號 DQS:資料選通訊號 I1:第一輸入端子 I11:第一輸入端子 I12:第二輸入端子 I2:第二輸入端子 I21:第一輸入端子 I22:第二輸入端子 IBCLK:第三分頻時脈訊號 ICLK:第四分頻時脈訊號 ICMD:內部命令訊號 ICMD_EV:偶數內部命令訊號 ICMD_OD:奇數內部命令訊號 INA:第一輸入訊號 INAD1:第一延遲輸入訊號 INAD2:第二延遲輸入訊號 INADk:第k延遲輸入訊號 INB:第二輸入訊號 LAT:操作等待時間 M1:輸出訊號 M2:輸出訊號 MODE:模式訊號 MODE1:第一模式訊號 MODE2:第二模式訊號 MPC:多功能命令訊號 NTRD:非目標讀取訊號 NTRDS:同步的非目標讀取訊號 NTWT:非目標寫入訊號 NTWTS:同步的非目標寫入訊號 O1:第一輸出端子 O11:第一輸出端子 O12:第二輸出端子 O2:第二輸出端子 O21:第一輸出端子 O22:第二輸出端子 ODD:奇數標誌訊號 ODT>0:2>:ODT訊號 ODT>0>:ODT訊號 ODT>1>:ODT訊號 ODT>2>:ODT訊號 ODTC:片上終結命令訊號 ODTEN>0:2>:終結致能訊號 ODTOFF:截止裕度訊號 ODTON:導通裕度訊號 ODTP>0>:初步ODT訊號 ODTP>1>:初步ODT訊號 ODTP>2>:初步ODT訊號 OFF:截止控制訊號 OFFA:偶數截止脈衝訊號 OFFA1:第一偶數截止脈衝訊號 OFFA2:第二偶數截止脈衝訊號 OFFAI:第I偶數截止脈衝訊號 OFFB:奇數截止脈衝訊號 ON:導通控制訊號 ONA:偶數導通脈衝訊號 ONB:奇數導通脈衝訊號 OSD:截止偏移訊號 OSE:導通偏移訊號 OUT:輸出訊號 OUTA:輸出訊號 OUTB:輸出訊號 OUTP:初步輸出訊號 PRM:可程式設計重定時模組 QBCLK:第二分頻時脈訊號 QBCLK1:第二閘控時脈訊號 QBCLKD1:第三延遲時脈訊號 QBCLKD2:第四延遲時脈訊號 QCLK:第一分頻時脈訊號 QCLK1:第一閘控時脈訊號 QCLKD1:第一延遲時脈訊號 QCLKD2:第二延遲時脈訊號 RCLK:參考時脈訊號 RCLK_EV:偶數參考時脈訊號 RCLK_OD:奇數參考時脈訊號 RTT1>0:2>:第一電阻代碼 RTT2>0:2>:第二電阻代碼 RTT3>0:2>:第三電阻代碼 RTT4>0:2>:第四電阻代碼 SPS1:第一同步訊號 SPS2:第二同步訊號 TWT:目標寫入訊號 TWTS:同步的目標寫入訊號 VDD:電源電壓 VREF:參考電壓
圖1是示出根據各種實施例的訊號產生電路的配置的示圖。
圖2是示出圖1所示的第一同步訊號產生電路和第二同步訊號產生電路的配置的示圖。
圖3是示出根據各種實施例的第一導通定時（on-timing）控制電路的配置的示圖。
圖4是示出根據各種實施例的第一截止定時（off-timing）控制電路的配置的示圖。
圖5是示出根據各種實施例的脈衝寬度控制電路的配置的示圖。
圖6A和6B是示出根據各種實施例的重定時電路的配置和操作的示圖。
圖7A和7B是示出根據各種實施例的重定時電路的配置和操作的示圖。
圖8是示出根據各種實施例的重定時電路的配置的示圖。
圖9是示出根據各種實施例的重定時電路的配置的示圖。
圖10是示出根據各種實施例的重定時電路的配置的示圖。
圖11是示出圖10中所示的可程式設計重定時模組的配置的示圖。
圖12是示出回應於模式訊號和旁路訊號而設定的可程式設計重定時模組的重定時等待時間（retiming latency）的圖表。
圖13是示出根據各種實施例的脈衝寬度控制電路中的至少一些脈衝寬度控制電路的配置的示圖。
圖14是示出根據各種實施例的訊號產生電路的配置的示圖。
圖15是示出根據各種實施例的半導體裝置的配置的示圖。
圖16是示出根據各種實施例的脈衝寬度控制電路的配置的示圖。
圖17是示出根據各種實施例的跨域電路的配置的示圖。
100:訊號產生電路
101:時脈分頻電路
110:第一同步訊號產生電路
120:第二同步訊號產生電路
130:重定時電路
140:閘控電路
150:脈衝寬度控制電路
INA:第一輸入訊號
ON:導通控制訊號
OFF:截止控制訊號
INB:第二輸入訊號
QCLK:第一分頻時脈訊號
QBCLK:第二分頻時脈訊號
SPS1:第一同步訊號
SPS2:第二同步訊號
LAT:操作等待時間
BL:操作區段資訊
OSE:導通偏移訊號
OSD:截止偏移訊號
CLK:時脈訊號
OUTP:初步輸出訊號
OUT:輸出訊號

Claims (33)

  1. 一種訊號產生電路，包括： 時脈分頻電路，其被配置為對時脈訊號進行分頻以產生第一分頻時脈訊號和第二分頻時脈訊號； 第一同步訊號產生電路，其被配置為同步於所述第一分頻時脈訊號將第一輸入訊號延遲以產生第一同步訊號，並且被配置為基於導通控制訊號和截止控制訊號來調整所述第一同步訊號的脈衝寬度； 第二同步訊號產生電路，其被配置為同步於所述第二分頻時脈訊號將第二輸入訊號延遲以產生第二同步訊號，並且被配置為基於所述導通控制訊號和所述截止控制訊號來調整所述第二同步訊號的脈衝寬度；以及 重定時電路，其被配置為透過基於所述第一分頻時脈訊號和所述第二分頻時脈訊號而對初步輸出訊號進行重定時來產生輸出訊號，其中，從所述第一同步訊號和所述第二同步訊號中的至少一個產生所述初步輸出訊號。
  2. 如請求項1所述之訊號產生電路，其中，所述第一分頻時脈訊號和所述第二分頻時脈訊號具有180度的相位差。
  3. 如請求項1所述之訊號產生電路，其中，所述第一同步訊號產生電路被配置為： 透過將所述第一輸入訊號延遲所述第一分頻時脈訊號的n個週期來產生偶數導通脈衝訊號，其中n表示自然數； 基於所述偶數導通脈衝訊號來確定所述第一同步訊號的致能定時，其中，n基於所述導通控制訊號來確定； 透過將所述偶數導通脈衝訊號延遲所述第一分頻時脈訊號的m個週期來產生偶數截止脈衝訊號，其中m表示自然數；以及 基於所述偶數截止脈衝訊號來確定所述第一同步訊號的禁止定時，其中，m基於所述截止控制訊號來確定。
  4. 如請求項1所述之訊號產生電路，其中，所述第一同步訊號產生電路包括： 第一導通定時控制電路，其被配置為透過將所述第一輸入訊號延遲所述第一分頻時脈訊號的n個週期來產生偶數導通脈衝訊號，其中n表示自然數，並且其中n基於所述導通控制訊號來確定； 第一截止定時控制電路，其被配置為透過將所述偶數導通脈衝訊號延遲所述第一分頻時脈訊號的m個週期來產生m個偶數截止脈衝訊號，其中m表示自然數，並且其中m基於所述截止控制訊號來確定；以及 第一脈衝加法器，其被配置為透過將所述偶數導通脈衝訊號和所述m個偶數截止脈衝訊號相加來產生所述第一同步訊號。
  5. 如請求項1所述之訊號產生電路，其中，所述第二同步訊號產生電路被配置為： 透過將所述第二輸入訊號延遲所述第二分頻時脈訊號的n個週期來產生奇數導通脈衝訊號，其中n表示自然數； 基於所述奇數導通脈衝訊號來確定所述第二同步訊號的致能定時，其中，n基於所述導通控制訊號來確定； 透過將所述奇數導通脈衝訊號延遲所述第二分頻時脈訊號的m個週期來產生奇數截止脈衝訊號，其中m表示自然數；以及 基於所述奇數截止脈衝訊號來確定所述第二同步訊號的禁止定時，其中，m基於所述截止控制訊號來確定。
  6. 如請求項1所述之訊號產生電路，其中，所述第二同步訊號產生電路包括： 第二導通定時控制電路，其被配置為透過將所述第二輸入訊號延遲所述第二分頻時脈訊號的n個週期來產生奇數導通脈衝訊號，其中n表示自然數，並且其中n基於所述導通控制訊號來確定； 第二截止定時控制電路，其被配置為透過將所述奇數導通脈衝訊號延遲所述第二分頻時脈訊號的m個週期來產生m個奇數截止脈衝訊號，其中m表示自然數，並且其中m基於所述截止控制訊號來確定；以及 第二脈衝加法器，其被配置為透過將所述奇數導通脈衝訊號和所述m個奇數截止脈衝訊號相加來產生所述第二同步訊號。
  7. 如請求項1所述之訊號產生電路，其中，所述重定時電路包括： 第一觸發器，其被配置為同步於所述第一分頻時脈訊號輸出所述初步輸出訊號； 第二觸發器，其被配置為同步於所述第二分頻時脈訊號輸出所述初步輸出訊號；以及 邏輯閘，其被配置為透過對所述第一觸發器的輸出和所述第二觸發器的輸出進行閘控來產生所述輸出訊號。
  8. 如請求項7所述之訊號產生電路，其中，所述邏輯閘包括及閘和或閘其中之一。
  9. 如請求項1所述之訊號產生電路，其中，所述重定時電路包括： 第一觸發器，其被配置為同步於第一延遲時脈訊號輸出所述初步輸出訊號； 第二觸發器，其被配置為同步於第二延遲時脈訊號輸出所述初步輸出訊號； 第一邏輯閘，其被配置為對所述第一觸發器的輸出和所述第二觸發器的輸出進行閘控； 第三觸發器，其被配置為同步於所述第一分頻時脈訊號輸出所述第一邏輯閘的輸出； 第四觸發器，其被配置為同步於所述第二分頻時脈訊號輸出所述第一邏輯閘的輸出；以及 第二邏輯閘，其被配置為透過對所述第三觸發器的輸出和所述第四觸發器的輸出進行閘控來產生所述輸出訊號， 其中，透過將所述第一分頻時脈訊號延遲一個時間間隔來產生所述第一延遲時脈訊號，以及 其中，透過將所述第二分頻時脈訊號延遲所述時間間隔來產生所述第二延遲時脈訊號。
  10. 如請求項9所述之訊號產生電路，其中： 所述第一邏輯閘包括及閘和或閘其中之一；以及 所述第二邏輯閘包括及閘和或閘其中之一。
  11. 如請求項1所述之訊號產生電路，其中，所述重定時電路包括： 第一觸發器，其被配置為同步於第一延遲時脈訊號輸出所述初步輸出訊號； 第二觸發器，其被配置為同步於第二延遲時脈訊號輸出所述初步輸出訊號； 第三觸發器，其被配置為同步於所述第一分頻時脈訊號輸出所述第一觸發器的輸出； 第四觸發器，其被配置為同步於所述第二分頻時脈訊號輸出所述第二觸發器的輸出；以及 邏輯閘，其被配置為透過對所述第三觸發器的輸出和所述第四觸發器的輸出進行閘控來產生所述輸出訊號， 其中，透過將所述第一分頻時脈訊號延遲一個時間間隔來產生所述第一延遲時脈訊號，以及 其中，透過將所述第二分頻時脈訊號延遲所述時間間隔來產生所述第二延遲時脈訊號。
  12. 如請求項11所述之訊號產生電路，其中，所述邏輯閘包括及閘和或閘其中之一。
  13. 如請求項1所述之訊號產生電路，其中，還包括：脈衝寬度控制電路，其被配置為基於操作等待時間、操作區段資訊和重定時等待時間來產生所述導通控制訊號和所述截止控制訊號。
  14. 如請求項13所述之訊號產生電路，其中，所述重定時等待時間基於在所述重定時電路中發生的延遲量來設定。
  15. 如請求項13所述之訊號產生電路，其中，所述脈衝寬度控制電路包括： 重定時暫存器，其被配置為基於位址訊號來輸出與所述重定時等待時間相對應的導通偏移訊號和截止偏移訊號； 導通控制訊號產生器，其被配置為透過對所述操作等待時間和所述導通偏移訊號進行計算來產生所述導通控制訊號；以及 截止控制訊號產生器，其被配置為透過對所述操作區段資訊和所述截止偏移訊號進行計算來產生所述截止控制訊號。
  16. 如請求項13所述之訊號產生電路，其中： 所述重定時電路包括至少一個可程式設計重定時模組，所述可程式設計重定時模組被配置為透過基於所述第一分頻時脈訊號和所述第二分頻時脈訊號而對所述初步輸出訊號進行重定時來產生所述輸出訊號；以及 基於模式訊號和旁路訊號來確定所述至少一個可程式設計重定時模組的重定時等待時間。
  17. 如請求項16所述之訊號產生電路，其中，所述至少一個可程式設計重定時模組包括第一輸入端子、第二輸入端子、第一輸出端子和第二輸出端子，並且還包括： 第一觸發器，其被配置為透過使經由所述第一輸入端子接收的訊號與所述第一分頻時脈訊號同步來輸出輸出； 第二觸發器，其被配置為透過使經由所述第二輸入端子接收的訊號與所述第二分頻時脈訊號同步來輸出輸出； 及閘，其被配置為透過對所述第一觸發器的輸出和所述第二觸發器的輸出進行“及”閘控來輸出輸出； 或閘，其被配置為透過對所述第一觸發器的輸出和所述第二觸發器的輸出進行“或”閘控來輸出輸出； 第一多工器，其被配置為基於所述模式訊號來輸出所述及閘的輸出和所述或閘的輸出中的一個； 第二多工器，其被配置為基於所述旁路訊號來將所述第一觸發器的輸出和所述第一多工器的輸出中的一個輸出至所述第一輸出端子；以及 第三多工器，其被配置為基於所述旁路訊號來將所述第二觸發器的輸出和所述第一多工器的輸出中的一個輸出至所述第二輸出端子。
  18. 如請求項16所述之訊號產生電路，其中，所述脈衝寬度控制電路還被配置為基於位址訊號來產生所述模式訊號和所述旁路訊號。
  19. 一種訊號產生電路，包括： 時脈分頻器，其被配置為對時脈訊號進行分頻以產生第一分頻時脈訊號和第二分頻時脈訊號； 導通脈衝產生電路，其被配置為基於所述第一分頻時脈訊號和導通控制訊號來延遲第一輸入訊號以產生偶數導通脈衝訊號，並且被配置為基於所述第二分頻時脈訊號和所述導通控制訊號來延遲第二輸入訊號以產生奇數導通脈衝訊號； 截止脈衝產生電路，其被配置為基於所述第一分頻時脈訊號和截止控制訊號來延遲所述偶數導通脈衝訊號和所述奇數導通脈衝訊號其中之一，以產生多個偶數截止脈衝訊號，並且被配置為基於所述第二分頻時脈訊號和所述截止控制訊號來延遲所述偶數導通脈衝訊號和所述奇數導通脈衝訊號其中之一，以產生多個奇數截止脈衝訊號； 脈衝加法電路，其被配置為將所述偶數導通脈衝訊號和所述奇數導通脈衝訊號其中之一與所述多個偶數截止脈衝訊號進行組合以產生第一同步訊號，並且被配置為將所述偶數導通脈衝訊號和所述奇數導通脈衝訊號其中之一與所述多個奇數截止脈衝訊號進行組合以產生第二同步訊號；以及 重定時電路，其被配置為透過基於所述第一分頻時脈訊號和所述第二分頻時脈訊號而對從所述第一同步訊號和所述第二同步訊號其中之一產生的初步輸出訊號進行重定時來產生輸出訊號。
  20. 如請求項19所述之訊號產生電路，其中： 從同步於所述時脈訊號的奇數編號的邊沿接收的訊號中產生所述第一輸入訊號；以及 從同步於所述時脈訊號的偶數編號的邊沿接收的訊號中產生所述第二輸入訊號。
  21. 如請求項19所述之訊號產生電路，其中，所述第一分頻時脈訊號和所述第二分頻時脈訊號具有180度的相位差。
  22. 如請求項19所述之訊號產生電路，其中： 同步於所述時脈訊號的奇數編號的下降沿產生所述第一分頻時脈訊號；以及 同步於所述時脈訊號的偶數編號的下降沿產生所述第二分頻時脈訊號。
  23. 如請求項19所述之訊號產生電路，其中，所述導通脈衝產生電路包括： 第一導通定時控制電路，其被配置為透過將所述第一輸入訊號延遲所述第一分頻時脈訊號的n個週期來產生所述偶數導通脈衝訊號，其中n表示自然數，並且其中n基於導通控制訊號來確定；以及 第二導通定時控制電路，其被配置為透過將所述第二輸入訊號延遲所述第二分頻時脈訊號的n個週期來產生所述奇數導通脈衝訊號。
  24. 如請求項23所述之訊號產生電路，其中，所述截止脈衝產生電路包括： 第一截止定時控制電路，其被配置為透過將所述偶數導通脈衝訊號和所述奇數導通脈衝訊號其中之一延遲所述第一分頻時脈訊號的m個週期來產生m個偶數截止脈衝訊號，其中m表示自然數，其中m基於所述截止控制訊號來確定；以及 第二截止定時控制電路，其被配置為透過將所述偶數導通脈衝訊號和所述奇數導通脈衝訊號其中之一延遲所述第二分頻時脈訊號的m個週期來產生m個奇數截止脈衝訊號。
  25. 如請求項24所述之訊號產生電路，其中，還包括開關電路，所述開關電路被配置為基於所述導通控制訊號來將所述偶數導通脈衝訊號輸出至所述第一截止定時控制電路和所述第二截止定時控制電路其中之一，以及輸出所述奇數導通脈衝訊號至所述第一截止定時控制電路和所述第二截止定時控制電路其中之一。
  26. 如請求項19所述之訊號產生電路，其中，所述脈衝加法電路包括： 第一脈衝加法器，其被配置為透過將所述偶數導通脈衝訊號和所述奇數導通脈衝訊號其中之一與所述多個偶數截止脈衝訊號相加來產生所述第一同步訊號；以及 第二脈衝加法器，其被配置為透過將所述偶數導通脈衝訊號和所述奇數導通脈衝訊號其中之一與所述多個奇數截止脈衝訊號相加來產生所述第二同步訊號。
  27. 如請求項19所述之訊號產生電路，其中，所述重定時電路包括： 第一觸發器，其被配置為同步於所述第一分頻時脈訊號輸出所述初步輸出訊號； 第二觸發器，其被配置為同步於所述第二分頻時脈訊號輸出所述初步輸出訊號；以及 邏輯閘，其被配置為透過對所述第一觸發器的輸出和所述第二觸發器的輸出進行閘控來產生所述輸出訊號。
  28. 如請求項27所述之訊號產生電路，其中，所述邏輯閘包括及閘和或閘其中之一。
  29. 如請求項19所述之訊號產生電路，其中，所述重定時電路包括： 第一觸發器，其被配置為同步於第一延遲時脈訊號輸出所述初步輸出訊號； 第二觸發器，其被配置為同步於第二延遲時脈訊號輸出所述初步輸出訊號； 第一邏輯閘，其被配置為對所述第一觸發器的輸出和所述第二觸發器的輸出進行閘控； 第三觸發器，其被配置為同步於所述第一分頻時脈訊號輸出所述第一邏輯閘的輸出； 第四觸發器，其被配置為同步於所述第二分頻時脈訊號輸出所述第一邏輯閘的輸出；以及 第二邏輯閘，其被配置為透過對所述第三觸發器的輸出和所述第四觸發器的輸出進行閘控來產生所述輸出訊號， 其中，透過將所述第一分頻時脈訊號延遲一個時間間隔來產生所述第一延遲時脈訊號，以及 其中，透過將所述第二分頻時脈訊號延遲所述時間間隔來產生所述第二延遲時脈訊號。
  30. 如請求項29所述之訊號產生電路，其中： 所述第一邏輯閘包括及閘和或閘其中之一；以及 所述第二邏輯閘包括及閘和或閘其中之一。
  31. 如請求項19所述之訊號產生電路，其中，述重定時電路包括： 第一觸發器，其被配置為同步於第一延遲時脈訊號輸出所述初步輸出訊號； 第二觸發器，其被配置為同步於第二延遲時脈訊號輸出所述初步輸出訊號； 第三觸發器，其被配置為同步於所述第一分頻時脈訊號輸出所述第一觸發器的輸出； 第四觸發器，其被配置為同步於所述第二分頻時脈訊號輸出所述第二觸發器的輸出；以及 邏輯閘，其被配置為透過對所述第三觸發器的輸出和所述第四觸發器的輸出進行閘控來產生所述輸出訊號， 其中，透過將所述第一分頻時脈訊號延遲一個時間間隔來產生所述第一延遲時脈訊號，以及 其中，透過將所述第二分頻時脈訊號延遲所述時間間隔來產生所述第二延遲時脈訊號。
  32. 如請求項19所述之訊號產生電路，其中，還包括：脈衝寬度控制電路，其被配置為基於操作等待時間、操作區段資訊和重定時等待時間來產生所述導通控制訊號和所述截止控制訊號。
  33. 如請求項32所述之訊號產生電路，其中，所述脈衝寬度控制電路包括： 重定時暫存器，其被配置為基於位址訊號來輸出與所述重定時等待時間相對應的導通偏移訊號和截止偏移訊號，其中，所述重定時等待時間基於所述重定時電路的延遲量來確定； 導通控制訊號產生器，其被配置為透過對所述操作等待時間和所述導通偏移訊號進行計算來產生所述導通控制訊號；以及 截止控制訊號產生器，其被配置為透過對所述操作區段資訊和所述截止偏移訊號進行計算來產生所述截止控制訊號。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210020584A (ko) 2019-08-16 2021-02-24 에스케이하이닉스 주식회사 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치
KR20220026417A (ko) * 2020-08-25 2022-03-04 에스케이하이닉스 주식회사 집적 회로
CN112953530B (zh) * 2021-01-28 2024-02-23 星宸科技股份有限公司 除频器电路
CN113454723B (zh) * 2021-05-25 2024-08-16 长江存储科技有限责任公司 用于半导体设备中的功率节省的方法和装置
US20230014288A1 (en) * 2021-07-16 2023-01-19 Changxin Memory Technologies, Inc. Staggering signal generation circuit and integrated chip
CN116844600B (zh) * 2022-03-23 2024-05-03 长鑫存储技术有限公司 一种信号采样电路以及半导体存储器
CN116844620B (zh) * 2022-03-23 2024-05-03 长鑫存储技术有限公司 一种信号采样电路以及半导体存储器
CN116844605B (zh) * 2022-03-23 2024-05-03 长鑫存储技术有限公司 一种信号采样电路以及半导体存储器
US11940836B2 (en) 2022-03-31 2024-03-26 International Business Machines Corporation Dual chip clock synchronization
US11677403B1 (en) * 2022-08-04 2023-06-13 Nanya Technology Corporation Delay lock loop circuit

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020057479A1 (en) * 2000-10-19 2002-05-16 Toru Takeshita PLL circuit and optical communication reception apparatus
US8638110B2 (en) * 2007-08-29 2014-01-28 Electronics And Telecommunications Research Institute High resolution circuit for converting capacitance-to-time deviation
US20150222283A1 (en) * 2014-02-05 2015-08-06 Megachips Corporation Clock operation method and circuit
US20160191065A1 (en) * 2014-03-27 2016-06-30 SK Hynix Inc. Output control circuit for semiconductor apparatus and output driving circuit including the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930001922B1 (ko) * 1989-08-28 1993-03-20 가부시기가이샤 히다찌세이사꾸쇼 데이터 처리장치
US7031615B2 (en) 2001-10-04 2006-04-18 Finisar Corporation Optical channel selection and evaluation system
US7376855B1 (en) 2004-05-20 2008-05-20 Sun Microsystems, Inc. Fully stable clock domain synchronization technique for input/output data transmission
JP4769431B2 (ja) * 2004-05-28 2011-09-07 Ｏｋｉセミコンダクタ株式会社 ドットクロック同期生成回路
TW200620938A (en) * 2004-09-07 2006-06-16 Nec Electronics Corp Synchronization device and semiconductor device
KR100834393B1 (ko) * 2006-10-31 2008-06-04 주식회사 하이닉스반도체 클럭 데이터 복원장치.
JP2008178017A (ja) * 2007-01-22 2008-07-31 Nec Electronics Corp クロック同期システム及び半導体集積回路
KR100927401B1 (ko) 2007-12-12 2009-11-19 주식회사 하이닉스반도체 온 다이 터미네이션 제어회로 및 제어방법
KR100960012B1 (ko) * 2007-12-12 2010-05-28 주식회사 하이닉스반도체 온 다이 터미네이션 제어회로 및 제어방법
US20110148480A1 (en) * 2009-12-17 2011-06-23 Yongping Fan Divider with Enhanced Duty Cycle for Precision Oscillator Clocking Sources
US20110193598A1 (en) * 2010-02-11 2011-08-11 Texas Instruments Incorporated Efficient retimer for clock dividers
KR101789077B1 (ko) 2010-02-23 2017-11-20 삼성전자주식회사 온-다이 터미네이션 회로, 데이터 출력 버퍼, 반도체 메모리 장치, 메모리 모듈, 온-다이 터미네이션 회로의 구동 방법, 데이터 출력 버퍼의 구동 방법 및 온-다이 터미네이션 트레이닝 방법
KR101143488B1 (ko) * 2010-11-17 2012-05-14 에스케이하이닉스 주식회사 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치
JP5839324B2 (ja) 2011-12-07 2016-01-06 日本ヒューム株式会社 攪拌羽根付き管
KR20150106092A (ko) 2014-03-11 2015-09-21 에스케이하이닉스 주식회사 레이턴시 제어 회로 및 이를 이용하는 반도체 장치
KR20160029391A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 장치의 출력 타이밍 제어 회로 및 방법
KR102645688B1 (ko) 2016-06-03 2024-03-11 에스케이하이닉스 주식회사 온 다이 터미네이션 기능을 갖는 반도체 장치
KR102647421B1 (ko) * 2016-10-06 2024-03-14 에스케이하이닉스 주식회사 반도체장치
US10530186B2 (en) * 2017-08-10 2020-01-07 Texas Instruments Incorporated Wireless power transmission with fractional timing resolution
KR102517463B1 (ko) * 2018-04-27 2023-04-04 에스케이하이닉스 주식회사 반도체장치
CN108922571B (zh) * 2018-08-02 2024-01-23 珠海一微半导体股份有限公司 一种ddr内存的读数据信号处理电路及读数据处理方法
KR20210020584A (ko) * 2019-08-16 2021-02-24 에스케이하이닉스 주식회사 클럭 신호에 동기되는 신호 생성 회로 및 이를 이용하는 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020057479A1 (en) * 2000-10-19 2002-05-16 Toru Takeshita PLL circuit and optical communication reception apparatus
US8638110B2 (en) * 2007-08-29 2014-01-28 Electronics And Telecommunications Research Institute High resolution circuit for converting capacitance-to-time deviation
US20150222283A1 (en) * 2014-02-05 2015-08-06 Megachips Corporation Clock operation method and circuit
US20160191065A1 (en) * 2014-03-27 2016-06-30 SK Hynix Inc. Output control circuit for semiconductor apparatus and output driving circuit including the same

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