KR20160029391A - 반도체 장치의 출력 타이밍 제어 회로 및 방법 - Google Patents

반도체 장치의 출력 타이밍 제어 회로 및 방법 Download PDF

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Abstract

본 기술은 명령에 따라 생성되는 내부 신호의 레이턴시 및 지연시간을 조정하여 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성 패스; 상기 스트로브 신호와 클럭 신호의 위상차를 검출하고, 검출된 위상차에 따라 상기 지연시간을 조정하도록 구성된 제 1 검출부; 상기 스트로브 신호와 상기 내부 신호의 레이턴시 차이를 검출하고, 검출된 레이턴시 차이에 따라 상기 레이턴시를 조정하도록 구성된 제 2 검출부; 및 기 설정된 타이밍에 따라 상기 명령을 생성하도록 구성된 제어부를 포함할 수 있다.

Description

반도체 장치의 출력 타이밍 제어 회로 및 방법{OUTPUT TIMING CONTROL CIRCUIT OF SEMICONDUCTOR APPARATUS AND METHOD OF THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 출력 타이밍 제어 회로 및 방법에 관한 것이다.
반도체 장치는 데이터 출력 타이밍을 데이터 수신 기기에 알리기 위한 스트로브 신호와 클럭 신호의 스큐(Skew)를 보상하기 위해 지연 고정 루프(DLL)를 사용할 수 있다.
또한 지연 고정 루프에 의한 클럭 도메인 차이를 보상하기 위한 도메인 크로싱(Domain Crossing) 회로를 사용할 수 있다.
그러나 지연 고정 루프의 경우, 파워 다운(Power Down) 이후의 락킹(Locking) 시간이 오래 걸리고, 스탠바이(Stanby) 모드에서의 전류 소모가 큰 문제가 있다.
또한 지연 고정 루프 및 도메인 크로싱 회로로 인한 회로 면적 증가로 레이아웃 마진이 감소하는 문제가 있다.
본 발명의 실시예는 스트로의 스큐 보상에 필요한 시간을 최소화하고, 전류 소모를 줄이며 회로 면적 또한 감소시킬 수 있는 반도체 장치의 출력 타이밍 제어 회로 및 방법을 제공한다.
본 발명의 실시예는 명령에 따라 생성되는 내부 신호의 레이턴시 및 지연시간을 조정하여 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성 패스; 상기 스트로브 신호와 클럭 신호의 위상차를 검출하고, 검출된 위상차에 따라 상기 지연시간을 조정하도록 구성된 제 1 검출부; 상기 스트로브 신호와 상기 내부 신호의 레이턴시 차이를 검출하고, 검출된 레이턴시 차이에 따라 상기 레이턴시를 조정하도록 구성된 제 2 검출부; 및 기 설정된 타이밍에 따라 상기 명령을 생성하도록 구성된 제어부를 포함할 수 있다.
본 발명의 실시예는 리드 명령에 따라 생성되는 내부 신호의 위상을 지연 제어 신호에 응답하여 조정하고, 상기 내부 신호의 레이턴시를 리드 레이턴시 및 레이턴시 보상 코드에 응답하여 조정함으로써 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성 패스; 피드백 스트로브 신호와 지연 클럭 신호의 위상차를 검출하고, 검출된 위상차에 따라 상기 지연 제어 신호를 생성하도록 구성된 제 1 검출부; 상기 피드백 스트로브 신호와 상기 내부 신호의 레이턴시 차이를 검출하고, 검출된 레이턴시 차이에 따라 상기 레이턴시 보상 코드를 생성하도록 구성된 제 2 검출부; 및 모드 레지스터 셋 신호를 근거로 상기 리드 명령을 생성하도록 구성된 제어부를 포함할 수 있다.
본 발명의 실시예는 스트로브 신호와 클럭 신호의 위상차를 검출하는 위상차 검출 단계; 상기 위상차에 따라 상기 스트로브 신호의 위상을 조정하는 위상차 조정 단계; 내부 신호와 상기 스트로브 신호의 레이턴시 차이를 보상하기 위한 레이턴시 보상 코드를 검출하는 레이턴시 검출 단계; 및 상기 레이턴시 보상 코드에 따라 리드 레이턴시를 조정하는 레이턴시 조정 단계를 포함할 수 있다.
본 기술은 스트로브 신호의 스큐 보상에 필요한 시간을 최소화할 수 있고, 전류 소모를 줄일 수 있으며, 레이아웃 마진을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 출력 타이밍 제어 회로(100)의 블록도,
도 2는 도 1의 출력 인에이블 신호 생성부(130)의 회로도,
도 3은 도 1의 제 2 검출부(400)의 구성을 나타낸 블록도,
도 4는 도 1의 트리거부(440)의 회로도,
도 5는 도 4의 트리거부(440)의 동작 타이밍도,
도 6은 본 발명의 실시예에 따른 반도체 장치의 출력 타이밍 제어 방법을 나타낸 순서도이고,
도 7은 본 발명의 실시예에 따른 반도체 장치의 출력 타이밍 제어 장치(100)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 출력 타이밍 제어 회로(100)는 스트로브 신호 생성 패스(101), 제 1 검출부(300), 제 2 검출부(400), 제어부(500), 피드백 패스(102) 및 리시버(103)를 포함할 수 있다.
스트로브 신호 생성 패스(101)는 명령(CMD)에 따라 생성되는 내부 신호(iCAS)의 레이턴시 및 지연시간을 조정하여 스트로브 신호(DQS)를 생성하도록 구성될 수 있다.
명령(CMD)은 외부에서 제공되거나, 내부적으로 생성될 수 있으며, 리드 명령을 포함할 수 있다.
스트로브 신호(DQS)는 데이터 출력 타이밍을 데이터를 수신하는 기기 측에 알리기 위한 신호일 수 있다.
스트로브 신호 생성 패스(101)는 명령(CMD)을 디코딩한 내부 신호(iCAS), 레이턴시 보상 코드(CNT) 및 지연 제어 신호(CTRL)에 응답하여 스트로브 신호(DQS)를 생성하도록 구성될 수 있다.
스트로브 신호 생성 패스(101)는 수신기(RX)(110), 커맨드 디코더(120), 출력 인에이블 신호 생성부(130), 로직 게이트(140), 리피터(150), 지연시간 조정부(160), 다중화부(170) 및 송신기(TX)(180)를 포함할 수 있다.
수신기(110)는 외부의 명령(CMD)를 수신하도록 구성될 수 있다.
커맨드 디코더(120)는 지연 클럭 신호(CLKD)에 따라 수신기(110)를 통해 수신되거나 내부적으로 생성된 명령(CMD)을 디코딩하여 내부 신호(iCAS)를 생성하도록 구성될 수 있다.
출력 인에이블 신호 생성부(130)는 리드 레이턴시(Read Latency)(RL), 레이턴시 보상 코드(CNT) 및 지연 클럭 신호(CLKD)에 따라 내부 신호(iCAS)의 레이턴시를 조정하여 출력 인에이블 신호(OUTEN)를 생성하도록 구성될 수 있다.
출력 인에이블 신호 생성부(130)는 리드 레이턴시(RL) 및 레이턴시 보상 코드(CNT)에 따라 조정된 레이턴시 만큼 내부 신호(iCAS)를 지연 클럭 신호(CLKD)를 기준으로 쉬프트시켜 출력 인에이블 신호(OUTEN)로서 출력하도록 구성될 수 있다.
로직 게이트(140)는 출력 인에이블 신호(OUTEN)를 지연 클럭 신호(CLKD)에 동기시켜 출력하도록 구성될 수 있다.
리피터(150)는 로직 게이트(140)의 출력을 버퍼링하여 출력하도록 구성될 수 있다.
지연시간 조정부(160)는 로직 게이트(140) 및 리피터(150)를 경유한 출력 인에이블 신호(OUTEN)의 지연시간을 지연 제어 신호(CTRL)에 따라 조정하여 출력하도록 구성될 수 있다.
지연시간 조정부(160)는 로직 게이트(140) 및 리피터(150)를 경유한 출력 인에이블 신호(OUTEN)의 지연시간을 조정함으로써 출력 인에이블 신호(OUTEN)의 위상을 조정할 수 있다.
다중화부(170)는 지연시간 조정부(160)의 출력에 응답하여 로직 하이 신호 또는 로직 로우 신호를 출력함으로써 스트로브 신호(DQS)를 생성하도록 구성될 수 있다.
다중화부(170)는 전원 레벨을 로직 하이 신호로서 출력하고, 접지 레벨을 로직 로우 신호로서 출력할 수 있다.
송신기(180)는 스트로브 신호(DQS)를 출력 패드를 통해 외부로 전송할 수 있다.
제 1 검출부(300)는 스트로브 신호(DQS)와 클럭 신호(CLK)의 위상차(tDQSCK)를 검출하고, 검출된 위상차에 따라 스트로브 신호 생성 패스(101)의 지연시간을 조정하도록 구성될 수 있다.
스트로브 신호(DQS)는 피드백 패스(102)를 경유하여 피드백 스트로브 신호(DQS_FB)로서 제 1 검출부(300)에 제공될 수 있다.
클럭 신호(CLK)는 리시버(103)를 경유하여 지연 클럭 신호(CLKD)로서 제 1 검출부(300)에 제공될 수 있다.
제 1 검출부(300)는 피드백 스트로브 신호(DQS_FB)와 지연 클럭 신호(CLKD)의 위상차를 검출하고, 검출된 위상차에 따라 스트로브 신호 생성 패스(101)의 지연시간을 조정하기 위한 지연 제어 신호(CTRL)를 생성하도록 구성될 수 있다.
제 1 검출부(300)는 플립플롭(310), 레지스터(320) 및 리피터(330)를 포함할 수 있다.
플립플롭(310)은 지연 클럭 신호(CLKD)를 기준으로 피드백 스트로브 신호(DQS_FB)의 값을 저장하도록 구성될 수 있다.
레지스터(320)는 플립플롭(310)의 출력을 저장하고, 저장된 값을 지연 제어 신호(CTRL)로서 출력하도록 구성될 수 있다.
리피터(330)는 지연 클럭 신호(CLKD)를 플립플롭(310)에 전송하도록 구성될 수 있다.
제 2 검출부(400)는 스트로브 신호(DQS)와 내부 신호(iCAS)의 레이턴시 차이를 검출하고, 검출된 레이턴시 차이에 따라 내부 신호(iCAS)의 레이턴시를 조정하도록 구성될 수 있다.
스트로브 신호(DQS)는 피드백 패스(102)를 경유하여 피드백 스트로브 신호(DQS_FB)로서 제 2 검출부(400)에 제공될 수 있다.
제 2 검출부(400)는 피드백 스트로브 신호(DQS_FB)와 내부 신호(iCAS)의 레이턴시 차이를 검출하고, 검출된 레이턴시 차이에 따라 내부 신호(iCAS)의 레이턴시를 조정하기 위한 레이턴시 보상 코드(CNT)를 생성하도록 구성될 수 있다.
제어부(500)는 모드 레지스터 셋 신호(MRS)를 근거로 정해진 타이밍에 내부 신호(iCAS)가 생성되도록 명령(CMD)을 생성할 수 있다.
제어부(500)는 모드 레지스터 셋 신호(MRS)를 근거로 설정된 시퀀스(Sequence)에 맞도록 제 1 검출부(300)와 제 2 검출부(400)의 활성화 구간을 제어하도록 구성될 수 있다.
제어부(500)는 모드 레지스터 셋 신호(MRS)를 근거로 반도체 장치의 초기화 구간 이후에는 제 1 검출부(300)와 제 2 검출부(400)를 비 활성화시키도록 구성될 수 있다.
피드백 패스(102)는 출력 패드에 인가된 스트로브 신호(DQS)를 제 1 검출부(300) 및 제 2 검출부(400)에 피드백 스트로브 신호(DQS_FB)로서 전송하도록 구성될 수 있다.
피드백 패스(102)는 수신기(190) 및 리피터(200)를 포함할 수 있다.
리시버(103)는 패드를 통해 외부 클럭 신호(CLK)를 수신하여 지연 클럭 신호(CLKD)로서 출력하도록 구성될 수 있다.
도 2에 도시된 바와 같이, 출력 인에이블 신호 생성부(130)는 감산부(131) 및 쉬프터(132)를 포함할 수 있다.
감산부(131)는 리드 레이턴시(RL)와 레이턴시 보상 코드(CNT)의 차이 값을 계산하여 조정된 레이턴시(RL_M<N-1>)를 생성하도록 구성될 수 있다.
쉬프터(132)는 지연 클럭 신호(CLKD)를 기준으로 조정된 레이턴시(RL_M<N-1>)에 맞도록 내부 신호(iCAS)를 쉬프트시킨 신호를 출력 인에이블 신호(OUTEN)로서 출력하도록 구성될 수 있다.
쉬프터(132)는 복수의 단위 쉬프트 유닛(133)을 포함할 수 있다.
단위 쉬프트 유닛(133)은 다중화기(134) 및 플립플롭(135)으로 구성될 수 있다.
다중화기(134)는 내부 신호(iCAS)와 이전 단의 플립플롭의 출력(최초의 다중화기의 경우, 접지 레벨) 중에서 하나를 조정된 레이턴시(RL_M<N-1>) 중에서 자신에게 입력된 신호 비트에 따라 선택하여 출력하도록 구성될 수 있다.
플립플롭(135)은 지연 클럭 신호(CLKD)를 기준으로 다중화기(134)의 출력을 입력 받아 다음 단의 다중화기로 전송하도록 구성될 수 있다.
최종 단의 플립플롭에서 출력 인에이블 신호(OUTEN)를 출력할 수 있다.
도 3에 도시된 바와 같이, 제 2 검출부(400)는 제 1 내지 제 3 지연부(410 - 430), 트리거부(440), 제 1 카운터(450), 제 2 카운터(460), 제 1 감산부(470) 및 제 2 감산부(480)를 포함할 수 있다.
제 1 내지 제 3 지연부(410 - 430)는 피드백 지연시간(tFB), 0.5tCK 및 명령 지연시간(tC) 각각을 동일한 지연시간을 갖도록 구성될 수 있다.
피드백 지연시간(tFB)은 피드백 패스(102) 즉, 스트로브 신호(DQS)를 이용하여 피드백 스트로브 신호(DQS_FB)를 생성하기 위한 지연시간에 해당하는 회로 구성인 리시버(190) 및 리피터(200)의 신호 처리 시간이 될 수 있다.
또한 리시버(013) 및 리피터(330)의 신호 처리 시간 또한 피드백 지연시간(tFB)과 동일한 값을 가질 수 있다.
0.5tCK는 클럭 신호(CLK)의 반주기에 해당하는 시간이 될 수 있다.
명령 지연시간(tC)은 외부 명령(CMD) 입력으로부터 내부 신호(iCAS)가 생성되기까지의 시간이 될 수 있다.
제 1 지연부(410)는 내부 신호(iCAS)를 피드백 지연시간(tFB)만큼 지연시켜 제 1 지연 신호(CMDC)를 생성할 수 있다.
제 2 지연부(420)는 제 1 지연 신호(CMDC)를 0.5tCK만큼 지연시켜 제 2 지연 신호(CMDC_05)를 생성할 수 있다.
제 3 지연부(430)는 피드백 스트로브 신호(DQS_FB)를 명령 지연시간(tC)만큼 지연시켜 제 3 지연 신호(DQS_FBD)를 생성할 수 있다.
이때 내부 신호(iCAS)와 피드백 스트로브 신호(DQS_FB)는 서로 다른 신호 경로를 통해 제 2 검출부(400)에 제공된다.
제 2 검출부(400)의 정확한 검출 동작을 위해서는 내부 신호(iCAS)와 피드백 스트로브 신호(DQS_FB) 각각의 지연시간이 보상되어야 한다.
제 2 검출부(400)는 제 3 지연부(430)를 통해 피드백 스트로브 신호(DQS_FB)에 대하여 명령 지연시간(tC)을 보상하고, 제 1 지연부(410)를 통해 내부 신호(iCAS)에 대하여 피드백 지연시간(tFB)을 보상할 수 있다.
제 2 지연부(420)는 제 2 검출부(400)의 동작 마진 즉, 셋업/홀드(S/H) 타임을 확보하기 위해 추가될 수 있다.
트리거부(440)는 제 2 지연 신호(CMDC_05)의 펄스들 중에서 제 3 지연 신호(DQS_FBD)가 활성화된 이후의 펄스들을 트리거 신호(PD_CLK)로서 생성하도록 구성될 수 있다.
제 1 카운터(450)는 제 1 지연부(410)에서 출력된 제 1 지연 신호(CMDC)를 카운트하도록 구성될 수 있다.
제 2 카운터(460)는 트리거부(440)에서 출력된 트리거 신호(PD_CLK)를 카운트하도록 구성될 수 있다.
제 1 감산부(470)는 제 1 카운터(450)의 출력에서 제 2 카운터(460)의 출력을 감산하여 스트로브 레이턴시(M)를 생성하도록 구성될 수 있다.
제 2 감산부(470)는 스트로브 레이턴시(M)에서 리드 레이턴시(RL)를 감산하여 레이턴시 보상 코드(CNT)를 생성하도록 구성될 수 있다.
도 4에 도시된 바와 같이, 트리거부(440)는 레벨 신호 생성부(441), 얼라인부(442, 443), 드라이버(444) 및 래치(445)를 포함할 수 있다.
레벨 신호 생성부(441)는 제 3 지연 신호(DQS_FBD)에 응답하여 레벨 신호(DQS_FBLT)를 생성하도록 구성될 수 있다.
레벨 신호 생성부(441)는 제 3 지연 신호(DQS_FBD)의 라이징 엣지에 응답하여 레벨 신호(DQS_FBLT)를 하이 레벨로 천이시키도록 구성될 수 있다.
레벨 신호 생성부(441)는 리셋 신호(RST)에 응답하여 레벨 신호(DQS_FBLT)를 리셋시키도록 구성될 수 있다.
레벨 신호 생성부(441)는 SR 래치를 포함할 수 있다.
얼라인부(442, 443)는 제 2 지연 신호(CMDC_05)의 폴링 엣지에 레벨 신호(DQS_FBLT)를 얼라인(Align) 시켜 카운트 인에이블 신호(ENC)로서 출력하도록 구성될 수 있다.
얼라인부(442, 443)는 제 2 지연 신호(CMDC_05)의 하이 레벨 구간 동안 카운트 인에이블 신호(ENC)를 래치하도록 구성될 수 있다.
얼라인부(442)는 트리 스테이트 인버터 및 인버터를 포함할 수 있다.
얼라인부(442)의 트리 스테이트 인버터는 인버터의 출력 신호(CB)가 하이 레벨이고, 제 2 지연 신호(CMDC_05)가 로우 레벨인 경우 레벨 신호(DQS_FBLT)를 통과시킨다.
얼라인부(443)는 트리 스테이트 인버터 및 인버터를 포함할 수 있다.
얼라인부(443)의 트리 스테이트 인버터는 얼라인부(442)의 출력 신호(CB)를 반전시켜 카운트 인에이블 신호(ENC)로서 출력한다.
얼라인부(443)는 얼라인부(442)의 출력 신호(CB)가 로우 레벨이고, 제 2 지연 신호(CMDC_05)가 하이 레벨인 경우 카운트 인에이블 신호(ENC)를 래치한다.
드라이버(444)는 카운트 인에이블 신호(ENC)가 활성화된 구간 동안 즉, 하이 레벨인 구간 동안 제 2 지연 신호(CMDC_05)에 응답하여 트리거 신호(PD_CLK)를 생성하도록 구성될 수 있다.
래치(445)는 트리거 신호(PD_CLK)를 래치하도록 구성될 수 있다.
도 5를 참조하여, 트리거부(440)의 동작을 설명하면 다음과 같다.
리셋 신호(RST)에 의해 제 3 지연 신호(DQS_FBD)가 로우 레벨로 리셋된다.
내부 신호(iCAS)에 의해 제 1 지연 신호(CMDC) 및 제 2 지연 신호(CMDC_05)가 생성된다.
제 3 지연 신호(DQS_FBD)의 라이징 엣지에 따라 레벨 신호(DQS_FBLT)가 하이 레벨로 천이된다.
이때 레벨 신호(DQS_FBLT)는 실제 동작 시, 제 2 지연 신호(CMDC_05)의 폴링 엣지와 얼라인 되지 않을 수 있다.
따라서 도 4의 얼라인부(442, 443)에 의해 레벨 신호(DQS_FBLT)가 제 2 지연 신호(CMDC_05)의 폴링 엣지와 얼라인되고 얼라인부(442, 443)의 내부 지연시간 이후에 카운트 인에이블 신호(ENC)가 활성화된다.
제 2 지연 신호(CMDC_05)의 전체 펄스들 중에서 카운트 인에이블 신호(ENC)의 활성화 이후의 펄스들이 트리거 신호(PD_CLK)로서 출력된다.
즉, 내부 신호(iCAS)와 스트로브 신호(DQS)의 레이턴시 차에 해당하는 펄스 신호들이 트리거 신호(PD_CLK)로서 출력된다.
도 6 및 도 7을 참조하여, 본 발명의 실시예에 따른 반도체 장치의 출력 타이밍 제어 회로(100)의 동작을 설명하면 다음과 같다.
tDQSCK 검출 동작 즉, 스트로브 신호(DQS)와 클럭 신호(CLK)의 위상차 검출 동작을 수행한다(S100).
제어부(500)는 모드 레지스터 셋 신호(MRS)에 응답하여 제 1 검출부(300)를 활성화시킨다.
제어부(500)는 명령(CMD)을 통해 커맨드 디코더(120)를 제어하여 내부 신호(iCAS)가 생성되도록 한다.
내부 신호(iCAS)에 의해 스트로브 신호(DQS)가 생성된다.
제 1 검출부(300)는 피드백 스트로브 신호(DQS_FB)와 지연 클럭 신호(CLKD)를 이용하여 tDQSCK를 검출한다.
스트로브 신호(DQS) 위상 조정 동작을 수행한다(S200).
제 1 검출부(300)가 검출된 tDQSCK만큼 스트로브 신호 생성 패스(101)의 지연 시간을 조정하여 스트로브 신호(DQS)의 위상을 조정한다.
레이턴시 보상 코드(CNT) 검출 동작을 수행한다(S300).
제어부(500)는 제 1 검출부(300)를 비 활성화시킨 후, 제 2 검출부(400)를 활성화시킨다.
제어부(500)는 명령(CMD)을 통해 커맨드 디코더(120)를 제어하여 내부 신호(iCAS)가 생성되도록 한다.
내부 신호(iCAS)에 의해 스트로브 신호(DQS)가 생성된다.
이때 도 7은 리드 레이턴시(RL*tCK)가 3tCK인 예를 든 것이다.
제 1 지연 신호(CMDC)를 카운트한 값에서 트리거 신호(PD_CLK)를 카운트한 값을 감산하여 제어부(500)에 의해 생성된 커맨드(CMD)로부터 스트로브 신호(DQS)가 생성되기까지의 레이턴시 즉, 스트로브 레이턴시(M*tCK)를 검출한다.
제 1 지연 신호(CMDC)가 8tCK이고, 트리거 신호(PD_CLK)가 3tCK이므로 스트로브 레이턴시(M*tCK)는 5tCK가 될 수 있다.
스트로브 레이턴시(M*tCK)와 리드 레이턴시(RL*tCK)의 차이가 기 설정된 리드 레이턴시(RL*tCK)를 조정할 레이턴시 보상 코드(CNT) 값이 될 수 있다.
스트로브 레이턴시(M*tCK)가 5tCK이고, 리드 레이턴시(RL*tCK)는 3tCK이므로 2tCK가 레이턴시 보상 코드(CNT) 값이 될 수 있다.
리드 레이턴시(RL) 조정 동작을 수행한다(S400).
출력 인에이블 신호 생성부(130)는 기 설정된 리드 레이턴시(RL)에서 레이턴시 보상 코드(CNT)를 감산한 값에 따라 내부 신호(iCAS)를 쉬프트시켜 출력 인에이블 신호(OUTEN)를 생성함으로써 리드 레이턴시(RL) 조정 동작을 수행할 수 있다.
제어부(500)는 상술한 리드 레이턴시(RL) 조정 동작(S400)이 완료된 후, 제 2 검출부(400)를 비 활성화시킨다.
상술한 과정들(S100 - S400)은 반도체 장치의 초기화 과정 내에 이루어질 수 있으며, 노멀 동작 시 또는 대기 모드에서는 상술한 제어부(500), 제 1 검출부(300) 및 제 2 검출부(400)가 동작하지 않도록 설정할 수 있다.
따라서 본 발명의 실시예는 DQS 위상 보정 및 레이턴시 조정이 반도체 장치의 초기화 과정에서 신속하게 이루어질 수 있으며, 대기 모드에서 전류 소모가 발생하지 않도록 할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 명령에 따라 생성되는 내부 신호의 레이턴시 및 지연시간을 조정하여 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성 패스;
    상기 스트로브 신호와 클럭 신호의 위상차를 검출하고, 검출된 위상차에 따라 상기 지연시간을 조정하도록 구성된 제 1 검출부;
    상기 스트로브 신호와 상기 내부 신호의 레이턴시 차이를 검출하고, 검출된 레이턴시 차이에 따라 상기 레이턴시를 조정하도록 구성된 제 2 검출부; 및
    기 설정된 타이밍에 따라 상기 명령을 생성하도록 구성된 제어부를 포함하는 반도체 장치의 출력 타이밍 제어 회로.
  2. 제 1 항에 있어서,
    상기 명령은 리드 명령을 포함하는 반도체 장치의 출력 타이밍 제어 회로.
  3. 제 1 항에 있어서,
    상기 제어부는
    모드 레지스터 셋 신호를 근거로 상기 명령을 생성하도록 구성되는 반도체 장치의 출력 타이밍 제어 회로.
  4. 제 1 항에 있어서,
    상기 제어부는
    모드 레지스터 셋 신호를 근거로 상기 제 1 검출부와 상기 제 2 검출부의 활성화 구간을 제어하도록 구성되는 반도체 장치의 출력 타이밍 제어 회로.
  5. 제 1 항에 있어서,
    상기 제어부는
    모드 레지스터 셋 신호를 근거로 반도체 장치의 초기화 구간 이후에는 상기 제 1 검출부 및 상기 제 2 검출부를 비 활성화시키도록 구성되는 반도체 장치의 출력 타이밍 제어 회로.
  6. 제 1 항에 있어서,
    상기 스트로브 신호 생성 패스는
    상기 명령을 디코딩하여 상기 내부 신호를 생성하도록 구성되는 커맨드 디코더,
    상기 제 2 검출부에 의해 조정된 리드 레이턴시 만큼 상기 내부 신호를 쉬프트시켜 출력 인에이블 신호를 생성하도록 구성되는 출력 인에이블 신호 생성부,
    상기 제 1 검출부에 의해 조정된 지연시간만큼 상기 출력 인에이블 신호의 지연시간을 조정하여 출력하도록 구성되는 지연시간 조정부, 및
    상기 지연시간 조정부의 출력에 응답하여 상기 스트로브 신호를 생성하도록 구성된 다중화부를 포함하는 반도체 장치의 출력 타이밍 제어 회로.
  7. 리드 명령에 따라 생성되는 내부 신호의 위상을 지연 제어 신호에 응답하여 조정하고, 상기 내부 신호의 레이턴시를 리드 레이턴시 및 레이턴시 보상 코드에 응답하여 조정함으로써 스트로브 신호를 생성하도록 구성된 스트로브 신호 생성 패스;
    피드백 스트로브 신호와 지연 클럭 신호의 위상차를 검출하고, 검출된 위상차에 따라 상기 지연 제어 신호를 생성하도록 구성된 제 1 검출부;
    상기 피드백 스트로브 신호와 상기 내부 신호의 레이턴시 차이를 검출하고, 검출된 레이턴시 차이에 따라 상기 레이턴시 보상 코드를 생성하도록 구성된 제 2 검출부; 및
    모드 레지스터 셋 신호를 근거로 상기 리드 명령을 생성하도록 구성된 제어부를 포함하는 반도체 장치의 출력 타이밍 제어 회로.
  8. 제 7 항에 있어서,
    상기 제어부는
    상기 모드 레지스터 셋 신호를 근거로 상기 제 1 검출부와 상기 제 2 검출부의 활성화 구간을 제어하도록 구성되는 반도체 장치의 출력 타이밍 제어 회로.
  9. 제 7 항에 있어서,
    상기 제어부는
    상기 모드 레지스터 셋 신호를 근거로 반도체 장치의 초기화 구간 이후에는 상기 제 1 검출부 및 상기 제 2 검출부를 비 활성화시키도록 구성되는 반도체 장치의 출력 타이밍 제어 회로.
  10. 제 7 항에 있어서,
    상기 스트로브 신호 생성 패스는
    상기 명령을 디코딩하여 상기 내부 신호를 생성하도록 구성되는 커맨드 디코더,
    상기 리드 레이턴시 및 상기 레이턴시 보상 코드에 따라 조정된 레이턴시만큼 상기 내부 신호를 쉬프트시켜 출력 인에이블 신호를 생성하도록 구성되는 출력 인에이블 신호 생성부,
    상기 지연 제어 신호에 응답하여 상기 출력 인에이블 신호의 지연시간을 조정하도록 구성되는 지연시간 조정부, 및
    상기 지연시간 조정부의 출력에 응답하여 상기 스트로브 신호를 생성하도록 구성된 다중화부를 포함하는 반도체 장치의 출력 타이밍 제어 회로.
  11. 제 10 항에 있어서,
    상기 출력 인에이블 신호 생성부는
    상기 리드 레이턴시와 상기 레이턴시 보상 코드의 차이 값을 계산하여 조정된 레이턴시를 생성하도록 구성되는 감산부, 및
    상기 지연 클럭 신호를 기준으로 상기 조정된 레이턴시에 맞도록 상기 내부 신호를 쉬프트시킨 신호를 상기 출력 인에이블 신호로서 출력하도록 구성되는 쉬프터를 포함하는 반도체 장치의 출력 타이밍 제어 회로.
  12. 제 7 항에 있어서,
    상기 제 1 검출부는
    상기 지연 클럭 신호를 기준으로 상기 피드백 스트로브 신호의 값을 저장하도록 구성되는 플립플롭, 및
    상기 플립플롭의 출력을 저장하여 상기 지연 제어 신호로서 출력하도록 구성되는 레지스터를 포함하는 반도체 장치의 출력 타이밍 제어 회로.
  13. 제 7 항에 있어서,
    상기 제 2 검출부는
    상기 내부 신호 또는 상기 피드백 스트로브 신호에 응답하여 제 1 내지 제 3 지연 신호를 생성하도록 구성된 제 1 내지 제 3 지연부,
    상기 제 2 지연 신호의 펄스들 중에서 상기 제 3 지연 신호가 활성화된 이후의 펄스들을 트리거 신호로서 생성하도록 구성되는 트리거부,
    상기 제 1 지연 신호를 카운트하도록 구성되는 제 1 카운터,
    상기 트리거 신호를 카운트하도록 구성되는 제 2 카운터,
    상기 제 1 카운터의 출력에서 상기 제 2 카운터의 출력을 감산하여 스트로브 레이턴시를 생성하도록 구성되는 제 1 감산부, 및
    상기 스트로브 레이턴시에서 상기 리드 레이턴시를 감산하여 상기 레이턴시 보상 코드를 생성하도록 구성되는 제 2 감산부를 포함하는 반도체 장치의 출력 타이밍 제어 회로.
  14. 제 13 항에 있어서,
    상기 제 1 지연부는
    상기 내부 신호를 피드백 지연시간만큼 지연시켜 상기 제 1 지연 신호를 생성하도록 구성되며,
    상기 피드백 지연시간은 상기 스트로브 신호를 이용하여 상기 피드백 스트로브 신호를 생성하기까지의 지연시간에 해당하는 반도체 장치의 출력 타이밍 제어 회로.
  15. 제 13 항에 있어서,
    상기 제 2 지연부는
    상기 제 3 지연 신호와 상기 제 2 지연 신호의 셋업/홀드 타이밍 마진을 위해 상기 제 1 지연 신호를 설정시간만큼 지연시켜 상기 제 2 지연 신호를 생성하도록 구성되는 반도체 장치의 출력 타이밍 제어 회로.
  16. 제 13 항에 있어서,
    상기 제 3 지연부는
    상기 피드백 스트로브 신호를 명령 지연시간만큼 지연시켜 상기 제 3 지연 신호를 생성하도록 구성되며,
    상기 명령 지연시간은 상기 명령 입력으로부터 상기 내부 신호가 생성되기까지의 지연시간에 해당하는 반도체 장치의 출력 타이밍 제어 회로.
  17. 제 13 항에 있어서,
    상기 트리거부는
    상기 제 3 지연 신호에 응답하여 레벨 신호를 생성하도록 구성되는 레벨 신호 생성부,
    상기 제 2 지연 신호에 상기 레벨 신호를 얼라인(Align) 시켜 카운트 인에이블 신호로서 출력하도록 구성되는 얼라인부, 및
    상기 카운트 인에이블 신호가 활성화된 구간 동안 상기 제 2 지연 신호에 응답하여 상기 트리거 신호를 생성하도록 구성되는 드라이버를 포함하는 반도체 장치의 출력 타이밍 제어 회로.
  18. 스트로브 신호와 클럭 신호의 위상차를 검출하는 위상차 검출 단계;
    상기 위상차에 따라 상기 스트로브 신호의 위상을 조정하는 위상차 조정 단계;
    내부 신호와 상기 스트로브 신호의 레이턴시 차이를 보상하기 위한 레이턴시 보상 코드를 검출하는 레이턴시 검출 단계; 및
    상기 레이턴시 보상 코드에 따라 리드 레이턴시를 조정하는 레이턴시 조정 단계를 포함하는 반도체 장치의 출력 타이밍 제어 방법.
  19. 제 18 항에 있어서,
    상기 위상차 검출 단계는
    내부적으로 리드 명령을 발생시켜 그에 따라 내부 신호가 생성되도록 하는 단계, 및
    상기 내부 신호의 지연 시간 및 레이턴시를 조정하여 상기 스트로브 신호를 생성하는 단계를 포함하는 반도체 장치의 출력 타이밍 제어 방법.
  20. 제 18 항에 있어서,
    상기 레이턴시 검출 단계는
    내부적으로 리드 명령을 발생시켜 그에 따라 내부 신호가 생성되도록 하는 단계,
    상기 리드 명령으로부터 상기 스트로브 신호가 생성되기까지의 스트로브 레이턴시를 검출하는 단계, 및
    상기 스트로브 레이턴시와 상기 리드 레이턴시의 차이를 상기 레이턴시 보상 코드로서 검출하는 단계를 포함하는 반도체 장치의 출력 타이밍 제어 방법.
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