TWI417879B - 半導體裝置之延遲鎖定迴路 - Google Patents

半導體裝置之延遲鎖定迴路 Download PDF

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Description

半導體裝置之延遲鎖定迴路
本發明係關於一種半導體記憶體裝置，及更具體言之，本發明係關於一延遲鎖定迴路，其用於控制內部操作使得對應於套用至半導體記憶體裝置之外部指令之資料與一系統時脈同步輸出。
本發明主張2007年11月2日申請之韓國專利申請案第10-2007-0111758號之優先權，該案之全文以引用的方式併入本文中。
在一具有各種半導體裝置之系統中，一半導體記憶體裝置作為一資料儲存器。半導體記憶體裝置輸出對應於接收自一資料處理器(例如一中央處理單元(CPU))之位址之資料，或將接收自資料處理器之資料儲存到藉由位址選定之記憶體單元。
隨著系統之操作速度增加及半導體積體電路技術進步，半導體記憶體裝置需要以更高速度輸入及輸出資料。為了加快及穩定半導體記憶體裝置之操作，一同步半導體記憶體裝置已被開發，其與接收自外部之系統時脈同步輸入/輸出資料。然而，同步半導體記憶體裝置仍不足以滿足所需的資料輸入/輸出速度。因此，最近已開發一雙倍資料速率(DDR)同步半導體記憶體裝置，其分別在系統時脈之上升邊緣及下降邊緣輸入/輸出資料。
為了分別在系統時脈之上升邊緣及下降邊緣輸入/輸出資料，DDR同步半導體記憶體裝置應該在系統時脈之每一週期處理雙資料。特別地，輸出資料之時序應與系統時脈之上升邊緣及下降邊緣完全同步。為此，DDR同步半導體記憶體裝置中之一資料輸出電路係用以控制內部輸出資料及傳輸資料之時序，以與輸入其之系統時脈之上升邊緣及下降邊緣同步輸出資料。
輸入半導體記憶體裝置之系統時脈透過半導體記憶體裝置中的一時脈輸入緩衝器、一時脈傳輸線等被傳輸至資料輸出電路。系統時脈之傳輸不可避免地帶有延遲。在此一情況下，資料輸出電路雖與系統時脈同步輸出資料至外界，但該系統時脈在藉由資料輸出電路接收之前已被延遲。然後，一外部裝置便接收到與來自半導體記憶體裝置之系統時鐘之上升邊緣及下降邊緣不同步之該輸出資料。因此，外部裝置無法辨識正確的資料輸出時間，且因此無法正常地感測資料。
為解決此限制，半導體記憶體裝置具備一延遲鎖定迴路，用於補償由於透過該半導體記憶體裝置之內部電路將系統時脈傳輸至資料輸出電路所引起的該系統時脈之延遲時間。延遲鎖定迴路複製由於透過時脈輸入緩衝器、時脈傳輸線等傳輸系統時脈所引起的系統時脈之延遲時間，透過該時脈傳輸線系統時脈被傳輸。延遲鎖定迴路調整輸入系統時脈之相位以補償系統時脈複製之延遲時間，然後將該內部時脈輸出至資料輸出電路。亦即，輸入半導體記憶體裝置之系統時脈經過延遲時間補償，以在被傳輸至資料輸出電路之前鎖定其相位。資料輸出電路與延遲鎖定時脈同步輸出資料，且外部裝置決定資料輸出與系統時脈完全同步。
實際上，延遲鎖定時脈在資料輸出時間之前一週期自延遲鎖定迴路傳輸至輸出緩衝器，使得資料與傳輸之延遲鎖定時脈同步輸出。其目的在於讓資料在半導體記憶體裝置之外部看似如同其與輸入半導體記憶體裝置之系統時脈之上升邊緣及下降邊緣完全同步輸出。亦即，資料輸出被提前比半導體記憶體裝置之內部電路引起的系統時脈之延遲時間長的一段時間。如此，在半導體記憶體裝置之外部，資料便看似如同資料與系統時脈之上升邊緣及下降邊緣完全同步輸出。因此，延遲鎖定迴路是一用於發現多久資料應該被輸出以補償由於半導體記憶體裝置中的延遲時間引起之資料輸出時間之電路。
最近，隨著半導體記憶體裝置需要一快速操作，輸入半導體記憶體裝置之系統時脈之頻率增加，且在系統時脈之各週期中處理的資料之數量亦從二增加至四。最新開發的高速半導體記憶體裝置一併使用一具有頻率比系統時脈高兩倍之額外資料時脈，及作為一資料輸入/輸出參考之系統時脈。例如，如果作為一輸入/輸出指令及位址參考之系統時脈具有一頻率為1GHz，則資料時脈具有一頻率為2GHz。為了使半導體記憶體裝置與高頻率時脈同步操作，藉由補償系統時脈延遲時間而控制對外部輸出資料的時序之延遲鎖定迴路，即使在時脈之頻率增加的情況下，仍可細微且精確地控制經調整用於相位鎖定之延遲時間之變化。
傳統延遲鎖定迴路偵測系統時脈與反應延遲時間之內部時脈之間的一相位差。然後，傳統延遲鎖定迴路透過一包含單位單元之延遲線而調整系統時脈之相位並反饋結果，該單位單元具有一對應於該偵測之相位差之延遲時間。傳統延遲鎖定迴路重複追蹤該相位差之操作直至相位被鎖定。傳統延遲鎖定迴路之操作包含：補償系統時脈延遲時間，其係藉由將系統時脈之輸入/輸出期間引起的延遲時間建立模型而獲得；偵測補償之時脈與參考時脈之間的相位差；控制延遲元件以減低相位差。延遲鎖定迴路係利用負延遲效應操作，該效應可能歸因於延遲時間之非預期改變，或由於環境變化諸如電壓位準、溫度、壓力及處理程序所引起的時脈之變形。此外，傳統鎖定迴路具有下述限制：此種鎖相操作花費時間較長；當使用一複製延遲單元來補償時脈因時脈輸入/輸出路徑所起之延遲時間，及使用延遲線來透過複數個延遲單元將延遲時間套用至該時脈而藉此改變時脈的相位時，占空比可能會被改變且遭受各種雜訊、抖動等之影響。
如上文描述，當半導體記憶體裝置接收一高頻率時脈訊號以高速操作時，鎖相操作需花費長時間、占空比可能遭受非期望的改變，且半導體記憶體裝置易受雜訊及抖動之影響。因此需要可克服此等限制之一新型延遲鎖定迴路。
本發明之實施例係關於提供一包含一延遲鎖定迴路之半導體記憶體裝置，該鎖定迴路可根據一高頻率之系統時脈控制資料之輸入/輸出時序。
根據本發明之一態樣，提供一種半導體記憶體裝置，其包含：一相位比較器，其經組態以偵測一內部時脈與一參考時脈之間的一相位差，以輸出具有對應於該偵測之相位差之一脈衝寬度之一狀態訊號；一相位調整器，其經組態以產生用於決定對應於該狀態訊號之一延遲時間之一數位代碼，該狀態訊號用於鎖定內部時脈之一相位；一數位轉類比轉換器，其經組態以將該數位代碼轉換成一類比電壓；及一多相位延遲訊號產生器，其經組態以根據對應於該類比電壓之一偏壓電壓而延遲內部時脈，以反饋該延遲之內部時脈作為內部時脈並產生多相位延遲訊號。
根據本發明之一態樣，提供一種半導體記憶體裝置，其包含：一延遲鎖定迴路，其經組態以偵測一內部時脈與一參考時脈之間的一相位差，及使用一有限狀態機將偵測之相位差轉換成一數位代碼，及使用一電壓控制延遲線(VCDL)根據對應於該數位代碼之偏壓電壓而產生多相位延遲訊號；及一資料輸入輸出電路，其經組態以與多相位延遲訊號同步輸入/輸出資料。
根據本發明之一態樣，提供一種在一半導體記憶體裝置中延遲鎖定內部時脈之方法，其包含：緩衝一內部時脈及一接收自外部之參考時脈；偵測內部時脈與參考時脈之間的相位差，以產生一具有對應於該相位差之一脈衝寬度之一狀態訊號；使用一有限狀態機循序決定對應於該狀態訊號之脈衝寬度之延遲時間之一粗略值及一精細值以產生一數位代碼；將該數位代碼轉換成一類比電壓；產生對應於該類比電壓之一電流；產生對應於該電流之一偏壓電壓；及以對應於該偏壓電壓之延遲時間而延遲內部時脈，以產生多相位延遲訊號。
如上文描述，為了減低相位鎖定所花費的時間，根據本發明之實施例之半導體記憶體裝置使用包含有限狀態機(FSM)之相位調整器，取決於自相位比較器輸出之比較結果而執行相位鎖定操作。此處，相位比較器可偵測達到內部時脈與參考時脈之間的相位差之最大值。此外，為了防止可能因傳統延遲鎖定迴路高速操作而引起之占空比誤差或一抖動所導致之時脈失真，半導體記憶體裝置以數位方式調整內部時脈之相位。然後，半導體記憶體裝置使用電壓控制延遲線(VCDL)產生多相位延遲訊號。如此，半導體記憶體裝置可獲得具有不同相位之延遲鎖定內部時脈，且藉由與根據操作環境具有不同相位之延遲鎖定內部時脈同步輸入/輸出資料，而高速輸入/輸出資料。
以下，參考附隨圖式詳細描述根據本發明之一半導體裝置之延遲鎖定迴路。
圖1是根據本發明之一實施例之一半導體記憶體裝置之方塊圖。
半導體記憶體裝置包含如圖1繪示之延遲鎖定迴路。延遲鎖定迴路比較一內部時脈ICLK及一參考時脈REF_CLK，且使用一有限狀態機(FSM)將該偵測之相位差轉換成一數位代碼。而且，延遲鎖定迴路將對應於該數位代碼之一偏壓電壓施加於一電壓控制延遲線(VCDL)以產生多相位延遲訊號OUT1、OUT2、OUT3、OUT4、OUT5及OUT6。雖然未繪示，但是半導體記憶體裝置進一步包含一資料輸出電路，其經組態以與多相位延遲訊號OUT1至OUT6同步輸出自複數個單位單元傳輸之資料。使用資料輸出電路，半導體記憶體裝置可輸出對應於在一期望時間點自外部套用之一讀取指令之資料。
具體而言，延遲鎖定迴路包含一相位比較器120、一相位調整器150、一數位轉類比轉換器160，及一多相位延遲訊號產生器190。相位比較器120偵測內部時脈ICLK與參考時脈REF_CLK之間的相位差，以產生具有對應於該偵測之相位差之一脈衝寬度之一狀態訊號。相位調整器150根據該偵測之相位差產生一數位代碼，用於決定鎖定相位所需的相位偏移量。數位轉類比轉換器160將數位代碼轉換成一類比訊號。多相位延遲訊號產生器190接收對應於該數位轉類比轉換器之輸出訊號之偏壓電壓，以藉由對應於該偏壓電壓之一延遲時間延遲內部時脈ICLK，藉此產生多相位延遲訊號及反饋延遲之內部時脈。多相位延遲訊號產生器190包含一電壓控制延遲線(VCDL)，其經組態以根據該偏壓電壓偏移相位(亦即，決定輸入訊號之延遲時間)。
該延遲鎖定迴路進一步包含一時脈緩衝器110，其經組態以緩衝自多相位延遲訊號產生器190反饋之內部時脈及參考時脈REF_CLK，以將內部時脈及參考時脈REF_CLK傳輸至相位比較器120。
相位比較器120具有一比較範圍，其可偵測自反饋時脈與參考時脈REF_CLK之最小相位差至反饋時脈與參考時脈REF_CLK之最大相位差。取決於偵測之相位差，相位比較器120輸出兩種狀態訊號，一種代表反饋時脈之相位是否在參考時脈REF_CLK之相位之前，另一種代表該反饋時脈之相位是否在參考時脈REF_CLK之相位之後。分別代表反饋時脈之相位提前或滯後之此等狀態訊號，具有對應於反饋時脈與參考時脈REF_CLK之間的相位差之脈衝寬度。藉由比較時脈之相位，相位比較器120將反饋時脈之相位狀態分成一早於參考時脈REF_CLK之相位狀態的相位、一晚於參考時脈REF_CLK之相位的相位，及一等於參考時脈REF_CLK之相位的相位(亦即，一鎖定相位)。延遲鎖定迴路進一步包含一訊號放大器140，以防止可能扭曲或模糊比較結果之故障。訊號放大器140放大接收自相位比較器120之二個訊號，以僅允許一個訊號保持一邏輯高位準之脈衝寬度而使另一訊號停用，及然後將該二個訊號輸出至相位調整器150。
相位比較器120之內部時脈ICLK與參考時脈REF_CLK間的比較是藉由一時脈產生器220控制。時脈產生器220以一定之劃分速率劃分接收自外部之時脈之頻率，以將該分頻時脈輸出至相位比較器120。劃分速率可取決於半導體記憶體裝置之操作環境及操作模式而設定。延遲鎖定迴路進一步包含一相位鎖定偵測器130。當反饋時脈之相位與參考時脈REF_CLK之相位相同時，相位鎖定偵測器130取決於相位比較器120之比較結果而偵測反饋時脈之鎖相狀態。鎖定狀態代表多相位延遲訊號OUT1至OUT6，多相位延遲訊號OUT1至OUT6是藉由延遲內部時脈ICLK而產生，具有適合用於輸入/輸出資料之相位。
相位調整器150係根據訊號放大器140之輸出訊號決定相位偏移量，且包含一粗略調整單元152及一精細調整單元154。粗略調整單元152包含一有限狀態機，其根據比較結果決定用於調整內部時脈ICLK之延遲時間之粗略值。精細調整單元154包含一有限狀態機，其根據比較結果決定用於調整內部時脈ICLK之延遲時間之精細值。如果內部時脈ICLK與參考時脈REF_CLK之間的相位差大，則先藉由粗略調整單元152粗略計算、然後再藉由精細調整單元154精細計算延遲時間。如此，可減少調整相位所花費的時間。相位調整器150輸出對應於該偵測之相位差之延遲時間作為一數位代碼。當電力施加於半導體記憶體裝置時，根據一操作模式使相位調整器150連接至一驅動器260，以驅動粗略調整單元152及精細調整單元154。當從第一次相位鎖定起重複進行比較而使相位差減低至一定值以下時，驅動器260僅能夠根據一操作模式操作精細調整單元154。如此可減少耗電。
延遲鎖定迴路進一步包含一電流轉換器170及一偏壓產生器180。自相位元調整器150輸出之數位代碼藉由數位轉類比轉換器160轉換成一類比電壓。電流轉換器170將該類比電壓轉換成一電流。偏壓產生器180接收來自電流轉換器170之電流，以產生對應於自該相位調整器150輸出之數位代碼之一偏壓電壓。該偏壓電壓用於控制多相位延遲訊號產生器190中的延遲時間。
為了防止延遲鎖定迴路之故障，相位調整器150、數位轉類比轉換器160及電流轉換器170應該接收恆定電流，而不考慮操作環境諸如處理程序、電壓位準及溫度。因此，延遲鎖定迴路進一步包含一參考電流產生器240，其經組態以產生一恆定參考電流，而不考慮操作環境。
如上文描述，半導體記憶體裝置接收內部時脈ICLK，以產生具有彼此不同相位之多相位延遲訊號OUT1至OUT6。雖然圖1繪示的情況為，多相位延遲訊號產生器190輸出六個多相位延遲訊號OUT1至OUT6，但是多相位延遲訊號之數量可根據半導體記憶體裝置之操作環境而改變。例如，在一系統時脈(或一參考時脈)之每一週期輸入/輸出四個資料之四倍資料速率(QDR)半導體記憶體裝置中，多相位延遲訊號產生器190可輸出以90。的相位差連續分離(例如，分別具有0°、90°、180°、270°的相位)之四個多相位延遲訊號。換句話說，多相位延遲訊號可以是以360°/N的相位差連續分離之N個訊號，其中N是根據半導體記憶體裝置之操作環境而選定之自然數。
圖2是圖1繪示之多相位延遲訊號產生器190之電路圖。多相位延遲訊號產生器190包含一電壓控制延遲線(VCDL)，其根據本發明之實施例輸出四個多相位延遲訊號OUT1至OUT4。
多相位延遲訊號產生器190包含複數個延遲單元210、230、250及270，該複數個延遲單元210、230、250及270經組態以將對應於偏壓產生器180之偏壓電壓V_CTR之延遲時間反應在內部時脈ICLK。。
第一至第四延遲單元210、230、250及270將對應於偏壓電壓V_CTR之延遲時間反應在輸入訊號上。偏壓電壓V_CTR之電壓位準變得越高，則延遲時間變得越短，而偏壓電壓V_CTR之電壓位準變得越低，則延遲時間變得越長。由於具體化每一延遲單元為已知技術，故省略說明每一延遲單元之詳細結構。
以下，詳細描述上文描述之半導體記憶體裝置之延遲鎖定操作。
包含一位準轉換器之時脈緩衝器110接收來自外部之外部電壓位準之參考時脈REF_CLK，以將其電壓位準轉換成一內部電壓位準。然後，時脈緩衝器110輸出內部電壓位準之參考時脈至相位比較器120及接收自多相位延遲訊號產生器190之反饋內部時脈。相位比較器120偵測參考時脈與反饋內部時脈之間的相位差，以產生具有對應於該相位差之二個狀態訊號。訊號放大器140接收來自相位比較器120之二個狀態訊號，以僅放大一可用狀態訊號至一邏輯高位準並使另一訊號停用。
相位調整器150決定對應於自訊號放大器140輸出之狀態訊號之延遲時間，以產生對應於該決定延遲時間之數位代碼。此處，粗略調整單元152使用有限狀態機粗略計算延遲時間，然後精細調整單元154精細計算延遲時間。數位轉類比轉換器160將接收自相位元調整器150之數位代碼轉換成類比訊號。電流轉換器170輸出電流，該電流對應於接收自數位轉類比轉換器160之類比訊號之電位位準。偏壓產生器180產生偏壓電壓，用於根據接收自電流轉換器170之電流而控制多相位延遲訊號產生器190之延遲時間。最後，多相位延遲訊號產生器190藉由使內部時脈ICLK延遲對應於偏壓電壓之延遲時間，以產生多相位延遲訊號OUT1至OUT6。多相位延遲訊號產生器190亦將延遲的內部時脈反饋至時脈緩衝器110。
如上文描述，半導體記憶體裝置循序執行粗略調整及然後精細調整。如此，半導體記憶體裝置可減低鎖定相位所花費的時間，且即使在先前相位鎖定之後再次出現相位差、因而需要重新調整之情況下，亦可減少時間及電力。而且，半導體記憶體裝置使用有限狀態機(FSM)輸出相位延遲量作為數位代碼，使用數位轉類比轉換器(DAC)將數位代碼轉換成類比電壓，及根據對應於該類比電壓之偏壓電壓延遲內部時脈。如此，半導體記憶體裝置可減少由於在高頻率操作中延遲時間之變化及誤差所引起之抖動。
根據本發明之實施例，半導體記憶體裝置以同步於藉由延遲鎖定迴路根據操作環境及條件產生之各自的多相位延遲訊號方式輸出複數個資料。如此，半導體記憶體裝置可以高速輸入/輸出資料。
此外，半導體記憶體裝置使用有限狀態機以一數位方式調整相位比較結果且因此產生偏壓電壓，以藉此產生對應於該偏壓電壓之多相位延遲訊號。如此，半導體記憶體裝置可減低由於抖動及雜訊而引起的內部時脈之失真。
儘管以上已針對具體實施例描述本發明，然而熟悉此項技術者應瞭解，在不脫離由隨附之申請專利範圍所界定之本發明之精神與範圍下，可進行各種變更及修改。
110．．．時脈緩衝器
120．．．相位比較器
130．．．鎖定偵測器
140．．．訊號放大器
150．．．相位調整器
152．．．粗略調整單元
154．．．精細調整單元
160．．．數位轉類比轉換器
170．．．電流轉換器
180．．．偏壓產生器
190．．．多相位延遲訊號產生器
210．．．延遲小區
220．．．時脈產生器
230．．．延遲小區
240．．．參考電流產生器
250．．．延遲小區
260．．．驅動器
270．．．延遲小區
圖1是根據本發明之實施例之一半導體記憶體裝置之方塊圖。
圖2是圖1繪示之多相位延遲訊號產生器190之電路圖。
110．．．時脈緩衝器
120．．．相位比較器
130．．．鎖定偵測器
140．．．訊號放大器
150．．．相位調整器
152．．．粗略調整單元
154．．．精細調整單元
160．．．數位轉類比轉換器
170．．．電流轉換器
180．．．偏壓產生器
190．．．多相位延遲訊號產生器
220．．．時脈產生器
240．．．參考電流產生器
260．．．驅動器

Claims (18)

  1. 一種半導體記憶體裝置，其包含：一相位比較器，其經組態以偵測一用於該半導體記憶體裝置內部之內部時脈與一參考時脈之間的一相位差，以輸出具有對應於該偵測之相位差的一脈衝寬度之一狀態訊號；一相位調整器，其經組態以產生用於決定對應於該狀態訊號之延遲時間之一數位代碼，用於鎖定該內部時脈之一相位；一數位轉類比轉換器，其經組態以將該數位代碼轉換成一類比電壓；及一多相位延遲訊號產生器，其經組態以根據對應於該類比電壓之一偏壓電壓而延遲該內部時脈，以將該延遲之內部時脈反饋至該相位比較器作為該內部時脈並產生多相位延遲訊號，其中該相位調整器包含：一粗略調整單元，其經組態以包含一有限狀態機，其取決於該狀態訊號而決定該延遲時間之一粗略值；及一精細調整單元，其經組態以包含另一有限狀態機，其取決於該狀態訊號而決定該延遲時間之精細值，其中藉由該粗略調整單元及該精細調整單元決定之該延遲時間係輸出作為該數位代碼。
  2. 如請求項1之半導體記憶體裝置，其進一步包含一訊號放大器，其經組態以放大該狀態訊號，然後將該放大之 狀態訊號傳輸至該相位調整器。
  3. 如請求項1之半導體記憶體裝置，其進一步包含：一電流轉換器，其經組態以將該類比電壓轉換成一電流；及一偏壓產生器，其經組態以產生對應於該電流之該偏壓電壓。
  4. 如請求項3之半導體記憶體裝置，其進一步包含一參考電流產生器，其經組態以將一參考電流輸出至該相位調整器、該數位轉類比轉換器及該電流轉換器，該參考電流無論操作環境為何皆為恆定，該操作環境包含處理程序、電壓位準及溫度。
  5. 如請求項1之半導體記憶體裝置，其中該多相位延遲訊號產生器包含一電壓控制延遲線(VCDL)，其經組態以根據該偏壓電壓延遲該內部時脈。
  6. 如請求項5之半導體記憶裝置，其中該等多相位延遲訊號彼此以90°相位差而連續地分離，且該等多相位延遲訊號之每一者用作一參考時脈。
  7. 如請求項1之半導體記憶體裝置，其進一步包含一驅動器，其係經組態為當電力施加於該半導體記憶體裝置時，驅動該粗略調整單元及該精細調整單元。
  8. 如請求項1之半導體記憶體裝置，其進一步包含：一相位鎖定偵測器，其經組態以根據該狀態訊號偵測一鎖相狀態；及一時脈產生器，其經組態以劃分一外部施加之時脈， 以產生用於控制該相位比較器之一操作時間之一控制時脈。
  9. 如請求項1之半導體記憶體裝置，其進一步包含一時脈緩衝器，其經組態以緩衝該內部時脈及該參考時脈，然後將該緩衝之內部時脈及該參考時脈傳輸至該相位比較器。
  10. 一種半導體記憶體裝置，其包含：一延遲鎖定迴路，其經組態以偵測一用於該半導體記憶體裝置內部之內部時脈與一參考時脈之間的一相位差，及使用一有限狀態機將該偵測相位差轉換成一數位代碼，及使用一電壓控制延遲線(VCDL)根據對應於該數位代碼之一偏壓電壓而產生多相位延遲訊號；及一資料輸入輸出電路，其經組態以同步於該等多相位延遲訊號方式輸入/輸出資料，其中該延遲鎖定迴路包括一相位調整器，其經組態以產生用於決定對應於該狀態訊號之該脈衝寬度之一延遲時間之該數位代碼，用於使用該有限狀態機鎖定該內部時脈之一相位，其中該相位調整器包含：一粗略調整單元，其經組態以包含一有限狀態機，其取決於該狀態訊號而決定該延遲時間之一粗略值；及一精細調整單元，其經組態以包含另一有限狀態機，其取決於該狀態訊號而決定該延遲時間之精細值，其中藉由該粗略調整單元及該精細調整單元決定之該 延遲時間係輸出作為該數位代碼。
  11. 如請求項10之半導體記憶體裝置，其中該延遲鎖定迴路包含：一相位比較器，其經組態以偵測該相位差，以輸出具有對應於該偵測相位差之一脈衝寬度之一狀態訊號；一數位轉類比轉換器，其經組態以將該數位代碼轉換成一類比電壓；一電流轉換器，其經組態以將自該數位轉類比轉換器輸出之該類比電壓轉換成一電流；一偏壓產生器，其經組態以產生對應於接收自該電流轉換器之該電流之該偏壓電壓；及一多相位延遲訊號產生器，其經組態以藉由對應於該偏壓電壓之該延遲時間而使用該電壓控制延遲線延遲該內部時脈，以反饋該延遲內部時脈至該相位比較器作為該內部時脈並產生該等多相位延遲訊號。
  12. 如請求項11之半導體記憶體裝置，其進一步包含一訊號放大器，其經組態以在將該狀態訊號傳輸至該相位調整器之前放大該狀態訊號。
  13. 如請求項10之半導體記憶體裝置，其進一步包含一參考電流產生器，其經組態以將一參考電流輸出至該延遲鎖定迴路，該參考電流無論操作環境為何皆為恆定，該操作環境包含處理程序、電壓位準及溫度。
  14. 如請求項10之半導體記憶體裝置，其中該等多相位延遲訊號彼此以90°相位差而連續分離，且該資料輸入輸出電 路以同步於該等多相位延遲訊號方式輸入/輸出該資料。
  15. 如請求項10之半導體記憶體裝置，其中該等多相位延遲訊號係彼此以360°/N相位差而連續分離之N個訊號，其中N是一自然數。
  16. 如請求項11之半導體記憶體裝置，其進一步包含一時脈緩衝器，其經組態以在將該內部時脈及該參考時脈傳輸至該相位比較器之前緩衝該內部時脈及該參考時脈。
  17. 一種在一半導體記憶體裝置中延遲鎖定一內部時脈之方法，該方法包含：緩衝一用於該半導體記憶體裝置內部之內部時脈及接收自一外部之一參考時脈；偵測該內部時脈與該參考時脈之間的一相位差，以產生具有對應於該相位差之一脈衝寬度之一狀態訊號；使用一有限狀態機循序決定對應於該狀態訊號之該脈衝寬度之一延遲時間之一粗略值及一精細值以產生一數位代碼；將該數位代碼轉換成一類比電壓；產生對應於該類比電壓之一電流；產生對應於該電流之一偏壓電壓；及以對應於該偏壓電壓之延遲時間而延遲該內部時脈，使用該電壓控制延遲線將該延遲內部時脈反饋至該相位比較器作為該內部時脈以產生多相位延遲訊號，其中將該數位代碼轉換成該類比電壓包括：取決於該狀態訊號而決定該延遲時間之一粗略值；及 取決於該狀態訊號而決定該延遲時間之一精細值，其中藉由該粗略調整單元及該精細調整單元決定之該延遲時間係輸出作為該數位代碼。
  18. 如請求項17之方法，其進一步包含：將該狀態訊號放大成一可用邏輯位準；及反饋該延遲之內部時脈作為該內部時脈。
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