JP4667196B2

JP4667196B2 - 位相調整回路

Info

Publication number: JP4667196B2
Application number: JP2005297742A
Authority: JP
Inventors: 徹岩田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2005-10-12
Filing date: 2005-10-12
Publication date: 2011-04-06
Anticipated expiration: 2025-10-12
Also published as: US7782103B2; JP2007110323A; US20070080728A1

Description

本発明は、位相調整回路に関し、特に、離散的にデータ通信におけるクロック信号とデータ信号との間の位相調整技術に属する。

高速データ伝送を実現するためには、データ信号をクロック信号に同期させて入出力する必要がある。特に、クロック信号の周波数が100MHzを越える場合には、ＰＬＬ（Phase Locked Loop）やＤＬＬ（Delay Locked Loop）を用いて、半導体集積回路の外部から供給される外部クロック信号と半導体集積回路の内部において使用される内部クロック信号とを同期させなければならない。

図８は、従来の位相調整回路の構成を示す。当該位相調整回路は、クロック信号CLKを遅延させて遅延クロック信号Rclkを生成するデジタル遅延線100と、データ信号Dataと遅延クロック信号Rclkとの位相を比較する位相比較器101と、位相比較器101の比較結果に基づいてデジタル遅延線100における信号遅延量を制御する遅延制御部102とを備えたデジタルＤＬＬとして実現されている（例えば、特許文献１，２参照）。

デジタルＤＬＬは、設計が容易であり、また、回路規模が比較的小さいといった特徴を有する。したがって、位相調整回路にデジタルＤＬＬを用いることによって、回路面積及び消費電力の低減、さらに、プロセス変更時の設計容易性といった効果が期待される。
特開平９―２６１０１８号公報特開平１１―８８１５３号公報

一般に、デジタル遅延線は複数の遅延ユニットから構成されている。そして、これら遅延ユニットの直列接続段数を変えることで、デジタル遅延線のゲインが調整される。遅延ユニット一段あたりの信号遅延量、すなわち、デジタル遅延線で設定される遅延分解時間は、データレートに対してなるべく小さい値に設定した方がデータ信号と遅延クロック信号のタイミングを最適に調整するのに都合がよい。しかし、デジタル遅延線の遅延分解時間が小さすぎると、データ信号及びクロック信号の位相変動に対して位相調整速度が追いつかないことが懸念される。

位相調整速度は、デジタル遅延線の遅延分解時間に時間あたりの調整回数をかけたものであり、調整回数はデータ信号の遷移とクロック信号の遷移とを位相比較器で比較する回数である。したがって、データレートが低速で時間あたりの遷移回数が少ない場合には、位相変動速度に対して位相調整速度が追いつかず、クロック信号でデータ信号を正しくラッチできないということが起こる可能性がある。

現在、データレートの異なるさまざまな伝送規格が規定されている。これらさまざまな伝送規格に準拠した通信の性能を最適化するには、デジタル遅延線のゲインをデータレートに応じて設定すべきである。すなわち、高速データレートの場合には、位相調整の分解能を高めてきめ細かな調整を行う一方、低速データレート場合には、回路規模を抑制するためにもある程度低めの分解能で位相調整を行い、位相調整可能なレンジを十分に確保する必要がある。

しかし、上述したように、デジタル遅延線の遅延分解時間（最小遅延量ともいう）は、デジタル遅延線を構成する遅延ユニット一段あたりの遅延量で決定され、この遅延量は固定である。したがって、従来の位相調整回路では、データレートに応じて最適な遅延分解時間を変化させることは困難である。

上記問題に鑑み、本発明は、データレートの高低にかかわらずデータ信号と遅延クロック信号との位相関係を最適に調整することが可能な位相調整回路を実現することを課題とする。

上記課題を解決するために本発明が講じた手段は、離散的にデータ信号とクロック信号との位相を調整する位相調整回路として、前記クロック信号を遅延させて遅延クロック信号を生成する遅延線と、前記データ信号と前記遅延クロック信号との位相を比較する位相比較器と、前記位相比較器の比較結果に基づいて、第１の遅延制御信号を出力する第１の遅延制御部と、ループフィルタを通さずに検知した前記クロック信号の周波数に基づいて、デジタル信号である第２の遅延制御信号を出力する第２の遅延制御部とを備えたものとする。ここで、前記遅延線は、入力された信号を遅延させて出力する複数の遅延ユニットと、前記第１及び第２の遅延制御信号のいずれか一方に基づいて、前記複数の遅延ユニットの直列接続段数を切り替える接続制御部とを有し、前記第１及び第２の遅延制御信号に基づいて、前記クロック信号に対する前記遅延クロック信号の遅延量を決定するものであり、前記複数の遅延ユニットのそれぞれは、前記第１及び第２の遅延制御信号の他方に基づいて、信号遅延量を調整する遅延調整部を有するものであり、前記遅延調整部は、並列接続された複数の負荷を有し、前記第１及び第２の遅延制御信号の他方に基づいて、前記複数の負荷の接続の有無を、他の前記遅延調整部と同時に切り替えるものとする。あるいは、前記遅延線は、入力された信号を遅延させて出力する複数の遅延ユニットを有する複数の遅延ユニット群と、前記第１及び第２の遅延制御信号のいずれか一方に基づいて、前記複数の遅延ユニット群の直列接続段数を切り替える第１の接続制御部とを有し、前記第１及び第２の遅延制御信号に基づいて、前記クロック信号に対する前記遅延クロック信号の遅延量を決定するものであり、前記複数の遅延ユニットのそれぞれは、前記第１及び第２の遅延制御信号の他方に基づいて、前記遅延ユニット群における複数の遅延ユニットの並列接続段数を同時に切り替える第２の接続制御部を有するものとする。

これによると、遅延クロック信号を生成する遅延線は、位相比較器の比較結果に基づいて第１の遅延制御部から出力される第１の遅延制御信号、及びクロック信号の周波数に基づいて第２の遅延制御部から出力される第２の遅延制御信号に基づいて、クロック信号に対する遅延クロック信号の遅延量を決定する。したがって、データ信号と遅延クロック信号との位相差だけではなく、遅延線に入力されるクロック信号の周波数、ひいてはデータ信号のデータレートに基づいて、遅延線のゲインを変更することができる。

以上、本発明によると、ケーブル等の伝送経路を有するデータ伝送における位相調整回路に関して、デジタル遅延線を利用してもデータレートと遅延線ゲインの関係を最適に設定することが可能となり、低面積、省電力、プロセスポーティング容易化、設計容易化といったデジタル遅延線の優位性と、データ受信性能とを両立することが可能となる。

（第１の実施形態）
図１は、第１の実施形態に係る位相調整回路の構成を示す。本位相調整回路は、クロック信号CLKを遅延させて遅延クロック信号Rclkを生成する遅延線10Aと、データ信号Dataと遅延クロック信号Rclkとの位相を比較する位相比較器20と、位相比較器20の比較結果に基づいて制御信号SSx（xは添字）を出力する遅延制御部30と、クロック信号CLKの周波数に基づいて制御信号RSx（xは添字）を出力する遅延制御部40Aとを備えている。データ信号Dataは、図示しないラッチ回路において、本位相調整回路から出力された遅延クロック信号Rclkでサンプリングされる。

遅延線10Aは、制御信号SSx及びRSxに基づいて、クロック信号CLKに対する遅延クロック信号Rclkの遅延量を決定する。図２は、遅延線10Aの回路構成の一例を示す。本遅延線10Aは、複数（本例では３個）の遅延ユニット11と、制御信号SSxに基づいてこれら遅延ユニット11の直列接続段数を切り替える接続制御部12とを備えている。

各遅延ユニット11は、入力された信号を遅延させて出力するものであり、特に、制御信号RSxに基づいて信号遅延量を調整する遅延調整部110を備えている。遅延調整部110は、複数（本例では３個）の容量と、これら容量に直列に接続され、制御信号RSxに基づいてこれら容量の並列接続段数を制御する複数（本例では３個）のトランジスタとを備えている。すなわち、遅延線10Aの最小遅延量は制御信号RSxに従って離散的に変更されるようになっている。

一方、図３は、遅延線10Aの回路構成の別例を示す。本遅延線10Aは、複数（本例では３個）の遅延ユニット13を有する複数（本例では３個）の遅延ユニット群14と、制御信号SSxに基づいてこれら遅延ユニット群14の直列接続段数を切り替える接続制御部12とを備えている。各遅延ユニット13は、ＮＡＮＤゲート130、及びこれに接続されたスリーステートインバータ131を備えている。ＮＡＮＤゲート130及びスリーステートインバータ131のゲート遅延の合計が各遅延ユニット13の遅延量となる。

遅延ユニット群14において、各スリーステートインバータ131は、それぞれ制御信号RSxの一部（RS1等）によって出力制御される。遅延ユニット群14に属する複数の遅延ユニット13は並列接続され、その出力は接点Nx（xは添字）で共通している。そして、その並列接続段数は制御信号RSxに従って変化する。接点Nxの負荷容量は、遅延ユニット13の接続状態にかかわらず一定であるため、遅延ユニット群14において、遅延ユニット13の並列接続段数が多いほど遅延ユニット群14の遅延量は小さくなる。すなわち、遅延線10Aの最小遅延量は制御信号RSxに従って離散的に変更されるようになっている。

図１に戻り、遅延制御部40Aは、クロック信号CLKと遅延クロック信号Rclk2との位相を比較する位相比較器401と、位相比較器401の比較結果に基づいて制御信号RSxを出力する遅延制御部402と、制御信号RSxに従ってクロック信号CLKを遅延させて遅延クロック信号Rclk2を生成するデジタル遅延線403とを備えたデジタルＤＬＬとして構成されている。遅延制御部402は、遅延クロック信号Rclk2がクロック信号CLKの１周期遅れとなるようにデジタル遅延線403を制御する。図示しないが、デジタル遅延線403は遅延ユニットを有しており、制御信号RSxに従ってクロック信号CLKに対する遅延クロック信号Rclk2の遅延量を制御する。すなわち、遅延制御部402が出力する制御信号RSxは、クロック信号CLKの周波数に応じてデジタル遅延線403における遅延ユニットを最適制御するものである。したがって、この制御信号RSxによって遅延線10Aを制御することにより、遅延線10Aによる信号遅延量、すなわち、遅延線10Aのゲインをクロック信号CLKの周期に連動させることができる。ここで、データ信号Dataとクロック信号CLKの周波数は所定の関係にあるため、実質的に、データ信号Dataのデータレートに応じて遅延線10Aのゲインが制御される。

具体的には、制御信号RSxに従って、遅延線10Aは、クロック信号CLKが低速のときには最小遅延量が大きくなるように、また、クロック信号CLKが高速のときには最小遅延量が小さくなるように制御される。これにより、低速データレート時にはデータ位相の大きな変動に対応可能となり、高速データレート時には遅延クロック信号Rclkのジッタが抑制されるようになる。したがって、データレートの高低にかかわらず、データ信号Dataと遅延クロック信号Rclkとの位相関係を最適に調整することができる。

デジタル遅延線403における遅延ユニット（不図示）の段数と、図２に示した遅延ユニット11、又は図３に示した遅延ユニット群14の段数との比率に応じて、デジタル遅延線403における遅延ユニット単体の遅延量と遅延ユニット11又は遅延ユニット群14単体の遅延量とが上記比率となるようにすればよい。例えば、デジタル遅延線403における遅延ユニットの段数と、遅延ユニット11又は遅延ユニット群14の段数が同じであれば、デジタル遅延線403における遅延ユニット単体の遅延量と遅延ユニット11又は遅延ユニット群14単体の遅延量とを同じ値に設定するとよい。

好ましくは、デジタル遅延線403における遅延ユニット（不図示）を、図２に示した遅延ユニット11、又は図３に示した遅延ユニット群14と同様の回路構成にする。これにより、遅延線10Aの最小遅延量とクロック信号CLKの周期との間の線形性をより高めることができる。クロック信号CLKに対する遅延線10Aの最小遅延量の応答性精度が必要でなければ、デジタル遅延線403における遅延ユニットと遅延ユニット11又は遅延ユニット群14は互いに異なる回路構成であってもよい。

なお、図２に示した遅延調整部110を構成する各容量の容量値は必ずしも同じでなくてもよく、大小の差を付けておいてもよい。同様に、図３に示した遅延ユニット群14を構成する各遅延ユニット13は必ずしも同一の構成でなくてもよい。すなわち、遅延ユニット群14を構成する各遅延ユニット13のゲインが互いに異なるように設定しておき、制御信号RSxに従っていずれか一つの遅延ユニット13が接続されるようにしてもよい。

また、図２及び図３に示した遅延線10Aにおいて、制御信号SSxと制御信号RSxとを入れ換えて構成してもよい。すなわち、遅延制御部30から出力された制御信号SSxに従って遅延線10Aの最小遅延量を変更するようにしてもよい。

（第２の実施形態）
図４は、第２の実施形態に係る位相調整回路の構成を示す。本位相調整回路は、図１に示した位相調整回路における遅延制御部40Aに代えて、遅延制御部40Bを備えている。

遅延制御部40Bは、基準クロック信号REFと帰還クロック信号Fclkとの位相を比較する位相比較器411と、位相比較器411の比較結果に基づいて制御信号RSxを出力するループフィルタ412と、制御信号RSxに従ってクロック信号CLKを生成するデジタル制御発振器413と、クロック信号CLKを分周して帰還クロック信号Fclkを生成する分周器414とを備えたデジタルＰＬＬとして構成されている。

図示しないが、デジタル制御発振器413は遅延ユニットを有しており、制御信号RSxに従ってクロック信号CLKを生成する。したがって、この制御信号RSxによって遅延線10Aを制御することにより、遅延線10Aのゲインをクロック信号CLKの周期に連動させることができる。ここで、データ信号Dataとクロック信号CLKの周波数は所定の関係にあるため、実質的に、データ信号Dataのデータレートに応じて遅延線10Aのゲインが制御される。

以上のように、クロック信号CLKを生成するデジタルＰＬＬの内部制御に連動して遅延線10Aを制御することで、クロック信号CLKの周波数に応じた最小遅延量の調整が可能である。

（参考例１）
図５は、参考例に係る位相調整回路の構成を示す。本位相調整回路は、図１に示した位相調整回路における遅延線10A及び遅延制御部40Aに代えて、遅延線10B及び遅延制御部40Cを備えている。

遅延線10Bは、制御信号SSx及びVcに基づいて、クロック信号CLKに対する遅延クロック信号Rclkの遅延量を決定する。制御信号Vcは、アナログ信号（電圧信号）である。図６は、遅延線10Bの回路構成の一例を示す。本遅延線10Bは、複数（本例では３個）の遅延ユニット15と、制御信号SSxに基づいてこれら遅延ユニット15の直列接続段数を切り替える接続制御部12とを備えている。

各遅延ユニット15は、入力された信号を遅延させて出力するものであり、特に、ゲートにバイアス電圧Vb1及びVb2がそれぞれ与えられるＰＭＯＳトランジスタ16a及びＮＭＯＳトランジスタ16bを備えている。これらトランジスタは遅延調整部に相当する。バイアス電圧Vb1及びVb2は、それぞれ、制御信号Vcを、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの制御用に変換したものである。したがって、遅延ユニット15の遅延量は制御信号Vcに従って連続的に変更されるようになっている。また、制御信号Vcに応じて連続的に変化する遅延ユニット15の遅延量に、制御信号SSxに従って離散的に設定される遅延ユニット15の直列接続段数をかけたものが遅延線10Bのゲインとなる。

図５に戻り、遅延制御部40Cは、図１に示した遅延制御部40Aにおける遅延制御部402及びデジタル遅延線403に代えて、位相比較器401の比較結果に基づいて制御信号Vcを出力する遅延制御部404及び制御信号Vcに従ってクロック信号CLKを遅延させて遅延クロック信号Rclk2を生成する電圧制御遅延回路405を備えている。遅延制御部404は、遅延クロック信号Rclk2がクロック信号CLKの１周期遅れとなるように電圧制御遅延回路405を制御する。図示しないが、電圧制御遅延回路405は遅延ユニットを有しており、制御信号Vcに従ってクロック信号CLKに対する遅延クロック信号Rclk2の遅延量を制御する。すなわち、遅延制御部404が出力する制御信号Vcは、クロック信号CLKの周波数に応じて電圧制御遅延回路405における遅延ユニットを最適制御するものである。したがって、この制御信号Vcによって遅延線10Bを連続的に制御することにより、遅延線10Bのゲインをクロック信号CLKの周期に連動させることができる。ここで、データ信号Dataとクロック信号CLKの周波数は所定の関係にあるため、実質的に、データ信号Dataのデータレートに応じて遅延線10Bのゲインが制御される。

具体的には、制御信号Vcに従って、遅延線10Bは、クロック信号CLKが低速のときには最小遅延量が大きくなるように、また、クロック信号CLKが高速のときには最小遅延量が小さくなるように制御される。これにより、低速データレート時にはデータ位相の大きな変動に対応可能となり、高速データレート時には遅延クロック信号Rclkのジッタが抑制されるようになる。したがって、データレートの高低にかかわらず、データ信号Dataと遅延クロック信号Rclkとの位相関係を最適に調整することができる。

なお、遅延制御部30を、制御信号SSxに代えて制御信号Vcを出力するように変更するとともに、遅延制御部40Cを、図１に示したようなデジタルＤＬＬで構成して制御信号SSxを出力するように変更してもよい。このような変更を施しても、低速データレート時の遅延線10Bのゲインを高速データレート時よりも高く設定することができる。

（参考例２）
図７は、別の参考例に係る位相調整回路の構成を示す。本位相調整回路は、図５に示した位相調整回路における遅延制御部40Cに代えて、遅延制御部40Dを備えている。

遅延制御部40Dは、図４に示した遅延制御部40Bにおけるループフィルタ412及びデジタル制御発振器413に代えて、位相比較器411の比較結果に基づいて制御信号Vcを出力するループフィルタ415及び制御信号Vcに従ってクロック信号CLKを生成する電圧制御発振器416を備えている。図示しないが、電圧制御発振器416は遅延ユニットを有しており、制御信号Vcに従ってクロック信号CLKを生成する。したがって、この制御信号Vcによって遅延線10Bを連続的に制御することにより、遅延線10Bのゲインをクロック信号CLKの周期に連動させることができる。ここで、データ信号Dataとクロック信号CLKの周波数は所定の関係にあるため、実質的に、データ信号Dataのデータレートに応じて遅延線10Bのゲインが制御される。

以上のように、クロック信号CLKを生成する周波数シンセサイザ又はクロックリカバリーＰＬＬの内部制御に連動して遅延線10Bを制御することで、クロック信号CLKの周波数に応じた最小遅延量の調整が可能である。

なお、遅延制御部30を、制御信号SSxに代えて制御信号Vcを出力するように変更するとともに、遅延制御部40Dを、図４に示したようなデジタルＰＬＬで構成して制御信号SSxを出力するように変更してもよい。このような変更を施しても、低速データレート時の遅延線10Bのゲインを高速データレート時よりも高く設定することができる。

また、上記説明では、クロック信号CLKの周波数を検出するためにＤＬＬ又はＰＬＬを用いたが、本発明はこれに限定されるものではない。例えば、通信プロトコルにデータレート情報を埋め込んでおいて、論理回路でこのデータレートを検出するようにしてもよい。この場合、低速データレート時には遅延線のゲインを上げ、高速データレート時には遅延線のゲインを下げるように制御すればよい。なお、遅延線のゲイン調整前でもある程度のエラーレートでの受信性能を保証する必要がある。

また、上記説明では、低速データレート時に遅延線のゲインを上げ、高速データレート時に遅延線のゲインを下げるとしているが、データレートとデータ信号Dataとのジッタ特性の関係や遅延調整回路以降の受信回路の特性等を考慮して、データレートと遅延線のゲインとの関係を任意に設定するようにしてもよい。

本発明に係る位相調整回路は、データレートの高低にかかわらずデータ信号と遅延クロック信号との位相関係を最適に調整可能であるため、データ伝送システムにおける受信ＬＳＩの位相調整回路として有用である。

第１の実施形態に係る位相調整回路の構成図である。図１に示した遅延線の回路構成の一例を示す図である。図１に示した遅延線の回路構成の別例を示す図である。第２の実施形態に係る位相調整回路の構成図である。参考例に係る位相調整回路の構成図である。図５に示した遅延線の回路構成の一例を示す図である。別の参考例に係る位相調整回路の構成図である。従来の位相調整回路の構成図である。

10A,10B 遅延線
11,13,15 遅延ユニット
12 接続制御部（第１の接続制御部）
14 遅延ユニット群
20 位相比較器
30 遅延制御部（第１の遅延制御部）
40A,40B,40C,40D 遅延制御部（第２の遅延制御部）
110 遅延調整部
131 接続制御部（第２の接続制御部）
403 デジタル遅延線
405 電圧制御遅延回路
413 デジタル制御発振器
416 電圧制御発振器

Claims

離散的にデータ信号とクロック信号との位相を調整する位相調整回路であって、
前記クロック信号を遅延させて遅延クロック信号を生成する遅延線と、
前記データ信号と前記遅延クロック信号との位相を比較する位相比較器と、
前記位相比較器の比較結果に基づいて、第１の遅延制御信号を出力する第１の遅延制御部と、
ループフィルタを通さずに検知した前記クロック信号の周波数に基づいて、デジタル信号である第２の遅延制御信号を出力する第２の遅延制御部とを備え、
前記遅延線は、
入力された信号を遅延させて出力する複数の遅延ユニットと、
前記第１及び第２の遅延制御信号のいずれか一方に基づいて、前記複数の遅延ユニットの直列接続段数を切り替える接続制御部とを有し、
前記第１及び第２の遅延制御信号に基づいて、前記クロック信号に対する前記遅延クロック信号の遅延量を決定するものであり、
前記複数の遅延ユニットのそれぞれは、
前記第１及び第２の遅延制御信号の他方に基づいて、信号遅延量を調整する遅延調整部を有するものであり、
前記遅延調整部は、
並列接続された複数の負荷を有し、
前記第１及び第２の遅延制御信号の他方に基づいて、前記複数の負荷の接続の有無を、他の前記遅延調整部と同時に切り替えるものである
ことを特徴とする位相調整回路。
離散的にデータ信号とクロック信号との位相を調整する位相調整回路であって、
前記クロック信号を遅延させて遅延クロック信号を生成する遅延線と、
前記データ信号と前記遅延クロック信号との位相を比較する位相比較器と、
前記位相比較器の比較結果に基づいて、第１の遅延制御信号を出力する第１の遅延制御部と、
前記クロック信号の周波数に基づいて、デジタル信号である第２の遅延制御信号を出力する第２の遅延制御部とを備え、
前記遅延線は、
入力された信号を遅延させて出力する複数の遅延ユニットを有する複数の遅延ユニット群と、
前記第１及び第２の遅延制御信号のいずれか一方に基づいて、前記複数の遅延ユニット群の直列接続段数を切り替える第１の接続制御部とを有し、
前記第１及び第２の遅延制御信号に基づいて、前記クロック信号に対する前記遅延クロック信号の遅延量を決定するものであり、
前記複数の遅延ユニットのそれぞれは、
前記第１及び第２の遅延制御信号の他方に基づいて、前記遅延ユニット群における複数の遅延ユニットの並列接続段数を同時に切り替える第２の接続制御部を有する
ことを特徴とする位相調整回路。