JP2970845B2 - ディジタルｄｌｌ回路 - Google Patents

ディジタルｄｌｌ回路

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JP2970845B2 JP9237573A JP23757397A JP2970845B2 JP 2970845 B2 JP2970845 B2 JP 2970845B2 JP 9237573 A JP9237573 A JP 9237573A JP 23757397 A JP23757397 A JP 23757397A JP 2970845 B2 JP2970845 B2 JP 2970845B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はディジタルＤＬＬ回
路に関し、特にディジタルＤＬＬ（Ｄｅｌａｙ−Ｌｏｃ
ｋｅｄ Ｌｏｏｐ）回路における低ジッタ対策及び短ロ
ック時間対策に関する。
【０００２】
【従来の技術】従来、ディジタルＤＬＬ回路において
は、図８に示すように、可変遅延回路５１と、位相比較
回路５２と、カウンタ５３とから構成されている。可変
遅延回路５１は入力信号２００を遅延させて出力信号２
０１として出力する。この場合、可変遅延回路５１の遅
延量はカウンタ５３が出力する値によって決定される。
【０００３】位相比較回路５２は基準信号２０２の位相
と出力信号２０１がフィードバックされたフィードバッ
ク信号２０３の位相とを比較し、その比較結果をカウン
タ５３に出力する。カウンタ５３は自回路が保持するカ
ウンタ値を可変遅延回路５１に出力することで、可変遅
延回路５１の遅延量を制御する。
【０００４】また、位相比較回路５２に入力される基準
信号２０２の位相とフィードバック信号２０３の位相と
の比較結果に基づいて、それらの位相差をなくすように
カウンタ５３のカウンタ値を増減させる。
【０００５】図９は可変遅延回路５１の構成例を示す図
である。この図において、可変遅延回路５１はインバー
タ５１ａ〜５１ｎを直列に接続したインバータチェーン
によって、入力ＩＮから入力される信号を遅延させてい
る。セレクタ５４はインバータチェーンを構成するイン
バータ５１ａ〜５１ｎのうちの２つおきの信号のうちの
一つを入力ＳＥＬにしたがって選択し、出力ＯＵＴに出
力する。カウンタ５３の出力を出力ＳＥＬに接続するこ
とで、カウンタ５３の値によって入力ＩＮから出力ＯＵ
Ｔまでの遅延時間を制御することができる。
【０００６】図１０はＤフリップフロップを用いた位相
比較回路５２の構成例を示す図である。フィードバック
信号２０３をＤフリップフロップ５２ａのＤ入力に、基
準信号２０２をクロック入力に接続することによって、
基準信号２０２の位相に対してフィードバック信号２０
３の位相が進んでいれば、出力ＩＮＣに“１”を出力
し、遅れていれば出力ＩＮＣに“０”を出力する。
【０００７】カウンタ５３は出力ＩＮＣの値が“０”で
あれば、可変遅延回路５１の遅延を減少させるようにカ
ウンタ値を変化させる。出力ＩＮＣの値が“１”であれ
ば、可変遅延回路５１の遅延を増加させるようにカウン
タ値を変化させる。これによって、ディジタルＤＬＬ回
路５は基準信号２０２の位相とフィードバック信号２０
３の位相とを“０”にするように動作する。
【０００８】
【発明が解決しようとする課題】上述した従来のディジ
タルＤＬＬ回路では、インバータの段数を変えることに
よって可変遅延回路の遅延量を変化させているので、提
供できる遅延量の精度がインバータ２段分の遅延に制限
され、それより細かい遅延量の制御ができないため、出
力信号のジッタが大きいという問題がある。
【０００９】逆に、可変遅延回路の遅延の精度を上げる
と、１サイクルで調節できる遅延量が小さくなるため、
ロックするまでの時間が増加してしまう。すなわち、従
来のディジタルＤＬＬ回路では低ジッタ対策と短ロック
時間対策とを両立させることができない。
【００１０】また、提供できる遅延の範囲を大きくする
ためにインバータチェーンの長さを長くすると、セレク
タの規模が大きくなってしまい、さらにセレクタの遅延
も増加するため、提供できる最小の遅延も増加してしま
う。さらにまた、ロックするまでの時間も増加してしま
う。
【００１１】一方、従来の位相比較回路では−１８０゜
〜＋１８０゜の範囲の位相差しか正しく比較できない。
そのため、基準信号の位相とフィードバック信号の位相
とが大きく、位相差が−１８０゜以下または＋１８０゜
以上ある時には、位相差が±３６０゜・ｎ（ｎは整数）
のところにロックしてしまい、その位相差を０にするこ
とができない。
【００１２】そこで、本発明の目的は上記の問題点を解
消し、低ジッタでかつロックするまでの時間が短く、位
相差が大きくても正しくロックさせることができるディ
ジタルＤＬＬ回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明によるディジタル
ＤＬＬ回路は、入力信号を遅延させて出力する可変遅延
回路と、前記可変遅延回路の遅延量を設定するカウンタ
と、予め設定された基準信号と前記可変遅延回路の出力
をフィードバックさせたフィードバック信号との位相を
比較する位相比較回路とを含むディジタルＤＬＬ回路で
あって、前記入力信号の遅延量を予め設定された大きな
単位で可変自在としかつ前記入力信号を前記大きな単位
で遅延する第１の可変遅延手段と、前記入力信号の遅延
量を前記第１の可変遅延手段の遅延単位よりも小さな単
位で可変自在としかつ前記入力信号を前記小さな単位で
遅延する第２の可変遅延手段とを備え、前記第１の可変
遅延手段と前記第２の可変遅延手段とを直列に接続して
前記可変遅延回路を構成し、 前記位相比較回路は、前記
基準信号及び前記フィードバック信号各々のパルス信号
に番号付けを行う番号付け手段と、前記番号付け手段で
番号付けされたパルス信号に応じて前記基準信号と前記
フィードバック信号との位相比較を行う比較手段とを具
備し、 前記比較手段は、前記番号付け手段で番号付けさ
れたパルス信号に基づいて前記基準信号と前記フィード
バック信号との位相差が大きい時に前記基準信号と前記
フィードバック信号との位相比較を行う第１の比較手段
と、前記番号付け手段で番号付けされたパルス信号に基
づいて前記基準信号と前記フィードバック信号との位相
差が小さい時に前記基準信号と前記フィードバック信号
との位相比較を行う第２の比較手段とを具備している。
【００１４】本発明のディジタルＤＬＬ回路は可変遅延
回路として、遅延量を細かく制御可能な細可変遅延回路
と、遅延量を粗く制御可能な粗可変遅延回路とを直列に
接続することで構成されている。また、細可変遅延回路
と粗可変遅延回路とには夫々別のカウンタを接続し、夫
々の遅延量を独立に制御している。
【００１５】さらに、位相比較回路は２つのパルス選択
回路を内蔵し、夫々のパルス選択回路は基準信号及びフ
ィードバック信号各々のパルスに番号付けを行うこと
で、基準信号及びフィードバック信号各々に対応するパ
ルスを識別している。
【００１６】つまり、本発明のディジタルＤＬＬ回路で
は可変遅延回路を、遅延量がゲート遅延単位で粗く変化
する粗可変遅延回路と、遅延量がゲート遅延以下の単位
で細かく変化する細可変遅延回路とを直列に接続するこ
とで構成し、細可変遅延回路によって粗可変遅延回路の
遅延の変化単位以下の遅延を提供することによって、遅
延量の精度が向上し、その結果、低ジッタが実現可能と
なる。
【００１７】また、位相比較回路に入力される基準信号
とフィードバック信号との位相差が大きい時に粗可変遅
廷回路の遅延量を変化させることで遅延量を大きく調整
し、位相差が小さい時に細可変遅延回路の遅延量を変化
させることで遅延量を小さく調整することによって、ロ
ックするまでの時間の短縮とジッタの低減とを図ること
が可能となる。
【００１８】さらに、位相比較回路に２つのパルス選択
回路を内蔵し、基準信号及びフィードバック信号各々の
パルスに番号付けを行うことで、位相差が±１８０゜以
上ある場合であっても正しくその位相差を比較すること
が可能となる。
【００１９】さらにまた、位相差が±１８０゜以内の場
合には細可変遅延回路の遅延量を調整し、位相差が±１
８０゜以上ある場合には粗可変遅延回路の遅廷量を調整
することによって、ロックするまでの時間の短縮とジッ
タの低減とを図ることが可能となる。
【００２０】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るディジタルＤＬＬ回路の構成を示すブロック図であ
る。図において、本発明の一実施例によるディジタルＤ
ＬＬ回路は可変遅延回路１と、位相比較回路２と、２つ
のカウンタ３，４とから構成されている。
【００２１】可変遅延回路１は細可変遅延回路１１と粗
可変遅延回路１２とを直列に接続して構成しており、こ
れら細可変遅延回路１１と粗可変遅延回路１２とを用い
て入力信号１００を遅延させて出力信号１０１として出
力している。
【００２２】位相比較回路２は２つのパルス選択回路２
１，２２と、小位相比較器２３と、大位相比較器２４と
から構成されている。パルス選択回路２１は基準信号１
０２を入力し、基準信号１０２に番号付けを行うととも
に、パルス選択を行い、その結果を小位相比較器２３及
び大位相比較器２４に出力する。
【００２３】パルス選択回路２２はフィードバック信号
１０３を入力し、フィードバック信号１０３に番号付け
を行うとともに、パルス選択を行い、その結果を小位相
比較器２３及び大位相比較器２４に出力する。
【００２４】小位相比較器２３は基準信号１０２とフィ
ードバック信号１０３との位相差が小さい時の位相比較
を行い、その結果をカウンタ３に出力することで、カウ
ンタ３のカウンタ値を増減させる。
【００２５】大位相比較器２４は基準信号１０２とフィ
ードバック信号１０３との位相差が大きい時の位相比較
を行い、その結果をカウンタ４に出力することで、カウ
ンタ４のカウンタ値を増減させる。
【００２６】カウンタ３は小位相比較器２３の出力によ
って自回路が保持するカウンタ値を変化させ、そのカウ
ンタ値を細可変遅延回路１１に出力することで、細可変
遅延回路１１の遅延量を決定する。カウンタ４は大位相
比較器２４の出力によって自回路が保持するカウンタ値
を変化させ、そのカウンタ値を粗可変遅延回路１２に出
力することで、粗可変遅延回路１２の遅延量を決定す
る。
【００２７】図２は図１の粗可変遅延回路１２の構成例
を示す図であり、図３は図１の粗可変遅延回路１２によ
る遅延動作を示す図である。図２において、粗可変遅延
回路１２は複数の遅延素子３０〜３７を直列に接続して
構成されている。
【００２８】複数の遅延素子３０〜３７のうちの前段の
遅延素子３０〜３６は２つのダイナミックＮＡＮＤゲー
ト３０ａ，３０ｂ，３１ａ，３１ｂ，３２ａ，３２ｂ，
３３ａ，３３ｂ，３４ａ，３４ｂ，３５ａ，３５ｂ，３
６ａ，３６ｂ（ダイナミックＮＡＮＤゲート３２ａ，３
２ｂ，３３ａ，３３ｂ，３４ａ，３４ｂ，３５ａ，３５
ｂ，３６ａ，３６ｂは図示せず）と、スタティックＮＡ
ＮＤゲート３０ｃ，３１ｃ，３２ｃ，３３ｃ，３４ｃ，
３５ｃ，３６ｃ（スタティックＮＡＮＤゲート３２ｃ，
３３ｃ，３４ｃ，３５ｃ，３６ｃは図示せず）と、イン
バータ３０ｄ，３１ｄ，３２ｄ，３３ｄ，３４ｄ，３５
ｄ，３６ｄ（インバータ３２ｄ，３３ｄ，３４ｄ，３５
ｄ，３６ｄは図示せず）とから構成されている。最後段
の遅延素子３７は１つのダイナミックＮＡＮＤゲート３
７ａと、スタティックＮＡＮＤゲート３７ｂとから構成
されている。
【００２９】入力ＩＮから入力される信号は制御入力Ｃ
０の値が“１”であれば、ダイナミックＮＡＮＤゲート
３０ａを通過して後段の遅延素子３１へ出力される。制
御入力Ｃ０の値が“０”であれば、ダイナミックＮＡＮ
Ｄゲート３０ｂ及びスタティックＮＡＮＤゲート３０ｃ
を通過して出力ＯＵＴから出力される。
【００３０】同様に、遅延素子３１は制御入力Ｃ１の値
が“１”であれば、入力ＩＮから遅延素子３０のダイナ
ミックＮＡＮＤゲート３０ａを通過して入力される信号
をダイナミックＮＡＮＤゲート３１ａを通じて後段の遅
延素子３２に出力する。制御入力Ｃ１の値が“０”であ
れば、ダイナミックＮＡＮＤゲート３１ｂ及びスタティ
ックＮＡＮＤゲート３１ｃを通じて前段の遅延素子３０
へ折返し、遅延素子３０のスタティックＮＡＮＤゲート
３０ｃを通じて出力ＯＵＴに出力する。
【００３１】一つのダイナミックＮＡＮＤゲートと一つ
のスタティックＮＡＮＤゲートとの遅延時間をＴｃとす
ると、制御入力Ｃ０が“０”の時の入力ＩＮから出力Ｏ
ＵＴまでの遅延時間はダイナミックＮＡＮＤゲート３０
ｂ及びスタティックＮＡＮＤゲート３０ｃによる遅延Ｔ
ｃである。
【００３２】制御入力Ｃ０の値が“１”でかつ制御入力
Ｃ１の値が“０”の場合、入力ＩＮから出力ＯＵＴまで
の遅延時間はダイナミックＮＡＮＤゲート３０ａ，３１
ａ及びスタティックＮＡＮＤゲート３１ｃ，３０ｃによ
る遅延２Ｔｃである。
【００３３】上記と同様にして、制御入力Ｃ０〜Ｃ６が
全て“１”であれば、入力ＩＮから出力ＯＵＴまでの遅
延時間は８Ｔｃとなる。以上のように、図２に示す遅延
素子８段から構成される粗可変遅延回路１２は制御入力
Ｃ０〜Ｃ６を適切に設定することによって、遅延Ｔｃか
ら遅延８Ｔｃまで遅延Ｔｃ単位で８段階の遅延を提供す
ることができる。
【００３４】制御入力Ｃ０〜Ｃ６の設定値と入力ＩＮか
ら出力ＯＵＴまでの遅延時間との対応を図３に示す。す
なわち、制御入力Ｃ０〜Ｃ６が全て“０”であれば遅延
時間はＴｃとなり、制御入力Ｃ０が“１”でかつ他の制
御入力Ｃ１〜Ｃ６が“０”であれば遅延時間は２Ｔｃと
なる。
【００３５】また、制御入力Ｃ０，Ｃ１が“１”でかつ
他の制御入力Ｃ２〜Ｃ６が“０”であれば遅延時間は３
Ｔｃとなり、制御入力Ｃ０〜Ｃ２が“１”でかつ他の制
御入力Ｃ３〜Ｃ６が“０”であれば遅延時間は４Ｔｃと
なる。
【００３６】さらに、制御入力Ｃ０〜Ｃ３が“１”でか
つ他の制御入力Ｃ４〜Ｃ６が“０”であれば遅延時間は
５Ｔｃとなり、制御入力Ｃ０〜Ｃ４が“１”でかつ他の
制御入力Ｃ５，Ｃ６が“０”であれば遅延時間は６Ｔｃ
となる。
【００３７】さらにまた、制御入力Ｃ０〜Ｃ５が“１”
でかつ他の制御入力Ｃ６が“０”であれば遅延時間は７
Ｔｃとなり、制御入力Ｃ０〜Ｃ６が全て“１”であれば
遅延時間は８Ｔｃとなる。
【００３８】遅延素子３０〜３６において、制御入力Ｃ
０〜Ｃ６が接続されるＮＡＮＤゲート３０ａ，３０ｂ，
３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂ，３
４ａ，３４ｂ，３５ａ，３５ｂ，３６ａ，３６ｂをダイ
ナミックゲートで構成したことによって、制御入力Ｃ０
〜Ｃ６を変化させて遅延量の変更を行った際に、出力Ｏ
ＵＴに不正なパルスが出力されるのを防止することがで
きる。
【００３９】また、遅延素子の段数を増加させることに
よって、容易に遅延の最大値を増加させることができ
る。その際、従来例のように巨大なセレクタ回路を必要
とせず、さらに最小の遅延もＮＡＮＤゲート２段分Ｔｃ
のままである。
【００４０】図４は図１の細可変遅延回路１１の一構成
例を示す図であり、図５は図１の細可変遅延回路１１に
よる遅延動作を示す図である。図４において、細可変遅
延回路１１は２つの微細可変素子１１−１，１１−２が
直列に接続されて構成されている。
【００４１】微細可変素子１１−１は直列に接続した２
つのｐＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）トランジスタ４６ａ，４６ｂと、２つ
のｎＭＯＳトランジスタ４７ａ，４７ｂとから構成され
るインバータにおいて、直列に接続した２つのｐＭＯＳ
トランジスタ４６ａ，４６ｂの中間点を、各々直列に接
続した２つのｐＭＯＳトランジスタ４０ａ，４０ｂ，４
２ａ，４２ｂ，４４ａ，４４ｂによって接地している。
【００４２】また、直列に接続した２つのｎＭＯＳトラ
ンジスタ４７ａ，４７ｂの中間点を、各々直列に接続し
た２つのｎＭＯＳトランジスタ４１ａ，４１ｂ，４３
ａ，４３ｂ，４５ａ，４５ｂによって電源に接続してい
る。尚、図示していないが、微細可変素子１１−２の構
成は微細可変素子１１−１の構成と同様である。
【００４３】ここで、直列に接続した２つのｐＭＯＳト
ランジスタ４０ａ，４０ｂ，４２ａ，４２ｂ，４４ａ，
４４ｂの接地点に近いほうのｐＭＯＳトランジスタのゲ
ート入力は、ｐＭＯＳトランジスタ４６ａ，４６ｂ及び
ｎＭＯＳトランジスタ４７ａ，４７ｂによって構成され
るインバータの出力に接続される。一方、接地点より遠
いほうのｐＭＯＳトランジスタのゲート入力は、夫々イ
ンバータ１１ａ〜１１ｃで反転された制御入力Ｆ０，Ｆ
１，Ｆ２の否定信号が入力される。
【００４４】同様に、直列に接続した２つのｎＭＯＳト
ランジスタ４１ａ，４１ｂ，４３ａ，４３ｂ，４５ａ，
４５ｂの電源に近いほうのｎＭＯＳトランジスタのゲー
ト入力は、ｐＭＯＳトランジスタ４６ａ，４６ｂ及びｎ
ＭＯＳトランジスタ４７ａ，４７ｂによって構成される
インバータの出力に接続される。一方、電源より遠いほ
うのｎＭＯＳトランジスタのゲート入力は、夫々制御入
力Ｆ０，Ｆ１，Ｆ２が入力される。
【００４５】ｐＭＯＳトランジスタ４０ａ，４０ｂ，４
２ａ，４２ｂ，４４ａ，４４ｂ及びｎＭＯＳトランジス
タ４１ａ，４１ｂ，４３ａ，４３ｂ，４５ａ，４５ｂは
ｐＭＯＳトランジスタ４６ａ，４６ｂとｎＭＯＳトラン
ジスタ４７ａ，４７ｂとによって構成されるインバータ
の論理しきい値を増加させる働きをする。
【００４６】従って、ｐＭＯＳトランジスタ４０ａ，４
０ｂのゲート幅をＷｐ０、ｐＭＯＳトランジスタ４２
ａ，４２ｂのゲート幅をＷｐ１、ｐＭＯＳトランジスタ
４４ａ，４４ｂのゲート幅をＷｐ２、ｎＭＯＳトランジ
スタ４１ａ，４１ｂのゲート幅をＷｎ０、ｎＭＯＳトラ
ンジスタ４３ａ，４３ｂのゲート幅をＷｎ１、ｎＭＯＳ
トランジスタ４５ａ，４５ｂのゲート幅をＷｎ２とした
時、Ｗｐ０＜Ｗｐ１＜Ｗｐ２かつＷｎ０＜Ｗｎ１＜Ｗｎ
２とすると、入力ＩＮから出力ＯＵＴまでの遅延時間は
制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，０，０）の時が
最も小さくなる。
【００４７】次に、制御入力（Ｆ０，Ｆ１，Ｆ２）＝
（１，０，０）の時が大きく、さらにに制御入力（Ｆ
０，Ｆ１，Ｆ２）＝（０，１，０）の時が大きく、制御
入力（Ｆ０，Ｆ１，Ｆ２）＝（０，０，１）の時が最も
大きくなる。すなわち、制御入力Ｆ０，Ｆ１，Ｆ２に値
を設定することによって、入力ＩＮから出力ＯＵＴまで
の遅延時間を変更することができる。
【００４８】Ｗｐ０，Ｗｐ１，Ｗｐ２及びＷｎ０，Ｗｎ
１，Ｗｎ２を適切に決定することで、細可変遅延回路１
１によって粗可変遅延回路１２の遅延単位Ｔｃを等分割
する遅延を提供することができる。
【００４９】すなわち、制御入力（Ｆ０，Ｆ１，Ｆ２）
＝（０，０，０）の時の入力ＩＮから出力ＯＵＴまでの
遅延時間をＴｆ（０，０，０）、制御入力（Ｆ０，Ｆ
１，Ｆ２）＝（１，０，０）の時の遅延時間をＴｆ
（１，０，０）、制御入力（Ｆ０，Ｆ１，Ｆ２）＝
（０，１，０）の時の遅延時間をＴｆ（０，１，０）、
制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，０，１）の時の
遅延時間をＴｆ（０，０，１）とした時、遅延時間Ｔｆ
（０，０，０）＝Ｔｆ、遅延時間Ｔｆ（１，０，０）＝
Ｔｆ＋Ｔｃ／４、遅延時間Ｔｆ（０，１，０）＝Ｔｆ＋
２・Ｔｃ／４、遅延時間Ｔｆ（０，０，１）＝Ｔｆ＋３
・Ｔｃ／４とすることができる。
【００５０】この時の可変遅延回路１の遅延と制御入力
Ｆ０〜Ｆ２及びＣ０〜Ｃ６の対応を図５に示す。細可変
遅延回路１１によって粗可変遅延回路１２の遅延単位Ｔ
ｃ以下の遅延調節を可能にすることで、出力信号のジッ
タを低減することができる。
【００５１】すなわち、図５において、制御入力Ｃ０〜
Ｃ６が全て“０”の場合、制御入力（Ｆ０，Ｆ１，Ｆ
２）＝（０，０，０）であれば遅延時間はＴｃ＋Ｔｆと
なり、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（１，０，０）
であれば遅延時間はＴｃ＋Ｔｆ＋Ｔｃ／４となり、制御
入力（Ｆ０，Ｆ１，Ｆ２）＝（０，１，０）であれば遅
延時間はＴｃ＋Ｔｆ＋２・Ｔｃ／４となり、制御入力
（Ｆ０，Ｆ１，Ｆ２）＝（０，０，１）であればＴｃ＋
Ｔｆ＋３・Ｔｃ／４となる。
【００５２】制御入力Ｃ０が“１”でかつ他の制御入力
Ｃ１〜Ｃ６が“０”の場合、制御入力（Ｆ０，Ｆ１，Ｆ
２）＝（０，０，０）であれば遅延時間は２Ｔｃ＋Ｔｆ
となり、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（１，０，
０）であれば遅延時間は２Ｔｃ＋Ｔｆ＋Ｔｃ／４とな
り、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，１，０）で
あれば遅延時間は２Ｔｃ＋Ｔｆ＋２・Ｔｃ／４となり、
制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，０，１）であれ
ば２Ｔｃ＋Ｔｆ＋３・Ｔｃ／４となる。
【００５３】制御入力Ｃ０，Ｃ１が“１”でかつ他の制
御入力Ｃ２〜Ｃ６が“０”の場合、制御入力（Ｆ０，Ｆ
１，Ｆ２）＝（０，０，０）であれば遅延時間は３Ｔｃ
＋Ｔｆとなり、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（１，
０，０）であれば遅延時間は３Ｔｃ＋Ｔｆ＋Ｔｃ／４と
なり、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，１，０）
であれば遅延時間は３Ｔｃ＋Ｔｆ＋２・Ｔｃ／４とな
り、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，０，１）で
あれば３Ｔｃ＋Ｔｆ＋３・Ｔｃ／４となる。
【００５４】制御入力Ｃ０〜Ｃ２が“１”でかつ他の制
御入力Ｃ３〜Ｃ６が“０”の場合、制御入力（Ｆ０，Ｆ
１，Ｆ２）＝（０，０，０）であれば遅延時間は４Ｔｃ
＋Ｔｆとなり、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（１，
０，０）であれば遅延時間は４Ｔｃ＋Ｔｆ＋Ｔｃ／４と
なり、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，１，０）
であれば遅延時間は４Ｔｃ＋Ｔｆ＋２・Ｔｃ／４とな
り、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，０，１）で
あれば４Ｔｃ＋Ｔｆ＋３・Ｔｃ／４となる。
【００５５】制御入力Ｃ０〜Ｃ３が“１”でかつ他の制
御入力Ｃ４〜Ｃ６が“０”の場合、制御入力（Ｆ０，Ｆ
１，Ｆ２）＝（０，０，０）であれば遅延時間は５Ｔｃ
＋Ｔｆとなり、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（１，
０，０）であれば遅延時間は５Ｔｃ＋Ｔｆ＋Ｔｃ／４と
なり、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，１，０）
であれば遅延時間は５Ｔｃ＋Ｔｆ＋２・Ｔｃ／４とな
り、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，０，１）で
あれば５Ｔｃ＋Ｔｆ＋３・Ｔｃ／４となる。
【００５６】制御入力Ｃ０〜Ｃ４が“１”でかつ他の制
御入力Ｃ５，Ｃ６が“０”の場合、制御入力（Ｆ０，Ｆ
１，Ｆ２）＝（０，０，０）であれば遅延時間は６Ｔｃ
＋Ｔｆとなり、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（１，
０，０）であれば遅延時間は６Ｔｃ＋Ｔｆ＋Ｔｃ／４と
なり、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，１，０）
であれば遅延時間は６Ｔｃ＋Ｔｆ＋２・Ｔｃ／４とな
り、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，０，１）で
あれば６Ｔｃ＋Ｔｆ＋３・Ｔｃ／４となる。
【００５７】制御入力Ｃ０〜Ｃ５が“１”でかつ他の制
御入力Ｃ６が“０”の場合、制御入力（Ｆ０，Ｆ１，Ｆ
２）＝（０，０，０）であれば遅延時間は７Ｔｃ＋Ｔｆ
となり、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（１，０，
０）であれば遅延時間は７Ｔｃ＋Ｔｆ＋Ｔｃ／４とな
り、制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，１，０）で
あれば遅延時間は７Ｔｃ＋Ｔｆ＋２・Ｔｃ／４となり、
制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，０，１）であれ
ば７Ｔｃ＋Ｔｆ＋３・Ｔｃ／４となる。
【００５８】制御入力Ｃ０〜Ｃ６が全て“１”の場合、
制御入力（Ｆ０，Ｆ１，Ｆ２）＝（０，０，０）であれ
ば遅延時間は８Ｔｃ＋Ｔｆとなり、制御入力（Ｆ０，Ｆ
１，Ｆ２）＝（１，０，０）であれば遅延時間は８Ｔｃ
＋Ｔｆ＋Ｔｃ／４となり、制御入力（Ｆ０，Ｆ１，Ｆ
２）＝（０，１，０）であれば遅延時間は８Ｔｃ＋Ｔｆ
＋２・Ｔｃ／４となり、制御入力（Ｆ０，Ｆ１，Ｆ２）
＝（０，０，１）であれば８Ｔｃ＋Ｔｆ＋３・Ｔｃ／４
となる。
【００５９】図６は図１の位相比較回路２の構成例を示
す図であり、図７は図１の位相比較回路２の動作を示す
タイミングチャートである。図６において、パルス選択
回路２１はカウンタ２１ａとＡＮＤゲート２１ｂとから
構成されている。
【００６０】カウンタ２１ａは基準信号１０２の立下り
によって遷移し、出力Ｓ０〜Ｓ３に順に“１”を出力す
ることで、基準信号１０２のパルスに番号付けを行う。
ＡＮＤゲート２１ｂはカウンタ２１ａの出力Ｓ１と基準
信号１０２との論理積をとることによって、基準信号１
０２のパルスのうち番号「１」が付いたものだけを小位
相比較器２３及び大位相比較器２４に出力する。
【００６１】同様に、パルス選択回路２２はカウンタ２
２ａとＡＮＤゲート２２ｂとから構成されている。カウ
ンタ２２ａはフィードバック信号１０３の立下りによっ
て遷移し、出力Ｒ０〜Ｒ３に順に“１”を出力すること
で、フィードバック信号１０３のパルスに番号付けを行
う。ＡＮＤゲート２２ｂはカウンタ２２ａの出力Ｒ１と
フィードバック信号１０３との論理積をとることによっ
て、フィードバック信号１０３のパルスのうち番号
「１」が付いたものだけを小位相比較器２３に出力す
る。
【００６２】また、カウンタ２２ａの出力Ｒ０，Ｒ１，
Ｒ２を大位相比較回路２４に出力することで、基準信号
１０２とフィードバック信号１０３との位相差が±１８
０゜以上ある場合でも、正しい位相比較を可能にする。
【００６３】ここで、小位相比較器２３はフリップフロ
ップ２３ａ，２３ｂと、アンドゲート２３ｃ，２３ｄと
から構成され、大位相比較器２４はオアゲート２４ａ
と、フリップフロップ２４ｂ，２４ｃとから構成されて
いる。
【００６４】基準信号１０２はカウンタ２１ａによって
「０」〜「３」までの番号が付けられる。カウンタ２１
ａは基準信号１０２の立下りで遷移することによって、
この番号付けを行う。ＡＮＤゲート２１ｂは基準信号１
０２のパルスの内、番号「１」の付いたものだけを選択
し、信号線１１１に出力する。
【００６５】同様に、フィードバック信号１０３はカウ
ンタ２２ａによって「０」〜「３」までの番号が付けら
れる。カウンタ２２ａはフィードバック信号１０３の立
下りで遷移することによって、この番号付けを行う。Ａ
ＮＤゲート２２ｂはフィードバック信号１０３のパルス
の内、番号「１」の付いたものだけを選択し、信号線１
１２に出力する。
【００６６】基準信号１０２とフィードバック信号１０
３との位相差が±１８０゜以上の場合、信号線１１１の
立上り時においてカウンタ２２ａの出力Ｒ０，Ｒ２，Ｒ
３のいずれか一つが“１”である。このとき、大位相比
較器２４はＲ０が“１”であれば出力ＤＯＷＮ−Ｃに
“１”を出力し、Ｒ２またはＲ３が“１”であれば出力
ＵＰ−Ｃに“１”を出力する。
【００６７】カウンタ４はこの大位相比較器２４の出力
ＵＰ−ＣとＤＯＷＮ−Ｃとを入力し、出力ＵＰ−Ｃが
“１”であればそのカウンタ値を増加させることで粗可
変遅延回路１２の遅延値を増加させ、出力ＤＯＷＮ−Ｃ
が“１”であればそのカウンタ値を減少させることで粗
可変遅延回路１２の遅延値を減少させる。これによっ
て、基準信号１０２とフィードバック信号１０３との位
相差を減少させる方向に動作する。
【００６８】基準信号１０２とフィードバック信号１０
３との位相差が土１８０゜以内の場合、信号線１１１の
立上り時においてカウンタ２２ａの出力Ｒ１が“１”で
ある。このとき、信号線１１２にフィードバック信号１
０３のパルスが出力されるので、小位相比較器２３によ
って位相比較が行われ、基準信号１０２の位相よりもフ
ィードバック信号１０３の位相が遅れていれば出力ＤＯ
ＷＮ−Ｆに“１”を出力し、基準信号１０２の位相より
もフィードバック信号１０３の位相が進んでいれば出力
ＵＰ−Ｆに“１”を出力する。
【００６９】カウンタ３はこの小位相比較器２３の出力
ＵＰ−ＦとＤＯＷＮ−Ｆとを入力し、出力ＵＰ−Ｆが
“１”であればそのカウンタ値を増加させることで細可
変遅延回路１１の遅延値を増加させ、出力ＤＯＷＮ−Ｆ
が“１”であればそのカウンタ値を減少させることで粗
可変遅延回路１１の遅延値を減少させる。これによっ
て、基準信号１０２とフィードバック信号１０３との位
相差を減少させる方向に動作する。
【００７０】上述したように本発明においては、パルス
選択回路２１，２２によって、基準信号１０２及びフィ
ードバック信号１０３各々のパルスに番号付けを行うこ
とによって、位相差が±１８０゜以上ある場合でも正し
く位相比較を行うことを可能とし、その結果、正しくロ
ックすることを可能にしている。
【００７１】図６に示すパルス選択回路２１，２２にお
いては４ビットのカウンタ２１ａ，２２ａによって実現
しているので、位相差が−４８０゜〜＋９００゜の範囲
において正しく位相検出し、ロックすることができる。
この位相検出・ロック可能な位相差の範囲はパルス選択
回路２１，２２を構成するカウンタ２１ａ，２２ａのビ
ット数を増加させることで、さらに広げることが可能で
ある。
【００７２】また、本発明においては、基準信号１０２
とフィードバック信号１０３との位相差が土１８０゜以
内であれば小位相比較器２３によって位相比較を行い、
位相差が±１８０゜以上あれば大位相比較器２４によっ
て位相比較を行うことで、位相差が大きければ可変遅延
回路１の遅延量を大きく変化させ、位相差が小さければ
可変遅延回路１の遅延量を細かく変化させることを可能
にし、その結果、ジッタの低減とロック時間の短縮とを
両立させることができる。
【００７３】このように、基準信号１０２とフィードバ
ック信号１０３との位相差が大きければ可変遅延回路１
の遅延量を粗可変遅延回路１２で大きく変化させ、それ
らの位相差が小さければ可変遅延回路１の遅延量を細可
変遅延回路１１で細かく変化させることによって、ジッ
タの低減とロック時間の短縮とを同時に達成することが
可能となる。
【００７４】また、基準信号１０２及びフィードバック
信号１０３各々のパルスに番号付けを行うことによっ
て、夫々のパルス間に対応関係を構築し、位相差が±１
８０゜以上ある場合でも正しく位相比較を行うことが可
能となるので、その結果、正しくロックすることが可能
となる。
【００７５】
【発明の効果】以上説明したように本発明によれば、入
力信号を遅延させて出力する可変遅延回路と、可変遅延
回路の遅延量を設定するカウンタと、予め設定された基
準信号と可変遅延回路の出力をフィードバックさせたフ
ィードバック信号との位相を比較する位相比較回路とを
含むディジタルＤＬＬ回路において、入力信号の遅延量
を予め設定された大きな単位で可変可能としかつ入力信
号を大きな単位で遅延する第１の可変遅延手段と、入力
信号の遅延量を第１の可変遅延手段の遅延単位よりも小
さな単位で可変可能としかつ入力信号を小さな単位で遅
延する第２の可変遅延手段とを直列に接続して可変遅延
回路を構成することによって、低ジッタでかつロックす
るまでの時間が短く、位相差が大きくても正しくロック
させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例によるディジタルＤＬＬ回路
の構成を示すブロック図である。
【図２】図１の粗可変遅延回路の構成例を示す図であ
る。
【図３】図１の粗可変遅延回路による遅延動作を示す図
である。
【図４】図１の細可変遅延回路の構成例を示す図であ
る。
【図５】図１の細可変遅延回路による遅延動作を示す図
である。
【図６】図１の位相比較回路の構成例を示す図である。
【図７】図１の位相比較回路の動作を示すタイミングチ
ャートである。
【図８】従来のＤＬＬ回路の構成を示すブロック図であ
る。
【図９】従来の可変遅延回路の構成例を示す図である。
【図１０】従来の位相比較回路の構成例を示す図であ
る。
【符号の説明】
１ 可変遅延回路 ２ 位相比較回路 ３，４，２１ａ，２２ａ カウンタ １１ 細可変遅延回賂 １１ａ〜１１ｃ，３０ｄ，３１ｄ インバータ １２ 粗可変遅延回路 ２１，２２ パルス選択回路 ２３ 小位相比較器 ２４ 大位相比較器 ３０〜３７ 遅延素子 ３０ａ，３０ｂ，３１ａ，３１ｂ，３７ａ ダイナミッ
クＮＡＮＤゲート ３０ｃ，３１ｃ，３７ｂ スタティックＮＡＮＤゲート ４０ａ，４０ｂ，４２ａ，４２ｂ， ４４ａ，４４ｂ，４６ａ，４６ｂ ｐＭＯＳトランジス
タ ４１ａ，４１ｂ，４３ａ，４３ｂ， ４５ａ，４５ｂ，４７ａ，４７ｂ ｎＭＯＳトランジス
タ １１−１，１１−２ 微細遅延素子 ２１ｂ，２２ｂ ＡＮＤゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/199 H03K 5/00 - 5/14 H03K 19/094 G06F 1/04

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力信号を遅延させて出力する可変遅延
    回路と、前記可変遅延回路の遅延量を設定するカウンタ
    と、予め設定された基準信号と前記可変遅延回路の出力
    をフィードバックさせたフィードバック信号との位相を
    比較する位相比較回路とを含むディジタルＤＬＬ回路で
    あって、 前記入力信号の遅延量を予め設定された大きな単位で可
    変自在としかつ前記入力信号を前記大きな単位で遅延す
    る第１の可変遅延手段と、前記入力信号の遅延量を前記
    第１の可変遅延手段の遅延単位よりも小さな単位で可変
    自在としかつ前記入力信号を前記小さな単位で遅延する
    第２の可変遅延手段とを有し、 前記第１の可変遅延手段と前記第２の可変遅延手段とを
    直列に接続して前記可変遅延回路を構成し、 前記位相比較回路は、前記基準信号及び前記フィードバ
    ック信号各々のパルス信号に番号付けを行う番号付け手
    段と、前記番号付け手段で番号付けされたパルス信号に
    応じて前記基準信号と前記フィードバック信号との位相
    比較を行う比較手段とを含み、 前記比較手段は、前記番号付け手段で番号付けされたパ
    ルス信号に基づいて前記基準信号と前記フィードバック
    信号との位相差が大きい時に前記基準信号と前記フィー
    ドバック信号との位相比較を行う第１の比較手段と、前
    記番号付け手段で番号付けされたパルス信号に基づいて
    前記基準信号と前記フィードバック信号との位相差が小
    さい時に前記基準信号と前記フィードバック信号との位
    相比較を行う第２の比較手段とを含む ことを特徴とする
    ディジタルＤＬＬ回路。
  2. 【請求項２】 前記第１の可変遅延手段は、前記入力信
    号を後段に伝達する第１のダイナミックナンドゲートと
    前記入力信号を前段に伝達する第２のダイナミックナン
    ドゲート及びスタティックナンドゲートとから構成され
    る複数の遅延素子各々を直列に接続して構成され、前記
    複数の遅延素子各々において前記入力信号の後段への伝
    達及び前段への伝達を外部信号に応じて選択自在とした
    ことを特徴とする請求項１記載のディジタルＤＬＬ回
    路。
  3. 【請求項３】 前記第２の可変遅延手段は、互いに直列
    に接続される２つのｐＭＯＳトランジスタと互いに直列
    に接続される２つのｎＭＯＳトランジスタとから構成さ
    れるインバータ回路と、前記２つのｐＭＯＳトランジス
    タの接続点を接地しかつ互いに直列に接続される複数組
    の２つのｐＭＯＳトランジスタと、前記２つのｎＭＯＳ
    トランジスタの接続点を電源に接続しかつ互いに直列に
    接続される複数組の２つのｎＭＯＳトランジスタとを含
    み、前記複数組の２つのｐＭＯＳトランジスタ及び前記
    複数組の２つのｎＭＯＳトランジスタによって前記イン
    バータ回路の論理しきい値を変更自在としたことを特徴
    とする請求項１または請求項２記載のディジタルＤＬＬ
    回路。
  4. 【請求項４】 前記基準信号と前記フィードバック信号
    との位相差が大きい時に前記第１の比較手段の比較結果
    に基づいて前記第１の可変遅延手段の遅延量を調整し、
    前記基準信号と前記フィードバック信号との位相差が小
    さい時に前記第２の比較手段の比較結果に基づいて前記
    第２の可変遅延手段の遅延量を調整するようにしたこと
    を特徴とする請求項１から請求項３のいずれか記載のデ
    ィジタルＤＬＬ回路。
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