JP3338744B2 - 遅延回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は半導体回路装置に関
し、特に同期信号（以下クロックと呼ぶ）の伝達または
発生に使用される遅延回路装置に関する。
し、特に同期信号（以下クロックと呼ぶ）の伝達または
発生に使用される遅延回路装置に関する。
【０００２】
【従来の技術】従来、クロックを利用する半導体回路装
置では、図２５に示すように、外部クロック４０１を受
信回路４０２で受信し、増幅回路４０３で増幅し、クロ
ック制御の回路４０４で使用する内部クロック４０５を
発生していた。したがって、受信回路４０２で受信し、
増幅回路４０３で増幅する過程で、図２６に示すように
外部クロック４０１と内部クロック４０５の間の遅延時
間４０６が生じていた。この遅延時間４０６は、半導体
回路装置は、製造技術の進歩、半導体基板の大口径化に
より回路規模が増大してきたため、増大する傾向にあ
る。一方、半導体回路装置は、搭載するシステムの高速
化により、回路動作、使用クロックも高速化してきた。
この結果、クロック周期４０７に対し、遅延時間４０６
が相対的に大きくなり、回路動作に障害がでてきた。
置では、図２５に示すように、外部クロック４０１を受
信回路４０２で受信し、増幅回路４０３で増幅し、クロ
ック制御の回路４０４で使用する内部クロック４０５を
発生していた。したがって、受信回路４０２で受信し、
増幅回路４０３で増幅する過程で、図２６に示すように
外部クロック４０１と内部クロック４０５の間の遅延時
間４０６が生じていた。この遅延時間４０６は、半導体
回路装置は、製造技術の進歩、半導体基板の大口径化に
より回路規模が増大してきたため、増大する傾向にあ
る。一方、半導体回路装置は、搭載するシステムの高速
化により、回路動作、使用クロックも高速化してきた。
この結果、クロック周期４０７に対し、遅延時間４０６
が相対的に大きくなり、回路動作に障害がでてきた。
【０００３】この対策として、これまで位相同期ループ
（フェースロックトループ、Phase-Locked Loop,ＰＬＬ
以下ＰＬＬと記述する。）が、用いられてきた。図２７
にＰＬＬの基本的な回路構成を示す。位相比較器５０５
では、受信回路５０２を介した外部クロック５０３と受
信回路５０２と同等の遅延を有する遅延回路５０４を介
した内部クロック５０５の位相差から位相誤差信号５０
６を出力する。位相誤差信号５０６はループフィルター
５０７を介して制御信号５０８となり、電圧制御発振器
５０９に入る。電圧制御発振器５０９では、制御信号５
０８に応じた周波数のクロック５１０を発生する。クロ
ック５１０は増幅回路５１１で増幅され、クロック制御
の回路５１２で使用する内部クロック５０５になる。制
御信号５０８は、外部クロック５０３と内部クロック５
０５の位相差がなくなるように電圧制御発振器５０９を
制御し、最終的に位相差が検知できなくなるまで電圧制
御発振器５０９を制御する。
（フェースロックトループ、Phase-Locked Loop,ＰＬＬ
以下ＰＬＬと記述する。）が、用いられてきた。図２７
にＰＬＬの基本的な回路構成を示す。位相比較器５０５
では、受信回路５０２を介した外部クロック５０３と受
信回路５０２と同等の遅延を有する遅延回路５０４を介
した内部クロック５０５の位相差から位相誤差信号５０
６を出力する。位相誤差信号５０６はループフィルター
５０７を介して制御信号５０８となり、電圧制御発振器
５０９に入る。電圧制御発振器５０９では、制御信号５
０８に応じた周波数のクロック５１０を発生する。クロ
ック５１０は増幅回路５１１で増幅され、クロック制御
の回路５１２で使用する内部クロック５０５になる。制
御信号５０８は、外部クロック５０３と内部クロック５
０５の位相差がなくなるように電圧制御発振器５０９を
制御し、最終的に位相差が検知できなくなるまで電圧制
御発振器５０９を制御する。
【０００４】したがって、ＰＬＬでは、外部クロックに
対する内部クロックの遅延がなくなり、クロック周期に
対し、遅延時間が相対的に大きくなり、回路動作に障害
がでる問題点を回避できた。
対する内部クロックの遅延がなくなり、クロック周期に
対し、遅延時間が相対的に大きくなり、回路動作に障害
がでる問題点を回避できた。
【０００５】また、デューティ比が整数比のクロック、
または周波数が外部クロックの整数倍の周波数を利用す
る半導体回路装置では、図２７に示すようなＰＬＬに分
周回路を組み込んだ構成が用いられてきた。
または周波数が外部クロックの整数倍の周波数を利用す
る半導体回路装置では、図２７に示すようなＰＬＬに分
周回路を組み込んだ構成が用いられてきた。
【０００６】位相比較器５０５では、受信回路５０２を
介した外部クロック５０３と受信回路５０２と同等の遅
延を有する遅延回路５０４を介した内部クロック５０５
の位相差から位相差信号５０６を出力する。位相差信号
５０６は、ループフィルター５０７を介して制御信号５
０８となり、電圧制御発振器５０９に入る。電圧制御発
振器５０９では、制御信号５０８に応じた周波数のクロ
ック５１０を発生する。クロック５１０は、分周回路５
１３を通過し、分周され、クロック５１４になる。クロ
ック５１４は増幅回路５１１で増幅され、クロック制御
の回路５１２で使用する内部のクロック５０５になる。
クロック５１０は増幅回路５１５で増幅され、クロック
制御の回路５１２で使用する内部クロック５１６にな
る。制御信号５０８は、外部クロック５０３と内部クロ
ック５０５の位相差がなくなるように電圧制御発振器５
０９を制御し、最終的に位相差が検知できなくなるまで
電圧制御発振器５０９を制御する。内部クロック５０５
は、外部クロック５０３と位相、周期が等しく、かつデ
ューティ比が整数比のクロックになる。クロック５１６
は、内部クロック５０５の分周される前のクロックと同
じ周波数なので、外部クロック５０３に対し分周の逆数
倍の周波数のクロックになる。
介した外部クロック５０３と受信回路５０２と同等の遅
延を有する遅延回路５０４を介した内部クロック５０５
の位相差から位相差信号５０６を出力する。位相差信号
５０６は、ループフィルター５０７を介して制御信号５
０８となり、電圧制御発振器５０９に入る。電圧制御発
振器５０９では、制御信号５０８に応じた周波数のクロ
ック５１０を発生する。クロック５１０は、分周回路５
１３を通過し、分周され、クロック５１４になる。クロ
ック５１４は増幅回路５１１で増幅され、クロック制御
の回路５１２で使用する内部のクロック５０５になる。
クロック５１０は増幅回路５１５で増幅され、クロック
制御の回路５１２で使用する内部クロック５１６にな
る。制御信号５０８は、外部クロック５０３と内部クロ
ック５０５の位相差がなくなるように電圧制御発振器５
０９を制御し、最終的に位相差が検知できなくなるまで
電圧制御発振器５０９を制御する。内部クロック５０５
は、外部クロック５０３と位相、周期が等しく、かつデ
ューティ比が整数比のクロックになる。クロック５１６
は、内部クロック５０５の分周される前のクロックと同
じ周波数なので、外部クロック５０３に対し分周の逆数
倍の周波数のクロックになる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、上記
ＰＬＬを用いた回路の以下の欠点を解決した遅延回路装
置を提供することにある。
ＰＬＬを用いた回路の以下の欠点を解決した遅延回路装
置を提供することにある。
【０００８】１．内部クロックと外部クロックの位相差
がなくなるまでに時間（数十周期以上）を要する。
がなくなるまでに時間（数十周期以上）を要する。
【０００９】２．欠点１の結果、外部クロックの位相差
のない内部クロックを所望のタイミングで用いるために
常にＰＬＬを動作させる必要があり、消費電力が増大す
る。
のない内部クロックを所望のタイミングで用いるために
常にＰＬＬを動作させる必要があり、消費電力が増大す
る。
【００１０】３．電圧制御発振器は、電圧で発振を制御
するため、電源電圧が低くなると制御電圧の幅が狭くな
るため、制御周波数の精度が落ちる。
するため、電源電圧が低くなると制御電圧の幅が狭くな
るため、制御周波数の精度が落ちる。
【００１１】４．一定の制御周波数の精度を保って、広
い周波数にわたって制御する場合、周波数範囲の異なる
電圧制御発振器を複数用いる必要があり、電圧制御発振
器を代えた場合、位相差がなくなるまで、時間を有す
る。
い周波数にわたって制御する場合、周波数範囲の異なる
電圧制御発振器を複数用いる必要があり、電圧制御発振
器を代えた場合、位相差がなくなるまで、時間を有す
る。
【００１２】５．位相差をなくせる条件（電圧、デバイ
ス条件）が限られており、事前の調査を要し、事前の調
査も困難である。
ス条件）が限られており、事前の調査を要し、事前の調
査も困難である。
【００１３】６．回路の種類が多く、不良の対応が困難
である。
である。
【００１４】
【課題を解決するための手段】本発明の遅延回路装置
は、第１の単位遅延回路を直列接続した第１の遅延回路
列と、第２の単位遅延回路を直列接続した第２の遅延回
路列と、該第１の遅延回路列への入力信号に応答した制
御信号で制御される単位論理回路を複数有する制御回路
とを有し、第１の遅延回路列と第２の遅延回路列は、そ
れぞれ信号の伝達経路が互いに逆向きになるように配置
されるとともに、第１の単位遅延回路の各出力は、制御
信号により対応する前記単位論理回路を介して第２の単
位遅延回路に入力される。
は、第１の単位遅延回路を直列接続した第１の遅延回路
列と、第２の単位遅延回路を直列接続した第２の遅延回
路列と、該第１の遅延回路列への入力信号に応答した制
御信号で制御される単位論理回路を複数有する制御回路
とを有し、第１の遅延回路列と第２の遅延回路列は、そ
れぞれ信号の伝達経路が互いに逆向きになるように配置
されるとともに、第１の単位遅延回路の各出力は、制御
信号により対応する前記単位論理回路を介して第２の単
位遅延回路に入力される。
【００１５】本発明の実施態様によれば、制御回路に第
２の信号が入力され、第１の遅延回路列上の第１の信号
が第２の遅延回路列に転送され、かつ第１の遅延回路列
上の第１の信号が第１の遅延回路列上から除去される。
２の信号が入力され、第１の遅延回路列上の第１の信号
が第２の遅延回路列に転送され、かつ第１の遅延回路列
上の第１の信号が第１の遅延回路列上から除去される。
【００１６】本発明の他の実施態様によれば、第１の遅
延回路列と第２の遅延回路列が、両者の遅延時間が等し
くなるよう構成されている。
延回路列と第２の遅延回路列が、両者の遅延時間が等し
くなるよう構成されている。
【００１７】本発明の他の実施態様によれば、第１の遅
延回路列と第２の遅延回路列に印加される電圧が定電圧
源から供給される。
延回路列と第２の遅延回路列に印加される電圧が定電圧
源から供給される。
【００１８】本発明の他の実施態様によれば、複数の電
圧源を有する回路において第１の遅延回路列と第２の遅
延回路列に印加される電圧が相対的に高電圧源である。
圧源を有する回路において第１の遅延回路列と第２の遅
延回路列に印加される電圧が相対的に高電圧源である。
【００１９】本発明の他の実施態様によれば、遅延回路
装置は、外部信号の受信回路と、増幅回路と、外部信号
の受信回路と同等の遅延時間を有する第１の遅延回路
と、増幅回路と同等の遅延時間を有する第２の遅延回路
をさらに有し、第１の信号が受信回路、第１の遅延回
路、第２の遅延回路の順に通過した後に第１の遅延回路
列に入力し、第１の信号が受信回路を通過した後に制御
回路に入力し、第２の遅延回路列の出力が増幅回路に入
力する。
装置は、外部信号の受信回路と、増幅回路と、外部信号
の受信回路と同等の遅延時間を有する第１の遅延回路
と、増幅回路と同等の遅延時間を有する第２の遅延回路
をさらに有し、第１の信号が受信回路、第１の遅延回
路、第２の遅延回路の順に通過した後に第１の遅延回路
列に入力し、第１の信号が受信回路を通過した後に制御
回路に入力し、第２の遅延回路列の出力が増幅回路に入
力する。
【００２０】本発明の他の実施態様によれば、第１の信
号および第２の信号が所望の誤差を許す範囲の一定の周
期を有する同期信号のパルスからなり、第２の信号が第
１の信号より所望のパルス数遅れたパルスである。
号および第２の信号が所望の誤差を許す範囲の一定の周
期を有する同期信号のパルスからなり、第２の信号が第
１の信号より所望のパルス数遅れたパルスである。
【００２１】本発明の他の実施態様によれば、遅延回路
装置は、複数の遅延時間を複数の制御信号で選択可能な
第３の遅延回路と、第３の遅延回路と等しい構成の第４
の遅延回路とをさらに有し、第３の遅延回路が第１の遅
延回路列の入力経路に直列に配置され、第４の遅延回路
が第２の遅延回路列の出力経路に直列に配置され、第３
の遅延回路と第４の遅延回路の遅延時間が等しくなるよ
う制御される。
装置は、複数の遅延時間を複数の制御信号で選択可能な
第３の遅延回路と、第３の遅延回路と等しい構成の第４
の遅延回路とをさらに有し、第３の遅延回路が第１の遅
延回路列の入力経路に直列に配置され、第４の遅延回路
が第２の遅延回路列の出力経路に直列に配置され、第３
の遅延回路と第４の遅延回路の遅延時間が等しくなるよ
う制御される。
【００２２】本発明の実施態様によれば、第１の遅延回
路列と第２の遅延回路列が、主として、インバーター、
ＮＡＮＤからなる。
路列と第２の遅延回路列が、主として、インバーター、
ＮＡＮＤからなる。
【００２３】本発明の他の実施態様によれば、第１の遅
延回路列の内部回路と第２の遅延回路列の内部回路が、
互いに鏡像関係にある回路レイアウトからなる。
延回路列の内部回路と第２の遅延回路列の内部回路が、
互いに鏡像関係にある回路レイアウトからなる。
【００２４】本発明の他の実施態様によれば、第１の信
号と第２の信号が同期信号またはクロックパルスであ
る。
号と第２の信号が同期信号またはクロックパルスであ
る。
【００２５】本発明の他の実施態様によれば、第１の遅
延回路と第２の遅延回路の遅延時間の和が外部信号の受
信回路の遅延時間と増幅回路の遅延時間の和から外部信
号の信号幅を引いた時間に設定され、第１の信号が受信
回路、第１の遅延回路、第２の遅延回路の順に通過した
後に第１の遅延回路列に入力し、第１の信号が受信回路
を通過した後に制御回路に入力し、第２の遅延回路列の
出力が反転された後に増幅回路に入力する。
延回路と第２の遅延回路の遅延時間の和が外部信号の受
信回路の遅延時間と増幅回路の遅延時間の和から外部信
号の信号幅を引いた時間に設定され、第１の信号が受信
回路、第１の遅延回路、第２の遅延回路の順に通過した
後に第１の遅延回路列に入力し、第１の信号が受信回路
を通過した後に制御回路に入力し、第２の遅延回路列の
出力が反転された後に増幅回路に入力する。
【００２６】本発明の他の実施態様によれば、第１の遅
延回路の遅延時間が電気信号で調整可能な構成になって
おり、電気信号を発生するためのヒューズ回路を有す
る。
延回路の遅延時間が電気信号で調整可能な構成になって
おり、電気信号を発生するためのヒューズ回路を有す
る。
【００２７】本発明の他の実施態様によれば、遅延回路
装置は、第１の遅延回路列の最大遅延時間と第１の遅延
回路の遅延時間と第２の遅延時間の遅延時間の和より第
１の信号と第２の信号の間隔が長いとき、信号の経路
を、第１の遅延回路列と第２の遅延回路列と第１の遅延
回路と第２の遅延回路を通らず、受信回路から増幅回路
を直接通る経路に切り替え、第１の遅延回路列の最大遅
延時間と第１の遅延時間の遅延時間と第２の遅延回路の
遅延時間の和より第１の信号と第２の信号の間隔が短く
なったとき、信号の経路を、受信回路から増幅回路を直
接通る経路から、第１の遅延回路列と第２の遅延回路列
と第１の遅延回路と第２の遅延回路を通る経路に切り替
える切替回路をさらに有する。
装置は、第１の遅延回路列の最大遅延時間と第１の遅延
回路の遅延時間と第２の遅延時間の遅延時間の和より第
１の信号と第２の信号の間隔が長いとき、信号の経路
を、第１の遅延回路列と第２の遅延回路列と第１の遅延
回路と第２の遅延回路を通らず、受信回路から増幅回路
を直接通る経路に切り替え、第１の遅延回路列の最大遅
延時間と第１の遅延時間の遅延時間と第２の遅延回路の
遅延時間の和より第１の信号と第２の信号の間隔が短く
なったとき、信号の経路を、受信回路から増幅回路を直
接通る経路から、第１の遅延回路列と第２の遅延回路列
と第１の遅延回路と第２の遅延回路を通る経路に切り替
える切替回路をさらに有する。
【００２８】本発明の他の実施態様によれば、前記切替
回路がヒシテリシスを有する。
回路がヒシテリシスを有する。
【００２９】本発明の他の実施態様によれば、遅延回路
装置は、第１の起動信号と第２の起動信号とを発生する
起動回路を有し、第１の起動信号は受信回路を起動し、
第２の起動信号は、第１の遅延回路列、第２の遅延回路
列、第１の遅延回路、前記第２の遅延回路への入力を起
動し、第１の起動信号または第２の起動信号のいずれか
が非起動状態のとき、第１の遅延回路列中の信号は全て
除去される。
装置は、第１の起動信号と第２の起動信号とを発生する
起動回路を有し、第１の起動信号は受信回路を起動し、
第２の起動信号は、第１の遅延回路列、第２の遅延回路
列、第１の遅延回路、前記第２の遅延回路への入力を起
動し、第１の起動信号または第２の起動信号のいずれか
が非起動状態のとき、第１の遅延回路列中の信号は全て
除去される。
【００３０】本発明の他の実施態様によれば、起動回路
が同期式記憶回路装置のアクティブ信号またはパワーダ
ウン信号のいずれかで制御される。
が同期式記憶回路装置のアクティブ信号またはパワーダ
ウン信号のいずれかで制御される。
【００３１】本発明の他の実施態様によれば、遅延回路
装置は、出力制御信号を発生するクロック出力制御回路
をさらに有し、クロック出力制御信号が第１の信号また
は第２の信号の増幅回路からの出力を制御し、クロック
出力制御信号が同期式記憶回路装置のリードモード信
号、バーストモード信号、ＣＡＳレーテンシー信号で制
御される。
装置は、出力制御信号を発生するクロック出力制御回路
をさらに有し、クロック出力制御信号が第１の信号また
は第２の信号の増幅回路からの出力を制御し、クロック
出力制御信号が同期式記憶回路装置のリードモード信
号、バーストモード信号、ＣＡＳレーテンシー信号で制
御される。
【００３２】本発明の他の実施態様によれば、遅延回路
装置は、クロックモード信号を発生するクロックモード
信号発生回路をさらに有し、クロックモード信号は、信
号の経路を、受信回路から増幅回路を直接通る経路、ま
たは第１の遅延回路列と第２の遅延回路列と第１の遅延
回路と第２の遅延回路を通る経路に切り替える。
装置は、クロックモード信号を発生するクロックモード
信号発生回路をさらに有し、クロックモード信号は、信
号の経路を、受信回路から増幅回路を直接通る経路、ま
たは第１の遅延回路列と第２の遅延回路列と第１の遅延
回路と第２の遅延回路を通る経路に切り替える。
【００３３】本発明の他の実施態様によれば、第１の遅
延回路の遅延時間が電気信号で調整可能な構成になって
おり、電気信号が、外部信号と増幅回路の出力の位相差
を打ち消すような信号であり、電気信号を発生するため
の位相比較回路をさらに有する。
延回路の遅延時間が電気信号で調整可能な構成になって
おり、電気信号が、外部信号と増幅回路の出力の位相差
を打ち消すような信号であり、電気信号を発生するため
の位相比較回路をさらに有する。
【００３４】本発明の他の実施態様によれば、第２の遅
延回路列の遅延時間が、第２の遅延回路列に接続される
負荷回路で設定される。
延回路列の遅延時間が、第２の遅延回路列に接続される
負荷回路で設定される。
【００３５】本発明の他の実施態様によれば、負荷回路
の負荷が、負荷制御用の信号で制御される。
の負荷が、負荷制御用の信号で制御される。
【００３６】本発明の他の実施態様によれば、第２の遅
延回路列が複数の遅延回路列からなり、この第２の遅延
回路列を構成する複数の遅延回路列が第１の遅延回路列
に対してそれぞれ所望の遅延時間比を有し、第１の信号
と第２の信号がその一部分である同期信号の周期に対し
種々の比率の周期を有する。
延回路列が複数の遅延回路列からなり、この第２の遅延
回路列を構成する複数の遅延回路列が第１の遅延回路列
に対してそれぞれ所望の遅延時間比を有し、第１の信号
と第２の信号がその一部分である同期信号の周期に対し
種々の比率の周期を有する。
【００３７】本発明の遅延回路装置は、第５の遅延回路
が第２の遅延回路列の次段に配置され、第１の遅延回路
列の遅延時間と第２の遅延回路列の遅延時間が所望の比
率になるように設定され、第１の遅延回路の遅延時間と
第２の遅延回路の遅延時間の和と第５の遅延回路の遅延
時間との比率が第１の遅延回路列の遅延時間と第２の遅
延回路列の遅延時間の比率に等しく設定され、第５の遅
延回路の出力、または第５の遅延回路の出力と受信回路
の出力のＯＲ出力、または第５の遅延回路の出力と受信
回路の出力をリセット、セット入力とするＲＳフリップ
フロップの出力、またはＯＲ出力を分周した出力が増幅
回路に入力される。
が第２の遅延回路列の次段に配置され、第１の遅延回路
列の遅延時間と第２の遅延回路列の遅延時間が所望の比
率になるように設定され、第１の遅延回路の遅延時間と
第２の遅延回路の遅延時間の和と第５の遅延回路の遅延
時間との比率が第１の遅延回路列の遅延時間と第２の遅
延回路列の遅延時間の比率に等しく設定され、第５の遅
延回路の出力、または第５の遅延回路の出力と受信回路
の出力のＯＲ出力、または第５の遅延回路の出力と受信
回路の出力をリセット、セット入力とするＲＳフリップ
フロップの出力、またはＯＲ出力を分周した出力が増幅
回路に入力される。
【００３８】本発明の他の実施形態によれば、第５の遅
延回路が前記第２の遅延回路列の次段に配置され、第２
の遅延回路列が複数の遅延回路列からなり、第１の遅延
回路列の遅延時間と第２の遅延回路列の遅延時間が所望
の比率になるように設定され、第１の遅延回路の遅延時
間と第２の遅延回路の遅延時間の和と第５の遅延回路の
遅延時間との比率が第１の遅延回路列の遅延時間と第２
の遅延回路列の遅延時間の比率に等しく設定され、第５
の遅延回路の出力、または第５の遅延回路の出力と受信
回路の出力のＯＲ出力、または第５の遅延回路の出力と
受信回路の出力をリセット、セット入力とするＲＳフリ
ッップフロップの出力、または該ＯＲ出力を分周した出
力を増幅回路に入力する。
延回路が前記第２の遅延回路列の次段に配置され、第２
の遅延回路列が複数の遅延回路列からなり、第１の遅延
回路列の遅延時間と第２の遅延回路列の遅延時間が所望
の比率になるように設定され、第１の遅延回路の遅延時
間と第２の遅延回路の遅延時間の和と第５の遅延回路の
遅延時間との比率が第１の遅延回路列の遅延時間と第２
の遅延回路列の遅延時間の比率に等しく設定され、第５
の遅延回路の出力、または第５の遅延回路の出力と受信
回路の出力のＯＲ出力、または第５の遅延回路の出力と
受信回路の出力をリセット、セット入力とするＲＳフリ
ッップフロップの出力、または該ＯＲ出力を分周した出
力を増幅回路に入力する。
【００３９】本発明の他の実施態様によれば、第２の遅
延回路列が２列の遅延回路列からなり、第１の遅延回路
列の遅延時間と第２の遅延回路列の各遅延回路列の遅延
時間が２対１になるように設定され、第１の遅延回路の
遅延時間と第２の遅延回路の遅延時間の和と第５の遅延
回路の遅延時間との比率が第１の遅延回路列の遅延時間
と第２の遅延回路列の遅延時間の比率に等しく設定さ
れ、第１の遅延回路列の出力が制御回路を介して入力
し、第１の遅延回路列の出力と第２の遅延回路列の出力
のＯＲ出力を第５の遅延回路に入力し、第５の遅延回路
の出力と受信回路の出力のＯＲ出力、または第５の遅延
回路の出力と受信回路の出力をリセット、セット入力と
するＲＳフリップフロップの出力、または該ＯＲ出力を
分周した出力を増幅回路に入力する。
延回路列が２列の遅延回路列からなり、第１の遅延回路
列の遅延時間と第２の遅延回路列の各遅延回路列の遅延
時間が２対１になるように設定され、第１の遅延回路の
遅延時間と第２の遅延回路の遅延時間の和と第５の遅延
回路の遅延時間との比率が第１の遅延回路列の遅延時間
と第２の遅延回路列の遅延時間の比率に等しく設定さ
れ、第１の遅延回路列の出力が制御回路を介して入力
し、第１の遅延回路列の出力と第２の遅延回路列の出力
のＯＲ出力を第５の遅延回路に入力し、第５の遅延回路
の出力と受信回路の出力のＯＲ出力、または第５の遅延
回路の出力と受信回路の出力をリセット、セット入力と
するＲＳフリップフロップの出力、または該ＯＲ出力を
分周した出力を増幅回路に入力する。
【００４０】本発明の他の実施態様によれば、第１の遅
延回路列と前記第２の遅延回路列の遅延時間の比率が、
前記第１の遅延回路列を構成する回路数と前記第２の遅
延回路列を構成する回路の回路数比で設定される。
延回路列と前記第２の遅延回路列の遅延時間の比率が、
前記第１の遅延回路列を構成する回路数と前記第２の遅
延回路列を構成する回路の回路数比で設定される。
【００４１】本発明の他の実施態様によれば、第１の遅
延回路列および第２の遅延回路列が環状になっており、
第１の遅延回路列が前記第１の信号を入力し、任意の時
間の後、制御回路が前記第２の信号を入力するまでに、
第１の信号が前記環状になった第１の遅延回路列を周回
した回数を計数し、制御回路が第２の信号を入力したと
き、第１の遅延回路列上の第１の信号を第２の遅延回路
列に転送すると同時に計数した該周回数を第１の信号が
第２の遅延回路列を周回する度に減算し、第１の信号
が、第１の遅延回路列中を周回した回数と同じ回数を第
２の遅延回路列中を周回したところで第１の信号を第２
の遅延回路列から出力させるカウンターをさらに有す
る。
延回路列および第２の遅延回路列が環状になっており、
第１の遅延回路列が前記第１の信号を入力し、任意の時
間の後、制御回路が前記第２の信号を入力するまでに、
第１の信号が前記環状になった第１の遅延回路列を周回
した回数を計数し、制御回路が第２の信号を入力したと
き、第１の遅延回路列上の第１の信号を第２の遅延回路
列に転送すると同時に計数した該周回数を第１の信号が
第２の遅延回路列を周回する度に減算し、第１の信号
が、第１の遅延回路列中を周回した回数と同じ回数を第
２の遅延回路列中を周回したところで第１の信号を第２
の遅延回路列から出力させるカウンターをさらに有す
る。
【００４２】本発明の他の実施態様によれば、カウンタ
ーが、制御回路が第２の信号を入力するまでに、第１の
信号が前記環状になった第１の遅延回路列を周回した回
数を計数する加算器と、制御回路が第２の信号を入力し
たときに、第１の遅延回路列上の前記第１の信号を第２
の遅延回路列に転送すると同時に加算器で計数した周回
数を出力する転送器と、出力された周回数を、第１の信
号が前記第２の遅延回路列を周回するたびに減算し、第
１の信号が、第１の遅延回路列中を周回した回数と同じ
回数第２の遅延回路列中を周回したところで、第１の信
号を第２の遅延回路列から出力させる減算器を含む。
ーが、制御回路が第２の信号を入力するまでに、第１の
信号が前記環状になった第１の遅延回路列を周回した回
数を計数する加算器と、制御回路が第２の信号を入力し
たときに、第１の遅延回路列上の前記第１の信号を第２
の遅延回路列に転送すると同時に加算器で計数した周回
数を出力する転送器と、出力された周回数を、第１の信
号が前記第２の遅延回路列を周回するたびに減算し、第
１の信号が、第１の遅延回路列中を周回した回数と同じ
回数第２の遅延回路列中を周回したところで、第１の信
号を第２の遅延回路列から出力させる減算器を含む。
【００４３】本発明の他の実施態様によれば、カウンタ
ーが最大値を示したとき、信号の経路を、第１の遅延回
路列と第２の遅延回路列と第１の遅延回路と第２の遅延
回路を通らず、受信回路から増幅回路を直接通る経路に
切り替え、カウンターが最大値未満のときに第２の信号
が入力したとき、信号の経路を、受信回路から増幅回路
を直接通る経路から、第１の遅延回路列と第２の遅延回
路列と第１の遅延回路と第２の遅延回路を通る経路に切
り替える切替回路をさらに有する。
ーが最大値を示したとき、信号の経路を、第１の遅延回
路列と第２の遅延回路列と第１の遅延回路と第２の遅延
回路を通らず、受信回路から増幅回路を直接通る経路に
切り替え、カウンターが最大値未満のときに第２の信号
が入力したとき、信号の経路を、受信回路から増幅回路
を直接通る経路から、第１の遅延回路列と第２の遅延回
路列と第１の遅延回路と第２の遅延回路を通る経路に切
り替える切替回路をさらに有する。
【００４４】本発明の他の実施態様によれば、前記切替
回路はヒステリシスを有する。
回路はヒステリシスを有する。
【００４５】本発明の遅延回路装置は、信号の伝達経路
の位置から出力を取り出し得る第１の遅延回路列と、信
号の伝達経路の任意の位置から入力を入れ得る第２の遅
延回路列と、信号の入力端子と出力端子と入出力制御端
子を有する制御回路を有し、第１の遅延回路列と、第２
の遅延回路列をそれぞれ信号の伝達経路が逆向きになる
ように並べて配置され、第１の遅延回路列の出力と第２
の遅延回路列の入力が制御回路を介して、それぞれ第１
の遅延回路列の入力に近い側、第２の遅延回路列の出力
に近い側から、順次接続されている。第１の遅延回路列
に第１の信号を入力し、任意の時間の後、制御回路に第
２の信号を入力し、第１の遅延回路列上の第１の信号を
第２の遅延回路列に転送する。第１の信号は、第１の遅
延回路中を第１の信号と第２の信号の入力時間の差の時
間、進行する。制御回路に第２の信号を入力し、第１の
遅延回路列上の第１の信号を第２の遅延回路列に転送し
た後、第１の信号は、第２の遅延回路列中を第２の遅延
回路列の信号の伝達速度を第１の遅延回路列の信号の伝
達速度で割った値に第１の信号と第２の信号の入力時間
の差の時間を掛けた時間進行する。すなわち、第１の信
号と第２の信号の入力時間の差の遅延時間を有する遅延
回路列ができる。
の位置から出力を取り出し得る第１の遅延回路列と、信
号の伝達経路の任意の位置から入力を入れ得る第２の遅
延回路列と、信号の入力端子と出力端子と入出力制御端
子を有する制御回路を有し、第１の遅延回路列と、第２
の遅延回路列をそれぞれ信号の伝達経路が逆向きになる
ように並べて配置され、第１の遅延回路列の出力と第２
の遅延回路列の入力が制御回路を介して、それぞれ第１
の遅延回路列の入力に近い側、第２の遅延回路列の出力
に近い側から、順次接続されている。第１の遅延回路列
に第１の信号を入力し、任意の時間の後、制御回路に第
２の信号を入力し、第１の遅延回路列上の第１の信号を
第２の遅延回路列に転送する。第１の信号は、第１の遅
延回路中を第１の信号と第２の信号の入力時間の差の時
間、進行する。制御回路に第２の信号を入力し、第１の
遅延回路列上の第１の信号を第２の遅延回路列に転送し
た後、第１の信号は、第２の遅延回路列中を第２の遅延
回路列の信号の伝達速度を第１の遅延回路列の信号の伝
達速度で割った値に第１の信号と第２の信号の入力時間
の差の時間を掛けた時間進行する。すなわち、第１の信
号と第２の信号の入力時間の差の遅延時間を有する遅延
回路列ができる。
【００４６】ここで、第１の遅延回路列の信号の伝達速
度と第２の遅延回路列の信号の伝達速度を等しくし、外
部信号の受信回路と、増幅回路と、外部信号の受信回路
と同等の遅延時間を有する第１の遅延回路と、増幅回路
と同等の遅延時間を有する第２の遅延回路を有し、第１
の信号が受信回路、第１の遅延回路、第２の遅延回路の
順に通過した後に第１の遅延回路列に入力し、第１の信
号が受信回路を通過した後に第２の信号として制御回路
に入力し、第２の遅延回路列の出力が増幅回路に入力す
る構成とし、かつ第１の信号を一定の周期のクロック信
号として入力すると、第１の信号が第１の遅延回路列に
入ってから、１周期後に第１の信号が受信回路を通過し
た後に第２の信号として制御回路に入力する時間差は、
外部信号の受信回路の遅延時間と増幅回路の遅延時間の
和を第１の信号の周期から引いた時間に等しくなる。こ
の第２の遅延回路列の出力は増幅回路に入力する。この
増幅回路の出力は、第１の信号が受信回路に入った時間
から、ちょうど第１の信号の２周期分の時間遅れ、実質
的に外部の第１の信号と等しいタイミングの信号を内部
回路に提供する。
度と第２の遅延回路列の信号の伝達速度を等しくし、外
部信号の受信回路と、増幅回路と、外部信号の受信回路
と同等の遅延時間を有する第１の遅延回路と、増幅回路
と同等の遅延時間を有する第２の遅延回路を有し、第１
の信号が受信回路、第１の遅延回路、第２の遅延回路の
順に通過した後に第１の遅延回路列に入力し、第１の信
号が受信回路を通過した後に第２の信号として制御回路
に入力し、第２の遅延回路列の出力が増幅回路に入力す
る構成とし、かつ第１の信号を一定の周期のクロック信
号として入力すると、第１の信号が第１の遅延回路列に
入ってから、１周期後に第１の信号が受信回路を通過し
た後に第２の信号として制御回路に入力する時間差は、
外部信号の受信回路の遅延時間と増幅回路の遅延時間の
和を第１の信号の周期から引いた時間に等しくなる。こ
の第２の遅延回路列の出力は増幅回路に入力する。この
増幅回路の出力は、第１の信号が受信回路に入った時間
から、ちょうど第１の信号の２周期分の時間遅れ、実質
的に外部の第１の信号と等しいタイミングの信号を内部
回路に提供する。
【００４７】また、第５の遅延回路を第２の遅延回路列
の次段に配置し、第１の遅延回路列の遅延時間と第２の
遅延回路列の遅延時間が所望の比率になるように設定さ
れ、第１の遅延回路の遅延時間と第２の遅延回路の遅延
時間の和と第５の遅延回路の遅延時間との比率を第１の
遅延回路列の遅延時間と第２の遅延回路列の遅延時間の
比率と等しくし、第５の遅延回路の出力と受信回路の出
力のＯＲ出力、または第５の遅延回路の出力と受信回路
の出力をリセット、セット入力とするＲＳフリップフロ
ップ出力、またはＯＲ出力を分周した出力を増幅回路に
入力する。このＯＲ出力は、パルスが外部入力のクロッ
クパルスの周期の第１の遅延回路列と第２の遅延回路列
の遅延時間の比率に新たなクロックパルスが加わったパ
ルスとなり、比率が２のときは、外部入力パルスの周期
が１／２、周波数２倍のクロックパルスをクロック１周
期の期間で内部回路に提供する。ＲＳフリップフロップ
出力、またはＯＲ出力を分周した出力は、クロックのデ
ューティ比が第１の遅延回路列と第２の遅延回路列の比
率と等しいクロックパルスをクロック２周期の期間で内
部クロックに提供する。
の次段に配置し、第１の遅延回路列の遅延時間と第２の
遅延回路列の遅延時間が所望の比率になるように設定さ
れ、第１の遅延回路の遅延時間と第２の遅延回路の遅延
時間の和と第５の遅延回路の遅延時間との比率を第１の
遅延回路列の遅延時間と第２の遅延回路列の遅延時間の
比率と等しくし、第５の遅延回路の出力と受信回路の出
力のＯＲ出力、または第５の遅延回路の出力と受信回路
の出力をリセット、セット入力とするＲＳフリップフロ
ップ出力、またはＯＲ出力を分周した出力を増幅回路に
入力する。このＯＲ出力は、パルスが外部入力のクロッ
クパルスの周期の第１の遅延回路列と第２の遅延回路列
の遅延時間の比率に新たなクロックパルスが加わったパ
ルスとなり、比率が２のときは、外部入力パルスの周期
が１／２、周波数２倍のクロックパルスをクロック１周
期の期間で内部回路に提供する。ＲＳフリップフロップ
出力、またはＯＲ出力を分周した出力は、クロックのデ
ューティ比が第１の遅延回路列と第２の遅延回路列の比
率と等しいクロックパルスをクロック２周期の期間で内
部クロックに提供する。
【００４８】なお、本発明の遅延回路装置は、第１の遅
延回路列と第２の遅延回路列の遅延時間の比率が、第１
の遅延回路列を構成する回路数と第２の回路を構成する
回路の回路数比で設定される。
延回路列と第２の遅延回路列の遅延時間の比率が、第１
の遅延回路列を構成する回路数と第２の回路を構成する
回路の回路数比で設定される。
【００４９】また、カウンターを配置し、かつ、第１の
遅延回路列および第２の遅延回路列を環状にし、第１の
遅延回路列に第１の信号を入力し、任意の時間の後、制
御回路に第２の信号を入力するまでに、第１の信号が環
状になった第１の遅延回路列を周回した回数をカウンタ
ーで加算し、制御回路および転送器に第２の信号を入力
したときに、第１の遅延回路列上の第１の信号を第２の
遅延回路列に転送すると同時にカウンターで加算した周
回数を、第１の信号が第２の遅延回路列を周回する度に
減算し、第１の信号が第１の遅延回路列中を周回した回
数と同じ回数を第２の遅延回路列中を周回したところ
で、第１の信号を第２の遅延回路列から出力する。すな
わち、カウンターを配置することで、第１の遅延回路
列、第２の遅延回路列の何倍の長い周期のクロックパル
スにおいても外部クロックと遅延時間差のない内部クロ
ックの提供、任意のデューティ比、周期のクロックの提
供を可能にする。
遅延回路列および第２の遅延回路列を環状にし、第１の
遅延回路列に第１の信号を入力し、任意の時間の後、制
御回路に第２の信号を入力するまでに、第１の信号が環
状になった第１の遅延回路列を周回した回数をカウンタ
ーで加算し、制御回路および転送器に第２の信号を入力
したときに、第１の遅延回路列上の第１の信号を第２の
遅延回路列に転送すると同時にカウンターで加算した周
回数を、第１の信号が第２の遅延回路列を周回する度に
減算し、第１の信号が第１の遅延回路列中を周回した回
数と同じ回数を第２の遅延回路列中を周回したところ
で、第１の信号を第２の遅延回路列から出力する。すな
わち、カウンターを配置することで、第１の遅延回路
列、第２の遅延回路列の何倍の長い周期のクロックパル
スにおいても外部クロックと遅延時間差のない内部クロ
ックの提供、任意のデューティ比、周期のクロックの提
供を可能にする。
【００５０】また、第１の遅延回路の遅延時間が電気信
号で調整可能な構成になっており、該電気信号を発生す
るためのヒューズ回路を有する。すなわち、外部クロッ
クと内部クロックとの時間差が製造後に生じた場合、ま
たはスペック変更に対し、フューズトリミングにより遅
延時間の設定変更を可能にする。
号で調整可能な構成になっており、該電気信号を発生す
るためのヒューズ回路を有する。すなわち、外部クロッ
クと内部クロックとの時間差が製造後に生じた場合、ま
たはスペック変更に対し、フューズトリミングにより遅
延時間の設定変更を可能にする。
【００５１】また、第１の遅延回路列の最大遅延時間と
第１の遅延回路の遅延時間と第２の遅延回路の遅延時間
の和より第１の信号と第２の信号の間隔が長いとき、信
号の経路を、第１の遅延回路列と第２の遅延回路列と第
１の遅延回路と第２の遅延回路を通らず、受信回路から
増幅回路を直接通る経路に切り替え、第１の遅延回路列
の最大遅延時間と第１の遅延回路の遅延時間と第２の遅
延回路の遅延時間の和より第１の信号と第２の信号の間
隔が短くなったとき、信号の経路を、受信回路から増幅
回路を直接通る経路から、第１の遅延回路列と第２の遅
延回路列と第１の遅延回路と第２の遅延回路を通る経路
に切り替える切替回路を有する。さらに、受信回路から
増幅回路を直接通る経路から、第１の遅延回路列と第２
の遅延回路列と第１の遅延回路と第２の遅延回路を通る
経路に切り替える切替回路がヒシテリシスを有するの
で、外部クロックの周期が、本発明の遅延回路装置が設
定する最大値を越えた場合でも内部回路にクロックが提
供される。
第１の遅延回路の遅延時間と第２の遅延回路の遅延時間
の和より第１の信号と第２の信号の間隔が長いとき、信
号の経路を、第１の遅延回路列と第２の遅延回路列と第
１の遅延回路と第２の遅延回路を通らず、受信回路から
増幅回路を直接通る経路に切り替え、第１の遅延回路列
の最大遅延時間と第１の遅延回路の遅延時間と第２の遅
延回路の遅延時間の和より第１の信号と第２の信号の間
隔が短くなったとき、信号の経路を、受信回路から増幅
回路を直接通る経路から、第１の遅延回路列と第２の遅
延回路列と第１の遅延回路と第２の遅延回路を通る経路
に切り替える切替回路を有する。さらに、受信回路から
増幅回路を直接通る経路から、第１の遅延回路列と第２
の遅延回路列と第１の遅延回路と第２の遅延回路を通る
経路に切り替える切替回路がヒシテリシスを有するの
で、外部クロックの周期が、本発明の遅延回路装置が設
定する最大値を越えた場合でも内部回路にクロックが提
供される。
【００５２】また、本発明の遅延回路装置は、２クロッ
ク以内に外部クロック周期と同期するので、いくつかの
制御回路を追加することで、同期式記憶装置の制御信号
で制御が容易である。以下にその例を示す。第１の起動
信号と第２の起動信号とを発生する起動回路を有し、第
１の起動信号は、受信回路を起動し、第２の起動信号
は、第１の遅延回路列、第２の遅延回路列、第１の遅延
回路と、第２の遅延回路への入力を起動し、第１の起動
信号または第２の起動信号のいずれかが非起動状態のと
き、第１の遅延回路列中の信号は全て除去される。起動
回路が同期式記憶回路装置のアクティブ信号またはパワ
ーダウン信号のいずれかで制御される。クロック出力制
御信号を発生するクロック出力制御回路を有し、該クロ
ック出力制御信号が、第１の信号または前記第２の信号
の増幅回路からの出力を制御し、該クロック出力制御信
号が同期式記憶回路装置のリードモード信号、バースト
モード信号、ＣＡＳレーテンシー信号で制御される。ク
ロックモード信号を発生するクロックモード信号発生回
路を有し、該クロックモード信号は、受信回路から、増
幅回路を直接通る経路と、第１の遅延回路列と第２の遅
延回路列と第１の遅延回路と第２の遅延回路を通る経路
に切り替える。
ク以内に外部クロック周期と同期するので、いくつかの
制御回路を追加することで、同期式記憶装置の制御信号
で制御が容易である。以下にその例を示す。第１の起動
信号と第２の起動信号とを発生する起動回路を有し、第
１の起動信号は、受信回路を起動し、第２の起動信号
は、第１の遅延回路列、第２の遅延回路列、第１の遅延
回路と、第２の遅延回路への入力を起動し、第１の起動
信号または第２の起動信号のいずれかが非起動状態のと
き、第１の遅延回路列中の信号は全て除去される。起動
回路が同期式記憶回路装置のアクティブ信号またはパワ
ーダウン信号のいずれかで制御される。クロック出力制
御信号を発生するクロック出力制御回路を有し、該クロ
ック出力制御信号が、第１の信号または前記第２の信号
の増幅回路からの出力を制御し、該クロック出力制御信
号が同期式記憶回路装置のリードモード信号、バースト
モード信号、ＣＡＳレーテンシー信号で制御される。ク
ロックモード信号を発生するクロックモード信号発生回
路を有し、該クロックモード信号は、受信回路から、増
幅回路を直接通る経路と、第１の遅延回路列と第２の遅
延回路列と第１の遅延回路と第２の遅延回路を通る経路
に切り替える。
【００５３】また、第１の遅延回路の遅延時間が電気信
号で調整可能な構成になっており、該電気信号が、外部
信号と増幅回路の出力の位相差を打ち消すような信号で
あり、該電気信号を発生するための位相比較回路を有す
る。すなわち、位相比較回路により外部クロックと内部
クロックの位相差をより精度よく合わせられる。しか
も、位相比較回路なしでもあらかじめ位相が合っている
ので、位相比較回路によっても極めて短い時間で位相調
整がされ、かつ位相比較回路を用いた回路としては、広
い周波数にわたってクロックを制御し得る。
号で調整可能な構成になっており、該電気信号が、外部
信号と増幅回路の出力の位相差を打ち消すような信号で
あり、該電気信号を発生するための位相比較回路を有す
る。すなわち、位相比較回路により外部クロックと内部
クロックの位相差をより精度よく合わせられる。しか
も、位相比較回路なしでもあらかじめ位相が合っている
ので、位相比較回路によっても極めて短い時間で位相調
整がされ、かつ位相比較回路を用いた回路としては、広
い周波数にわたってクロックを制御し得る。
【００５４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して証明する。 （第１の実施形態）本発明の第１の実施形態について図
１と図２により説明する。
て図面を参照して証明する。 （第１の実施形態）本発明の第１の実施形態について図
１と図２により説明する。
【００５５】図１を参照すると、本実施形態は、信号の
伝達経路の任意の位置から出力を取り出し得る遅延回路
列１０１（第１の遅延回路列）と、信号の伝達経路の任
意の位置から入力を入れ得る遅延回路１０２（第２の遅
延回路列）と、信号の入力端子と出力端子と入出力の制
御端子１０９を有する制御回路１０３と、遅延回路列１
０１と１０２の負荷を等しくするための負荷調整素子１
０４と、外部信号を受信する受信回路１０５と、増幅回
路１０６と、受信回路１０５と同等の遅延時間を有する
遅延回路１０７と、増幅回路１０６と同等の遅延時間を
有する遅延回路１０８から構成される。受信回路１０５
の出力は遅延回路１０７の入力と制御端子１０９とに接
続されている。遅延回路１０７の出力は遅延回路１０８
の入力と接続されている。遅延回路１０８の出力は遅延
回路列１０１の入力と接続されている。遅延回路列１０
２の出力は増幅回路１０６の入力と接続されている。
伝達経路の任意の位置から出力を取り出し得る遅延回路
列１０１（第１の遅延回路列）と、信号の伝達経路の任
意の位置から入力を入れ得る遅延回路１０２（第２の遅
延回路列）と、信号の入力端子と出力端子と入出力の制
御端子１０９を有する制御回路１０３と、遅延回路列１
０１と１０２の負荷を等しくするための負荷調整素子１
０４と、外部信号を受信する受信回路１０５と、増幅回
路１０６と、受信回路１０５と同等の遅延時間を有する
遅延回路１０７と、増幅回路１０６と同等の遅延時間を
有する遅延回路１０８から構成される。受信回路１０５
の出力は遅延回路１０７の入力と制御端子１０９とに接
続されている。遅延回路１０７の出力は遅延回路１０８
の入力と接続されている。遅延回路１０８の出力は遅延
回路列１０１の入力と接続されている。遅延回路列１０
２の出力は増幅回路１０６の入力と接続されている。
【００５６】次に、遅延回路列１０１、遅延回路列１０
２、制御回路１０３および負荷調整素子１０４の内部の
構成について説明する。遅延回路列１０１と遅延回路列
１０２はインバーターとＮＡＮＤとの交互配置からな
り、制御回路１０３と負荷調整素子１０４はＮＡＮＤか
らなる。遅延回路列１０１は、入力側からＮＡＮＤ Ｆ
Ｎ１、インバーターＦＩ１、ＮＡＮＤ ＦＮ２、インバ
ーターＦＩ２、…、ＮＡＮＤ ＦＮｎ、インバーターＦ
Ｉｎ，ＮＡＮＤ ＦＮｎ＋１、インバーターＦＩｎ＋
１、…をこの順で接続した構成からなる。遅延回路列１
０２は、出力側から、インバーターＲＩ１、ＮＡＮＤ
ＲＮ１、インバーターＲＩ２、ＮＡＮＤ ＲＮ２、…、
インバーターＲＩｎ、ＮＡＮＤ ＲＮｎ、インバーター
ＲＩｎ＋１、ＮＡＮＤ ＲＮｎ＋１、…をこの順で接続
した構成からなる。制御回路１０３は、入力端子の１つ
が制御端子１０９と接続されたＮＡＮＤ列ＮＡＮＤ Ｃ
Ｎ１、ＮＡＮＤ ＣＮ２、…、ＮＡＮＤ ＣＮｎ、ＮＡ
ＮＤ ＣＮｎ＋１、…から構成される。負荷調整素子１
０４は、入力端子の１つが接地線１１０と接続されたＮ
ＡＮＤ列ＮＡＮＤ ＧＮ１、ＮＡＮＤ ＧＮ２、…、Ｎ
ＡＮＤ ＧＮｎ、ＮＡＮＤ ＧＮｎ＋１、…から構成さ
れる。
２、制御回路１０３および負荷調整素子１０４の内部の
構成について説明する。遅延回路列１０１と遅延回路列
１０２はインバーターとＮＡＮＤとの交互配置からな
り、制御回路１０３と負荷調整素子１０４はＮＡＮＤか
らなる。遅延回路列１０１は、入力側からＮＡＮＤ Ｆ
Ｎ１、インバーターＦＩ１、ＮＡＮＤ ＦＮ２、インバ
ーターＦＩ２、…、ＮＡＮＤ ＦＮｎ、インバーターＦ
Ｉｎ，ＮＡＮＤ ＦＮｎ＋１、インバーターＦＩｎ＋
１、…をこの順で接続した構成からなる。遅延回路列１
０２は、出力側から、インバーターＲＩ１、ＮＡＮＤ
ＲＮ１、インバーターＲＩ２、ＮＡＮＤ ＲＮ２、…、
インバーターＲＩｎ、ＮＡＮＤ ＲＮｎ、インバーター
ＲＩｎ＋１、ＮＡＮＤ ＲＮｎ＋１、…をこの順で接続
した構成からなる。制御回路１０３は、入力端子の１つ
が制御端子１０９と接続されたＮＡＮＤ列ＮＡＮＤ Ｃ
Ｎ１、ＮＡＮＤ ＣＮ２、…、ＮＡＮＤ ＣＮｎ、ＮＡ
ＮＤ ＣＮｎ＋１、…から構成される。負荷調整素子１
０４は、入力端子の１つが接地線１１０と接続されたＮ
ＡＮＤ列ＮＡＮＤ ＧＮ１、ＮＡＮＤ ＧＮ２、…、Ｎ
ＡＮＤ ＧＮｎ、ＮＡＮＤ ＧＮｎ＋１、…から構成さ
れる。
【００５７】次に、遅延回路列１０１、遅延回路列１０
２、制御回路１０３および負荷調整素子１０４の相互の
接続をそれぞれのｎ番目の素子で説明する。遅延回路列
１０１のインバーターＦＩｎの出力は、ＮＡＮＤ ＦＮ
ｎ＋１に入力するとともに、制御回路１０３のＮＡＮＤ
ＣＮｎの２つの入力端子の１つで制御端子１０９と接
続されていない入力端子と接続されている。制御回路１
０３のＮＡＮＤ ＣＮｎの出力は、遅延回路列１０１の
ＮＡＮＤ ＦＮｎ＋２の２つの入力端子の１つでインバ
ーターＦＩｎ＋１の出力と接続されていない入力端子と
接続され、かつ遅延回路列１０２のＮＡＮＤ ＲＮｎの
２つの入力端子の１つでインバーターＲＩｎ＋１の出力
と接続されていない入力端子と接続されている。遅延回
路列１０２のＮＡＮＤ ＲＮｎの出力は、遅延回路列１
０２のインバーターＲＩｎの入力に接続されている。遅
延回路列１０２のインバーターＲＩｎの出力はＮＡＮＤ
ＲＮｎ−１に入力するとともに、負荷調整素子１０４の
ＮＡＮＤ ＧＮｎの２つの入力端子の１つで接地線１１
０と接続されてない入力端子と接続されている。負荷調
整素子１０４のＮＡＮＤ ＧＮｎの出力はどこにも接続
されていない。また、遅延回路列１０１のＮＡＮＤ Ｆ
Ｎ１の２つの入力端子の１つで遅延回路列１０１の入力
端子とは接続されていない入力端子と、ＮＡＮＤ ＦＮ
２の２つの入力端子の１つでインバーターＦＩ１の出力
と接続されていない入力端子と、遅延回路列１０２の最
後尾のＮＡＮＤの２つ入力のうち、制御回路１０３の最
後尾のＮＡＮＤの出力と接続されていない入力は電源線
１１１と接続されている。
２、制御回路１０３および負荷調整素子１０４の相互の
接続をそれぞれのｎ番目の素子で説明する。遅延回路列
１０１のインバーターＦＩｎの出力は、ＮＡＮＤ ＦＮ
ｎ＋１に入力するとともに、制御回路１０３のＮＡＮＤ
ＣＮｎの２つの入力端子の１つで制御端子１０９と接
続されていない入力端子と接続されている。制御回路１
０３のＮＡＮＤ ＣＮｎの出力は、遅延回路列１０１の
ＮＡＮＤ ＦＮｎ＋２の２つの入力端子の１つでインバ
ーターＦＩｎ＋１の出力と接続されていない入力端子と
接続され、かつ遅延回路列１０２のＮＡＮＤ ＲＮｎの
２つの入力端子の１つでインバーターＲＩｎ＋１の出力
と接続されていない入力端子と接続されている。遅延回
路列１０２のＮＡＮＤ ＲＮｎの出力は、遅延回路列１
０２のインバーターＲＩｎの入力に接続されている。遅
延回路列１０２のインバーターＲＩｎの出力はＮＡＮＤ
ＲＮｎ−１に入力するとともに、負荷調整素子１０４の
ＮＡＮＤ ＧＮｎの２つの入力端子の１つで接地線１１
０と接続されてない入力端子と接続されている。負荷調
整素子１０４のＮＡＮＤ ＧＮｎの出力はどこにも接続
されていない。また、遅延回路列１０１のＮＡＮＤ Ｆ
Ｎ１の２つの入力端子の１つで遅延回路列１０１の入力
端子とは接続されていない入力端子と、ＮＡＮＤ ＦＮ
２の２つの入力端子の１つでインバーターＦＩ１の出力
と接続されていない入力端子と、遅延回路列１０２の最
後尾のＮＡＮＤの２つ入力のうち、制御回路１０３の最
後尾のＮＡＮＤの出力と接続されていない入力は電源線
１１１と接続されている。
【００５８】次に、本実施形態の動作について図２によ
り説明する。
り説明する。
【００５９】入力クロック３０１は、立ち上がりエッジ
を用いる低周期Ｈ（ハイレベル）パルスである。クロッ
ク群３０２は、遅延回路列１０１内の全てのインバータ
ー出力で、遅延回路列２０１内を進行するクロックを表
す。クロック３０３は、受信回路１０５の出力で、制御
端子１０９に入力するクロックを表す。クロック群３０
４は、遅延回路列１０２内の全てのインバーター出力
で、遅延回路列１０２内を進行するクロックを表す。ク
ロック３０５は増幅回路１０６の出力を表す。クロック
は周期的に本遅延回路装置に入力されるため、実使用時
には、個々の区別をすることはないが、ここでは、動作
をわかりやすくするため、任意のクロックパルスの１つ
をｍ番クロックと名付け、次のクロックパルスをｍ＋１
番クロックと名付け、次のクロックパルスをｍ＋２番ク
ロックと名付ける。ｍ番クロックは、受信回路１０５の
次に、受信回路１０５と同等の遅延時間を有する遅延回
路１０７と、増幅回路１０６と同等の遅延時間を有する
遅延回路１０８を介して遅延回路列１０１に入り、遅延
回路列１０１内を進行し、クロック群３０２中のｍ番ク
ロック群で表される。遅延回路列１０１内のインバータ
ー出力は、ｍ番クロックの進行によりＨになり、ｍ番ク
ロックのパルス幅の期間Ｈ出力を保つ。ｍ番クロックが
受信回路１０５を出てからクロック１周期後、受信回路
１０５からｍ＋１番クロックが制御端子１０９に入力
し、クロック３０３のｍ＋１番クロックとして表され
る。このときｍ番クロックは、遅延回路列１０１内を進
行しており、例えば、遅延回路列１０１内をｊ番目のイ
ンバーターＦＩｊ（Ｈパルスの先頭のインバーター）か
らｊ−ｋ番目のインバーターＦＩｊ−ｋ（Ｈパルスの最
後のインバーター）をｍ番クロックの幅で進行中とする
と、ｊ番目のインバーターＦＩｊからＦＩｊ−ｋ番目の
インバーターＦＩｊ−ｋの出力は、前述の通りＨ出力で
ある。したがって、ｍ番クロックの進行中のインバータ
ーＦＩｊからＦＩｊ−ｋの出力と接続された制御回路１
０３のＮＡＮＤ ＣＮｊからＣＮｊ−ｋの入力は、２入
力ともＨになり、出力はＬ（ロウレベル）になる。この
結果、遅延回路列１０２内のＮＡＮＤ入力は、２入力と
もＨで待機しているが、このうち、制御回路１０３のＮ
ＡＮＤ ＣＮｊからＣＮｊ−ｋと接続された遅延回路列
１０２内のＮＡＮＤ ＲＮｊからＲＮｊ−ｋの２入力の
１つがＬになり、出力はＨからＬに転じ、遅延回路列１
０２内をｍ番クロックがＬパルスとなって進行し、クロ
ック群３０４中のｍ番クロック群で表される。また、遅
延回路列１０１内のＮＡＮＤＦＮｊ＋２からＮＡＮＤ
ＦＮｊ−ｋ＋２の２つの入力のうち制御回路１０３のＮ
ＡＮＤ ＣＮｊからＣＮｊ−ｋと接続された入力がＬに
なり、この結果、インバーターＦＩｊ＋２からインバー
ターＦＩｊ−ｋ＋２の出力が全てＬになり、遅延回路列
１０１内のｍ番クロックは全てＬにされる。遅延回路列
１０２を出たｍ番クロックは増幅回路１０６を介して出
力され、クロック３０４のｍ番目のクロックで表され
る。
を用いる低周期Ｈ（ハイレベル）パルスである。クロッ
ク群３０２は、遅延回路列１０１内の全てのインバータ
ー出力で、遅延回路列２０１内を進行するクロックを表
す。クロック３０３は、受信回路１０５の出力で、制御
端子１０９に入力するクロックを表す。クロック群３０
４は、遅延回路列１０２内の全てのインバーター出力
で、遅延回路列１０２内を進行するクロックを表す。ク
ロック３０５は増幅回路１０６の出力を表す。クロック
は周期的に本遅延回路装置に入力されるため、実使用時
には、個々の区別をすることはないが、ここでは、動作
をわかりやすくするため、任意のクロックパルスの１つ
をｍ番クロックと名付け、次のクロックパルスをｍ＋１
番クロックと名付け、次のクロックパルスをｍ＋２番ク
ロックと名付ける。ｍ番クロックは、受信回路１０５の
次に、受信回路１０５と同等の遅延時間を有する遅延回
路１０７と、増幅回路１０６と同等の遅延時間を有する
遅延回路１０８を介して遅延回路列１０１に入り、遅延
回路列１０１内を進行し、クロック群３０２中のｍ番ク
ロック群で表される。遅延回路列１０１内のインバータ
ー出力は、ｍ番クロックの進行によりＨになり、ｍ番ク
ロックのパルス幅の期間Ｈ出力を保つ。ｍ番クロックが
受信回路１０５を出てからクロック１周期後、受信回路
１０５からｍ＋１番クロックが制御端子１０９に入力
し、クロック３０３のｍ＋１番クロックとして表され
る。このときｍ番クロックは、遅延回路列１０１内を進
行しており、例えば、遅延回路列１０１内をｊ番目のイ
ンバーターＦＩｊ（Ｈパルスの先頭のインバーター）か
らｊ−ｋ番目のインバーターＦＩｊ−ｋ（Ｈパルスの最
後のインバーター）をｍ番クロックの幅で進行中とする
と、ｊ番目のインバーターＦＩｊからＦＩｊ−ｋ番目の
インバーターＦＩｊ−ｋの出力は、前述の通りＨ出力で
ある。したがって、ｍ番クロックの進行中のインバータ
ーＦＩｊからＦＩｊ−ｋの出力と接続された制御回路１
０３のＮＡＮＤ ＣＮｊからＣＮｊ−ｋの入力は、２入
力ともＨになり、出力はＬ（ロウレベル）になる。この
結果、遅延回路列１０２内のＮＡＮＤ入力は、２入力と
もＨで待機しているが、このうち、制御回路１０３のＮ
ＡＮＤ ＣＮｊからＣＮｊ−ｋと接続された遅延回路列
１０２内のＮＡＮＤ ＲＮｊからＲＮｊ−ｋの２入力の
１つがＬになり、出力はＨからＬに転じ、遅延回路列１
０２内をｍ番クロックがＬパルスとなって進行し、クロ
ック群３０４中のｍ番クロック群で表される。また、遅
延回路列１０１内のＮＡＮＤＦＮｊ＋２からＮＡＮＤ
ＦＮｊ−ｋ＋２の２つの入力のうち制御回路１０３のＮ
ＡＮＤ ＣＮｊからＣＮｊ−ｋと接続された入力がＬに
なり、この結果、インバーターＦＩｊ＋２からインバー
ターＦＩｊ−ｋ＋２の出力が全てＬになり、遅延回路列
１０１内のｍ番クロックは全てＬにされる。遅延回路列
１０２を出たｍ番クロックは増幅回路１０６を介して出
力され、クロック３０４のｍ番目のクロックで表され
る。
【００６０】次に、遅延時間について説明する。
【００６１】受信回路１０５と遅延回路１０７の遅延時
間は、前述の通り等しく、それぞれｄ１とする。増幅回
路１０６と遅延回路１０８の遅延時間は、前述の通り等
しくそれぞれｄ２とする。クロックの周期はｔＣＫとす
る。入力クロック３０１のｍ番クロックの立ち上がりエ
ッジと受信回路１０５の出力クロック３０３のｍ番クロ
ック立ち上がりエッジとの間の遅延はｄ１である。受信
回路１０５の出力クロック３０３のｍ番クロックの立ち
上がりエッジと遅延回路列１０１を進行するクロック群
３０２のｍ番目のクロック群の先頭クロックの立ち上が
りエッジの間の遅延は、受信回路１０５の出力クロック
３０３のｍ番クロックの立ち上がりエッジと受信回路１
０５の出力クロック３０３のｍ＋１番クロック立ち上が
りエッジの間の遅延に等しく、ｔＣＫとなる。したがっ
て、遅延回路列１０１をクロックの立ち上がりエッジが
進行する時間は、クロックの周期ｔＣＫから遅延回路１
０７の遅延時間ｄ１と遅延回路１０８の遅延時間ｄ２を
引いた時間ｔＣＫ−ｄ１−ｄ２である。遅延回路列１０
２をクロックのＬパルスの立ち上がりエッジが進行する
遅延回路は、遅延回路列１０１をクロックの立ち上がり
エッジが進行した遅延回路と等しい構成段数になるの
で、遅延回路列１０２をクロックのＬパルスの立ち上が
りエッジが進行する時間は、遅延回路列１０１をクロッ
クの立ち上がりエッジが進行する時間と等しく、クロッ
クの周期ｔＣＫから遅延回路１０７の遅延時間ｄ１と遅
延回路１０８の遅延時間ｄ２を引いた時間ｔＣＫ−ｄ１
−ｄ２である。増幅回路１０６を通過するのに要する時
間は、前述の通り、ｄ２である。以上、クロックが受信
回路１０５、遅延回路１０７、遅延回路１０８、遅延回
路列１０１、遅延回路列１０２、増幅回路１０６を通過
するのに要する時間は２ｔＣＫになり、ｍ番クロック
は、ｍ＋２番クロックと等しいタイミングで不図示の内
部回路に出力される。
間は、前述の通り等しく、それぞれｄ１とする。増幅回
路１０６と遅延回路１０８の遅延時間は、前述の通り等
しくそれぞれｄ２とする。クロックの周期はｔＣＫとす
る。入力クロック３０１のｍ番クロックの立ち上がりエ
ッジと受信回路１０５の出力クロック３０３のｍ番クロ
ック立ち上がりエッジとの間の遅延はｄ１である。受信
回路１０５の出力クロック３０３のｍ番クロックの立ち
上がりエッジと遅延回路列１０１を進行するクロック群
３０２のｍ番目のクロック群の先頭クロックの立ち上が
りエッジの間の遅延は、受信回路１０５の出力クロック
３０３のｍ番クロックの立ち上がりエッジと受信回路１
０５の出力クロック３０３のｍ＋１番クロック立ち上が
りエッジの間の遅延に等しく、ｔＣＫとなる。したがっ
て、遅延回路列１０１をクロックの立ち上がりエッジが
進行する時間は、クロックの周期ｔＣＫから遅延回路１
０７の遅延時間ｄ１と遅延回路１０８の遅延時間ｄ２を
引いた時間ｔＣＫ−ｄ１−ｄ２である。遅延回路列１０
２をクロックのＬパルスの立ち上がりエッジが進行する
遅延回路は、遅延回路列１０１をクロックの立ち上がり
エッジが進行した遅延回路と等しい構成段数になるの
で、遅延回路列１０２をクロックのＬパルスの立ち上が
りエッジが進行する時間は、遅延回路列１０１をクロッ
クの立ち上がりエッジが進行する時間と等しく、クロッ
クの周期ｔＣＫから遅延回路１０７の遅延時間ｄ１と遅
延回路１０８の遅延時間ｄ２を引いた時間ｔＣＫ−ｄ１
−ｄ２である。増幅回路１０６を通過するのに要する時
間は、前述の通り、ｄ２である。以上、クロックが受信
回路１０５、遅延回路１０７、遅延回路１０８、遅延回
路列１０１、遅延回路列１０２、増幅回路１０６を通過
するのに要する時間は２ｔＣＫになり、ｍ番クロック
は、ｍ＋２番クロックと等しいタイミングで不図示の内
部回路に出力される。
【００６２】また、本実施形態では、遅延回路列１０１
と遅延回路列１０２の遅延時間を等しくするため、例え
ば、ＦＮｎとＦＩｎとＣＮｎのマスクパターンと、ＲＮ
ｎとＲＩｎとＧＮｎのマスクレイアウトを鏡像パターン
とし、負荷（遅延回路列１０１と１０２に接続される全
てのゲート、配線で、遅延回路列１０１に対しては制御
回路１０３、遅延回路列１０２に対しては負荷調整素子
１０４）を等しくした。
と遅延回路列１０２の遅延時間を等しくするため、例え
ば、ＦＮｎとＦＩｎとＣＮｎのマスクパターンと、ＲＮ
ｎとＲＩｎとＧＮｎのマスクレイアウトを鏡像パターン
とし、負荷（遅延回路列１０１と１０２に接続される全
てのゲート、配線で、遅延回路列１０１に対しては制御
回路１０３、遅延回路列１０２に対しては負荷調整素子
１０４）を等しくした。
【００６３】本実施形態の遅延回路装置に供給される電
源電圧は、本実施形態の遅延回路装置が搭載される半導
体回路装置上に搭載された定電圧供給回路から供給され
る。したがって、本実施形態の遅延回路装置の遅延時間
は外部電源電圧に依存しない。また、定電圧供給回路か
ら供給される電圧を調整することにより、遅延回路列１
０１、遅延回路列１０２の使用ゲート段数を調整でき
る。定電圧供給回路から供給される電圧を高くすると、
遅延回路列１０１，１０２の信号伝達速度が早くなり、
低くすると遅くなるからである。
源電圧は、本実施形態の遅延回路装置が搭載される半導
体回路装置上に搭載された定電圧供給回路から供給され
る。したがって、本実施形態の遅延回路装置の遅延時間
は外部電源電圧に依存しない。また、定電圧供給回路か
ら供給される電圧を調整することにより、遅延回路列１
０１、遅延回路列１０２の使用ゲート段数を調整でき
る。定電圧供給回路から供給される電圧を高くすると、
遅延回路列１０１，１０２の信号伝達速度が早くなり、
低くすると遅くなるからである。
【００６４】本実施形態によれば、外部クロックと遅延
差のない内部クロックが僅か２クロック後に確実に得る
ことが可能である。
差のない内部クロックが僅か２クロック後に確実に得る
ことが可能である。
【００６５】本実施形態の遅延回路列１０１、遅延回路
列１０２、制御回路１０３、負荷調整素子１０４はＮＡ
ＮＤおよびインバーターから構成されているが、他の素
子にて構成することも可能である。また、内部回路の動
作に影響を与えない範囲において、外部クロック２０１
の誤差は許容し得る。 （第２の実施形態）次に、本発明の第２の実施形態につ
いて図３を参照して説明する。
列１０２、制御回路１０３、負荷調整素子１０４はＮＡ
ＮＤおよびインバーターから構成されているが、他の素
子にて構成することも可能である。また、内部回路の動
作に影響を与えない範囲において、外部クロック２０１
の誤差は許容し得る。 （第２の実施形態）次に、本発明の第２の実施形態につ
いて図３を参照して説明する。
【００６６】図３に示すように、本実施形態は、図１の
遅延回路装置に、複数の遅延時間を複数の制御信号で選
択可能な遅延回路１１２と、遅延回路１１２と等しい構
成の遅延回路１１３とを付加した構成で、遅延回路１１
２が遅延回路列１０１の入力経路に直列に配置され、遅
延回路１１３が遅延回路列１０２の出力経路に直列に配
置され、遅延回路１１２と遅延回路１１３の遅延時間が
等しくなるように制御する回路になっている。
遅延回路装置に、複数の遅延時間を複数の制御信号で選
択可能な遅延回路１１２と、遅延回路１１２と等しい構
成の遅延回路１１３とを付加した構成で、遅延回路１１
２が遅延回路列１０１の入力経路に直列に配置され、遅
延回路１１３が遅延回路列１０２の出力経路に直列に配
置され、遅延回路１１２と遅延回路１１３の遅延時間が
等しくなるように制御する回路になっている。
【００６７】次に、本実施形態の動作について説明す
る。
る。
【００６８】動作は、基本的には、第１の実施形態と等
しく、遅延回路１１２と遅延回路１１３の遅延時間ｄＶ
の調整が加わる点が第１の実施形態と異なる。そのた
め、まず、遅延時間について説明する。受信回路１０５
と遅延回路１０７の遅延時間は、前述の通り等しく、そ
れぞれｄ１とする。増幅回路１０６と遅延回路１０８の
遅延時間は、前述の通り等しく、それぞれｄ２とし、遅
延回路１１２と遅延回路１１３の遅延時間をｄＶとし、
クロックの周期はｔＣＫとする。したがって、遅延回路
列１０１をクロックの立ち上がりエッジが進行する時間
は、クロックの周期ｔＣＫから遅延回路１０７の遅延時
間ｄ１、遅延回路１０８の遅延時間ｄ２、遅延回路列１
１２の遅延時間ｄＶを引いた時間ｔＣＫ−ｄ１−ｄ２−
ｄＶである。遅延回路列１０２をクロックのＬパルスの
立ち上がりエッジが進行する遅延回路は、遅延回路列１
０１をクロックの立ち上がりエッジが進行する遅延回路
と等しい構成段数になるので、遅延回路列１０２をクロ
ックのＬパルスの立ち上がりエッジが進行する時間は、
遅延回路列１０１をクロックの立ち上がりエッジが進行
する時間と等しく、クロックの周期ｔＣＫから遅延回路
１０７の遅延時間ｄ１、遅延回路１０８の遅延時間ｄ
２、遅延回路１１３の遅延時間ｄＶを引いた時間ｔＣＫ
−ｄ１−ｄ２−ｄＶである。
しく、遅延回路１１２と遅延回路１１３の遅延時間ｄＶ
の調整が加わる点が第１の実施形態と異なる。そのた
め、まず、遅延時間について説明する。受信回路１０５
と遅延回路１０７の遅延時間は、前述の通り等しく、そ
れぞれｄ１とする。増幅回路１０６と遅延回路１０８の
遅延時間は、前述の通り等しく、それぞれｄ２とし、遅
延回路１１２と遅延回路１１３の遅延時間をｄＶとし、
クロックの周期はｔＣＫとする。したがって、遅延回路
列１０１をクロックの立ち上がりエッジが進行する時間
は、クロックの周期ｔＣＫから遅延回路１０７の遅延時
間ｄ１、遅延回路１０８の遅延時間ｄ２、遅延回路列１
１２の遅延時間ｄＶを引いた時間ｔＣＫ−ｄ１−ｄ２−
ｄＶである。遅延回路列１０２をクロックのＬパルスの
立ち上がりエッジが進行する遅延回路は、遅延回路列１
０１をクロックの立ち上がりエッジが進行する遅延回路
と等しい構成段数になるので、遅延回路列１０２をクロ
ックのＬパルスの立ち上がりエッジが進行する時間は、
遅延回路列１０１をクロックの立ち上がりエッジが進行
する時間と等しく、クロックの周期ｔＣＫから遅延回路
１０７の遅延時間ｄ１、遅延回路１０８の遅延時間ｄ
２、遅延回路１１３の遅延時間ｄＶを引いた時間ｔＣＫ
−ｄ１−ｄ２−ｄＶである。
【００６９】以上説明したように、遅延回路列１０１と
遅延回路列１０２をクロックが通過する時間に遅延回路
１１２、遅延回路１１３の遅延時間の項が含まれる。し
たがって、例えば、クロックの周期ｔＣＫがあらかじめ
長くなることがわかっている場合には、ｄＶが長くなる
設定、クロックの周期ｔＣＫがあらかじめ短くなること
がわかっている場合には、ｄＶが短くなる設定を行う。
遅延回路列１０２をクロックが通過する時間に遅延回路
１１２、遅延回路１１３の遅延時間の項が含まれる。し
たがって、例えば、クロックの周期ｔＣＫがあらかじめ
長くなることがわかっている場合には、ｄＶが長くなる
設定、クロックの周期ｔＣＫがあらかじめ短くなること
がわかっている場合には、ｄＶが短くなる設定を行う。
【００７０】以上の動作により、本実施形態では、遅延
回路列１０１、遅延回路列１０２の規模を大きくするこ
となく、広い周波数範囲にわたって所望の特性が得られ
ることがわかる。 （第３の実施形態）次に、本発明の第３の実施形態につ
いて、図４を用いて説明する。
回路列１０１、遅延回路列１０２の規模を大きくするこ
となく、広い周波数範囲にわたって所望の特性が得られ
ることがわかる。 （第３の実施形態）次に、本発明の第３の実施形態につ
いて、図４を用いて説明する。
【００７１】図４に示すように、本実施形態は、図１の
遅延回路装置に、増幅回路１０６の入力を反転するイン
バーター１１４が付加され、遅延回路１０７と遅延回路
１０８の遅延時間の和が、受信回路１０５の遅延時間と
増幅回路１０６の遅延時間の和よりクロック２０１のパ
ルス幅分短い時間に設定される点が第１の実施形態と異
なる。
遅延回路装置に、増幅回路１０６の入力を反転するイン
バーター１１４が付加され、遅延回路１０７と遅延回路
１０８の遅延時間の和が、受信回路１０５の遅延時間と
増幅回路１０６の遅延時間の和よりクロック２０１のパ
ルス幅分短い時間に設定される点が第１の実施形態と異
なる。
【００７２】本実施形態の動作は基本的に、第１の実施
形態と同じである。ただし、第１の実施形態では遅延回
路列１０１から遅延回路列１０２にパルスを転送すると
き、ＨパルスがＬパルスに反転するが、本実施形態で
は、ＬパルスをＨパルスに再反転し出力する。本実施形
態でも出力のＨパルスの立ち上がりエッジを用いるの
で、パルス幅ｔＰＷ分の調整を要する。
形態と同じである。ただし、第１の実施形態では遅延回
路列１０１から遅延回路列１０２にパルスを転送すると
き、ＨパルスがＬパルスに反転するが、本実施形態で
は、ＬパルスをＨパルスに再反転し出力する。本実施形
態でも出力のＨパルスの立ち上がりエッジを用いるの
で、パルス幅ｔＰＷ分の調整を要する。
【００７３】次に、遅延時間の配分および出力パルスの
タイミングについて説明する。遅延回路１０７と遅延回
路１０８の遅延時間の和は、受信回路１０５の遅延時間
と増幅回路１０６の遅延時間の和ｄ１＋ｄ２より入力ク
ロック３０１のパルス幅ｔＰＷ分短い時間ｄ１＋ｄ２−
ｔＰＷになる。したがって、遅延回路列１０１をクロッ
クの立ち上がりエッジが進行する時間は、クロックの周
期ｔＣＫから、遅延回路１０７の遅延時間と遅延回路１
０８の遅延時間の和ｄ１＋ｄ２−ｔＰＷを引いた時間ｔ
ＣＫ−ｄ１−ｄ２＋ｔＰＷである。遅延回路列１０２を
クロックのＬパルスの立ち上がりエッジが進行する遅延
回路は、遅延回路列１０１をクロックの立ち上がりエッ
ジが進行する遅延回路と等しい構成段数になるので、遅
延回路列１０２をクロックのＬパルスの立ち上がりエッ
ジが進行する時間は遅延回路列１０１をクロック立ち上
がりエッジが進行する時間と等しく、クロックの周期ｔ
ＣＫからｄ１＋ｄ２−ｔＰＷを引いた時間ｔＣＫ−ｄ１
−ｄ２＋ｔＰＷである。また、遅延回路列１０２をクロ
ックのＬパルスの立ち下がりエッジが進行する時間は、
立ち上がりエッジが進行する時間よりパルス幅ｔＰＷ短
く、ｔＣＫ−ｄ１−ｄ２である。
タイミングについて説明する。遅延回路１０７と遅延回
路１０８の遅延時間の和は、受信回路１０５の遅延時間
と増幅回路１０６の遅延時間の和ｄ１＋ｄ２より入力ク
ロック３０１のパルス幅ｔＰＷ分短い時間ｄ１＋ｄ２−
ｔＰＷになる。したがって、遅延回路列１０１をクロッ
クの立ち上がりエッジが進行する時間は、クロックの周
期ｔＣＫから、遅延回路１０７の遅延時間と遅延回路１
０８の遅延時間の和ｄ１＋ｄ２−ｔＰＷを引いた時間ｔ
ＣＫ−ｄ１−ｄ２＋ｔＰＷである。遅延回路列１０２を
クロックのＬパルスの立ち上がりエッジが進行する遅延
回路は、遅延回路列１０１をクロックの立ち上がりエッ
ジが進行する遅延回路と等しい構成段数になるので、遅
延回路列１０２をクロックのＬパルスの立ち上がりエッ
ジが進行する時間は遅延回路列１０１をクロック立ち上
がりエッジが進行する時間と等しく、クロックの周期ｔ
ＣＫからｄ１＋ｄ２−ｔＰＷを引いた時間ｔＣＫ−ｄ１
−ｄ２＋ｔＰＷである。また、遅延回路列１０２をクロ
ックのＬパルスの立ち下がりエッジが進行する時間は、
立ち上がりエッジが進行する時間よりパルス幅ｔＰＷ短
く、ｔＣＫ−ｄ１−ｄ２である。
【００７４】以上説明したように、遅延回路列１０１と
遅延回路列１０２をクロックが通過する時間に遅延回路
１１２と遅延回路１１３の遅延時間の項が含まれる。し
たがって、例えば、クロックの周期ｔＣＫがあらかじめ
長くなることがわかっている場合には、ｄＶが長くなる
設定、クロックの周期ｔＣＫがあらかじめ短くなること
がわかっている場合には、ｄＶが短くなる設定を行う。
遅延回路列１０２をクロックが通過する時間に遅延回路
１１２と遅延回路１１３の遅延時間の項が含まれる。し
たがって、例えば、クロックの周期ｔＣＫがあらかじめ
長くなることがわかっている場合には、ｄＶが長くなる
設定、クロックの周期ｔＣＫがあらかじめ短くなること
がわかっている場合には、ｄＶが短くなる設定を行う。
【００７５】以上の動作により、本実施形態では、遅延
回路列１０１、遅延回路列１０２の規模を大きくするこ
となく、広い周波数範囲にわたって所望の特性が得られ
ることがわかる。 （第４の実施形態）次に、本発明の第４の実施形態につ
いて図５と図６を用いて説明する。
回路列１０１、遅延回路列１０２の規模を大きくするこ
となく、広い周波数範囲にわたって所望の特性が得られ
ることがわかる。 （第４の実施形態）次に、本発明の第４の実施形態につ
いて図５と図６を用いて説明する。
【００７６】図５に示すように、本実施形態は図１の遅
延回路装置に遅延調整回路１１５が追加され、遅延回路
１０７は、単純な遅延回路ではなく、遅延調整回路１１
５により調整可能な可変遅延回路になっている。
延回路装置に遅延調整回路１１５が追加され、遅延回路
１０７は、単純な遅延回路ではなく、遅延調整回路１１
５により調整可能な可変遅延回路になっている。
【００７７】本実施形態では、図６に示すように、遅延
回路１０７は、トランジスタ１１０２を介して接続され
る容量素子１１０３の組み合わせ８組がインバーター列
１１０１のノードに接続されて構成されている。１個の
トランジスタ１１０２は常に導通状態にあり、他のトラ
ンジスタは、１個が信号１１０４で制御され、２個が信
号１１０５で制御され、４個が信号１１０６で制御され
る。各信号１１０４，１１０５，１１０６は、それぞれ
遅延調整回路１１５内のヒューズレジスタ１１０７、ヒ
ューズレジスタ１１０８、ヒューズレジスタ１１０９で
独立に制御される。したがって、トランジスタ１１０２
に接続され容量値は、２の３乗、すなわち８段階のレベ
ルをもち、遅延回路１０７は８段階の遅延時間をもつ。
ヒューズレジスタ１１０７、ヒューズレジスタ１１０
８、ヒューズレジスタ１１０９の出力レベルは、ヒュー
ズ１１１０、ヒューズ１１１１、ヒューズ１１１２の接
続状態および設定信号１１１３で決定される。
回路１０７は、トランジスタ１１０２を介して接続され
る容量素子１１０３の組み合わせ８組がインバーター列
１１０１のノードに接続されて構成されている。１個の
トランジスタ１１０２は常に導通状態にあり、他のトラ
ンジスタは、１個が信号１１０４で制御され、２個が信
号１１０５で制御され、４個が信号１１０６で制御され
る。各信号１１０４，１１０５，１１０６は、それぞれ
遅延調整回路１１５内のヒューズレジスタ１１０７、ヒ
ューズレジスタ１１０８、ヒューズレジスタ１１０９で
独立に制御される。したがって、トランジスタ１１０２
に接続され容量値は、２の３乗、すなわち８段階のレベ
ルをもち、遅延回路１０７は８段階の遅延時間をもつ。
ヒューズレジスタ１１０７、ヒューズレジスタ１１０
８、ヒューズレジスタ１１０９の出力レベルは、ヒュー
ズ１１１０、ヒューズ１１１１、ヒューズ１１１２の接
続状態および設定信号１１１３で決定される。
【００７８】本実施形態では、ヒューズにより遅延回路
１０７の遅延時間を調整できるので、半導体集積回路が
完成したのちにもクロックのタイミングの設定が可能に
なる。 （第５の実施形態）次に、本発明をダイナミックランダ
ムアクセスメモリ（以下ＤＲＡＭと表記する）のデータ
アウトに使用した場合の実施形態について図７〜１０を
用いて説明する。
１０７の遅延時間を調整できるので、半導体集積回路が
完成したのちにもクロックのタイミングの設定が可能に
なる。 （第５の実施形態）次に、本発明をダイナミックランダ
ムアクセスメモリ（以下ＤＲＡＭと表記する）のデータ
アウトに使用した場合の実施形態について図７〜１０を
用いて説明する。
【００７９】図７に示すように、本実施形態の遅延回路
装置は図１の遅延回路装置に分配回路１２１とクロック
切替回路１２２と最大周期違反検知回路１２３とクロッ
ク起動回路１２４とクロック出力制御回路１２５とクロ
ックモード信号発生回路１２６を追加して構成されてい
る。
装置は図１の遅延回路装置に分配回路１２１とクロック
切替回路１２２と最大周期違反検知回路１２３とクロッ
ク起動回路１２４とクロック出力制御回路１２５とクロ
ックモード信号発生回路１２６を追加して構成されてい
る。
【００８０】分配回路１２１とクロック切替回路１２２
は、複数のクロックの経路が分岐または合流する回路
で、その経路は複数の信号で制御される。
は、複数のクロックの経路が分岐または合流する回路
で、その経路は複数の信号で制御される。
【００８１】最大周期違反検知回路１２３、クロック起
動回路１２４、クロック出力制御回路１２５、クロック
モード信号発生回路１２６は、分配回路１２１とクロッ
ク切替回路１２２のクロックの経路を制御する信号を発
生する回路であり、かつ、それ自体も制御信号で制御さ
れる。
動回路１２４、クロック出力制御回路１２５、クロック
モード信号発生回路１２６は、分配回路１２１とクロッ
ク切替回路１２２のクロックの経路を制御する信号を発
生する回路であり、かつ、それ自体も制御信号で制御さ
れる。
【００８２】分配回路１２１は、受信回路１０５の出力
をクロック入力として入力し、クロック出力として、分
配回路出力１２１１、分配回路出力１２１２に分割し、
出力する。分配回路出力１２１１は遅延回路１０７に入
力し、分配回路出力１２１２は制御端子１０９および最
大周期違反検知回路１２３に入力する。
をクロック入力として入力し、クロック出力として、分
配回路出力１２１１、分配回路出力１２１２に分割し、
出力する。分配回路出力１２１１は遅延回路１０７に入
力し、分配回路出力１２１２は制御端子１０９および最
大周期違反検知回路１２３に入力する。
【００８３】分配回路１２１を制御する信号は、クロッ
ク起動信号１２１４、クロック起動信号１２１５、クロ
ックモード信号１２１７である。
ク起動信号１２１４、クロック起動信号１２１５、クロ
ックモード信号１２１７である。
【００８４】図８に分配回路１２１の回路図を示す。受
信回路１０５の出力は、これまで述べてきたようにＨパ
ルスが一定周期で出力されるクロック出力である。クロ
ックモード信号１２１７は、Ｈのとき受信回路１０５の
出力を分配回路１２１を通過させ、分配回路出力１２１
１、分配回路出力１２１２をクロック出力にする。クロ
ックモード信号１２１７は、Ｈのとき受信回路１０５の
出力を分配回路１２１を通過させず分配回路出力１２１
１をＬ固定、分配回路出力１２１２をＬまたはＨに固定
する。クロック起動信号１２１４は、Ｈのとき、分配回
路出力１２１２を分配回路出力１２１１と等しい出力に
し、ＬのときＨ固定にする。クロック起動信号１２１５
は、Ｈになった後に入力した受信回路１０５の出力のク
ロックを分配回路１２１を通過させ、分配回路出力１２
１１、分配回路１２１２をクロック出力にする。クロッ
ク起動信号１２１５が、Ｌになった後に入力した受信回
路１０５の出力のクロックを分配回路１２１を通過させ
ず、分配回路出力１２１１をＬ固定、分配回路出力１２
１２をＬまたはＨに固定する。また、受信回路１０５の
出力のクロックは、分配回路１１６を通過する際に、イ
ンバーター４段とＮＯＲ１段の遅延幅のパルス幅に整形
される。
信回路１０５の出力は、これまで述べてきたようにＨパ
ルスが一定周期で出力されるクロック出力である。クロ
ックモード信号１２１７は、Ｈのとき受信回路１０５の
出力を分配回路１２１を通過させ、分配回路出力１２１
１、分配回路出力１２１２をクロック出力にする。クロ
ックモード信号１２１７は、Ｈのとき受信回路１０５の
出力を分配回路１２１を通過させず分配回路出力１２１
１をＬ固定、分配回路出力１２１２をＬまたはＨに固定
する。クロック起動信号１２１４は、Ｈのとき、分配回
路出力１２１２を分配回路出力１２１１と等しい出力に
し、ＬのときＨ固定にする。クロック起動信号１２１５
は、Ｈになった後に入力した受信回路１０５の出力のク
ロックを分配回路１２１を通過させ、分配回路出力１２
１１、分配回路１２１２をクロック出力にする。クロッ
ク起動信号１２１５が、Ｌになった後に入力した受信回
路１０５の出力のクロックを分配回路１２１を通過させ
ず、分配回路出力１２１１をＬ固定、分配回路出力１２
１２をＬまたはＨに固定する。また、受信回路１０５の
出力のクロックは、分配回路１１６を通過する際に、イ
ンバーター４段とＮＯＲ１段の遅延幅のパルス幅に整形
される。
【００８５】クロック切替回路１２２は、遅延回路列１
０２と増幅回路１０６の間に配置され、遅延回路列１０
２の出力と受信回路１０５の出力が入力し、クロック切
替回路１２２の出力は増幅回路１０６に入力される。
０２と増幅回路１０６の間に配置され、遅延回路列１０
２の出力と受信回路１０５の出力が入力し、クロック切
替回路１２２の出力は増幅回路１０６に入力される。
【００８６】クロック切替回路１２２を制御する信号
は、クロック出力制御信号１２１６、クロックモード信
号１２１７、クロック切替信号１２１８である。
は、クロック出力制御信号１２１６、クロックモード信
号１２１７、クロック切替信号１２１８である。
【００８７】図９にクロック切替回路１２２の回路図を
示す。クロック出力制御信号１２１６は、Ｈになった後
に入力した受信回路１０５の出力のＨパルスクロックま
たは遅延回路列１０２の出力のクロックをクロック切替
回路１２２を通過させ、クロック切替回路１２２の出力
をＨパルスクロック出力にする。クロック出力制御信号
１２１６が、Ｌになった後に入力した受信回路１０５の
出力Ｈパルスまたは遅延回路列１０２の出力のクロック
をクロック切替回路１２２を通過させず、クロック切替
回路１２２の出力をＬに固定する。クロックモード信号
１２１７、クロック切替信号１２１８の双方がＨになっ
たとき、遅延回路列１０２の出力がクロック切替回路１
２２を通過可能になり、クロックモード信号１２１７、
クロック切替信号１２１８の一方または双方がＬになっ
たとき受信回路１０５の出力がクロック切替回路１２２
を通過可能になる。
示す。クロック出力制御信号１２１６は、Ｈになった後
に入力した受信回路１０５の出力のＨパルスクロックま
たは遅延回路列１０２の出力のクロックをクロック切替
回路１２２を通過させ、クロック切替回路１２２の出力
をＨパルスクロック出力にする。クロック出力制御信号
１２１６が、Ｌになった後に入力した受信回路１０５の
出力Ｈパルスまたは遅延回路列１０２の出力のクロック
をクロック切替回路１２２を通過させず、クロック切替
回路１２２の出力をＬに固定する。クロックモード信号
１２１７、クロック切替信号１２１８の双方がＨになっ
たとき、遅延回路列１０２の出力がクロック切替回路１
２２を通過可能になり、クロックモード信号１２１７、
クロック切替信号１２１８の一方または双方がＬになっ
たとき受信回路１０５の出力がクロック切替回路１２２
を通過可能になる。
【００８８】最大周期違反検知回路１２３は、遅延回路
列１０１を進行したクロックパルスが、遅延回路列１０
１の最遠端に達する時間より長い周期で入力したときに
Ｈパルスとして出力される最大周期違反信号１２１３が
入ったとき、分配回路出力１２１２の最初のＨパルスの
立ち上がりエッジでこれを取り込み、次のＨパルスの立
ち下がりエッジでクロック切替信号１２１８をＨ出力か
らＬ出力にする。クロック切替信号１２１８は、一旦、
Ｌ出力になったら、分配回路出力１２１２のＨパルスが
３回入る間、最大周期違反信号１２１３がＬ出力を続け
た場合Ｈ出力に戻るヒシテリシスを有する。クロック切
替回路１２２は、クロック切替信号１２１８がＨ出力の
とき、遅延回路列１０２の出力を通過させ、クロック切
替信号１２１８がＬ出力のとき、受信回路１０５の出力
を通過させる。
列１０１を進行したクロックパルスが、遅延回路列１０
１の最遠端に達する時間より長い周期で入力したときに
Ｈパルスとして出力される最大周期違反信号１２１３が
入ったとき、分配回路出力１２１２の最初のＨパルスの
立ち上がりエッジでこれを取り込み、次のＨパルスの立
ち下がりエッジでクロック切替信号１２１８をＨ出力か
らＬ出力にする。クロック切替信号１２１８は、一旦、
Ｌ出力になったら、分配回路出力１２１２のＨパルスが
３回入る間、最大周期違反信号１２１３がＬ出力を続け
た場合Ｈ出力に戻るヒシテリシスを有する。クロック切
替回路１２２は、クロック切替信号１２１８がＨ出力の
とき、遅延回路列１０２の出力を通過させ、クロック切
替信号１２１８がＬ出力のとき、受信回路１０５の出力
を通過させる。
【００８９】最大周期違反検知回路１２３を制御する信
号は、クロック起動信号１２１５である。分配回路出力
１２１２は、最大周期違反信号１２１３をＲＳ−Ｆ／Ｆ
１２２１、Ｄ−ＬＡＴ１２２２、Ｄ−Ｆ／Ｆ１２２３
（図１０）で取り込むときに用いられる。
号は、クロック起動信号１２１５である。分配回路出力
１２１２は、最大周期違反信号１２１３をＲＳ−Ｆ／Ｆ
１２２１、Ｄ−ＬＡＴ１２２２、Ｄ−Ｆ／Ｆ１２２３
（図１０）で取り込むときに用いられる。
【００９０】最大周期違反検知回路１２３の論理回路図
を図１０に示す。最大周期違反信号１２１３がＨパルス
として入ったとき、ＲＳ−Ｆ／Ｆ１２２１の出力は、分
配回路出力１２１２に遅延を加えた信号が次にＨ出力に
なるまでＬ出力になる。ＲＳ−Ｆ／Ｆ１２２１のＬ出力
は、まずＤ−ＬＡＴ１２２２で分配回路出力１２１２が
Ｈになる立ち上がりエッジで取り込まれ、Ｄ−ＬＡＴ１
２２２のＱＢからＨ出力として出力される。Ｄ−ＬＡＴ
１２２２のＱＢからのＨ出力は、Ｄ−Ｆ／Ｆ１２２３で
分配回路出力１２１２が次にＨからＬに立ち下がるエッ
ジで取り込まれ、Ｄ−Ｆ／Ｆ１２２３のＱからＨ出力と
して出力される。Ｄ−Ｆ／Ｆ１２２３のＱからのＨ出力
は、Ｄ−Ｆ／Ｆ１２２４で分配回路出力１２１２が次の
次にＨからＬに立ち下がるエッジで取り込まれ、Ｄ−Ｆ
／Ｆ１２２４のＱからＨ出力として出力される。Ｄ−Ｆ
／Ｆ１２２４のＱからのＨ出力は、Ｄ−Ｆ／Ｆ１２２５
で分配回路出力１２１２が次の次にＨからＬに立ち下が
るエッジで取り込まれ、Ｄ−Ｆ／Ｆ１２２５のＱからＨ
出力として出力される。Ｄ−Ｆ／Ｆ１２３３のＱＢ出力
とＤ−Ｆ／Ｆ１２２４のＱＢ出力とＤ−Ｆ／Ｆ１２２５
のＱＢ出力は３入力ＮＡＮＤ１２２６に入力し、３入力
ＮＡＮＤ１２２６の出力は、最大周期違反検知回路１２
３の出力クロック切替信号１２１８として出力される。
を図１０に示す。最大周期違反信号１２１３がＨパルス
として入ったとき、ＲＳ−Ｆ／Ｆ１２２１の出力は、分
配回路出力１２１２に遅延を加えた信号が次にＨ出力に
なるまでＬ出力になる。ＲＳ−Ｆ／Ｆ１２２１のＬ出力
は、まずＤ−ＬＡＴ１２２２で分配回路出力１２１２が
Ｈになる立ち上がりエッジで取り込まれ、Ｄ−ＬＡＴ１
２２２のＱＢからＨ出力として出力される。Ｄ−ＬＡＴ
１２２２のＱＢからのＨ出力は、Ｄ−Ｆ／Ｆ１２２３で
分配回路出力１２１２が次にＨからＬに立ち下がるエッ
ジで取り込まれ、Ｄ−Ｆ／Ｆ１２２３のＱからＨ出力と
して出力される。Ｄ−Ｆ／Ｆ１２２３のＱからのＨ出力
は、Ｄ−Ｆ／Ｆ１２２４で分配回路出力１２１２が次の
次にＨからＬに立ち下がるエッジで取り込まれ、Ｄ−Ｆ
／Ｆ１２２４のＱからＨ出力として出力される。Ｄ−Ｆ
／Ｆ１２２４のＱからのＨ出力は、Ｄ−Ｆ／Ｆ１２２５
で分配回路出力１２１２が次の次にＨからＬに立ち下が
るエッジで取り込まれ、Ｄ−Ｆ／Ｆ１２２５のＱからＨ
出力として出力される。Ｄ−Ｆ／Ｆ１２３３のＱＢ出力
とＤ−Ｆ／Ｆ１２２４のＱＢ出力とＤ−Ｆ／Ｆ１２２５
のＱＢ出力は３入力ＮＡＮＤ１２２６に入力し、３入力
ＮＡＮＤ１２２６の出力は、最大周期違反検知回路１２
３の出力クロック切替信号１２１８として出力される。
【００９１】クロック起動信号１２１５は、Ｌ出力のと
き、Ｄ−ＬＡＴ１２２２のＱＢ出力をＬ固定し、Ｄ−Ｆ
／Ｆ１２２３のＱＢ出力をＨ固定、Ｄ−Ｆ／Ｆ１２２４
のＱＢ出力をＨに固定、Ｄ−Ｆ／Ｆ１２２５のＱＢ出力
をＨに固定し、最大周期違反検知回路１２３の出力クロ
ック切替信号１２１８をＨに固定する。また、クロック
起動信号１２１５はＬ出力のとき、分配回路出力１２１
２をＨ固定し、このときＲＳ−Ｆ／Ｆ１２２１の出力は
Ｈ固定になる。
き、Ｄ−ＬＡＴ１２２２のＱＢ出力をＬ固定し、Ｄ−Ｆ
／Ｆ１２２３のＱＢ出力をＨ固定、Ｄ−Ｆ／Ｆ１２２４
のＱＢ出力をＨに固定、Ｄ−Ｆ／Ｆ１２２５のＱＢ出力
をＨに固定し、最大周期違反検知回路１２３の出力クロ
ック切替信号１２１８をＨに固定する。また、クロック
起動信号１２１５はＬ出力のとき、分配回路出力１２１
２をＨ固定し、このときＲＳ−Ｆ／Ｆ１２２１の出力は
Ｈ固定になる。
【００９２】クロック起動回路１２４は、アクティブ信
号１２１９、パワーダウン信号１２２０が入力し、クロ
ック起動信号１２１４、クロック起動信号１２１５を出
力する。クロック起動回路１２４を制御する信号はクロ
ック出力制御信号１２１６である。
号１２１９、パワーダウン信号１２２０が入力し、クロ
ック起動信号１２１４、クロック起動信号１２１５を出
力する。クロック起動回路１２４を制御する信号はクロ
ック出力制御信号１２１６である。
【００９３】図１１にクロック起動回路１２４の回路図
を示す。
を示す。
【００９４】クロック起動回路１２４は、アクティブ信
号１２１９がＬを出力したときクロック起動信号１２１
４をＨ出力にし、一定の時間を経た後にクロック起動信
号１２１５をＨ出力にする。アクティブ信号１２１９が
Ｈ出力したときクロック起動信号１２１４をＬ出力に
し、ほぼ同時にクロック起動信号１２１５をＬ出力にす
る。パワーダウン信号１２２０がＨ出力したときクロッ
ク起動信号１２１４をＬ出力にし、一定の時間を経た後
にクロック起動信号１２１５をＬ出力にする。パワーダ
ウン信号１２２０がＬ出力したときクロック起動信号１
２１４をＬ出力にし、ほぼ同時にクロック起動信号１２
１５をＬ出力にする。また、クロック出力制御信号１２
１６がＨのときは、クロック起動信号１２１４をＨ出力
にし、クロック起動信号１２１５をＨ出力にする。
号１２１９がＬを出力したときクロック起動信号１２１
４をＨ出力にし、一定の時間を経た後にクロック起動信
号１２１５をＨ出力にする。アクティブ信号１２１９が
Ｈ出力したときクロック起動信号１２１４をＬ出力に
し、ほぼ同時にクロック起動信号１２１５をＬ出力にす
る。パワーダウン信号１２２０がＨ出力したときクロッ
ク起動信号１２１４をＬ出力にし、一定の時間を経た後
にクロック起動信号１２１５をＬ出力にする。パワーダ
ウン信号１２２０がＬ出力したときクロック起動信号１
２１４をＬ出力にし、ほぼ同時にクロック起動信号１２
１５をＬ出力にする。また、クロック出力制御信号１２
１６がＨのときは、クロック起動信号１２１４をＨ出力
にし、クロック起動信号１２１５をＨ出力にする。
【００９５】クロック起動信号１２１４は、Ｈになった
とき、受信回路１０５を起動し、かつ分配回路出力１２
１２をＨ固定からクロック出力可能な状態にする。クロ
ック起動信号１２１４は、Ｌになったとき、受信回路１
０５を停止し、かつ分配回路出力１２１２をＨ固定にす
る。分配回路出力１２１２は、Ｈ固定になったとき、遅
延回路列１０１内を進行中のＨパルスを全て遅延回路列
１０２に転送し、かつ、遅延回路列１０１内のＨパルス
を全てＬ固定にする。
とき、受信回路１０５を起動し、かつ分配回路出力１２
１２をＨ固定からクロック出力可能な状態にする。クロ
ック起動信号１２１４は、Ｌになったとき、受信回路１
０５を停止し、かつ分配回路出力１２１２をＨ固定にす
る。分配回路出力１２１２は、Ｈ固定になったとき、遅
延回路列１０１内を進行中のＨパルスを全て遅延回路列
１０２に転送し、かつ、遅延回路列１０１内のＨパルス
を全てＬ固定にする。
【００９６】クロック起動信号１２１４をＨ出力にし、
クロック起動信号１２１５は、一定の時間を経た後にＬ
出力にすることで受信回路１０５を起動し、完全なパル
スが出力される状態になってから、受信回路１０５の出
力を分配回路１２１を通過できる状態にし、かつ最大周
期違反検知回路１２３の出力のクロック切替信号１２１
８をＨ固定から最大周期違反信号１２１３が入ったと
き、分配回路出力１２１２に同期したクロック切替信号
１２１８をＬ出力できる状態にする。
クロック起動信号１２１５は、一定の時間を経た後にＬ
出力にすることで受信回路１０５を起動し、完全なパル
スが出力される状態になってから、受信回路１０５の出
力を分配回路１２１を通過できる状態にし、かつ最大周
期違反検知回路１２３の出力のクロック切替信号１２１
８をＨ固定から最大周期違反信号１２１３が入ったと
き、分配回路出力１２１２に同期したクロック切替信号
１２１８をＬ出力できる状態にする。
【００９７】クロックモード信号発生回路１２６はクロ
ックモード信号１２１７を出力する。クロックモード信
号１２１７は、分配回路１２１、クロック切替回路１２
２に入力する。クロックモード信号１２１７がＨ出力の
ときは、受信回路１０５の出力のクロックは分配回路１
２１を通過し、遅延回路１０７、遅延回路１０８、遅延
回路列１０１、遅延回路列１０２を通過可能になる。ク
ロックモード信号１２１７がＬ出力のときは、受信回路
１０５の出力のクロックは分配回路１２１を通過し、遅
延回路１０７、遅延回路１０８、遅延回路列１０１、遅
延回路列１０２を通過不可能になる。
ックモード信号１２１７を出力する。クロックモード信
号１２１７は、分配回路１２１、クロック切替回路１２
２に入力する。クロックモード信号１２１７がＨ出力の
ときは、受信回路１０５の出力のクロックは分配回路１
２１を通過し、遅延回路１０７、遅延回路１０８、遅延
回路列１０１、遅延回路列１０２を通過可能になる。ク
ロックモード信号１２１７がＬ出力のときは、受信回路
１０５の出力のクロックは分配回路１２１を通過し、遅
延回路１０７、遅延回路１０８、遅延回路列１０１、遅
延回路列１０２を通過不可能になる。
【００９８】クロック出力制御回路１２５は、リードモ
ード信号１２３１、バーストモード信号１２３２、ＣＡ
Ｓレーテンシー信号１２３３に応じてクロック出力制御
信号１２１６を出力する。リードモード信号１２３１
は、ＤＲＡＭがデータの読み出しサイクルに入ることを
示す信号で、アクティブ信号１２１９がＨになってから
一定の時間後に外部から入力される。この一定時間は、
クロック起動信号１２１４をＨ出力し、クロック起動信
号１２１５がＨ出力される時間より長い時間である必要
がある。バーストモード信号１２３２は、ＤＲＡＭがデ
ータの読み出しサイクルにおいて連続してデータを出力
するクロック数を表す信号である。ＣＡＳレーテンシー
信号１２３３は、リードモード信号１２３１が入ってか
らデータが出力されるまでのクロック数を表す信号であ
る。バーストモード信号１２３２、ＣＡＳレーテンシー
信号１２３３は、ともにあらかじめ設定してある信号で
ある。
ード信号１２３１、バーストモード信号１２３２、ＣＡ
Ｓレーテンシー信号１２３３に応じてクロック出力制御
信号１２１６を出力する。リードモード信号１２３１
は、ＤＲＡＭがデータの読み出しサイクルに入ることを
示す信号で、アクティブ信号１２１９がＨになってから
一定の時間後に外部から入力される。この一定時間は、
クロック起動信号１２１４をＨ出力し、クロック起動信
号１２１５がＨ出力される時間より長い時間である必要
がある。バーストモード信号１２３２は、ＤＲＡＭがデ
ータの読み出しサイクルにおいて連続してデータを出力
するクロック数を表す信号である。ＣＡＳレーテンシー
信号１２３３は、リードモード信号１２３１が入ってか
らデータが出力されるまでのクロック数を表す信号であ
る。バーストモード信号１２３２、ＣＡＳレーテンシー
信号１２３３は、ともにあらかじめ設定してある信号で
ある。
【００９９】クロック出力制御信号１２１６は、リード
モード信号１２３１がＨになってからバーストモード信
号１２３２の示すクロック数とＣＡＳレーテンシー信号
１２３３の示すクロック数を加えたクロック数の期間Ｈ
出力される。
モード信号１２３１がＨになってからバーストモード信
号１２３２の示すクロック数とＣＡＳレーテンシー信号
１２３３の示すクロック数を加えたクロック数の期間Ｈ
出力される。
【０１００】以上、本実施形態では、クロックの周波数
が長くなり、遅延回路列１０１の最遠端までクロックが
達しても遅延回路列１０２にクロックが転送されない場
合には、受信回路１０５の出力を増幅回路１０６に入力
させることにより、クロックが内部回路に供給されない
という事態を回避でき、かつ、クロックの切り替えにヒ
シテリシスを設けることで、クロックの出力タイミング
が頻繁に変わることを避けることができる。また、クロ
ックの起動をＤＲＡＭの動作に応じて行うことで、必要
なとき以外は、クロックを止め、消費電力を削減し、か
つ外部クロックの受信クロックの起動タイミングと内部
クロックの起動タイミングをずらすことで、ハザードの
発生を抑えることができる。さらに、クロック停止時に
は、遅延回路列１０１中のＨパルスを全て遅延回路列１
０２に転送し、遅延回路列１０１中のパルスをＬ固定に
することで、遅延回路列１０１、遅延回路列１０２中の
不要な動作をなくすことができる。 （第６の実施形態）次に、本発明の第６の実施形態につ
いて説明する。
が長くなり、遅延回路列１０１の最遠端までクロックが
達しても遅延回路列１０２にクロックが転送されない場
合には、受信回路１０５の出力を増幅回路１０６に入力
させることにより、クロックが内部回路に供給されない
という事態を回避でき、かつ、クロックの切り替えにヒ
シテリシスを設けることで、クロックの出力タイミング
が頻繁に変わることを避けることができる。また、クロ
ックの起動をＤＲＡＭの動作に応じて行うことで、必要
なとき以外は、クロックを止め、消費電力を削減し、か
つ外部クロックの受信クロックの起動タイミングと内部
クロックの起動タイミングをずらすことで、ハザードの
発生を抑えることができる。さらに、クロック停止時に
は、遅延回路列１０１中のＨパルスを全て遅延回路列１
０２に転送し、遅延回路列１０１中のパルスをＬ固定に
することで、遅延回路列１０１、遅延回路列１０２中の
不要な動作をなくすことができる。 （第６の実施形態）次に、本発明の第６の実施形態につ
いて説明する。
【０１０１】図１２に示すように、本実施形態は図１の
遅延回路装置に遅延回路１３１と位相比較回路１３２と
フィルタ１３３と遅延調整回路１３４を追加して構成さ
れている。
遅延回路装置に遅延回路１３１と位相比較回路１３２と
フィルタ１３３と遅延調整回路１３４を追加して構成さ
れている。
【０１０２】遅延回路１３１は、受信回路１０５と等し
い遅延時間に設定され、遅延回路１０７は単純な遅延回
路ではなく、遅延調整回路１３４により調整可能な可変
遅延回路になっている。遅延回路１３１には増幅回路１
０６の出力が入力し、遅延回路１３１の出力は位相比較
回路１３２に入力する。位相比較回路１３２は受信回路
１０５の出力も入力する。位相比較回路１３２からは、
遅延回路１３１の出力と受信回路１０５の出力の位相差
に応じた信号が出力され、フィルタ１３３を介して遅延
調整回路１３４に入力する。遅延調整回路１３４の出力
は遅延回路１０７に入力し、遅延回路１３１の出力と受
信回路１０５の出力の位相差がなくなるように遅延回路
１０７の遅延時間を調整する。
い遅延時間に設定され、遅延回路１０７は単純な遅延回
路ではなく、遅延調整回路１３４により調整可能な可変
遅延回路になっている。遅延回路１３１には増幅回路１
０６の出力が入力し、遅延回路１３１の出力は位相比較
回路１３２に入力する。位相比較回路１３２は受信回路
１０５の出力も入力する。位相比較回路１３２からは、
遅延回路１３１の出力と受信回路１０５の出力の位相差
に応じた信号が出力され、フィルタ１３３を介して遅延
調整回路１３４に入力する。遅延調整回路１３４の出力
は遅延回路１０７に入力し、遅延回路１３１の出力と受
信回路１０５の出力の位相差がなくなるように遅延回路
１０７の遅延時間を調整する。
【０１０３】図１３に本実施形態における位相比較回路
１３２、フィルタ１３３、遅延調整回路１３４から遅延
回路１０７に至る回路図を示す。
１３２、フィルタ１３３、遅延調整回路１３４から遅延
回路１０７に至る回路図を示す。
【０１０４】本実施形態では、遅延回路１０７は、第４
の実施形態と同じ構成を有し、トランジスタ１１０２を
介して接続される容量素子１１０３の組み合わせ８組を
インバーター列１１０１のノードに接続する。１個のト
ランジスタ１１０２は常に導通状態にあり、他のトラン
ジスタは、１個が信号１１０４で制御され、２個が信号
１１０５で制御され、４個が信号１１０６で制御され
る。各信号１１０４、１１０５、１１０６は、それぞれ
遅延調整回路１３４内の３ビットカウンターで制御され
る。したがって、トランジスタ１１０２に接続される容
量値は、２の３乗、すなわち８段階のレベルをもち、遅
延回路１０７は８段階の遅延時間をもつ。遅延調整回路
１３４内の３ビットカウンターは、フィルタ１３３から
出力されるカウントアップ信号１３０３、カウントダウ
ン信号１３０４で制御される。フィルタ１３３は、位相
比較回路１３２からのアップ信号１３０１、ダウン信号
１３０２で制御される。
の実施形態と同じ構成を有し、トランジスタ１１０２を
介して接続される容量素子１１０３の組み合わせ８組を
インバーター列１１０１のノードに接続する。１個のト
ランジスタ１１０２は常に導通状態にあり、他のトラン
ジスタは、１個が信号１１０４で制御され、２個が信号
１１０５で制御され、４個が信号１１０６で制御され
る。各信号１１０４、１１０５、１１０６は、それぞれ
遅延調整回路１３４内の３ビットカウンターで制御され
る。したがって、トランジスタ１１０２に接続される容
量値は、２の３乗、すなわち８段階のレベルをもち、遅
延回路１０７は８段階の遅延時間をもつ。遅延調整回路
１３４内の３ビットカウンターは、フィルタ１３３から
出力されるカウントアップ信号１３０３、カウントダウ
ン信号１３０４で制御される。フィルタ１３３は、位相
比較回路１３２からのアップ信号１３０１、ダウン信号
１３０２で制御される。
【０１０５】本実施形態では、フィルタ１３３はＮｂｅ
ｆｏｒｅＭフィルタ構成とし、Ｎ＝４，Ｍ＝６とした。
位相比較回路１３２はＮＡＮＤで構成され、遅延回路１
３１の出力の位相が受信回路１２０５の出力より進んだ
場合ダウン信号１３０２、遅れた場合アップ信号１３０
１が出力される。遅延回路１０７は８段階の遅延時間を
もち、遅延回路列１０１のＮＡＮＤのＦＮｎの遅延時
間、インバーターＦＩｎの遅延時間を足した時間を８等
分した時間構成になっている。本実施形態では、遅延回
路列１０１のＮＡＮＤのＦＮｎの遅延時間、インバータ
ーＦＩｎの遅延時間を足した時間は０．４ｎｓｅｃで、
遅延回路１０７の８段階の遅延時間の単位は、０．０５
ｎｓｅｃである。
ｆｏｒｅＭフィルタ構成とし、Ｎ＝４，Ｍ＝６とした。
位相比較回路１３２はＮＡＮＤで構成され、遅延回路１
３１の出力の位相が受信回路１２０５の出力より進んだ
場合ダウン信号１３０２、遅れた場合アップ信号１３０
１が出力される。遅延回路１０７は８段階の遅延時間を
もち、遅延回路列１０１のＮＡＮＤのＦＮｎの遅延時
間、インバーターＦＩｎの遅延時間を足した時間を８等
分した時間構成になっている。本実施形態では、遅延回
路列１０１のＮＡＮＤのＦＮｎの遅延時間、インバータ
ーＦＩｎの遅延時間を足した時間は０．４ｎｓｅｃで、
遅延回路１０７の８段階の遅延時間の単位は、０．０５
ｎｓｅｃである。
【０１０６】本実施形態によれば、外部クロックと内部
クロックの位相差のより小さいクロックを比較的少ない
時間で提供できる。また、遅延回路列１０１、遅延回路
列１０２などにより、あらかじめ位相差がほとんどなく
なっているので、位相比較回路１３２を用いた回路とし
ては、広い周波数範囲でクロックを制御し得る。また、
本実施形態では、フィルタ１３３、遅延調整回路１３４
にデジタル回路を用いたが、容量、抵抗からなるアナロ
グ回路にて構成することも可能である。 （第７の実施形態）次に、本発明の第７の実施形態につ
いて図１４と図１５を用いて説明する。
クロックの位相差のより小さいクロックを比較的少ない
時間で提供できる。また、遅延回路列１０１、遅延回路
列１０２などにより、あらかじめ位相差がほとんどなく
なっているので、位相比較回路１３２を用いた回路とし
ては、広い周波数範囲でクロックを制御し得る。また、
本実施形態では、フィルタ１３３、遅延調整回路１３４
にデジタル回路を用いたが、容量、抵抗からなるアナロ
グ回路にて構成することも可能である。 （第７の実施形態）次に、本発明の第７の実施形態につ
いて図１４と図１５を用いて説明する。
【０１０７】図１４を参照すると、本実施形態は、図１
の回路とほぼ同じであるが、遅延回路列１０１の代わり
に遅延回路列１４１が配置され、遅延回路列１０２の代
わりに遅延回路列１４２が配置され、制御回路１０３の
代わりに制御回路１４３が配置され、負荷調整素子１０
４の代わりに負荷調整素子１４４が配置され、遅延回路
列１４２と増幅回路１０６の間には、遅延回路１４５、
ＯＲ回路１４７が配置され、ほかに、ＲＳ−Ｆ／Ｆ１４
８、パルス幅補正回路１４６、増幅回路１４９が配置さ
れている。
の回路とほぼ同じであるが、遅延回路列１０１の代わり
に遅延回路列１４１が配置され、遅延回路列１０２の代
わりに遅延回路列１４２が配置され、制御回路１０３の
代わりに制御回路１４３が配置され、負荷調整素子１０
４の代わりに負荷調整素子１４４が配置され、遅延回路
列１４２と増幅回路１０６の間には、遅延回路１４５、
ＯＲ回路１４７が配置され、ほかに、ＲＳ−Ｆ／Ｆ１４
８、パルス幅補正回路１４６、増幅回路１４９が配置さ
れている。
【０１０８】遅延回路列１４２は、遅延回路列１４１ま
たは図１の遅延回路列１０２の半分の素子で構成されて
いる。遅延回路列１４１の出力は、半数だけが１本おき
に、制御回路１４３を介して遅延回路列１４２の入力と
接続されている。遅延回路列１４２は、遅延回路列１４
１または図１の遅延回路１０２の半分の素子で構成され
ているので、遅延時間は、遅延回路列１４１または遅延
回路１０２の１／２の時間である。また、遅延回路列１
４１から転送されたパルスのパルス幅は１／２になる。
たは図１の遅延回路列１０２の半分の素子で構成されて
いる。遅延回路列１４１の出力は、半数だけが１本おき
に、制御回路１４３を介して遅延回路列１４２の入力と
接続されている。遅延回路列１４２は、遅延回路列１４
１または図１の遅延回路１０２の半分の素子で構成され
ているので、遅延時間は、遅延回路列１４１または遅延
回路１０２の１／２の時間である。また、遅延回路列１
４１から転送されたパルスのパルス幅は１／２になる。
【０１０９】遅延回路１４５は、遅延回路１０７の遅延
時間と遅延回路１０８の遅延時間を加えた（ｄ１＋ｄ
２）の１／２の遅延時間（ｄ１＋ｄ２）／２に受信回路
１０５出力のパルス幅ｔＰＷの１／２の時間ｔＰＷ／２
を加えた（ｄ１＋ｄ２）／２＋ｔＰＷ／２の遅延時間を
有する。本実施形態では、第３の実施形態と同様に遅延
回路列１４２の出力を反転して用いるので、タイミング
補正のため、受信回路１０５出力のパルス幅ｔＰＷの１
／２の時間ｔＰＷ／２を遅延時間に加えている。
時間と遅延回路１０８の遅延時間を加えた（ｄ１＋ｄ
２）の１／２の遅延時間（ｄ１＋ｄ２）／２に受信回路
１０５出力のパルス幅ｔＰＷの１／２の時間ｔＰＷ／２
を加えた（ｄ１＋ｄ２）／２＋ｔＰＷ／２の遅延時間を
有する。本実施形態では、第３の実施形態と同様に遅延
回路列１４２の出力を反転して用いるので、タイミング
補正のため、受信回路１０５出力のパルス幅ｔＰＷの１
／２の時間ｔＰＷ／２を遅延時間に加えている。
【０１１０】パルス幅補正回路１４６は受信回路１０５
のパルス幅を１／２にする。
のパルス幅を１／２にする。
【０１１１】ＯＲ回路１４７は遅延回路１４５の出力と
パルス幅補正回路１４６の出力を合成する。ＲＳ−Ｆ／
Ｆ１４８は、パルス幅補正回路１４６の出力の立ち上が
りエッジから遅延回路１４５の出力の立ち上がりエッジ
までのパルス幅のパルスを出力する。
パルス幅補正回路１４６の出力を合成する。ＲＳ−Ｆ／
Ｆ１４８は、パルス幅補正回路１４６の出力の立ち上が
りエッジから遅延回路１４５の出力の立ち上がりエッジ
までのパルス幅のパルスを出力する。
【０１１２】次に、本実施形態の動作を図１５を用いて
説明する。受信回路１０５に入力したＨクロックパルス
３０１は受信回路１０５でパルス幅ｔＰＷに整形され、
時間ｄ１後に出力され、遅延回路１０７と遅延回路１０
８を時間ｄ１＋ｄ２を経て通過し遅延回路列１４１に入
力し、受信回路１０５の出力の次のクロックパルスが制
御回路１０３に入力するときまで、遅延回路列１４１中
を進行しつづける。Ｈクロックパルスが遅延回路列１４
１中を進行する時間は、立ち上がりエッジが、クロック
サイクルｔＣＫから（ｄ１＋ｄ２）を引いた時間ｔＣＫ
−（ｄ１＋ｄ２）、立ち下がりエッジが、クロックサイ
クルｔＣＫから（ｄ１＋ｄ２）とパルス幅ｔＰＷを引い
た時間ｔＣＫ−（ｄ１＋ｄ２）−ｔＰＷである。Ｈクロ
ックパルスは、受信回路１０５の出力の次のクロックパ
ルスが制御回路１４３に入力するときには、遅延回路列
１４２に転送され、Ｌクロックパルスになる。
説明する。受信回路１０５に入力したＨクロックパルス
３０１は受信回路１０５でパルス幅ｔＰＷに整形され、
時間ｄ１後に出力され、遅延回路１０７と遅延回路１０
８を時間ｄ１＋ｄ２を経て通過し遅延回路列１４１に入
力し、受信回路１０５の出力の次のクロックパルスが制
御回路１０３に入力するときまで、遅延回路列１４１中
を進行しつづける。Ｈクロックパルスが遅延回路列１４
１中を進行する時間は、立ち上がりエッジが、クロック
サイクルｔＣＫから（ｄ１＋ｄ２）を引いた時間ｔＣＫ
−（ｄ１＋ｄ２）、立ち下がりエッジが、クロックサイ
クルｔＣＫから（ｄ１＋ｄ２）とパルス幅ｔＰＷを引い
た時間ｔＣＫ−（ｄ１＋ｄ２）−ｔＰＷである。Ｈクロ
ックパルスは、受信回路１０５の出力の次のクロックパ
ルスが制御回路１４３に入力するときには、遅延回路列
１４２に転送され、Ｌクロックパルスになる。
【０１１３】遅延回路列１４２を進行するＬクロックパ
ルスの立ち上がりエッジは、遅延回路列１４１中を進行
する時間ｔＣＫ−（ｄ１＋ｄ２）の１／２の時間｛（ｔ
ＣＫ−ｄ１＋ｄ２）｝／２進行する。遅延回路列１４２
を進行するＬクロックパルスの立ち下がりエッジは、遅
延回路列１４１中を進行する時間ｔＣＫ−（ｄ１＋ｄ
２）−ｔＰＷの１／２の時間｛ｔＣＫ−（ｄ１＋ｄ２）
−ｔＰＷ｝／２進行する。
ルスの立ち上がりエッジは、遅延回路列１４１中を進行
する時間ｔＣＫ−（ｄ１＋ｄ２）の１／２の時間｛（ｔ
ＣＫ−ｄ１＋ｄ２）｝／２進行する。遅延回路列１４２
を進行するＬクロックパルスの立ち下がりエッジは、遅
延回路列１４１中を進行する時間ｔＣＫ−（ｄ１＋ｄ
２）−ｔＰＷの１／２の時間｛ｔＣＫ−（ｄ１＋ｄ２）
−ｔＰＷ｝／２進行する。
【０１１４】遅延回路列１４２を出たＬパルスは遅延回
路１４５内で反転され、Ｈパルスになる。遅延回路列１
４２の遅延時間は（ｄ１＋ｄ２）／２＋ｔＰＷ／２であ
る。したがって、遅延回路列１４１から遅延回路列１４
２に転送されたときから、遅延回路１４５を出るときま
でに要する時間は、遅延回路列１４２を進行するＬクロ
ックパルスの立ち上がりエッジとして遅延回路列１４１
中を進行した時間｛ｔＣＫ−（ｄ１＋ｄ２）−ｔＰＷ｝
／２に、遅延回路１４５内で反転されＨパルスになって
進行した時間（ｄ１＋ｄ２）／２＋ｔＰＷ／２を加えて
ｔＣＫ／２である。
路１４５内で反転され、Ｈパルスになる。遅延回路列１
４２の遅延時間は（ｄ１＋ｄ２）／２＋ｔＰＷ／２であ
る。したがって、遅延回路列１４１から遅延回路列１４
２に転送されたときから、遅延回路１４５を出るときま
でに要する時間は、遅延回路列１４２を進行するＬクロ
ックパルスの立ち上がりエッジとして遅延回路列１４１
中を進行した時間｛ｔＣＫ−（ｄ１＋ｄ２）−ｔＰＷ｝
／２に、遅延回路１４５内で反転されＨパルスになって
進行した時間（ｄ１＋ｄ２）／２＋ｔＰＷ／２を加えて
ｔＣＫ／２である。
【０１１５】一方、パルス幅補正回路１４６の遅延時間
は小さく、遅延回路１４５との遅延時間差がｔＣＫ／２
になるように設定してある。したがって、ＯＲ回路１４
６の出力は、遅延回路１４５の出力とパルス幅補正回路
１４６の出力の合成クロックパルスになり、受信回路１
０５の２倍のサイクルのクロックパルスになる。ＯＲ回
路１４７の出力は増幅回路１０６で所望の駆動能力まで
増幅される。
は小さく、遅延回路１４５との遅延時間差がｔＣＫ／２
になるように設定してある。したがって、ＯＲ回路１４
６の出力は、遅延回路１４５の出力とパルス幅補正回路
１４６の出力の合成クロックパルスになり、受信回路１
０５の２倍のサイクルのクロックパルスになる。ＯＲ回
路１４７の出力は増幅回路１０６で所望の駆動能力まで
増幅される。
【０１１６】また、ＲＳ−Ｆ／Ｆ１４８の出力は、パル
ス幅補正回路１４６の出力の立ち上がりエッジから遅延
回路１４５の出力の立ち上がりエッジまでのパルス幅の
パルスで、この場合、パルス幅がちょうどクロック周期
の１／２倍になる。ＲＳ−Ｆ／Ｆ１４８の出力は増幅回
路１４９で所望の駆動能力まで増幅される。
ス幅補正回路１４６の出力の立ち上がりエッジから遅延
回路１４５の出力の立ち上がりエッジまでのパルス幅の
パルスで、この場合、パルス幅がちょうどクロック周期
の１／２倍になる。ＲＳ−Ｆ／Ｆ１４８の出力は増幅回
路１４９で所望の駆動能力まで増幅される。
【０１１７】このほか、遅延回路列１４２の出力をその
まま増幅して出力して、外部クロックの周期の１／２の
タイミングのクロックパルスとして用いることも可能で
ある。
まま増幅して出力して、外部クロックの周期の１／２の
タイミングのクロックパルスとして用いることも可能で
ある。
【０１１８】以上説明したように、本実施形態では、従
来ＰＬＬでは、数十サイクルから数万サイクル要した、
２倍サイクルのクロックの生成およびデューティー比５
０％のクロックを１クロック後から得ることができた。
また、第１から第６の実施形態までの回路と組み合わせ
ることにより外部クロックと遅延差または位相差のない
２倍サイクルのクロックの生成、およびデューティー比
５０％のクロックを生成することができる。このほか、
本実施形態を複数組み合わせることにより、４倍サイク
ルのクロック、８倍サイクルのクロックの生成が可能で
ある。 （第８の実施形態）次に、本発明の第８の実施形態につ
いて図１６を用いて説明する。
来ＰＬＬでは、数十サイクルから数万サイクル要した、
２倍サイクルのクロックの生成およびデューティー比５
０％のクロックを１クロック後から得ることができた。
また、第１から第６の実施形態までの回路と組み合わせ
ることにより外部クロックと遅延差または位相差のない
２倍サイクルのクロックの生成、およびデューティー比
５０％のクロックを生成することができる。このほか、
本実施形態を複数組み合わせることにより、４倍サイク
ルのクロック、８倍サイクルのクロックの生成が可能で
ある。 （第８の実施形態）次に、本発明の第８の実施形態につ
いて図１６を用いて説明する。
【０１１９】図１６を参照すると、本実施形態は図１４
の回路とほぼ同じであるが、遅延回路列１５２は２列の
遅延回路列の組み合わせからなり、遅延回路列１５１の
奇数番目の出力は、制御回路１５３を介して遅延回路列
１５２の内の１列と接続され、遅延回路列１５１の偶数
番目の出力は、制御回路１５３を介して遅延回路列１５
２の内の他の１列と接続されている。遅延回路列１５２
の内の２列の遅延回路列は、それぞれ、遅延回路列１５
１の半分の素子で構成されているので、遅延時間は、遅
延回路列１５１または遅延回路１０２の１／２の時間で
ある。また、遅延回路列１５１から転送されたパルスの
幅は１／２になる。これら２列の遅延回路列の出力は、
ＯＲ回路１５５でＯＲをとった後、遅延回路１４５に入
る。
の回路とほぼ同じであるが、遅延回路列１５２は２列の
遅延回路列の組み合わせからなり、遅延回路列１５１の
奇数番目の出力は、制御回路１５３を介して遅延回路列
１５２の内の１列と接続され、遅延回路列１５１の偶数
番目の出力は、制御回路１５３を介して遅延回路列１５
２の内の他の１列と接続されている。遅延回路列１５２
の内の２列の遅延回路列は、それぞれ、遅延回路列１５
１の半分の素子で構成されているので、遅延時間は、遅
延回路列１５１または遅延回路１０２の１／２の時間で
ある。また、遅延回路列１５１から転送されたパルスの
幅は１／２になる。これら２列の遅延回路列の出力は、
ＯＲ回路１５５でＯＲをとった後、遅延回路１４５に入
る。
【０１２０】本実施形態は、第７の実施形態と同等の効
果を得るが、遅延回路列１５１の偶数番目と奇数番目の
出力から２列の遅延回路列を形成し、ＯＲをとることに
より、信号の分解能を向上させることができる。
果を得るが、遅延回路列１５１の偶数番目と奇数番目の
出力から２列の遅延回路列を形成し、ＯＲをとることに
より、信号の分解能を向上させることができる。
【０１２１】以上説明したように、本実施形態でも、従
来、ＰＬＬでは、数十サイクルから数万サイクル要し
た、２倍サイクルのクロックの生成およびデューティー
比５０％のクロックを１クロック後から得ることができ
た。また、第１から６の実施形態の回路と組み合わせる
ことにより外部クロックと遅延差または位相差のない２
倍サイクルのクロックの生成、およびデューティ比５０
％のクロックを生成することができる。このほか、本実
施形態を複数組み合わせることにより、４倍サイクルの
クロック、８倍のサイクルのクロックの生成が可能であ
る。 （第９の実施形態） 次に、本発明の第９の実施形態について図１７を用いて
説明する。本実施形態は、図１５の回路とほぼ同じであ
るが、第２の遅延回路列は、遅延回路列１６２Ａと遅延
回路列１６２Ｂの２列の遅延回路列に明確に分けられ、
同時にそれぞれ、負荷調整素子１６４Ａ、負荷調整素子
１６４Ｂが接続されている。また、遅延回路列１６２Ｂ
は、遅延回路列１６２Ａが遅延回路１０７の遅延時間ｄ
１と遅延回路１０８の遅延時間ｄ２を合わせた遅延時間
の（ｄ１＋ｄ２）長くなる位置で出力する。この結果、
遅延回路列１６２Ａの出力は、外部クロックが受信回路
１０５に入力してから遅延回路列１６２Ａから出るまで
ｄ１＋ｔＣＫ＋ｔＣＫ−（ｄ１＋ｄ２）＝２ｔＣＫ−ｄ
２要するのに対し、遅延回路列１６２Ｂから出るまでｄ
１＋ｔＣＫ＋｛ｔＣＫ−２・（ｄ１＋ｄ２）｝／２＝ｔ
ＣＫ＋ｔＣＫ／２−ｄ２要する。これは、第７の実施形
態と同じようにクロックパルスを反転させて利用した場
合でも同等の結果になる。したがって、遅延回路列１６
２Ａの出力と遅延回路列１６２Ｂの出力タイミング差は
クロックサイクルｔＣＫの１／２になり、かつ、増幅回
路１０６の遅延時間ｄ２分だけ早いタイミングになるの
で、遅延回路列１６２Ａの出力のパルス幅補正回路１４
７を介した出力と遅延回路列１６２Ｂの出力のＯＲをと
るＯＲ回路１４７の出力を介した増幅回路１０６の出力
は、外部クロックと遅延のないクロックパルスと１周期
ずれたクロックパルスの合成クロックになり、ＲＳ−Ｆ
／Ｆ１４８を介した増幅回路１４９の出力は、外部クロ
ックと遅延のないデューティ比５０％のクロックにな
る。
来、ＰＬＬでは、数十サイクルから数万サイクル要し
た、２倍サイクルのクロックの生成およびデューティー
比５０％のクロックを１クロック後から得ることができ
た。また、第１から６の実施形態の回路と組み合わせる
ことにより外部クロックと遅延差または位相差のない２
倍サイクルのクロックの生成、およびデューティ比５０
％のクロックを生成することができる。このほか、本実
施形態を複数組み合わせることにより、４倍サイクルの
クロック、８倍のサイクルのクロックの生成が可能であ
る。 （第９の実施形態） 次に、本発明の第９の実施形態について図１７を用いて
説明する。本実施形態は、図１５の回路とほぼ同じであ
るが、第２の遅延回路列は、遅延回路列１６２Ａと遅延
回路列１６２Ｂの２列の遅延回路列に明確に分けられ、
同時にそれぞれ、負荷調整素子１６４Ａ、負荷調整素子
１６４Ｂが接続されている。また、遅延回路列１６２Ｂ
は、遅延回路列１６２Ａが遅延回路１０７の遅延時間ｄ
１と遅延回路１０８の遅延時間ｄ２を合わせた遅延時間
の（ｄ１＋ｄ２）長くなる位置で出力する。この結果、
遅延回路列１６２Ａの出力は、外部クロックが受信回路
１０５に入力してから遅延回路列１６２Ａから出るまで
ｄ１＋ｔＣＫ＋ｔＣＫ−（ｄ１＋ｄ２）＝２ｔＣＫ−ｄ
２要するのに対し、遅延回路列１６２Ｂから出るまでｄ
１＋ｔＣＫ＋｛ｔＣＫ−２・（ｄ１＋ｄ２）｝／２＝ｔ
ＣＫ＋ｔＣＫ／２−ｄ２要する。これは、第７の実施形
態と同じようにクロックパルスを反転させて利用した場
合でも同等の結果になる。したがって、遅延回路列１６
２Ａの出力と遅延回路列１６２Ｂの出力タイミング差は
クロックサイクルｔＣＫの１／２になり、かつ、増幅回
路１０６の遅延時間ｄ２分だけ早いタイミングになるの
で、遅延回路列１６２Ａの出力のパルス幅補正回路１４
７を介した出力と遅延回路列１６２Ｂの出力のＯＲをと
るＯＲ回路１４７の出力を介した増幅回路１０６の出力
は、外部クロックと遅延のないクロックパルスと１周期
ずれたクロックパルスの合成クロックになり、ＲＳ−Ｆ
／Ｆ１４８を介した増幅回路１４９の出力は、外部クロ
ックと遅延のないデューティ比５０％のクロックにな
る。
【０１２２】本実施形態により、外部クロックと遅延差
または位相差のない２倍サイクルのクロックの生成およ
び、デューティー比５０％のクロックを２周期で生成す
ることができる。また、遅延回路列１６２Ｂは、第８の
実施形態のように２列の遅延回路列のＯＲをとってもよ
い。 （第１０の実施形態）次に、本発明の第１０の実施形態
について図１８を用いて説明する。
または位相差のない２倍サイクルのクロックの生成およ
び、デューティー比５０％のクロックを２周期で生成す
ることができる。また、遅延回路列１６２Ｂは、第８の
実施形態のように２列の遅延回路列のＯＲをとってもよ
い。 （第１０の実施形態）次に、本発明の第１０の実施形態
について図１８を用いて説明する。
【０１２３】図１８を参照すると、本実施形態は、図１
４の回路とほぼ同じであるが、負荷調整素子１７４がＮ
ＡＮＤ ＧＮ１、…、ＧＮｎ、…ではなく、ＮＭＯＳト
ランジスタＧＭ１、…、ＧＭｎ、…と容量素子ＧＣ１、
…、ＧＣｎ、…からなり、容量素子ＧＣ１、…、ＧＣ
ｎ、…はＮＭＯＳトランジスタＧＭ１、…、ＧＭｎ、…
を介して、遅延回路列１７２中のインバーターＦＩ１、
…、ＦＩｎ、…の出力に接続される。負荷調整素子１７
４のＮＭＯＳトランジスタＧＭ１、…、ＧＭｎ、…のゲ
ート電極は、負荷調整端子１７５と接続され、負荷調整
素子１７４の負荷を負荷制御端子１７５に印加された電
圧により可変する。
４の回路とほぼ同じであるが、負荷調整素子１７４がＮ
ＡＮＤ ＧＮ１、…、ＧＮｎ、…ではなく、ＮＭＯＳト
ランジスタＧＭ１、…、ＧＭｎ、…と容量素子ＧＣ１、
…、ＧＣｎ、…からなり、容量素子ＧＣ１、…、ＧＣ
ｎ、…はＮＭＯＳトランジスタＧＭ１、…、ＧＭｎ、…
を介して、遅延回路列１７２中のインバーターＦＩ１、
…、ＦＩｎ、…の出力に接続される。負荷調整素子１７
４のＮＭＯＳトランジスタＧＭ１、…、ＧＭｎ、…のゲ
ート電極は、負荷調整端子１７５と接続され、負荷調整
素子１７４の負荷を負荷制御端子１７５に印加された電
圧により可変する。
【０１２４】本実施形態では、負荷調整素子１７４の負
荷を調整することで、遅延回路列１７２の遅延時間の調
整が可能になり、同様に任意のデューティ比のクロッ
ク、周波数のクロックを作ることができる。
荷を調整することで、遅延回路列１７２の遅延時間の調
整が可能になり、同様に任意のデューティ比のクロッ
ク、周波数のクロックを作ることができる。
【０１２５】本実施形態では、遅延回路列１７１と遅延
回路列１７２の回路素子数比が２対１であったが、１対
１や他の比率の場合でも本実施形態は適用できる。 （第１１の実施形態）次に、本発明の第１１の実施形態
について図１９を用いて説明する。
回路列１７２の回路素子数比が２対１であったが、１対
１や他の比率の場合でも本実施形態は適用できる。 （第１１の実施形態）次に、本発明の第１１の実施形態
について図１９を用いて説明する。
【０１２６】図１９を参照すると、本実施形態は、図１
４の回路とほぼ同じであるが、遅延回路列１８２が２列
の遅延回路列からなり、１列が遅延回路列１８１の素子
数の１／３の素子数からなり、もう１列が遅延回路列１
８１の２／３の素子数からなり、それぞれ制御回路１８
３を介して遅延回路列１８１の出力３つ毎に１つまたは
３つ毎に残り２つと接続される。
４の回路とほぼ同じであるが、遅延回路列１８２が２列
の遅延回路列からなり、１列が遅延回路列１８１の素子
数の１／３の素子数からなり、もう１列が遅延回路列１
８１の２／３の素子数からなり、それぞれ制御回路１８
３を介して遅延回路列１８１の出力３つ毎に１つまたは
３つ毎に残り２つと接続される。
【０１２７】遅延回路列１８２の２個の遅延回路列の出
力は反転して使用される。遅延回路列１８２の２個の遅
延回路列のうち遅延回路列１８１の素子数の１／３の素
子数の遅延回路列の出力は遅延回路１４５と接続され、
遅延回路１４５の遅延時間は（ｄ１＋ｄ２−ｔＰＷ）／
３に設定され、遅延回路１４５の出力は３入力ＯＲ回路
１８７に入力する。遅延回路列１８２の２個の遅延回路
列のうち遅延回路列１８１の素子数の２／３の素子数の
遅延回路列の出力はパルス幅補正回路１８５と接続さ
れ、パルス幅補正回路１８５は、パルス幅を受信回路１
０５の出力パルス幅の１／３にし、パルス幅補正回路１
８５の出力は遅延回路１８６と接続され、遅延回路１８
６の遅延時間は（ｄ１＋ｄ２−ｔＰＷ）・（２／３）に
設定され、遅延回路１８６の出力は３入力ＯＲ回路１８
７に入力され、受信回路１０５の出力はパルス幅補正回
路１４６と接続され、パルス幅補正回路１４６は、パル
ス幅を受信回路１０５の出力パルス幅の１／３にし、パ
ルス幅補正回路１４６の出力は３入力ＯＲ回路１８７に
入力し、３入力ＯＲ回路１８７の出力は増幅回路１０６
を介して内部回路に外部クロックの３倍の周波数のクロ
ックとして供給される。また、遅延回路１４５の出力と
パルス幅補正回路１４７の出力はＲＳ−Ｆ／Ｆ１４８に
入力し、ＲＳ−Ｆ／Ｆ１４８の出力は、増幅回路１４９
を介して、デューティ比３３％のクロックとして内部回
路に供給される。
力は反転して使用される。遅延回路列１８２の２個の遅
延回路列のうち遅延回路列１８１の素子数の１／３の素
子数の遅延回路列の出力は遅延回路１４５と接続され、
遅延回路１４５の遅延時間は（ｄ１＋ｄ２−ｔＰＷ）／
３に設定され、遅延回路１４５の出力は３入力ＯＲ回路
１８７に入力する。遅延回路列１８２の２個の遅延回路
列のうち遅延回路列１８１の素子数の２／３の素子数の
遅延回路列の出力はパルス幅補正回路１８５と接続さ
れ、パルス幅補正回路１８５は、パルス幅を受信回路１
０５の出力パルス幅の１／３にし、パルス幅補正回路１
８５の出力は遅延回路１８６と接続され、遅延回路１８
６の遅延時間は（ｄ１＋ｄ２−ｔＰＷ）・（２／３）に
設定され、遅延回路１８６の出力は３入力ＯＲ回路１８
７に入力され、受信回路１０５の出力はパルス幅補正回
路１４６と接続され、パルス幅補正回路１４６は、パル
ス幅を受信回路１０５の出力パルス幅の１／３にし、パ
ルス幅補正回路１４６の出力は３入力ＯＲ回路１８７に
入力し、３入力ＯＲ回路１８７の出力は増幅回路１０６
を介して内部回路に外部クロックの３倍の周波数のクロ
ックとして供給される。また、遅延回路１４５の出力と
パルス幅補正回路１４７の出力はＲＳ−Ｆ／Ｆ１４８に
入力し、ＲＳ−Ｆ／Ｆ１４８の出力は、増幅回路１４９
を介して、デューティ比３３％のクロックとして内部回
路に供給される。
【０１２８】本実施形態では、遅延回路列１８１と遅延
回路列１８２のうちの２つの遅延回路列との遅延時間比
をそれぞれ３対１、３対２にしたために遅延回路列１８
２の遅延回路数とおよび負荷調整素子１８４の回路数を
遅延回路列１８１の１／３，２／３にしたが、これを１
／５や３／５などの値を選ぶことにより、任意のデュー
ティ比のクロック、周波数のクロックを作ることができ
る。また、遅延回路列１８２の出力をＯＲ回路１８７、
ＲＳ−Ｆ／Ｆ１４８を介さずに出力することにより、外
部クロックの周期に対し１／２，２／３のタイミングの
クロックを内部回路に提供できる。 （第１２の実施形態）次に、本発明の第１２の実施形態
について図２０と２１を用いて説明する。
回路列１８２のうちの２つの遅延回路列との遅延時間比
をそれぞれ３対１、３対２にしたために遅延回路列１８
２の遅延回路数とおよび負荷調整素子１８４の回路数を
遅延回路列１８１の１／３，２／３にしたが、これを１
／５や３／５などの値を選ぶことにより、任意のデュー
ティ比のクロック、周波数のクロックを作ることができ
る。また、遅延回路列１８２の出力をＯＲ回路１８７、
ＲＳ−Ｆ／Ｆ１４８を介さずに出力することにより、外
部クロックの周期に対し１／２，２／３のタイミングの
クロックを内部回路に提供できる。 （第１２の実施形態）次に、本発明の第１２の実施形態
について図２０と２１を用いて説明する。
【０１２９】図２０を参照すると、本実施形態は、図１
の回路中の遅延回路列１０１，１０２、制御回路１０
３、負荷調整素子とほぼ同じ遅延回路列１９１、遅延回
路列１９２、制御回路１９３、負荷調整素子１９４のほ
かに加算器１９５、転送器１９６、減算器１９７、遅延
回路１９８を有する。遅延回路列１９１、遅延回路列１
９２、制御回路１９３、負荷調整素子１９４は、第１の
実施形態の遅延回路列１０１、遅延回路列１０２、制御
回路１０３、負荷調整素子１０４とほぼ同じであるが、
遅延回路列１９１の最後のインバーターＦＩｚの出力
が、遅延回路列１９１の最初のＮＡＮＤ ＦＮ１に入力
し、遅延回路列１９１の最後から２番目のインバーター
ＦＩｚ−１の出力が遅延回路列１９１の最初のＮＡＮＤ
ＦＮ１に入力し、制御回路１９３の最後から２番目の
ＮＡＮＤ ＣＮｚ−１の出力が、遅延回路列１９１の最
初のＮＡＮＤ ＦＮ１に入力し、制御回路１９３の最後
のＮＡＮＤ ＣＮｚの出力が遅延回路１９１の最初から
２番目のＮＡＮＤ ＦＮ２に入力し、ＦＮ１の次段にイ
ンバーターＦＩ１の代わりにＮＡＮＤ ＦＮＩＮが配置
され、遅延回路１０８の出力をインバーターを介して入
力し、遅延回路列１９２の最初のインバーターＲＩ１の
出力が遅延回路列１９２の最後のＮＡＮＤ ＲＮｚに入
力し、遅延回路列１９２の最後のＮＡＮＤ ＲＮｚの次
段のインバーターＲＩｚの代わりにＮＡＮＤＲＮＩＮが
配置され、減算器１９７の出力１９１０をインバーター
を介して入力し、遅延回路列１９２の最初のインバータ
ーＲＩ１の出力はまたＮＡＮＤ１９９を介して増幅回路
１０６に入力する。
の回路中の遅延回路列１０１，１０２、制御回路１０
３、負荷調整素子とほぼ同じ遅延回路列１９１、遅延回
路列１９２、制御回路１９３、負荷調整素子１９４のほ
かに加算器１９５、転送器１９６、減算器１９７、遅延
回路１９８を有する。遅延回路列１９１、遅延回路列１
９２、制御回路１９３、負荷調整素子１９４は、第１の
実施形態の遅延回路列１０１、遅延回路列１０２、制御
回路１０３、負荷調整素子１０４とほぼ同じであるが、
遅延回路列１９１の最後のインバーターＦＩｚの出力
が、遅延回路列１９１の最初のＮＡＮＤ ＦＮ１に入力
し、遅延回路列１９１の最後から２番目のインバーター
ＦＩｚ−１の出力が遅延回路列１９１の最初のＮＡＮＤ
ＦＮ１に入力し、制御回路１９３の最後から２番目の
ＮＡＮＤ ＣＮｚ−１の出力が、遅延回路列１９１の最
初のＮＡＮＤ ＦＮ１に入力し、制御回路１９３の最後
のＮＡＮＤ ＣＮｚの出力が遅延回路１９１の最初から
２番目のＮＡＮＤ ＦＮ２に入力し、ＦＮ１の次段にイ
ンバーターＦＩ１の代わりにＮＡＮＤ ＦＮＩＮが配置
され、遅延回路１０８の出力をインバーターを介して入
力し、遅延回路列１９２の最初のインバーターＲＩ１の
出力が遅延回路列１９２の最後のＮＡＮＤ ＲＮｚに入
力し、遅延回路列１９２の最後のＮＡＮＤ ＲＮｚの次
段のインバーターＲＩｚの代わりにＮＡＮＤＲＮＩＮが
配置され、減算器１９７の出力１９１０をインバーター
を介して入力し、遅延回路列１９２の最初のインバータ
ーＲＩ１の出力はまたＮＡＮＤ１９９を介して増幅回路
１０６に入力する。
【０１３０】受信回路１０５のＨパルス出力は遅延回路
１０７、遅延回路１９８、減算器１９７に入力する。遅
延回路１０７の出力は遅延回路１０８、インバーターを
介して遅延回路列１９１に入力する。遅延回路列１９１
に入ったＨパルスは、次に受信回路１０５のＨパルスが
出るまでの期間、遅延回路列１９１中を進行し、遅延回
路列１９１の最後のインバータＦＩｚに達したら、最初
のＮＡＮＤ ＦＮ１に戻り循環し続ける。
１０７、遅延回路１９８、減算器１９７に入力する。遅
延回路１０７の出力は遅延回路１０８、インバーターを
介して遅延回路列１９１に入力する。遅延回路列１９１
に入ったＨパルスは、次に受信回路１０５のＨパルスが
出るまでの期間、遅延回路列１９１中を進行し、遅延回
路列１９１の最後のインバータＦＩｚに達したら、最初
のＮＡＮＤ ＦＮ１に戻り循環し続ける。
【０１３１】加算器１９５は、受信回路１０５のＨパル
スが出てから次にＨパルスが出るまでの期間に遅延回路
列１９１のインバーターＦＩｚから出力されたＨパルス
の数をカウントする。加算器１９５の出力は、本実施形
態では、加算した結果を４ビット出力１９０５−１，１
９０５−１Ｂ，１９０５−２，１９０５−２Ｂ，１９０
５−３，１９０５−３Ｂ，１９０５−４，１９０５−４
Ｂで示す。受信回路１０５からＨパルスが出たとき、加
算器１９５の出力は転送器１９６を介して４ビット出力
１９０６−１，１９０６−１Ｂ，１９０６−２，１９０
６−２Ｂ，１９０６−３，１９０６−３Ｂ，１９０６−
４，１９０６−４Ｂとして減算器１９７に転送される。
また、受信回路１０５からＨパルスが出たとき、遅延回
路列１９１中のＨパルスは遅延回路列１９２に転送さ
れ、遅延回路列１９２中をＬパルスとして進行し、イン
バーターＲＩ１に達したら、ＮＡＮＤ ＲＮｚに入力
し、再び遅延回路列１９２中を進行する。この遅延回路
列１９２のインバーターＲＩ１からのＬパルス出力で、
減算器１９７に転送されたカウント数は減算され、０に
なったとき、減算器１９７の出力１９１０はＬからＨに
変化し、遅延回路列１９２中のインバーターＲＮＩＮの
出力をＬ固定にすると同時に、ＮＡＮＤ１９９から遅延
回路列１９２中のインバーターＲＩ１の出力を増幅回路
１０６に出力させる。
スが出てから次にＨパルスが出るまでの期間に遅延回路
列１９１のインバーターＦＩｚから出力されたＨパルス
の数をカウントする。加算器１９５の出力は、本実施形
態では、加算した結果を４ビット出力１９０５−１，１
９０５−１Ｂ，１９０５−２，１９０５−２Ｂ，１９０
５−３，１９０５−３Ｂ，１９０５−４，１９０５−４
Ｂで示す。受信回路１０５からＨパルスが出たとき、加
算器１９５の出力は転送器１９６を介して４ビット出力
１９０６−１，１９０６−１Ｂ，１９０６−２，１９０
６−２Ｂ，１９０６−３，１９０６−３Ｂ，１９０６−
４，１９０６−４Ｂとして減算器１９７に転送される。
また、受信回路１０５からＨパルスが出たとき、遅延回
路列１９１中のＨパルスは遅延回路列１９２に転送さ
れ、遅延回路列１９２中をＬパルスとして進行し、イン
バーターＲＩ１に達したら、ＮＡＮＤ ＲＮｚに入力
し、再び遅延回路列１９２中を進行する。この遅延回路
列１９２のインバーターＲＩ１からのＬパルス出力で、
減算器１９７に転送されたカウント数は減算され、０に
なったとき、減算器１９７の出力１９１０はＬからＨに
変化し、遅延回路列１９２中のインバーターＲＮＩＮの
出力をＬ固定にすると同時に、ＮＡＮＤ１９９から遅延
回路列１９２中のインバーターＲＩ１の出力を増幅回路
１０６に出力させる。
【０１３２】また、受信回路１０５からＨパルスが出て
から次のＨパルスが出るまでの期間までに、遅延回路列
１９１中のＨパルスが遅延回路列１９１の最後のインバ
ーターＦＩｚに達しない場合は、減算器１９７の出力１
９１０はＨのままなので、遅延回路列１９１から遅延回
路列１９２に転送されたパルスは、ＮＡＮＤ１９９から
遅延回路列１９２中のインバーターＲＩ１の出力を増幅
回路１０６に出力させる。
から次のＨパルスが出るまでの期間までに、遅延回路列
１９１中のＨパルスが遅延回路列１９１の最後のインバ
ーターＦＩｚに達しない場合は、減算器１９７の出力１
９１０はＨのままなので、遅延回路列１９１から遅延回
路列１９２に転送されたパルスは、ＮＡＮＤ１９９から
遅延回路列１９２中のインバーターＲＩ１の出力を増幅
回路１０６に出力させる。
【０１３３】さらに、加算器１９５のカウンターが最大
値を示したとき、すなわち、４ビット出力１９０５−
１，１９０５−１Ｂ，１９０５−２，１９０５−２Ｂ，
１９０５−３，１９０５−３Ｂ，１９０５−４，１９０
５−４Ｂが全てＨ出力のときは、加算器１９５から最大
周期違反信号１９１２が出力する。したがって、本実施
形態を第６の実施形態の遅延回路列１０１、遅延回路列
１０２、制御回路１０３、負荷調整素子１０４と置き換
えることで、本実施形態で制御可能な最大周期を越える
周期のクロックが入った場合、増幅回路１０６には、本
回路を経由しないクロックが入力する。
値を示したとき、すなわち、４ビット出力１９０５−
１，１９０５−１Ｂ，１９０５−２，１９０５−２Ｂ，
１９０５−３，１９０５−３Ｂ，１９０５−４，１９０
５−４Ｂが全てＨ出力のときは、加算器１９５から最大
周期違反信号１９１２が出力する。したがって、本実施
形態を第６の実施形態の遅延回路列１０１、遅延回路列
１０２、制御回路１０３、負荷調整素子１０４と置き換
えることで、本実施形態で制御可能な最大周期を越える
周期のクロックが入った場合、増幅回路１０６には、本
回路を経由しないクロックが入力する。
【０１３４】次に、加算器１９５、転送器１９６、減算
器１９７と遅延回路１９８の詳細な構成について図２１
を用いて説明する。加算器１９５は４個のリセット付き
Ｄフリップフロップ回路Ｄ−Ｆ／Ｆ１〜４からなる。Ｄ
−Ｆ／Ｆ１のＣ端子には、遅延回路列１９１中のインバ
ーターＦＩｚの出力をインバーターを介した信号と遅延
回路１９８の信号のＮＯＲ出力を入力する。Ｄ−Ｆ／Ｆ
１のＱ端子出力１９０５−１は、Ｄ−Ｆ／Ｆ１のＤ端子
とＤ−Ｆ／Ｆ２のＣ端子とインバーターＩＡ１と４入力
ＮＡＮＤ ＡＤＮＡＮＤおよび転送器１９６のＮＡＮＤ
１２に入力する。インバーターＩＡ１の出力１９０５−
１Ｂは転送器１９６のＮＡＮＤ１１に入力する。Ｄ−Ｆ
／Ｆ２のＱ端子出力１９０５−２は、Ｄ−Ｆ／Ｆ２のＤ
端子とＤ−Ｆ／Ｆ２のＣ端子とインバーターＩＡ２と４
入力ＮＯＲ ＡＤＮＯＲおよび転送器１９６のＮＡＮＤ
２２に入力する。インバーターＩＡ２の出力１９０５−
２Ｂは転送器１９６のＮＡＮＤ２１に入力する。Ｄ−Ｆ
／Ｆ３のＱ端子出力１９０５−３はＤ−Ｆ／Ｆ３のＤ端
子とＤ−Ｆ／Ｆ４のＣ端子とインバーターＩＡ３と４入
力ＮＯＲＡＤＮＯＲおよび転送器１９６のＮＡＮＤ３２
に入力する。インバーターＩＡ３の出力１９０５−３Ｂ
は転送器１９６のＮＡＮＤ３１に入力する。Ｄ−Ｆ／Ｆ
４のＱ端子出力１９０５−４はＤ−Ｆ／Ｆ４のＤ端子と
インバーターＩＡ４と４入力ＮＯＲ ＡＤＮＯＲおよび
転送器１９６のＮＡＮＤ４２に入力する。インバーター
ＩＡ４の出力１９０５−４Ｂは転送器１９６のＮＡＮＤ
４１に入力する。ＮＡＮＤ１１，ＮＡＮＤ１２，ＮＡＮ
Ｄ２１，ＮＡＮＤ２２，ＮＡＮＤ３１，ＮＡＮＤ３２，
ＮＡＮＤ４１，ＮＡＮＤ４２のもう一方の入力端子には
受信回路１０５の出力が入力する。
器１９７と遅延回路１９８の詳細な構成について図２１
を用いて説明する。加算器１９５は４個のリセット付き
Ｄフリップフロップ回路Ｄ−Ｆ／Ｆ１〜４からなる。Ｄ
−Ｆ／Ｆ１のＣ端子には、遅延回路列１９１中のインバ
ーターＦＩｚの出力をインバーターを介した信号と遅延
回路１９８の信号のＮＯＲ出力を入力する。Ｄ−Ｆ／Ｆ
１のＱ端子出力１９０５−１は、Ｄ−Ｆ／Ｆ１のＤ端子
とＤ−Ｆ／Ｆ２のＣ端子とインバーターＩＡ１と４入力
ＮＡＮＤ ＡＤＮＡＮＤおよび転送器１９６のＮＡＮＤ
１２に入力する。インバーターＩＡ１の出力１９０５−
１Ｂは転送器１９６のＮＡＮＤ１１に入力する。Ｄ−Ｆ
／Ｆ２のＱ端子出力１９０５−２は、Ｄ−Ｆ／Ｆ２のＤ
端子とＤ−Ｆ／Ｆ２のＣ端子とインバーターＩＡ２と４
入力ＮＯＲ ＡＤＮＯＲおよび転送器１９６のＮＡＮＤ
２２に入力する。インバーターＩＡ２の出力１９０５−
２Ｂは転送器１９６のＮＡＮＤ２１に入力する。Ｄ−Ｆ
／Ｆ３のＱ端子出力１９０５−３はＤ−Ｆ／Ｆ３のＤ端
子とＤ−Ｆ／Ｆ４のＣ端子とインバーターＩＡ３と４入
力ＮＯＲＡＤＮＯＲおよび転送器１９６のＮＡＮＤ３２
に入力する。インバーターＩＡ３の出力１９０５−３Ｂ
は転送器１９６のＮＡＮＤ３１に入力する。Ｄ−Ｆ／Ｆ
４のＱ端子出力１９０５−４はＤ−Ｆ／Ｆ４のＤ端子と
インバーターＩＡ４と４入力ＮＯＲ ＡＤＮＯＲおよび
転送器１９６のＮＡＮＤ４２に入力する。インバーター
ＩＡ４の出力１９０５−４Ｂは転送器１９６のＮＡＮＤ
４１に入力する。ＮＡＮＤ１１，ＮＡＮＤ１２，ＮＡＮ
Ｄ２１，ＮＡＮＤ２２，ＮＡＮＤ３１，ＮＡＮＤ３２，
ＮＡＮＤ４１，ＮＡＮＤ４２のもう一方の入力端子には
受信回路１０５の出力が入力する。
【０１３５】減算器１９７は、４個のセット、リセット
付きＤフリップフロップＤ−Ｆ／Ｆ５〜８からなる。Ｄ
−Ｆ／Ｆ５のＣ端子には受信回路１０５の出力と遅延回
路列１９２のＮＡＮＤ ＲＮＩＮの出力のＮＯＲ出力が
入力する。ＤーＦ／Ｆ５のＲ端子には、ＮＡＮＤ１１の
出力１９０６−１Ｂが入力し、Ｄ−Ｆ／Ｆ５のＳ端子に
は、ＮＡＮＤ１２の出力１９０６−１が入力する。Ｄ−
Ｆ／Ｆ５のＱ端子出力は、Ｄ−Ｆ／Ｆ５のＤ端子、Ｄ−
Ｆ／Ｆ６のＣ端子と４入力ＮＡＮＤ ＲＥＤＮＡＮＤに
入力する。Ｄ−Ｆ／Ｆ６のＲ端子にはＮＡＮＤ２１の出
力１９０６−２Ｂが入力し、Ｄ−Ｆ／Ｆ６のＳ端子には
ＮＡＮＤ２２の出力１９０６−２が入力する。Ｄ−Ｆ／
Ｆ６のＱ端子出力は、Ｄ−Ｆ／Ｆ６のＤ端子、Ｄ−Ｆ／
Ｆ７のＣ端子と４入力ＮＡＮＤ ＲＥＤＮＡＮＤに入力
する。Ｄ−Ｆ／Ｆ７のＲ端子にはＮＡＮＤ３１の出力１
９０６−３Ｂが入力し、Ｄ−Ｆ／Ｆ７のＳ端子にはＮＡ
ＮＤ３２の出力１９０６−３が入力する。Ｄ−Ｆ／Ｆ７
のＱ端子出力は、Ｄ−Ｆ／Ｆ７のＤ端子、Ｄ−Ｆ／Ｆ８
のＣ端子と４入力ＮＡＮＤ ＲＥＤＮＡＮＤに入力す
る。Ｄ−Ｆ／Ｆ８のＲ端子にはＮＡＮＤ４１の出力１９
０６−４Ｂが入力し、Ｄ−Ｆ／Ｆ８のＳ端子には、ＮＡ
ＮＤ４２の出力１９０６−４が入力する。Ｄ−Ｆ／Ｆ８
のＱ端子出力は、Ｄ−Ｆ／Ｆ８のＤ端子と４入力ＮＡＮ
Ｄ ＲＥＤＮＡＮＤに入力する。ＲＥＤＮＡＮＤの出力
は、減算器１９７の出力１９１０としてＮＡＮＤ１９９
やインバーターを介してＮＡＮＤ ＲＮＩＮに入力す
る。
付きＤフリップフロップＤ−Ｆ／Ｆ５〜８からなる。Ｄ
−Ｆ／Ｆ５のＣ端子には受信回路１０５の出力と遅延回
路列１９２のＮＡＮＤ ＲＮＩＮの出力のＮＯＲ出力が
入力する。ＤーＦ／Ｆ５のＲ端子には、ＮＡＮＤ１１の
出力１９０６−１Ｂが入力し、Ｄ−Ｆ／Ｆ５のＳ端子に
は、ＮＡＮＤ１２の出力１９０６−１が入力する。Ｄ−
Ｆ／Ｆ５のＱ端子出力は、Ｄ−Ｆ／Ｆ５のＤ端子、Ｄ−
Ｆ／Ｆ６のＣ端子と４入力ＮＡＮＤ ＲＥＤＮＡＮＤに
入力する。Ｄ−Ｆ／Ｆ６のＲ端子にはＮＡＮＤ２１の出
力１９０６−２Ｂが入力し、Ｄ−Ｆ／Ｆ６のＳ端子には
ＮＡＮＤ２２の出力１９０６−２が入力する。Ｄ−Ｆ／
Ｆ６のＱ端子出力は、Ｄ−Ｆ／Ｆ６のＤ端子、Ｄ−Ｆ／
Ｆ７のＣ端子と４入力ＮＡＮＤ ＲＥＤＮＡＮＤに入力
する。Ｄ−Ｆ／Ｆ７のＲ端子にはＮＡＮＤ３１の出力１
９０６−３Ｂが入力し、Ｄ−Ｆ／Ｆ７のＳ端子にはＮＡ
ＮＤ３２の出力１９０６−３が入力する。Ｄ−Ｆ／Ｆ７
のＱ端子出力は、Ｄ−Ｆ／Ｆ７のＤ端子、Ｄ−Ｆ／Ｆ８
のＣ端子と４入力ＮＡＮＤ ＲＥＤＮＡＮＤに入力す
る。Ｄ−Ｆ／Ｆ８のＲ端子にはＮＡＮＤ４１の出力１９
０６−４Ｂが入力し、Ｄ−Ｆ／Ｆ８のＳ端子には、ＮＡ
ＮＤ４２の出力１９０６−４が入力する。Ｄ−Ｆ／Ｆ８
のＱ端子出力は、Ｄ−Ｆ／Ｆ８のＤ端子と４入力ＮＡＮ
Ｄ ＲＥＤＮＡＮＤに入力する。ＲＥＤＮＡＮＤの出力
は、減算器１９７の出力１９１０としてＮＡＮＤ１９９
やインバーターを介してＮＡＮＤ ＲＮＩＮに入力す
る。
【０１３６】以上説明したように、本実施形態は、遅延
回路列１９１、遅延回路列１９２をループ状に接続し、
かつカウンターを設けることで、遅延回路列１９１、遅
延回路列１９２の最大遅延時間のカウンターで計数でき
る数の倍数分長い周期のクロックを制御可能である。す
なわち、遅延回路列１９１の任意のＮＡＮＤ ＦＮｎか
ら次のインバーターＦＩｎまでの遅延時間ｄＦと、遅延
回路列１９２の任意のＮＡＮＤ ＲＮｎからインバータ
ーＦＩｎまでの遅延時間をｄＲと定義したとき、遅延回
路列１９１の最初のＮＡＮＤ ＦＮ１から最後のインバ
ーターＦＩｚまでの遅延時間はｚｄＦになり、遅延回路
列１９２の最初のＮＡＮＤ ＲＮｚから最後のインバー
ターＲＩ１までの遅延時間はｚｄＲとなるが、内部クロ
ックと外部クロックの遅延を除去する場合には、ｄＦと
ｄＲが等しくなるように設定し、これに伴いｚｄＦとｚ
ｄＲを等しくし、このとき、入力のクロック周期が、ｚ
ｄＦ＋ｄ１＋ｄ２より短いとき（ｄ１＋ｄ２は、遅延回
路１０７と遅延回路１０８の遅延時間の和）は、第１〜
７実施形態に示したように、遅延回路列１９１を進行中
のクロックパルスは、次のクロックパルスで遅延回路列
１９１から遅延回路列１９２に転送され、遅延回路列１
９１中と遅延回路列１９２中を同じ段数のＮＡＮＤ、イ
ンバーターを通過し、入力のクロック周期がｚｄＦ＋ｄ
１＋ｄ２より長いときは、次のクロックが入るまでパル
スは、遅延回路列１９１中を循環し続け、遅延回路列１
９１の端から端までパルスが通過した回数が加算器１９
５で計数され、次のクロックが入ったときに遅延回路列
１９１から遅延回路列１９２へパルスが転送されると同
時に加算器１９５で計数された、遅延回路列１９１の端
から端までパルスが通過した回数が減算器１９７に転送
され、遅延回路列１９２のインバーターＲＩ１をパルス
が通る度に減算され、遅延回路列１９１の端から端まで
パルスが通過した回数と同じ回数遅延回路列１９２の端
から端までパルスが循環するので、遅延回路列１９１、
遅延回路列１９２を何度も使用するが、入力のクロック
周期が、ｚｄＦ＋ｄ１＋ｄ２より短いときと同じように
遅延回路列１９１中と遅延回路列１９２中を同じ段数の
ＮＡＮＤ、インバーターを通過するので、長いサイクル
のクロックでも同じ効果が期待できる。
回路列１９１、遅延回路列１９２をループ状に接続し、
かつカウンターを設けることで、遅延回路列１９１、遅
延回路列１９２の最大遅延時間のカウンターで計数でき
る数の倍数分長い周期のクロックを制御可能である。す
なわち、遅延回路列１９１の任意のＮＡＮＤ ＦＮｎか
ら次のインバーターＦＩｎまでの遅延時間ｄＦと、遅延
回路列１９２の任意のＮＡＮＤ ＲＮｎからインバータ
ーＦＩｎまでの遅延時間をｄＲと定義したとき、遅延回
路列１９１の最初のＮＡＮＤ ＦＮ１から最後のインバ
ーターＦＩｚまでの遅延時間はｚｄＦになり、遅延回路
列１９２の最初のＮＡＮＤ ＲＮｚから最後のインバー
ターＲＩ１までの遅延時間はｚｄＲとなるが、内部クロ
ックと外部クロックの遅延を除去する場合には、ｄＦと
ｄＲが等しくなるように設定し、これに伴いｚｄＦとｚ
ｄＲを等しくし、このとき、入力のクロック周期が、ｚ
ｄＦ＋ｄ１＋ｄ２より短いとき（ｄ１＋ｄ２は、遅延回
路１０７と遅延回路１０８の遅延時間の和）は、第１〜
７実施形態に示したように、遅延回路列１９１を進行中
のクロックパルスは、次のクロックパルスで遅延回路列
１９１から遅延回路列１９２に転送され、遅延回路列１
９１中と遅延回路列１９２中を同じ段数のＮＡＮＤ、イ
ンバーターを通過し、入力のクロック周期がｚｄＦ＋ｄ
１＋ｄ２より長いときは、次のクロックが入るまでパル
スは、遅延回路列１９１中を循環し続け、遅延回路列１
９１の端から端までパルスが通過した回数が加算器１９
５で計数され、次のクロックが入ったときに遅延回路列
１９１から遅延回路列１９２へパルスが転送されると同
時に加算器１９５で計数された、遅延回路列１９１の端
から端までパルスが通過した回数が減算器１９７に転送
され、遅延回路列１９２のインバーターＲＩ１をパルス
が通る度に減算され、遅延回路列１９１の端から端まで
パルスが通過した回数と同じ回数遅延回路列１９２の端
から端までパルスが循環するので、遅延回路列１９１、
遅延回路列１９２を何度も使用するが、入力のクロック
周期が、ｚｄＦ＋ｄ１＋ｄ２より短いときと同じように
遅延回路列１９１中と遅延回路列１９２中を同じ段数の
ＮＡＮＤ、インバーターを通過するので、長いサイクル
のクロックでも同じ効果が期待できる。
【０１３７】さらに、加算器１９５のカウンターが最大
値を示したときは、加算器１９５から最大周期違反信号
１９１２が出力する。したがって、本実施形態の遅延回
路列１９１、遅延回路列１９２、制御回路１９３、負荷
調整素子１９４、加算器１９５、転送器１９６、減算器
１９７と遅延回路１９８を第６の実施形態の遅延回路列
１０１、遅延回路列１０２、制御回路１０３、負荷調整
素子１０４と置き換えることで、本実施形態で制御可能
な最大周期を越える周期のクロックが入った場合、増幅
回路１０６には、本回路を経由しないクロックが入力す
る。
値を示したときは、加算器１９５から最大周期違反信号
１９１２が出力する。したがって、本実施形態の遅延回
路列１９１、遅延回路列１９２、制御回路１９３、負荷
調整素子１９４、加算器１９５、転送器１９６、減算器
１９７と遅延回路１９８を第６の実施形態の遅延回路列
１０１、遅延回路列１０２、制御回路１０３、負荷調整
素子１０４と置き換えることで、本実施形態で制御可能
な最大周期を越える周期のクロックが入った場合、増幅
回路１０６には、本回路を経由しないクロックが入力す
る。
【０１３８】このほか、本実施形態の遅延回路列１９
１、遅延回路列１９２、制御回路１９３、負荷調整素子
１９４、加算器１９５、転送器１９６、減算器１９７と
遅延回路１９８を第３，４，５の実施形態の遅延回路列
１０１、遅延回路列１０２、制御回路１０３、負荷調整
素子１０４と置き換えることで第３，４，５の実施形態
と同等の効果がより広い周波数範囲で実現できる。
１、遅延回路列１９２、制御回路１９３、負荷調整素子
１９４、加算器１９５、転送器１９６、減算器１９７と
遅延回路１９８を第３，４，５の実施形態の遅延回路列
１０１、遅延回路列１０２、制御回路１０３、負荷調整
素子１０４と置き換えることで第３，４，５の実施形態
と同等の効果がより広い周波数範囲で実現できる。
【０１３９】また、遅延回路列１９２の遅延時間を遅延
回路列１９１の遅延時間の１／２に設定することで、第
７の実施形態と同等の効果をより広い周波数範囲で実現
できる。 （第１３の実施形態）次に、本発明の第１３の実施形態
について図２２と図２３を用いて説明する。
回路列１９１の遅延時間の１／２に設定することで、第
７の実施形態と同等の効果をより広い周波数範囲で実現
できる。 （第１３の実施形態）次に、本発明の第１３の実施形態
について図２２と図２３を用いて説明する。
【０１４０】図２２を参照すると、本実施形態は、図５
中の遅延調整回路１１５の代わりに遅延調整回路２０１
を備えたものである。図２３に示すように、特に遅延回
路１０７がトランジスタ１１０２を介して接続される容
量素子１１０３の組み合わせ８組をインバーター列１１
１のノードに接続する構成、および１個のトランジスタ
１１３は常に導通状態にあり、他のトランジスタは、１
個が信号１１０４で制御され、２個が信号１１０５で制
御され、４個の信号１１０６が制御され、トランジスタ
１１０２に接続される容量値は、２の３乗、すなわち８
段階のレベルをもち、遅延回路１０７は８段階の遅延時
間をもつ構成は図６と同じである。ただし、各信号１１
０４，１１０５，１１０６は、それぞれ遅延調整回路２
０１内のレジスタ２００１、レジスタ２００２、レジス
タ２００３で独立に制御される。レジスタ２００１、レ
ジスタ２００２、レジスタ２００３の出力レベルは、外
部信号２００４、外部信号２００５、外部信号２００６
の接続状態および設定信号２００７と設定解除信号２０
０８で決定される。
中の遅延調整回路１１５の代わりに遅延調整回路２０１
を備えたものである。図２３に示すように、特に遅延回
路１０７がトランジスタ１１０２を介して接続される容
量素子１１０３の組み合わせ８組をインバーター列１１
１のノードに接続する構成、および１個のトランジスタ
１１３は常に導通状態にあり、他のトランジスタは、１
個が信号１１０４で制御され、２個が信号１１０５で制
御され、４個の信号１１０６が制御され、トランジスタ
１１０２に接続される容量値は、２の３乗、すなわち８
段階のレベルをもち、遅延回路１０７は８段階の遅延時
間をもつ構成は図６と同じである。ただし、各信号１１
０４，１１０５，１１０６は、それぞれ遅延調整回路２
０１内のレジスタ２００１、レジスタ２００２、レジス
タ２００３で独立に制御される。レジスタ２００１、レ
ジスタ２００２、レジスタ２００３の出力レベルは、外
部信号２００４、外部信号２００５、外部信号２００６
の接続状態および設定信号２００７と設定解除信号２０
０８で決定される。
【０１４１】本実施形態では、外部信号２００４〜２０
０６により遅延回路１０７の遅延時間を調整できるの
で、遅延回路装置が完成した後、システムに搭載後にも
クロックのタイミングの設定が可能になる。特に、図２
４に示すように、本発明の遅延回路装置２０２を搭載し
た半導体装置、例えば、同期式ダイナミックランダムア
クセスメモリ２０３を複数搭載したモジュール２０４を
複数搭載し、これら複数のモジュール２０４を管理する
制御用集積回路装置２０５を搭載し、同期式ダイナミッ
クランダムアクセスメモリ２０３のデータ出力２０１１
を制御用集積回路装置２０５で受信するときの受信信号
を、データ出力２０１１を出したのと同じ同期式ダイナ
ミックランダムアクセスメモリ２０３に搭載した遅延回
路装置２０２の出力２０１２を用いて取り込むシステム
２０６において、各モジュール２０４の配置位置によっ
て生じる遅延時間差をシステム搭載後の外部アドレス２
００４から２００６などからなる信号群２０１３で調整
できる。
０６により遅延回路１０７の遅延時間を調整できるの
で、遅延回路装置が完成した後、システムに搭載後にも
クロックのタイミングの設定が可能になる。特に、図２
４に示すように、本発明の遅延回路装置２０２を搭載し
た半導体装置、例えば、同期式ダイナミックランダムア
クセスメモリ２０３を複数搭載したモジュール２０４を
複数搭載し、これら複数のモジュール２０４を管理する
制御用集積回路装置２０５を搭載し、同期式ダイナミッ
クランダムアクセスメモリ２０３のデータ出力２０１１
を制御用集積回路装置２０５で受信するときの受信信号
を、データ出力２０１１を出したのと同じ同期式ダイナ
ミックランダムアクセスメモリ２０３に搭載した遅延回
路装置２０２の出力２０１２を用いて取り込むシステム
２０６において、各モジュール２０４の配置位置によっ
て生じる遅延時間差をシステム搭載後の外部アドレス２
００４から２００６などからなる信号群２０１３で調整
できる。
【０１４２】
【発明の効果】本発明は下記のような効果がある。
【０１４３】１．外部クロックと内部クロックの位相差
を内部増幅の遅延より縮め、所望の位相差を有する内部
クロックを最短２周期で供給し得る。
を内部増幅の遅延より縮め、所望の位相差を有する内部
クロックを最短２周期で供給し得る。
【０１４４】２．効果１の結果、外部クロックの位相差
のない内部クロックを所望のタイミングで用いるために
常に本発明の回路を動作させる必要がなく、消費電力が
増大しない。
のない内部クロックを所望のタイミングで用いるために
常に本発明の回路を動作させる必要がなく、消費電力が
増大しない。
【０１４５】３．本発明の回路は、互いに等しい遅延特
性の複数の遅延回路を用いるので、電源電圧が低くなっ
ても、制御周波数の範囲は変わらない。
性の複数の遅延回路を用いるので、電源電圧が低くなっ
ても、制御周波数の範囲は変わらない。
【０１４６】４．一定の制御周波数の精度を保って広い
周波数にわたってクロックを制御する場合、回路の段数
を増やすだけで対応が可能であり、周波数範囲に応じて
遅延回路を複数用いた場合でも、遅延回路を切り代え
て、位相差がなくなるまで、僅か２周期を要するだけで
ある。
周波数にわたってクロックを制御する場合、回路の段数
を増やすだけで対応が可能であり、周波数範囲に応じて
遅延回路を複数用いた場合でも、遅延回路を切り代え
て、位相差がなくなるまで、僅か２周期を要するだけで
ある。
【０１４７】５．位相差をなくせる条件（電圧、デバイ
ス条件）が限られておらず、事前の調査はほとんど不要
である。
ス条件）が限られておらず、事前の調査はほとんど不要
である。
【０１４８】６．回路の種類が少なく、不良の対応が容
易である。
易である。
【０１４９】７．完全なデジタル回路なので、カウンタ
ーを用いた制御が容易であり、制御するクロックの周期
が大きい場合は、クロックが遅延回路列を通過する回数
をカウンターで計数することができ、回路数の増大量を
極端に増やすことなく、広い周期にわたって制御でき
る。
ーを用いた制御が容易であり、制御するクロックの周期
が大きい場合は、クロックが遅延回路列を通過する回数
をカウンターで計数することができ、回路数の増大量を
極端に増やすことなく、広い周期にわたって制御でき
る。
【０１５０】８．制御が容易なので、制御範囲より大き
な周期の外部クロックが入力した場合には、本発明の二
つの遅延回路列を経由しない回路に切り替えることがで
き、誤動作を回避できる。
な周期の外部クロックが入力した場合には、本発明の二
つの遅延回路列を経由しない回路に切り替えることがで
き、誤動作を回避できる。
【０１５１】９．２周期で位相差をなくすことができる
ので、周期式記憶回路装置などのコマンド信号や内部信
号でも制御可能で、記憶回路装置などの全体回路の中で
必要な期間のみ動作させることができ、スタンバイ時な
ど低消費電力化をしたい期間は、容易に止めることがで
きる。
ので、周期式記憶回路装置などのコマンド信号や内部信
号でも制御可能で、記憶回路装置などの全体回路の中で
必要な期間のみ動作させることができ、スタンバイ時な
ど低消費電力化をしたい期間は、容易に止めることがで
きる。
【０１５２】１０．２つの遅延回路列の遅延時間の比率
を調整することにより、クロックのデューティ比の設
定、クロック周期の設定が容易にできる。
を調整することにより、クロックのデューティ比の設
定、クロック周期の設定が容易にできる。
【０１５３】１１．位相比較回路を用いることにより、
外部クロックと内部クロックの位相差をより精度よく合
わせられる。しかも、位相比較回路なしでもあらかじめ
位相が合っているので、位相比較回路による補正も極め
て短い時間で位相調整がされる。また、位相比較回路を
用いた回路としては、広い周波数にわたって制御し得
る。
外部クロックと内部クロックの位相差をより精度よく合
わせられる。しかも、位相比較回路なしでもあらかじめ
位相が合っているので、位相比較回路による補正も極め
て短い時間で位相調整がされる。また、位相比較回路を
用いた回路としては、広い周波数にわたって制御し得
る。
【０１５４】１２．ヒューズや外部信号により、遅延回
路装置が完成した後、また、システムに搭載後にもクロ
ックのタイミングの設定が可能になる。
路装置が完成した後、また、システムに搭載後にもクロ
ックのタイミングの設定が可能になる。
【図１】本発明の第１の実施形態の遅延回路装置の回路
図である。
図である。
【図２】第１の実施形態の動作を示す波形図である。
【図３】本発明の第２の実施形態の遅延回路装置の回路
図である。
図である。
【図４】本発明の第３の実施形態の遅延回路装置の回路
図である。
図である。
【図５】本発明の第４の実施形態の遅延回路装置の回路
図である。
図である。
【図６】第４の実施形態の遅延回路１０７と遅延調整回
路１１５の回路図である。
路１１５の回路図である。
【図７】本発明の第５の実施形態の遅延回路装置の回路
図である。
図である。
【図８】第５の実施形態における分配回路１２１の回路
図である。
図である。
【図９】第５の実施形態におけるクロック切替回路１２
２の回路図である。
２の回路図である。
【図１０】第５の実施形態における最大周期違反検知回
路１２３の回路図である。
路１２３の回路図である。
【図１１】第５の実施形態におけるクロック起動回路１
２４の回路図である。
２４の回路図である。
【図１２】本発明の第６の実施形態の遅延回路装置の回
路図である。
路図である。
【図１３】第６の実施形態における位相比較回路１３２
から遅延調整回路１３４までの回路図である。
から遅延調整回路１３４までの回路図である。
【図１４】本発明の第７の実施形態の遅延回路装置の回
路図である。
路図である。
【図１５】第７の実施形態の動作を示す波形図である。
【図１６】本発明の第８の実施形態の遅延回路装置の回
路図である。
路図である。
【図１７】本発明の第９の実施形態の遅延回路装置の回
路図である。
路図である。
【図１８】本発明の第１０の実施形態の遅延回路装置の
回路図である。
回路図である。
【図１９】本発明の第１１の実施形態の遅延回路装置の
回路図である。
回路図である。
【図２０】本発明の第１２の実施形態の遅延回路装置の
回路図である。
回路図である。
【図２１】第１２の実施形態における加算器１９５と転
送器１９６と減算器１９７の回路図である。
送器１９６と減算器１９７の回路図である。
【図２２】本発明の第１３の実施形態の遅延回路装置の
回路図である。
回路図である。
【図２３】本発明の第１３の実施形態における遅延調整
回路２０１の回路図である。
回路２０１の回路図である。
【図２４】第１３の実施形態の遅延回路装置を搭載した
半導体装置を示す図である。
半導体装置を示す図である。
【図２５】ＰＬＬを用いない遅延回路の従来例の回路図
である。
である。
【図２６】図２５に示す遅延回路の動作の波形図であ
る。
る。
【図２７】ＰＬＬを用いた遅延回路の従来例の回路図で
ある。
ある。
【図２８】ＰＬＬと分周回路を用いた遅延回路の従来例
の回路図である。
の回路図である。
１０１ 遅延回路列 １０２ 遅延回路列 １０３ 制御回路 １０４ 負荷調整素子 １０５ 受信回路 １０６ 増幅回路 １０７，１０８ 遅延回路 １０９ 制御端子 １１０ 接地線 １１１ 電源線 １１２，１１３ 遅延回路 １１４ インバーター １１５ 遅延調整回路 １２１ 分配回路 １２２ クロック切替回路 １２３ 最大周期違反検知回路 １２４ クロック起動回路 １２５ クロック出力制御回路 １２６ クロックモード信号発生回路 １３１ 遅延回路 １３２ 位相比較回路 １３３ フィルタ １３４ 遅延調整回路 １４１，１４２ 遅延回路列 １４３ 制御回路 １４４ 負荷調整素子 １４５ 遅延回路 １４６ パルス幅補正回路 １４７ ＯＲ回路 １４８ ＲＳ−Ｆ／Ｆ １４９ 増幅回路 １５１，１５２ 遅延回路列 １５３ 制御回路 １５４ 負荷調整素子 １５５ ＯＲ回路 １６１，１６２Ａ，１６２Ｂ 遅延回路列 １６３ 制御回路 １６４Ａ，１６４Ｂ 負荷調整素子 １７１，１７２ 遅延回路列 １７３ 制御回路 １７４ 負荷調整素子 １７５ 負荷調整端子 １８１，１８２ 遅延回路列 １８３ 制御回路 １８４ 負荷調整素子 １８５ パルス幅補正回路 １８６ 遅延回路 １８７ ＯＲ回路 １９１，１９２ 遅延回路列 １９３ 制御回路 １９４ 負荷調整素子 １９５ 加算器 １９６ 転送器 １９７ 減算器 １９８ 遅延回路 １９９ ＮＡＮＤ回路 ２０１ 遅延調整回路 ２０２ 遅延回路装置 ２０３ 同期式ダイナミックランダムアクセスメモリ ２０４ モジュール ２０５ 制御用集積回路装置 ３０１，３０３，３０５ クロック ３０２，３０４ クロック群 １１０１ インバーター列 １１０２ トランジスタ １１０３ 容量素子 １１０４，１１０５，１１０６ 信号 １１０７，１１０８，１１０９ ヒューズレジスタ １１１０，１１１１，１１１２ ヒューズ １１１３ 設定信号 １２１１，１２１２ 分配回路出力 １２１３ 最大周期違反信号 １２１４，１２１５ クロック起動信号 １２１６ クロック出力制御信号 １２１７ クロックモード信号 １２１８ クロック切替信号 １２１９ アクティブ信号 １１２０ パワーダウン信号 １２２１ ＲＳ−Ｆ／Ｆ １２２２ Ｄ−ＬＡＴ １２２３〜１２２４ Ｄ−Ｆ／Ｆ １２２６ ３入力ＮＡＮＤ １２３１ リードモード信号 １２３２ バーストモード信号 １２３３ ＣＡＳレーテンシー信号 １３０１ アップ信号 １３０２ ダウン信号 １３０３ カウントアップ信号 １３０４ カウントダウン信号 １３０５ ３ビット出力 １９０５−１〜１９０５−４，１９０５−１Ｂ〜１９０
５−４Ｂ 加算器１９５の出力 １９０６−１〜１９０６−４，１９０６−１Ｂ〜１９０
６−４Ｂ 転送器１９７の出力 １９１０ 転送器１９７の出力 ２００１〜２００３ レジスタ ２００４〜２００６ 外部アドレス ２００７ 解除信号 ２００８ 設定信号 ２０１１ ランダムアクセスメモリ２０３のデータ出
力２０１１ ２０１２ 遅延回路装置２０２４の出力 ２０１３ 信号群 ＦＮ１，ＦＮ２，…，ＦＮｎ，ＦＮｎ＋１，… ＮＡ
ＮＤ ＦＩ１，ＦＩ２，…，ＦＩｎ，ＦＩｎ＋１，… イン
バーター ＲＮ１，ＲＮ２，…，ＲＮｎ，ＲＮｎ＋１，… ＮＡ
ＮＤ ＲＩ１，ＲＩ２，…，ＲＩｎ，ＲＩｎ＋１，… イン
バーター ＣＮ１，ＣＮ２，…，ＣＮｎ，ＣＮｎ＋１，… ＮＡ
ＮＤ ＧＮ１，ＧＮ２，…，ＧＮｎ，ＧＮｎ＋１，… ＮＡ
ＮＤ ｄ１ 受信回路１０５および遅延回路１０７の遅延時
間 ｄ２ 増幅回路１０６および遅延回路１０８の遅延時
間 ｔＣＫ クロックの周期 ｔＣＫ−ｄ１−ｄ２ 遅延回路列０１をクロックの立
ち上がりエッジが進行する時間、および遅延回路列１０
２をクロックのＬパルスの立ち上がりエッジが進行する
時間 ＲＮ１ａ，ＲＮ２ａ，…，Ｎｎａ，ＲＮｎ＋１ａ，…
ＮＡＮＤ ＲＮ１ｂ，ＲＮ２ｂ，…，Ｎｎｂ，ＲＮｎ＋１ｂ，…
ＮＡＮＤ ＲＩ１ａ，ＲＩ２ａ，…，Ｉｎａ，ＲＩｎ＋１ａ，…
インバーター ＲＩ１ｂ，ＲＩ２ｂ，…，Ｉｎｂ，ＲＩｎ＋１ｂ，…
インバーター ＧＮ１ａ，ＧＮ２ａ，…，Ｎｎａ，ＧＮｎ＋１ａ，…
ＮＡＮＤ ＧＮ１ｂ，ＧＮ２ｂ，…，Ｎｎｂ，ＧＮｎ＋１ｂ，…
ＮＡＮＤ ＧＭ１，ＧＭｎ，… ＮＭＯＳトランジスタ ＧＮ１，ＧＣｎ 容量素子 ＦＮ１，ＦＮｎ，ＣＮ１，ＣＮｎ，ＣＮｚ，ＲＮ１，Ｒ
Ｎｎ，ＲＮｚ ＮＡＮＤ ＦＩ１，ＦＩｎ，ＦＩｚ，ＲＩ１，ＲＩｎ，ＲＩｚ
インバーター Ｄ−Ｆ／Ｆ１，Ｄ−Ｆ／Ｆ２，Ｄ−Ｆ／Ｆ３，Ｄ−Ｆ／
Ｆ４ リセット付きＤフリップフロップ ＡＤＮＡＮＤ ４入力ＮＡＮＤ ＩＡ１，ＩＡ２，ＩＡ３，ＩＡ４ インバーター ＮＡＮＤ１１，ＮＡＮＤ１２，ＮＡＮＤ２１，ＮＡＮＤ
２２，ＮＡＮＤ３１，ＮＡＮＤ３２，ＮＡＮＤ４１，Ｎ
ＡＮＤ４２ ＮＡＮＤ ＲＥＤＮＡＮＤ ４入力ＮＡＮＤ ｄＦ 遅延回路１９１列の任意のＮＡＮＤ ＦＮｎか
ら次のインバーターＦＩｎまでの遅延時間 ｄＲ 遅延回路１９２列の任意のＮＡＮＤ ＲＮｎか
ら次のインバーターＦＩｎまでの遅延時間 ｚｄＦ 遅延時間１９１列の最初のＮＡＮＤ ＦＮ１
から最後のインバータＦＩｚまでの遅延時間 ｚｄＲ 遅延回路１９２列の最初のＮＡＮＤ ＲＮｚ
から最後のインバーターＲＩ１までの遅延時間
５−４Ｂ 加算器１９５の出力 １９０６−１〜１９０６−４，１９０６−１Ｂ〜１９０
６−４Ｂ 転送器１９７の出力 １９１０ 転送器１９７の出力 ２００１〜２００３ レジスタ ２００４〜２００６ 外部アドレス ２００７ 解除信号 ２００８ 設定信号 ２０１１ ランダムアクセスメモリ２０３のデータ出
力２０１１ ２０１２ 遅延回路装置２０２４の出力 ２０１３ 信号群 ＦＮ１，ＦＮ２，…，ＦＮｎ，ＦＮｎ＋１，… ＮＡ
ＮＤ ＦＩ１，ＦＩ２，…，ＦＩｎ，ＦＩｎ＋１，… イン
バーター ＲＮ１，ＲＮ２，…，ＲＮｎ，ＲＮｎ＋１，… ＮＡ
ＮＤ ＲＩ１，ＲＩ２，…，ＲＩｎ，ＲＩｎ＋１，… イン
バーター ＣＮ１，ＣＮ２，…，ＣＮｎ，ＣＮｎ＋１，… ＮＡ
ＮＤ ＧＮ１，ＧＮ２，…，ＧＮｎ，ＧＮｎ＋１，… ＮＡ
ＮＤ ｄ１ 受信回路１０５および遅延回路１０７の遅延時
間 ｄ２ 増幅回路１０６および遅延回路１０８の遅延時
間 ｔＣＫ クロックの周期 ｔＣＫ−ｄ１−ｄ２ 遅延回路列０１をクロックの立
ち上がりエッジが進行する時間、および遅延回路列１０
２をクロックのＬパルスの立ち上がりエッジが進行する
時間 ＲＮ１ａ，ＲＮ２ａ，…，Ｎｎａ，ＲＮｎ＋１ａ，…
ＮＡＮＤ ＲＮ１ｂ，ＲＮ２ｂ，…，Ｎｎｂ，ＲＮｎ＋１ｂ，…
ＮＡＮＤ ＲＩ１ａ，ＲＩ２ａ，…，Ｉｎａ，ＲＩｎ＋１ａ，…
インバーター ＲＩ１ｂ，ＲＩ２ｂ，…，Ｉｎｂ，ＲＩｎ＋１ｂ，…
インバーター ＧＮ１ａ，ＧＮ２ａ，…，Ｎｎａ，ＧＮｎ＋１ａ，…
ＮＡＮＤ ＧＮ１ｂ，ＧＮ２ｂ，…，Ｎｎｂ，ＧＮｎ＋１ｂ，…
ＮＡＮＤ ＧＭ１，ＧＭｎ，… ＮＭＯＳトランジスタ ＧＮ１，ＧＣｎ 容量素子 ＦＮ１，ＦＮｎ，ＣＮ１，ＣＮｎ，ＣＮｚ，ＲＮ１，Ｒ
Ｎｎ，ＲＮｚ ＮＡＮＤ ＦＩ１，ＦＩｎ，ＦＩｚ，ＲＩ１，ＲＩｎ，ＲＩｚ
インバーター Ｄ−Ｆ／Ｆ１，Ｄ−Ｆ／Ｆ２，Ｄ−Ｆ／Ｆ３，Ｄ−Ｆ／
Ｆ４ リセット付きＤフリップフロップ ＡＤＮＡＮＤ ４入力ＮＡＮＤ ＩＡ１，ＩＡ２，ＩＡ３，ＩＡ４ インバーター ＮＡＮＤ１１，ＮＡＮＤ１２，ＮＡＮＤ２１，ＮＡＮＤ
２２，ＮＡＮＤ３１，ＮＡＮＤ３２，ＮＡＮＤ４１，Ｎ
ＡＮＤ４２ ＮＡＮＤ ＲＥＤＮＡＮＤ ４入力ＮＡＮＤ ｄＦ 遅延回路１９１列の任意のＮＡＮＤ ＦＮｎか
ら次のインバーターＦＩｎまでの遅延時間 ｄＲ 遅延回路１９２列の任意のＮＡＮＤ ＲＮｎか
ら次のインバーターＦＩｎまでの遅延時間 ｚｄＦ 遅延時間１９１列の最初のＮＡＮＤ ＦＮ１
から最後のインバータＦＩｚまでの遅延時間 ｚｄＲ 遅延回路１９２列の最初のＮＡＮＤ ＲＮｚ
から最後のインバーターＲＩ１までの遅延時間
Claims (26)
- 【請求項１】それぞれが複数の単位遅延回路を有し互い
の信号伝達方向が逆向きに配置された第１および第２の
遅延回路列と、 外部信号が現れる度に当該外部信号を前記第１の遅延回
路列に供給して前記第１の遅延回路列内の各段の単位遅
延回路を順次伝達させる第１の回路と、 次の外部信号が現れたことに応答して、前記第１の遅延
回路列内を伝達されている信号が伝達した前記第１の遅
延回路列の単位遅延回路の伝達段数に相当する前記第２
の遅延回路列の最終段の単位遅延回路から数えた段数番
目にある前記第２の遅延回路列の単位遅延回路に受け入
れさせて前記第２の遅延回路列内を伝達させる制御回路
と、 前記第２の遅延回路内を伝達された信号を取り出す第２
の回路とを備え、 前記第１の回路は、前記外部信号の受信回路ならびにこ
の受信回路の出力と前記第１の遅延回路列の入力との間
に直列に接続された第１および第２の遅延回路を含み、 前記第２の回路は、前記第２の遅延回路列からの出力を
受ける増幅回路を含み、 前記受信回路および前記第１の遅延回路は、互いに同等
の遅延時間を有し、 前記第２の遅延回路および前記増幅回路は、互いに同等
の遅延時間を有することを特徴とする遅延回路装置。 - 【請求項２】前記外部信号は所望の誤差を許す範囲の一
定の周期の同期信号であり、前記第２の回路の出力信号
は前記同期信号の周波数の整数倍であることを特徴とす
る請求項１記載の遅延回路装置。 - 【請求項３】前記第１の回路はその信号伝搬経路に直列
に配置された第３の遅延回路をさらに含み、前記第２の
回路はその信号伝搬経路に直列に配置された第４の遅延
回路をさらに含み、前記第３および第４の遅延回路の遅
延回路はそれらの遅延時間が互いに等しくなるよう構成
されていることを特徴とする請求項１記載の遅延回路装
置。 - 【請求項４】前記第１の遅延回路と前記第２の遅延回路
の遅延時間の和が前記受信回路の遅延時間と前記増幅回
路の遅延時間の和から前記外部信号の信号幅を引いた時
間に設定され、前記第２の遅延回路列の出力信号は反転
された後に前記増幅回路に入力されることを特徴とする
請求項１記載の遅延回路装置。 - 【請求項５】前記第１の遅延回路の遅延時間が電気信号
で調整可能な構成になっており、該電気信号を発生する
ためのヒューズ回路を有する請求項１乃至４のいずれか
に記載の遅延回路装置。 - 【請求項６】前記外部信号と次に現れる外部信号との間
隔が、前記第１の遅延回路列の最大遅延時間と前記第１
の遅延回路の遅延時間と前記第２の遅延回路の遅延時間
との和より長いときに、前記次に現れる外部信号を、前
記第１および第２の遅延回路、前記第１の遅延回路列な
らびに前記第２の遅延回路列を介することなく、前記受
信回路から前記増幅回路に転送する切替回路をさらに備
えることを特徴とする請求項１記載の遅延回路装置。 - 【請求項７】前記切替回路がヒシテリシスを有する請求
項６記載の遅延回路装置。 - 【請求項８】前記第１の回路は前記受信回路と前記第１
の遅延回路との間に分配回路をさらに含み、かつ、起動
信号の制御のもとで前記受信回路を起動し、その後前記
分配回路を起動して前記受信回路の出力を前記前記第１
の遅延回路列に供給する起動回路をさらに備えることを
特徴とする請求項１、６または７記載の遅延回路装置。 - 【請求項９】前記起動信号が、同期式記憶回路装置にお
けるアクティブ信号またはパワーダウン信号であること
を特徴とする請求項８記載の遅延回路装置。 - 【請求項１０】前記第２の回路は前記第１の遅延回路と
前記増幅回路との間にクロック切替回路をさらに含み、
かつ、同期式記憶回路装置におけるリードモード信号、
バーストモード信号およびＣＡＳレーテンシー信号を受
けてクロック出力信号を発生するクロック出力制御回路
がさらに設けられ、前記クロック切替回路は、前記クロ
ック出力信号により制御されて、前記第２の遅延回路列
からの出力を前記増幅回路に伝達するか又は前記第２の
遅延回路列からの出力の前記増幅回路への伝達を保留と
することを特徴とする請求項１記載の遅延回路装置。 - 【請求項１１】前記外部信号と次に現れる外部信号との
間隔が、前記第１の遅延回路列の最大遅延時間と前記第
１の遅延回路の遅延時間と前記第２の遅延回路の遅延時
間との和より長いことを検知して前記クロック切替信号
を発生する検知回路がさらに設けられ、前記クロック切
替回路は前記クロック切替信号に応答して、前記次に現
れる外部信号を、前記第１および第２の遅延回路、前記
第１の遅延回路列ならびに前記第２の遅延回路列を介す
ることなく、前記受信回路から前記増幅回路に転送する
ことを特徴とする請求項１０記載の遅延回路装置。 - 【請求項１２】前記第１の遅延回路の遅延時間が電気信
号で調整可能な構成になっており、前記電気信号は、前
記外部信号と前記増幅回路の出力信号との位相差を打ち
消すような信号として、発生されるための位相比較回路
がさらに設けられていることを特徴とする請求項１、
３、４および５のいずれかに記載の遅延回路装置。 - 【請求項１３】前記第２の遅延回路列の遅延時間が、前
記第２の遅延回路列に接続される負荷回路で設定される
請求項１乃至１２のいずれかに記載の遅延回路装置。 - 【請求項１４】前記負荷回路の負荷が、負荷制御用の信
号で制御される請求項１３記載の遅延回路装置。 - 【請求項１５】前記第２の遅延回路列が複数の遅延回路
列からなり、これら複数の遅延回路列は前記第１の遅延
回路列に対してそれぞれ所望の遅延時間比を有すること
を特徴とする請求項１乃至１４のいずれかに記載の遅延
回路装置。 - 【請求項１６】前記第２の回路は、前記第２の遅延回路
列の出力を受ける第３の遅延回路をさらに含み、 前記第１の遅延回路列の遅延時間と前記第２の遅延回路
列の遅延時間は所望の比率になるように設定され、 前記第１の遅延回路の遅延時間と第２の遅延回路の遅延
時間の和と第３の遅延回路の遅延時間との比率が前記第
１の遅延回路列の遅延時間と前記第２の遅延回路列の遅
延時間の比率に等しく設定され、 前記増幅回路は、前記第３の遅延回路の出力、または前
記第３の遅延回路の出力と前記受信回路の出力のＯＲ出
力、または前記第３の遅延回路の出力と前記受信回路の
出力をそれぞれリセット入力およびセット入力とするＲ
Ｓフリップフロップの出力、または前記ＯＲ出力を分周
した出力、を受けることを特徴とする請求項１記載の遅
延回路装置。 - 【請求項１７】前記第２の遅延回路列は複数の遅延回路
列からなることを特徴とする請求項１６記載の遅延回路
装置。 - 【請求項１８】前記第１の遅延回路列の遅延時間と前記
第２の遅延回路列の各遅延回路列の遅延時間が２対１に
なるように設定されていることを特徴とする請求項１６
記載の遅延回路装置。 - 【請求項１９】前記第１の遅延回路列と前記第２の遅延
回路列の遅延時間の比率が、前記第１の遅延回路列を構
成する回路数と前記第２の遅延回路列を構成する回路数
比で設定される請求項１６から１８のいずれかに記載の
遅延回路装置。 - 【請求項２０】前記第１の遅延回路列および前記第２の
遅延回路列は環状になっており、次の外部信号が現れる
までにその前の外部信号が前記環状になった第１の遅延
回路列を周回した回数を計数し、前記次の外部信号が現
れた時に前記第１の遅延回路列内を伝搬している信号を
前記第２の遅延回路列に転送すると共に、当該信号を前
記計数した周回数と同じ回数だけ前記環状になった第２
の遅延回路列を周回させた後に、第２の遅延回路列から
出力させるカウンターをさらに有することを特徴とする
請求項１記載の遅延回路装置。 - 【請求項２１】前記カウンターが、次の外部信号が現れ
るまでに前記第１の信号が前記環状になった第１の遅延
回路列を周回した回数を計数する加算器と、前記次の信
号が現れたときに、前記第１の遅延回路列内を伝搬して
いる信号を前記第２の遅延回路列に転送すると同時に前
記加算器で計数した周回数を出力する転送器と、前記出
力された周回数を、前記転送された信号が前記第２の遅
延回路列を周回するたびに減算し、前記第１の遅延回路
列中を周回した回数と同じ回数第２の遅延回路列中を周
回したところで、前記第２の遅延回路列から出力させる
減算器とを含む請求項第２０項記載の遅延回路装置。 - 【請求項２２】前記カウンターが最大値を示したとき、
前記外部信号の経路を、前記第１の遅延回路列、前記第
２の遅延回路列、前記第１の遅延回路および前記第２の
遅延回路を介さずに、前記受信回路から前記増幅回路に
至る経路に切り替え、前記カウンターが最大値未満のと
きに外部信号が現れたとき、信号の経路を、前記受信回
路から前記第１の遅延回路列、前記第２の遅延回路列、
前記第１の遅延回路および前記第２の遅延回路を介して
前記増幅回路に至る経路に切り替える切替回路をさらに
有する請求項２０または２１記載の遅延回路装置。 - 【請求項２３】前記切替回路がヒシテリシスを有する請
求項２２記載の遅延回路装置。 - 【請求項２４】複数の第１単位遅延回路を直列接続して
構成され初段の第１単位遅延回路に入力されるクロック
信号を各段の第１単位遅延回路により順次伝達する第１
の遅延回路列と、 複数の第２単位遅延回路を直列接続して構成された第１
遅延列と複数の第３単位遅延回路を直列接続して構成さ
れた第２遅延列とを有する第２の遅延回路列であって信
号伝達方向が前記第１の遅延回路列の信号伝達方向とは
逆向きに配置された第２の遅延回路列と、 次のクロック信号の到来に応答して、その前に到来して
いたクロック信号であって前記第１の遅延回路列内を伝
達されているクロック信号を、当該クロック信号が前記
第１の遅延回路列内の奇数番目（ｎ）の第１単位遅延回
路の出力に現れている場合はその伝達段数に相当する前
記第２の遅延回路列の前記第１遅延列の最終段の第２単
位遅延回路から数えた（ｎ＋１）／２段数番目にある第
２単位遅延回路に、当該クロック信号が前記第１の遅延
回路列内の偶数番目（ｎ）の第１単位遅延回路の出力に
現れている場合はその伝達段数に相当する前記第２の遅
延回路列の前記第２遅延列の最終段の第３単位遅延回路
から数えた（ｎ／２）段数番目にある第３単位遅延回路
に、受け入れさせる制御回路とを備え、当該受け入れら
れたクロック信号は前記第２の遅延回路列の前記第１ま
たは第２遅延列内を順次伝搬されて最終段の第２または
第３単位遅延回路から取り出されることを特徴とする遅
延回路装置。 - 【請求項２５】前記第２の遅延回路列内の前記第１およ
び第２遅延列の出力を受けるＯＲ回路をさらに備えるこ
とを特徴とする請求項２４記載の遅延回路装置。 - 【請求項２６】前記第１および第２の遅延回路列を構成
する各単位遅延回路に印加される電圧が定電圧源から供
給されることを特徴とする請求項２４又は２５に記載の
遅延回路装置。
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