JP4569656B2 - 遅延同期ループ回路および表示装置 - Google Patents
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Description
図1は、第1実施形態に係るデジタル方式DLLの一例を説明するブロック図である。本実施形態に係るDLLは、外部クロックと内部クロックとの位相差を比較する位相比較器1、位相比較器1からの出力信号UPおよびDNにより遅延時間を制御するカウンタ2、遅延時間の調整を行うデジタル制御遅延ライン3そしてクロックドライバ4から構成されている。
図2は、第2実施形態に係るデジタル方式DLLの一例を説明するブロック図である。第2実施形態に係るDLLは、外部クロックと内部クロックとの位相差を比較する位相比較器1、位相比較器1からの出力信号UPおよびDNにより遅延時間を制御するカウンタ2、遅延時間の調整を行うデジタル制御遅延ライン3、クロックドライバ4を備える点で先に説明した第1実施形態と同様であるが、デジタル制御遅延ライン3の入力側にカウンタ2の出力信号Plus、Minusによって制御される遅延再調整部5が付加されている点で相違する。
図7は、本実施形態に係るDLLを用いた表示装置の構成例を説明するブロック図である。表示装置100は、複数の画素が例えばマトリクス状に配列された表示エリア101を中心として、その周辺に垂直ドライバ111、水平ドライバ112、共通電極113、リファレンスドライバ114、インタフェース回路115、データ処理回路116、タイミング発生回路117、シリアルインタフェース回路118が構成されている。
[1]アップダウンカウンタにより制御されるデジタル制御遅延ラインにおいて、カウンタ2の各ビット出力と対応して接続されるデジタル制御遅延ラインの複数のDelay-Cellを交互に、つまり同一ビットの出力により制御されるDelay-Cellが隣り合わないように接続することによって、カウンタの出力ビットの切り替わりでの不安定期間をなくすことが可能となる。
Claims (9)
- 外部クロックと内部クロックとの位相差を比較する位相比較器と、
前記位相比較器からの出力信号により遅延時間を制御するアップダウンカウンタと、
前記外部クロックの遅延を制御して前記内部クロックとするため、前記アップダウンカウンタのビット出力に接続した複数個の単位遅延回路が縦続接続された遅延ラインと、
を備え、
前記複数個の単位遅延回路のそれぞれは、前記アップダウンカウンタのビット出力の何れか1つにより制御することで前記単位遅延回路の1個分の遅延の追加をするかしないかを実現するように構成されており、
前記遅延ラインは、前記アップダウンカウンタの同一ビットの出力により制御される前記単位遅延回路が隣り合わないように接続されており、前記アップダウンカウンタのビット出力の変化によって前記単位遅延回路の1個分の遅延追加となる状態に変化するとき、不安定な状態の前記単位遅延回路が直列接続のうちの一つおきとなることで連続しないように、前記縦続接続された複数個の単位遅延回路のそれぞれは前記アップダウンカウンタのビット出力の何れか1つにより制御されることで当該単位遅延回路の1個分の遅延を追加するかしないかが調整され、
これによって、前記遅延ラインは、前記アップダウンカウンタの出力変化時点に前記遅延ライン上にあった信号の制御したい遅延量に対するずれが前記単位遅延回路の1個分の遅延量に抑えられる
遅延同期ループ回路。 - 前記複数個の単位遅延回路のそれぞれは、クロック信号を伝送する論理素子と、前記論理素子ごとに設けられた容量素子と、前記論理素子の出力に1つの前記容量素子を接続するかしないかを切り替えるスイッチを備え、前記スイッチを介して前記容量素子を前記論理素子の出力に接続するかしないかを全ての容量素子について前記アップダウンカウンタのビット出力の何れか1つにより制御することで前記単位遅延回路の1個分の遅延の追加をするかしないかを実現するように構成されている
請求項1に記載の遅延同期ループ回路。 - 前記アップダウンカウンタの最上位ビットが「0」でそれ以外のビットが全て「1」である状態から前記アップダウンカウンタの最上位ビットが「1」でそれ以外のビットが全て「0」である状態に変化するとき、不安定な状態の前記単位遅延回路が一つおきに配置されるように、前記複数個の単位遅延回路のそれぞれと前記アップダウンカウンタのビット出力との接続関係がとられている
請求項1または請求項2に記載の遅延同期ループ回路。 - 前記アップダウンカウンタの最上位ビットが「0」でそれ以外のビットが全て「1」である状態から前記アップダウンカウンタの最上位ビットが「1」でそれ以外のビットが全て「0」である状態に変化するとき、この変化時点に前記遅延ライン上にある信号の制御したい遅延量に対するずれが前記単位遅延回路の1個分の遅延量に抑えられるように、前記複数個の単位遅延回路のそれぞれと前記アップダウンカウンタのビット出力との接続関係がとられている
請求項1または請求項2に記載の遅延同期ループ回路。 - 前記アップダウンカウンタの最上位ビットが「0」でそれ以外のビットが全て「1」である状態から前記アップダウンカウンタの最上位ビットが「1」でそれ以外のビットが全て「0」である状態に変化するとき、この変化時点に前記遅延ライン上にある信号がオフ状態の前記単位遅延回路を連続して通過しないように、前記複数個の単位遅延回路のそれぞれと前記アップダウンカウンタのビット出力との接続関係がとられている
請求項1または請求項2に記載の遅延同期ループ回路。 - 前記遅延ラインは、前記アップダウンカウンタから出力される複数ビットのうち最上位のビットの出力により制御される複数の前記単位遅延回路が、前記複数個の単位遅延回路の直列の接続における一つおきの位置に配置されており、
最下位のビットの出力により制御される1つの前記単位遅延回路が、前記複数個の単位遅延回路の直列の接続における中央の位置に配置されている
請求項1から請求項5の何れか一項に記載の遅延同期ループ回路。 - 前記遅延ラインの入力側に、前記アップダウンカウンタのオーバフローを表す出力信号によって制御される遅延再調整部が配置されており、
前記遅延ラインでは前記単位遅延回路の1個分の遅延による細かい幅での遅延調整が可能であるとともに、前記遅延再調整部では前記前記遅延ラインでの遅延調整よりも大きな幅での遅延調整が可能に構成されている
請求項1から請求項6の何れか一項に記載の遅延同期ループ回路。 - 前記遅延再調整部は、縦続接続された2つの遅延ラインおよび各遅延ラインの入出力の何れかを選択する3つのスイッチを有し、前記スイッチを前記オーバフローを表す出力信号に基づいて制御することで、通常状態、前記遅延ラインにて調整可能な遅延量を超え、さらに遅延させたい場合、あるいは速めたい場合の、3つの状態の切り替えが可能になっており、
通常動作状態にて前記遅延ラインで調整可能な遅延量を超えてしまった場合、前記遅延再調整部において、前記内部クロックの位相を速めたい場合であれば前記2つの遅延ラインの1段目での遅延分をさらに速め、前記内部クロックの位相を遅らせたい場合であれば前記2つの遅延ラインの2段目での遅延分をさらに遅らせるように調整をし、
この後に、再び前記遅延ラインにて調整を行なう
請求項7に記載の遅延同期ループ回路。 - 内部クロックによって表示タイミングが制御される表示部と、
外部クロックと位相が同期した前記内部クロックを前記表示部に与えるため、前記外部クロックと前記内部クロックとの位相差を比較する位相比較器、前記位相比較器からの出力信号により遅延時間を制御するアップダウンカウンタ、前記外部クロックの遅延を制御して前記内部クロックとするため、前記アップダウンカウンタのビット出力に接続した複数個の単位遅延回路が縦続接続された遅延ラインを有する遅延同期ループ回路と、
を備え、
前記複数個の単位遅延回路のそれぞれは、前記アップダウンカウンタのビット出力の何れか1つにより制御することで前記単位遅延回路の1個分の遅延の追加をするかしないかを実現するように構成されており、
前記遅延ラインは、前記アップダウンカウンタの同一ビットの出力により制御される前記単位遅延回路が隣り合わないように接続されており、前記アップダウンカウンタのビット出力の変化によって前記単位遅延回路の1個分の遅延追加となる状態に変化するとき、不安定な状態の前記単位遅延回路が直列接続のうちの一つおきとなることで連続しないように、前記縦続接続された複数個の単位遅延回路のそれぞれは前記アップダウンカウンタのビット出力の何れか1つにより制御されることで当該単位遅延回路の1個分の遅延を追加するかしないかが調整され、
これによって、前記遅延ラインは、前記アップダウンカウンタの出力変化時点に前記遅延ライン上にあった信号の制御したい遅延量に対するずれが前記単位遅延回路の1個分の遅延量に抑えられる
表示装置。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0897715A (ja) * | 1994-09-29 | 1996-04-12 | Nec Ic Microcomput Syst Ltd | ディジタルpll回路 |
JPH08237091A (ja) * | 1994-12-20 | 1996-09-13 | Nec Corp | 遅延回路装置 |
JPH1079663A (ja) * | 1996-09-03 | 1998-03-24 | Mitsubishi Electric Corp | 内部クロック発生回路および信号発生回路 |
JPH1115555A (ja) * | 1997-06-25 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置 |
JP2002152038A (ja) * | 2000-09-05 | 2002-05-24 | Samsung Electronics Co Ltd | 遅延同期回路 |
JP2005038557A (ja) * | 2003-07-18 | 2005-02-10 | Semiconductor Energy Lab Co Ltd | メモリ回路およびメモリ回路を有する表示装置 |
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US7541851B2 (en) * | 2006-12-11 | 2009-06-02 | Micron Technology, Inc. | Control of a variable delay line using line entry point to modify line power supply voltage |
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Patent Citations (6)
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---|---|---|---|---|
JPH0897715A (ja) * | 1994-09-29 | 1996-04-12 | Nec Ic Microcomput Syst Ltd | ディジタルpll回路 |
JPH08237091A (ja) * | 1994-12-20 | 1996-09-13 | Nec Corp | 遅延回路装置 |
JPH1079663A (ja) * | 1996-09-03 | 1998-03-24 | Mitsubishi Electric Corp | 内部クロック発生回路および信号発生回路 |
JPH1115555A (ja) * | 1997-06-25 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置 |
JP2002152038A (ja) * | 2000-09-05 | 2002-05-24 | Samsung Electronics Co Ltd | 遅延同期回路 |
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