JP2009152682A - 位相差平滑化装置 - Google Patents
位相差平滑化装置 Download PDFInfo
- Publication number
- JP2009152682A JP2009152682A JP2007326345A JP2007326345A JP2009152682A JP 2009152682 A JP2009152682 A JP 2009152682A JP 2007326345 A JP2007326345 A JP 2007326345A JP 2007326345 A JP2007326345 A JP 2007326345A JP 2009152682 A JP2009152682 A JP 2009152682A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- clock
- clocks
- input
- multiphase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
【課題】多相クロック生成及び伝送の過程において発生した多相クロックの位相誤差を低減する。
【解決手段】入力多相クロックのうち所望の位相関係にある複数のクロックを入力して各クロックの位相に所望の重み付けをする重み付け手段と、重み付けされたクロックを加算する加算手段と、を有する位相フィルタ回路を前記多相クロックの位相数と同数備え、位相フィルタ回路から出力されたクロックを出力多相クロックとして出力する。
【選択図】図1
【解決手段】入力多相クロックのうち所望の位相関係にある複数のクロックを入力して各クロックの位相に所望の重み付けをする重み付け手段と、重み付けされたクロックを加算する加算手段と、を有する位相フィルタ回路を前記多相クロックの位相数と同数備え、位相フィルタ回路から出力されたクロックを出力多相クロックとして出力する。
【選択図】図1
Description
本発明は、多相クロックの伝送に関するものである。
近年、機器間、ボード間、チップ間における大容量・高速データ伝送の要求を満たすため、伝送インターフェース規格の多くに採用されている方法として、伝送されるデータにその周波数のクロックが重畳され(エンベデッドクロック)、データ受信部で受信したデータからこのクロックを抽出し、抽出されたクロック信号に基づいて受信データを復元する、いわゆる高速シリアル伝送方法がある。
高速シリアル伝送の受信装置において多く用いられる手法として、オーバーサンプリングが挙げられる。これは、受信したデータをデータ帯域の数倍の周波数でサンプリングし、その結果を元にデジタル的に演算を行う事で、受信したデータとクロックを正確に復元するものである。
高速シリアル伝送で一般的に用いられる帯域はGHz帯に達する。そのため、送信されたデータをオーバーサンプリングするためには十数GHz以上の周波数が必要となり、単一のクロックでオーバーサンプリングを行う事は困難である。そのためよく知られているのが、多相クロックを用いた方法である。
高速シリアル伝送の受信装置において多く用いられる手法として、オーバーサンプリングが挙げられる。これは、受信したデータをデータ帯域の数倍の周波数でサンプリングし、その結果を元にデジタル的に演算を行う事で、受信したデータとクロックを正確に復元するものである。
高速シリアル伝送で一般的に用いられる帯域はGHz帯に達する。そのため、送信されたデータをオーバーサンプリングするためには十数GHz以上の周波数が必要となり、単一のクロックでオーバーサンプリングを行う事は困難である。そのためよく知られているのが、多相クロックを用いた方法である。
多相クロックとは、基準クロックと同じ周波数を持ち、その周期をN等分する位相を持つN個のクロックの事である。並列に用意されたサンプリング回路を多相クロックでそれぞれ動作させる事で、クロック周波数より早い周波数相当のオーバーサンプリングを実現する事が出来る。
多相クロックを用いたオーバーサンプリングによるデータリカバリの方法としては、特許文献1に提案されているものがある。これは、多相クロックを用いてオーバーサンプリングされたデータをデジタル信号処理して入力信号に含まれるジッタを低減し、取得されたデータ列から受信データを復元するものである。
また、多相クロックは十数GHzという非常に細かい時間刻みを持っている。そこで、多相クロックの中から一つを選択して同期して出力信号を生成する事で、精度の良い出力信号を生成する事ができる。多相クロックの選択はデジタル的に行えるので、装置の誤差等を高精度に補正するような出力信号とする事も可能である。
多相クロックを用いたオーバーサンプリングによるデータリカバリの方法としては、特許文献1に提案されているものがある。これは、多相クロックを用いてオーバーサンプリングされたデータをデジタル信号処理して入力信号に含まれるジッタを低減し、取得されたデータ列から受信データを復元するものである。
また、多相クロックは十数GHzという非常に細かい時間刻みを持っている。そこで、多相クロックの中から一つを選択して同期して出力信号を生成する事で、精度の良い出力信号を生成する事ができる。多相クロックの選択はデジタル的に行えるので、装置の誤差等を高精度に補正するような出力信号とする事も可能である。
多相クロックを用いた出力信号生成装置としては、特許文献2に提案されているものがある。これは、画像形成装置において、多相クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御する事で、走査平均速度の変動を高精度に補正できる画素クロックを生成するものである。
これら、多相クロックを使用した回路は、多相クロックが等位相間隔で生成されている事を前提に設計されている。そのため、多相クロックの位相間隔に誤差があると、前記オーバーサンプリングを用いた受信装置では受信ジッタの増大を招き、前記出力信号生成装置では出力信号の精度低下を招いてしまう。
一般に多相クロックの生成方法として用いられているものに、図11のようなリングオシレータが挙げられる。図11の例では4位相を持つ多相クロックを生成する。遅延時間可変差動バッファ16a、16bは遅延制御信号contにより遅延時間を制御される差動バッファであり、駆動能力、出力負荷等が全て等価となるように作られている。多相クロックCK0〜CK3は遅延時間可変差動バッファ16a、16bによって生成され、全て等しい時間間隔で出力される。遅延時間可変差動バッファ16a、16bに与えられる遅延制御信号contを適切な値とする事で、所望の周波数を持ち、位相を4等分した多相クロックCK0〜CK3を生成する事ができる。遅延制御信号contの制御には、一般的に位相ロックループ(PLL)や遅延ロックループ(DLL)等の回路が用いられるが、これらは公知の技術であるため、詳細な説明は省略する。
これら、多相クロックを使用した回路は、多相クロックが等位相間隔で生成されている事を前提に設計されている。そのため、多相クロックの位相間隔に誤差があると、前記オーバーサンプリングを用いた受信装置では受信ジッタの増大を招き、前記出力信号生成装置では出力信号の精度低下を招いてしまう。
一般に多相クロックの生成方法として用いられているものに、図11のようなリングオシレータが挙げられる。図11の例では4位相を持つ多相クロックを生成する。遅延時間可変差動バッファ16a、16bは遅延制御信号contにより遅延時間を制御される差動バッファであり、駆動能力、出力負荷等が全て等価となるように作られている。多相クロックCK0〜CK3は遅延時間可変差動バッファ16a、16bによって生成され、全て等しい時間間隔で出力される。遅延時間可変差動バッファ16a、16bに与えられる遅延制御信号contを適切な値とする事で、所望の周波数を持ち、位相を4等分した多相クロックCK0〜CK3を生成する事ができる。遅延制御信号contの制御には、一般的に位相ロックループ(PLL)や遅延ロックループ(DLL)等の回路が用いられるが、これらは公知の技術であるため、詳細な説明は省略する。
PLLを用いた多相クロックの生成方法としては、特許文献3に提案されているものも挙げられる。これは、多相クロックを生成する遅延信号生成回路を複数列並べて多重にする事で、遅延素子の能力を高める事無く、かつ位相分解能を落とさずに高周波数の多相クロックを生成するものである。
また、PLLを使用しない多相クロック生成方法として、特許文献4に提案されているものがある。これは、同じ遅延を持った二つの遅延回路と位相補間回路からなる位相差信号発生回路により、基準クロックからある位相差を持った出力を生成する。この位相差信号発生回路を直列に並べる事で、所望の多相クロックを生成するものである。
特開2006−166229公報
特開2007−229932公報
特開2006−222879公報
特開2002−141785公報
また、PLLを使用しない多相クロック生成方法として、特許文献4に提案されているものがある。これは、同じ遅延を持った二つの遅延回路と位相補間回路からなる位相差信号発生回路により、基準クロックからある位相差を持った出力を生成する。この位相差信号発生回路を直列に並べる事で、所望の多相クロックを生成するものである。
このようにして生成された多相クロックは、理想的には各位相の生成、伝送に用いる回路は全て等価であるとし、従って各位相は等位相間隔となる。しかし、実際の回路においては、以下のような原因で等位相間隔とはならない。
第一に、レイアウトによる影響が挙げられる。例えば、レイアウトによって配線容量がばらつくと、信号の立ち上がり、立ち下がり速度がばらつく事になる。また、電源配線を実際にレイアウトすると、インピーダンスは0とはなり得ない。そのため電源配線インピーダンスにより電源電位は変動するので、全ての回路について電源は一定ではなくなってしまう。そのため、トランジスタの駆動能力にばらつきが発生する。
第二に、トランジスタの微細化に伴うばらつきが挙げられる。一般に多相クロックの生成や伝送においては、全ての位相に用いられるトランジスタが等価であるという前提で設計され、レイアウトの際にもコモンセントロイド等の手法を用いて各位相のトランジスタが等価となるように細心の注意を払う。しかし、たとえトランジスタを等価にレイアウトしたとしても、その閾値電圧や駆動能力は場所によってばらついてしまう。このばらつきはトランジスタの面積に反比例するので、微細なトランジスタを使用する程ばらつきは大きくなってしまう。
第一に、レイアウトによる影響が挙げられる。例えば、レイアウトによって配線容量がばらつくと、信号の立ち上がり、立ち下がり速度がばらつく事になる。また、電源配線を実際にレイアウトすると、インピーダンスは0とはなり得ない。そのため電源配線インピーダンスにより電源電位は変動するので、全ての回路について電源は一定ではなくなってしまう。そのため、トランジスタの駆動能力にばらつきが発生する。
第二に、トランジスタの微細化に伴うばらつきが挙げられる。一般に多相クロックの生成や伝送においては、全ての位相に用いられるトランジスタが等価であるという前提で設計され、レイアウトの際にもコモンセントロイド等の手法を用いて各位相のトランジスタが等価となるように細心の注意を払う。しかし、たとえトランジスタを等価にレイアウトしたとしても、その閾値電圧や駆動能力は場所によってばらついてしまう。このばらつきはトランジスタの面積に反比例するので、微細なトランジスタを使用する程ばらつきは大きくなってしまう。
図12は、上記の原因による立ち上がり、立ち下がり時間及びトランジスタの閾値電圧ばらつきによって多相クロックの位相ばらつきが起こる事を説明した図である。一般に、クロックの伝送については図12(a)のようなモデルで説明する事ができる。送信バッファ17から出力されたクロックCKは伝送路18を通して受信バッファ19で受信されて伝送される。伝送路18には受信バッファ19の入力容量や、配線につく寄生容量等の容量20がつき、この容量への充放電のためにクロックの立ち上がり、立ち下がりは有限の時間を持つことになる。
図12(b)はクロックの立ち上がり時間がばらついた時に発生するクロックの誤差について説明したものである。CKは伝送路18でのクロックを表し、CKOは受信バッファ19が出力するクロックを表している。また、Vthは受信バッファ19の閾値電圧である。今、上記説明したような要因によってクロックCKの立ち上がり時間がTR1からTR2までばらついたとする。この時、受信バッファ19の出力クロックCKOはΔt1だけばらついてしまう。
図12(b)はクロックの立ち上がり時間がばらついた時に発生するクロックの誤差について説明したものである。CKは伝送路18でのクロックを表し、CKOは受信バッファ19が出力するクロックを表している。また、Vthは受信バッファ19の閾値電圧である。今、上記説明したような要因によってクロックCKの立ち上がり時間がTR1からTR2までばらついたとする。この時、受信バッファ19の出力クロックCKOはΔt1だけばらついてしまう。
また、図12(c)は受信バッファ19の閾値電圧がばらついた時に発生するクロックの誤差について説明したものである。クロックCKの立ち上がり時間が一定であったとしても、前述したように微細トランジスタのばらつきによって受信バッファ19の閾値電圧がVth1からVth2までばらつくと、受信バッファ19の出力クロックCKOはΔt2だけばらついてしまう。
上記のような要因による多相クロックの位相ばらつきは、実際には数十psという微小な時間スケールのものである。しかし、近年の回路の高速化に伴い、多相クロックの位相差に求められる時間精度も数十psのオーダーとなっており、上記の位相ばらつきが無視できなくなってきている。
上記のような多相クロックの位相ばらつきを抑えるためには、立ち上がり速度によるばらつきを抑えるためにクロックの立ち上がり、立ち下がり時間をできるだけ短くし、また閾値ばらつきを抑えるためにトランジスタのサイズを大きくしなければならない。そのためには消費電力とチップサイズの増大は免れない。
本発明はかかる問題に鑑みてなされたものであり、多相クロック生成及び伝送の過程において発生した多相クロックの位相誤差を低減するものである。位相誤差低減に用いる素子は単純なCMOSインバータであるため、回路規模や消費電力を増大させる事なく、位相誤差を低減する事ができる。
上記のような要因による多相クロックの位相ばらつきは、実際には数十psという微小な時間スケールのものである。しかし、近年の回路の高速化に伴い、多相クロックの位相差に求められる時間精度も数十psのオーダーとなっており、上記の位相ばらつきが無視できなくなってきている。
上記のような多相クロックの位相ばらつきを抑えるためには、立ち上がり速度によるばらつきを抑えるためにクロックの立ち上がり、立ち下がり時間をできるだけ短くし、また閾値ばらつきを抑えるためにトランジスタのサイズを大きくしなければならない。そのためには消費電力とチップサイズの増大は免れない。
本発明はかかる問題に鑑みてなされたものであり、多相クロック生成及び伝送の過程において発生した多相クロックの位相誤差を低減するものである。位相誤差低減に用いる素子は単純なCMOSインバータであるため、回路規模や消費電力を増大させる事なく、位相誤差を低減する事ができる。
上記の課題を解決するために、請求項1に記載の発明は、入力多相クロックの位相誤差を低減する位相差平滑化装置であって、前記入力多相クロックのうち所望の位相関係にある複数のクロックを入力して各クロックの位相に所望の重み付けをする重み付け手段と、前記重み付けされたクロックを加算する加算手段と、を有する位相フィルタ回路を前記多相クロックの位相数と同数備え、前記位相フィルタ回路から出力されたクロックを出力多相クロックとして出力することを特徴とする。
また、請求項2に記載の発明は、請求項1記載の位相差平滑化装置において、前記重み付け手段は、前記重み付けに対応した駆動力を備えたCMOSインバータであることを特徴とする。
また、請求項3に記載の発明は、請求項1又は2記載の位相差平滑化装置において、前記位相フィルタ回路に入力されるクロックは前記多相クロックのうち隣接する二位相のクロックであり、前記位相フィルタ回路は入力されたクロックの位相を所望の比率で内分するような組み合わせの重み付け手段を2つ備えたことを特徴とする。
また、請求項4に記載の発明は、請求項1乃至3の何れか1項に記載の位相差平滑化装置を直列に複数段接続したことを特徴とする。
また、請求項2に記載の発明は、請求項1記載の位相差平滑化装置において、前記重み付け手段は、前記重み付けに対応した駆動力を備えたCMOSインバータであることを特徴とする。
また、請求項3に記載の発明は、請求項1又は2記載の位相差平滑化装置において、前記位相フィルタ回路に入力されるクロックは前記多相クロックのうち隣接する二位相のクロックであり、前記位相フィルタ回路は入力されたクロックの位相を所望の比率で内分するような組み合わせの重み付け手段を2つ備えたことを特徴とする。
また、請求項4に記載の発明は、請求項1乃至3の何れか1項に記載の位相差平滑化装置を直列に複数段接続したことを特徴とする。
本発明によれば、生成及び伝送の過程において位相差に誤差を持つ多相クロックについて、該多相クロックを用いて位相誤差の平滑化を行い、精度の良い多相クロックを復元する事ができる。位相差平滑化装置に入力される多相クロックは位相差に誤差を含んでいてよいので、多相クロックの生成及び伝送に用いる回路は位相誤差低減に注力する必要がなくなり、また位相差平滑化装置に用いる回路は通常のCMOSインバータでよいので、回路規模や消費電力の低減に繋がる。
以下、本発明の実施形態を詳細に説明する。
[実施例1]
図1に、本発明による位相差平滑化装置の第一の実施形態の全体構成を示す。ただし、図1には多相クロックの位相数N=4(Nは自然数)とした時の例を載せているが、必ずしもその限りではなく、2以上の任意の位相数Nに対して本発明を適用する事ができる。
位相差平滑化装置1に入力された入力多相クロックCKIN[3:0]のうち、隣接する位相のクロック同士が、それぞれ位相補間回路2a〜2dに入力される。すなわち例を挙げれば、位相補間回路2aにはCKIN[3]とCKIN[0]が、位相補間回路2bにはCKIN[0]とCKIN[1]が入力される。ただし、CKIN[k](kは正の整数)は入力多相クロックのk番目の位相のクロックを示し、以下同様の記述についても同じである。
位相補間回路2a〜2dは、それぞれ入力された二つのクロックの位相を内分する位相を持ったクロックを生成して出力する。こうして位相補間回路2a〜2dから出力されたクロックを出力多相クロックCKOUT[3:0]として出力する。
[実施例1]
図1に、本発明による位相差平滑化装置の第一の実施形態の全体構成を示す。ただし、図1には多相クロックの位相数N=4(Nは自然数)とした時の例を載せているが、必ずしもその限りではなく、2以上の任意の位相数Nに対して本発明を適用する事ができる。
位相差平滑化装置1に入力された入力多相クロックCKIN[3:0]のうち、隣接する位相のクロック同士が、それぞれ位相補間回路2a〜2dに入力される。すなわち例を挙げれば、位相補間回路2aにはCKIN[3]とCKIN[0]が、位相補間回路2bにはCKIN[0]とCKIN[1]が入力される。ただし、CKIN[k](kは正の整数)は入力多相クロックのk番目の位相のクロックを示し、以下同様の記述についても同じである。
位相補間回路2a〜2dは、それぞれ入力された二つのクロックの位相を内分する位相を持ったクロックを生成して出力する。こうして位相補間回路2a〜2dから出力されたクロックを出力多相クロックCKOUT[3:0]として出力する。
次に、図2に、本発明第1の実施例における位相補間回路2aの詳細な動作を示す。なお、位相補間回路2b〜2dについても同様である。位相補間回路2aに入力される二本のクロックをそれぞれCK_A、CK_Bとし、出力されるクロックをCK_Oとする。図2に示すように、出力クロックCK_Oは入力クロックCK_A、CK_Bの位相をr:(1−r)で内分した位相を持って出力される。ただし(0<r<1)である。図1の実施例においては、多くの場合r=(1−r)=0.5である事が望ましいが、これは必ずしも限定されるものではない。例えば、誤差の少ないクロックに対する重み付け度合いを上げることで、位相誤差をより低減することができる。
次に、図3を用いて、本発第一の実施例における位相差平滑化装置1の効果について説明する。図3においては、入力及び出力多相クロックの位相数N=4とし、r=0.5とするが、実際はこの限りではない。図1の実施例において、入力多相クロックCKIN[3:0]は、理想的には、クロック周期TをN等分した位相差を持つクロックである事が望ましい。しかし実際の回路においては、前述したように電源電圧の変動や配線等の寄生容量ばらつき、また微細デバイスを使用することによる個体ばらつき等の要因により、その位相差は誤差Δθin[k]を持つ。
次に、図3を用いて、本発第一の実施例における位相差平滑化装置1の効果について説明する。図3においては、入力及び出力多相クロックの位相数N=4とし、r=0.5とするが、実際はこの限りではない。図1の実施例において、入力多相クロックCKIN[3:0]は、理想的には、クロック周期TをN等分した位相差を持つクロックである事が望ましい。しかし実際の回路においては、前述したように電源電圧の変動や配線等の寄生容量ばらつき、また微細デバイスを使用することによる個体ばらつき等の要因により、その位相差は誤差Δθin[k]を持つ。
図3(a)は理想的な入力多相クロックCKIN[3:0]の位相関係を点線で、実際の入力多相クロックCKIN[3:0]の位相関係を実線で示したものである。また、図3(b)は入力多相クロックの各位相の、理想値からの誤差Δθin[k]を表したものである。このとき、
ΣΔθin[k]=0・・・(1)
が成り立つ。
本発明による位相差平滑化装置はこれらの位相誤差を持つ入力多相クロックのそれぞれ隣接二位相から、各位相を内分した位相を取り出すために、出力多相クロックの各位相における位相誤差Δθout[k]は
Δθout[k]=r×Δθin[k]+(1−r)×Δθin[k+1]・・・(2)
となる。ただし、Δθin[N]=Δθin[0]とし、以下同様とする。
ΣΔθin[k]=0・・・(1)
が成り立つ。
本発明による位相差平滑化装置はこれらの位相誤差を持つ入力多相クロックのそれぞれ隣接二位相から、各位相を内分した位相を取り出すために、出力多相クロックの各位相における位相誤差Δθout[k]は
Δθout[k]=r×Δθin[k]+(1−r)×Δθin[k+1]・・・(2)
となる。ただし、Δθin[N]=Δθin[0]とし、以下同様とする。
従って、入力多相クロック位相誤差Δθin[k]の最大値をmax(Δθin)とし、出力多相クロック位相誤差Δθout[k]の最大値をmax(Δθout)とすれば、
max(Δθout)≦max(Δθin)・・・(3)
が成り立つ。また位相誤差の最小値についても同様に、
min(Δθout)≦min(Δθin)・・・(4)
が成り立つ。
このようにして、位相差平滑化装置によって入力多相クロックの位相誤差は低減された後、出力多相クロックとして出力される。
max(Δθout)≦max(Δθin)・・・(3)
が成り立つ。また位相誤差の最小値についても同様に、
min(Δθout)≦min(Δθin)・・・(4)
が成り立つ。
このようにして、位相差平滑化装置によって入力多相クロックの位相誤差は低減された後、出力多相クロックとして出力される。
図3(c)は、このようにして生成される出力多相クロックの位相誤差Δθout[k]を表したものである。図3(c)の例では、式(2)におけるr=0.5としている。
式(2)をブロック図を用いて表すと、図4のように記述される。位相が一つ進むという事は、1サイクル遅延すると考える事ができて、結局図4のブロック図は伝達関数H(z)を
H(z)=r+(1−r)×z^(−1)・・・(5)
として持つFIRフィルタ(Finite Impulse Responseフィルタ)と捉える事ができる。つまり、図1の位相差平滑化装置1は、入力クロックの位相誤差列Δθin[k]をフィルタリングし、出力クロックの位相誤差列Δθout[k]として出力する平滑化フィルタとみなす事ができる。
式(2)をブロック図を用いて表すと、図4のように記述される。位相が一つ進むという事は、1サイクル遅延すると考える事ができて、結局図4のブロック図は伝達関数H(z)を
H(z)=r+(1−r)×z^(−1)・・・(5)
として持つFIRフィルタ(Finite Impulse Responseフィルタ)と捉える事ができる。つまり、図1の位相差平滑化装置1は、入力クロックの位相誤差列Δθin[k]をフィルタリングし、出力クロックの位相誤差列Δθout[k]として出力する平滑化フィルタとみなす事ができる。
次に、図5は、図1の実施例における位相補間回路2a〜2dの一構成例を示したものである。また、図6は図5の位相補間回路における信号の関係を示したものである。CMOSインバータ5a、5bは、それぞれクロックCK_A、CK_Bを入力され、出力は接続される事で加算され、クロックCK_Mとして次段のCMOSインバータ6に入力される。CMOSインバータ6は加算されたCMOSインバータ5a、5bの出力を増幅して、クロックCK_Oとして出力する。こうする事で、二つの入力クロックCK_A、CK_Bの位相を内分するクロックを生成する事ができる。
厳密にはCMOSインバータ5a、5b、6の持つ遅延時間が加算されるが、図1の実施例においては位相補間回路2a〜2dが同じ遅延時間を持つと考えれば、この遅延は無視する事ができる。また、CMOSインバータ5aとCMOSインバータ5bのサイズ(駆動能力)の比を変えることで、入力クロックCK_A、CK_Bに対する出力クロックCK_Oの内分比を変えることができる。
位相補間回路2a〜2dの構成は他にも挙げる事ができるが、図5のようにCMOSインバータを用いた構成とする事により、回路規模を小さくする事ができる。またCMOSインバータはクロックが変化する時以外は電流を流さないので、消費電力の面でも有利である。
厳密にはCMOSインバータ5a、5b、6の持つ遅延時間が加算されるが、図1の実施例においては位相補間回路2a〜2dが同じ遅延時間を持つと考えれば、この遅延は無視する事ができる。また、CMOSインバータ5aとCMOSインバータ5bのサイズ(駆動能力)の比を変えることで、入力クロックCK_A、CK_Bに対する出力クロックCK_Oの内分比を変えることができる。
位相補間回路2a〜2dの構成は他にも挙げる事ができるが、図5のようにCMOSインバータを用いた構成とする事により、回路規模を小さくする事ができる。またCMOSインバータはクロックが変化する時以外は電流を流さないので、消費電力の面でも有利である。
上記のCMOSインバータを用いた位相補間回路において、各位相補間回路の遅延時間は等しいと仮定していた。しかし、前述したように、実際は各素子のばらつき等によって遅延時間は等しくならず、そのため位相補間回路も新たな位相誤差の要因となり得るために注意が必要である。前記位相差平滑化装置はできるだけ次段の回路の近くに置き、余計な配線容量等による位相ばらつきが起きないようにする等の配慮が必要となる。
以上説明したように、本発明第一の実施例によれば、入力多相クロックのうち隣接するもの同士の位相を内分した位相を持つ多相クロックを出力多相クロックとして出力するため、入力多相クロックの位相差に誤差があっても、出力多相クロックではその誤差を低減する事ができ、そのため多相クロック生成回路及び伝送回路の回路規模や消費電力を小さくする事ができる。本発明の位相差平滑化装置はCMOSインバータを使用しているため、小さな回路規模で容易に実現する事ができ、またCMOSインバータはクロックの遷移時にのみ電流を流すため、消費電力の低減につながる。
以上説明したように、本発明第一の実施例によれば、入力多相クロックのうち隣接するもの同士の位相を内分した位相を持つ多相クロックを出力多相クロックとして出力するため、入力多相クロックの位相差に誤差があっても、出力多相クロックではその誤差を低減する事ができ、そのため多相クロック生成回路及び伝送回路の回路規模や消費電力を小さくする事ができる。本発明の位相差平滑化装置はCMOSインバータを使用しているため、小さな回路規模で容易に実現する事ができ、またCMOSインバータはクロックの遷移時にのみ電流を流すため、消費電力の低減につながる。
[実施例2]
次に、図7に、本発明による位相差平滑化装置の第二の実施形態の全体構成の一例を示す。
位相差平滑化装置7に入力される多相クロックの位相数をNとする。図7においてはN=6とした時の実施例を示しているが、必ずしもその限りではなく、2以上の任意の位相数Nに対して本発明を適用する事ができる。入力多相クロックCKIN[5:0]のうち、所望の位相関係のものがそれぞれ位相フィルタ回路8a〜8fに入力される。位相フィルタ回路8a〜8fは2以上の入力を持ち、それら入力クロックの位相を元に出力クロックの位相を生成して出力する。こうして6個の位相フィルタ回路8a〜8fから出力されたクロックを出力多相クロックCKOUT[5:0]として出力する。
図7に示す位相フィルタ回路8a〜8fは入力クロックを3本持つ回路となっているが、入力の本数は位相フィルタ回路8a〜8fに持たせる所望の平滑化特性によって決定されるため、特に入力本数は規定されるものではない。
次に、図7に、本発明による位相差平滑化装置の第二の実施形態の全体構成の一例を示す。
位相差平滑化装置7に入力される多相クロックの位相数をNとする。図7においてはN=6とした時の実施例を示しているが、必ずしもその限りではなく、2以上の任意の位相数Nに対して本発明を適用する事ができる。入力多相クロックCKIN[5:0]のうち、所望の位相関係のものがそれぞれ位相フィルタ回路8a〜8fに入力される。位相フィルタ回路8a〜8fは2以上の入力を持ち、それら入力クロックの位相を元に出力クロックの位相を生成して出力する。こうして6個の位相フィルタ回路8a〜8fから出力されたクロックを出力多相クロックCKOUT[5:0]として出力する。
図7に示す位相フィルタ回路8a〜8fは入力クロックを3本持つ回路となっているが、入力の本数は位相フィルタ回路8a〜8fに持たせる所望の平滑化特性によって決定されるため、特に入力本数は規定されるものではない。
次に、図8を用いて、図7における位相フィルタ回路8aの詳細な動作について説明する。なお、位相補間回路8b〜8fについても同様である。図8(a)に示すように、位相フィルタ回路8aは入力クロックの位相に所望の重み付けを施して加算した位相を持つクロックを出力クロックとして出力する。
また、この時の位相フィルタ回路8aのブロック図を図8(b)に示す。図4で示したものと同様に、位相フィルタ回路8aによって、出力クロック位相誤差Δθout[k]は入力クロック位相誤差Δθin[k]を用いて
Δθout[k]=a×Δθin[k]+b×Δθin[k+1]+c×Δθin[k+2]・・・(6)
と表される。ただし、a、b、cは各位相に対する重み付けであり、a+b+c=1である。
本発明第1の実施例で説明したように、本発明の位相差平滑化装置は入力多相クロックの位相誤差列Δθin[k]をフィルタリングするFIRフィルタとして捉える事ができる。図8(b)のブロック図を元に伝達関数H(z)を求めると
H(z)=a+b×z^(−1)+c×z^(−2)・・・(7)
と表す事ができる。
これは二次のFIRフィルタの形式になっている。FIRフィルタは、高次のフィルタを実現する事により鋭いカットオフ特性を得る事ができる。従って、入力多相クロックの位相誤差列の平滑化の効果を高める事ができ、位相誤差をより低減する事ができる。
また、この時の位相フィルタ回路8aのブロック図を図8(b)に示す。図4で示したものと同様に、位相フィルタ回路8aによって、出力クロック位相誤差Δθout[k]は入力クロック位相誤差Δθin[k]を用いて
Δθout[k]=a×Δθin[k]+b×Δθin[k+1]+c×Δθin[k+2]・・・(6)
と表される。ただし、a、b、cは各位相に対する重み付けであり、a+b+c=1である。
本発明第1の実施例で説明したように、本発明の位相差平滑化装置は入力多相クロックの位相誤差列Δθin[k]をフィルタリングするFIRフィルタとして捉える事ができる。図8(b)のブロック図を元に伝達関数H(z)を求めると
H(z)=a+b×z^(−1)+c×z^(−2)・・・(7)
と表す事ができる。
これは二次のFIRフィルタの形式になっている。FIRフィルタは、高次のフィルタを実現する事により鋭いカットオフ特性を得る事ができる。従って、入力多相クロックの位相誤差列の平滑化の効果を高める事ができ、位相誤差をより低減する事ができる。
次に、図9に、本発明第二の実施例における位相フィルタ回路8a〜8fの一構成例を示す。図5に示したものと同様、CMOSインバータ11a、11b、11cはそれぞれクロックCK_A、CK_B、CK_Cを入力し、各出力は接続される事で加算されてクロックCK_Mとして次段のCMOSインバータ12に入力される。CMOSインバータ12は加算されたCMOSインバータ11a、11b、11cの出力クロックCK_Mを増幅して、クロックCK_Oとして出力する。
また、CMOSインバータ11a、11b、11cのサイズ(チャネル幅)を変えることにより、各CMOSインバータ11a、11b、11cのクロック出力の重み付けを実現する事が出来る。こうする事で、図8に示すように、入力クロックCK_A、CK_B、CK_Cの位相誤差をフィルタリングし、低減した出力クロックCK_Oを生成する事ができる。
また、CMOSインバータ11a、11b、11cのサイズ(チャネル幅)を変えることにより、各CMOSインバータ11a、11b、11cのクロック出力の重み付けを実現する事が出来る。こうする事で、図8に示すように、入力クロックCK_A、CK_B、CK_Cの位相誤差をフィルタリングし、低減した出力クロックCK_Oを生成する事ができる。
以上説明したように、本発明第二の実施例によれば、入力多相クロックのうち複数のものを選択し、それらの位相をフィルタリングする事で出力多相クロックの位相を定めて出力するため、入力多相クロックの位相差に誤差があっても、出力多相クロックではその誤差を低減する事ができ、そのため多相クロック生成回路及び伝送回路の回路規模や消費電力を小さくする事ができる。
位相フィルタリング回路を高次のフィルタにする事で、位相誤差低減の効果を高める事ができる。また、任意のフィルタ乗数を設定できるので、位相差平滑化の効果をより高める事ができる。また、本発明の位相差平滑化装置はCMOSインバータを使用しているため、小さな回路規模で容易に実現する事ができ、またCMOSインバータはクロックの遷移時にのみ電流を流すため、消費電力の低減につながる。
位相フィルタリング回路を高次のフィルタにする事で、位相誤差低減の効果を高める事ができる。また、任意のフィルタ乗数を設定できるので、位相差平滑化の効果をより高める事ができる。また、本発明の位相差平滑化装置はCMOSインバータを使用しているため、小さな回路規模で容易に実現する事ができ、またCMOSインバータはクロックの遷移時にのみ電流を流すため、消費電力の低減につながる。
[実施例3]
次に、図10に、本発明による位相差平滑化装置の第三の実施形態の全体構成を示す。図10には多相クロックの位相数N=4とした時の例を載せているが、必ずしもその限りではなく、3以上の任意の位相数Nに対して本発明を適用する事ができる。
本実施例の位相差平滑化装置13は、二つの位相差平滑化装置14、15を直列に接続したものである。まず、第一段目の位相差平滑化装置14に入力された入力多相クロックCKIN[3:0]のうち、隣接する位相のもの同士が、それぞれ位相補間回路14a〜14dに入力される。
位相補間回路14a〜14dはそれぞれ入力された二つのクロックの位相を内分する位相を持ったクロックを生成して出力する。こうして位相補間回路14a〜14dから出力されたクロックは中間多相クロックCKM[3:0]として、さらに第二段目の位相差平滑化装置15の位相補間回路15a〜15dに入力される。位相補間回路15a〜15dはCKM[3:0]のそれぞれの位相を内分した位相のクロックを生成して出力する。
こうして位相補間回路15a〜15dから出力されたクロックを出力多相クロックCKOUT[3:0]として出力する。図10の実施例では各クロックに対して位相補間回路は直列に二段挿入されているが、必ずしもこの限りではなく、さらに多段に位相補間回路を挿入する事も可能である。
次に、図10に、本発明による位相差平滑化装置の第三の実施形態の全体構成を示す。図10には多相クロックの位相数N=4とした時の例を載せているが、必ずしもその限りではなく、3以上の任意の位相数Nに対して本発明を適用する事ができる。
本実施例の位相差平滑化装置13は、二つの位相差平滑化装置14、15を直列に接続したものである。まず、第一段目の位相差平滑化装置14に入力された入力多相クロックCKIN[3:0]のうち、隣接する位相のもの同士が、それぞれ位相補間回路14a〜14dに入力される。
位相補間回路14a〜14dはそれぞれ入力された二つのクロックの位相を内分する位相を持ったクロックを生成して出力する。こうして位相補間回路14a〜14dから出力されたクロックは中間多相クロックCKM[3:0]として、さらに第二段目の位相差平滑化装置15の位相補間回路15a〜15dに入力される。位相補間回路15a〜15dはCKM[3:0]のそれぞれの位相を内分した位相のクロックを生成して出力する。
こうして位相補間回路15a〜15dから出力されたクロックを出力多相クロックCKOUT[3:0]として出力する。図10の実施例では各クロックに対して位相補間回路は直列に二段挿入されているが、必ずしもこの限りではなく、さらに多段に位相補間回路を挿入する事も可能である。
本発明第三の実施形態に用いられる位相補間回路14a〜14d、15a〜15dは、本発明第一の実施形態に用いたものと同様である。式(2)で説明したように、位相補間回路14a〜14dの入力クロック位相誤差Δθin[k]と出力クロック位相誤差Δθm[k]は、その位相内分比をr:(1−r)とすると、
Δθm[k]=r×Δθin[k]+(1−r)×Δθin[k+1]・・・(8)
という関係にある。同様に、位相補間回路15a〜15dについても、入力クロック位相誤差をΔθm[k]、出力クロック位相誤差をΔθout[k]とし、その位相内分比をs:(1−s)とすると、
Δθout[k]=s×Δθm[k]+(1−s)×Δθm[k+1]・・・(9)
という関係が成り立つ。ここで、一般的にはr=s=0.5が望ましいが、必ずしもその限りではない。
Δθm[k]=r×Δθin[k]+(1−r)×Δθin[k+1]・・・(8)
という関係にある。同様に、位相補間回路15a〜15dについても、入力クロック位相誤差をΔθm[k]、出力クロック位相誤差をΔθout[k]とし、その位相内分比をs:(1−s)とすると、
Δθout[k]=s×Δθm[k]+(1−s)×Δθm[k+1]・・・(9)
という関係が成り立つ。ここで、一般的にはr=s=0.5が望ましいが、必ずしもその限りではない。
上記式(8)と式(9)より、図10の実施例における入力多相クロックCKIN[3:0]と出力多相クロックCKOUT[3:0]の位相誤差は
Δθout[k]=r×s×Δθin[k]+{(1−r)×s+r×(1−s)}×Δθin[k+1]+(1−r)×(1−s)×Δθin[k+2]・・・(10)
と表される。
式(10)を元に、式(5)のようにFIRフィルタの伝達関数を求めると
H(z)=r×s+{(1−r)×s+r×(1−s)}×z^(−1)+(1−r)×(1−s)×z^(−2)・・・(11)
となる。
このように、位相補間回路を直列に接続する事で、簡易な回路で高次のフィルタを実現する事ができる。式(10)に示すように、FIRフィルタとして完全に所望の係数を得る事はできない場合があるが、平滑化の特性としては十分である。
また、図10の実施例において各クロックに直列に挿入される位相補間回路の段数を増加する事で、さらに高次のフィルタを実現できる。
Δθout[k]=r×s×Δθin[k]+{(1−r)×s+r×(1−s)}×Δθin[k+1]+(1−r)×(1−s)×Δθin[k+2]・・・(10)
と表される。
式(10)を元に、式(5)のようにFIRフィルタの伝達関数を求めると
H(z)=r×s+{(1−r)×s+r×(1−s)}×z^(−1)+(1−r)×(1−s)×z^(−2)・・・(11)
となる。
このように、位相補間回路を直列に接続する事で、簡易な回路で高次のフィルタを実現する事ができる。式(10)に示すように、FIRフィルタとして完全に所望の係数を得る事はできない場合があるが、平滑化の特性としては十分である。
また、図10の実施例において各クロックに直列に挿入される位相補間回路の段数を増加する事で、さらに高次のフィルタを実現できる。
図10に示した位相補間回路14a〜14d、15a〜15dの詳細な回路構成については、図5に示したものと同様であるため、詳細な説明は省略する。ただし、図5のCMOSインバータ6については、入力信号を反転させる事が主な目的であるため、回路上必要なければ除去しても問題ない。
また、図10による実施例は位相差平滑化の手段として位相補間回路を使用したが、その代わりに本発明第二の実施例で説明した位相フィルタ回路を直列に接続する事で位相差の平滑化を行ってもよい。
以上説明したように、本発明第三の実施例によれば、入力多相クロックのうち隣接するもの同士の位相を内分した位相を持つ多相クロックを生成し、それをまた入力として隣接位相を内分した位相を持つクロックを生成するので、より高次のフィルタを実現する事ができ、位相差平滑化の効果をより高める事ができる。また、入力多相クロックの位相差に誤差があっても、出力多相クロックではその誤差を低減する事ができ、そのため多相クロック生成回路及び伝送回路の回路規模や消費電力を小さくする事ができる。
また、各位相の平滑化に用いるクロックを次段において共通して使用することができるので、回路規模を低減する事ができる。本発明の位相差平滑化装置はCMOSインバータを使用しているため、小さな回路規模で容易に実現する事ができ、またCMOSインバータはクロックの遷移時にのみ電流を流すため、消費電力の低減につながる。
また、図10による実施例は位相差平滑化の手段として位相補間回路を使用したが、その代わりに本発明第二の実施例で説明した位相フィルタ回路を直列に接続する事で位相差の平滑化を行ってもよい。
以上説明したように、本発明第三の実施例によれば、入力多相クロックのうち隣接するもの同士の位相を内分した位相を持つ多相クロックを生成し、それをまた入力として隣接位相を内分した位相を持つクロックを生成するので、より高次のフィルタを実現する事ができ、位相差平滑化の効果をより高める事ができる。また、入力多相クロックの位相差に誤差があっても、出力多相クロックではその誤差を低減する事ができ、そのため多相クロック生成回路及び伝送回路の回路規模や消費電力を小さくする事ができる。
また、各位相の平滑化に用いるクロックを次段において共通して使用することができるので、回路規模を低減する事ができる。本発明の位相差平滑化装置はCMOSインバータを使用しているため、小さな回路規模で容易に実現する事ができ、またCMOSインバータはクロックの遷移時にのみ電流を流すため、消費電力の低減につながる。
1…位相差平滑化装置、2a、2b、2c、2d…位相補間回路、3a、3b…バッファ、4…加算器、5a、5b、6…CMOSインバータ、7…位相平滑化装置、8a、8b、8c、8d、8e、8f…位相フィルタ回路、9a、9b、9b…バッファ、10…加算器、11a、11b、11c、12…CMOSインバータ、13、14、15…位相差平滑化装置、14a、14b、14c、14d、15a、15b、15c、15d…位相補間回路、16a、16b…遅延時間可変差動バッファ、17…送信バッファ、18…伝送路、19…受信バッファ、20…容量
Claims (4)
- 入力多相クロックの位相誤差を低減する位相差平滑化装置であって、
前記入力多相クロックのうち所望の位相関係にある複数のクロックを入力して各クロックの位相に所望の重み付けをする重み付け手段と、
前記重み付けされたクロックを加算する加算手段と、を有する位相フィルタ回路を前記多相クロックの位相数と同数備え、
前記位相フィルタ回路から出力されたクロックを出力多相クロックとして出力することを特徴とする位相差平滑化装置。 - 請求項1記載の位相差平滑化装置において、
前記重み付け手段は、前記重み付けに対応した駆動力を備えたCMOSインバータであることを特徴とする位相差平滑化装置。 - 請求項1又は2記載の位相差平滑化装置において、
前記位相フィルタ回路に入力されるクロックは前記多相クロックのうち隣接する二位相のクロックであり、前記位相フィルタ回路は入力されたクロックの位相を所望の比率で内分するような組み合わせの重み付け手段を2つ備えたことを特徴とする位相差平滑化装置。 - 請求項1乃至3の何れか1項に記載の位相差平滑化装置を直列に複数段接続したことを特徴とする位相差平滑化装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007326345A JP2009152682A (ja) | 2007-12-18 | 2007-12-18 | 位相差平滑化装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007326345A JP2009152682A (ja) | 2007-12-18 | 2007-12-18 | 位相差平滑化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009152682A true JP2009152682A (ja) | 2009-07-09 |
Family
ID=40921348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007326345A Pending JP2009152682A (ja) | 2007-12-18 | 2007-12-18 | 位相差平滑化装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009152682A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011259286A (ja) * | 2010-06-10 | 2011-12-22 | Fujitsu Ltd | 遅延回路 |
JP2012060431A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 時間計測回路およびデジタル位相同期回路 |
JP2015128278A (ja) * | 2013-11-27 | 2015-07-09 | ソニー株式会社 | A/d変換装置、グレイコード生成装置、信号処理装置、撮像素子、並びに、電子機器 |
US9692401B2 (en) | 2014-11-10 | 2017-06-27 | Megachips Corporation | Skew adjustment circuit and skew adjustment method |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10335991A (ja) * | 1997-05-12 | 1998-12-18 | Hewlett Packard Co <Hp> | 電圧制御リング発振器 |
JPH11355262A (ja) * | 1998-06-12 | 1999-12-24 | Nec Corp | クロック制御方法および回路 |
JP2001339280A (ja) * | 2000-05-26 | 2001-12-07 | Nec Corp | タイミング差分割回路と信号制御方法及び装置 |
JP2002141785A (ja) * | 2000-11-06 | 2002-05-17 | Nec Corp | 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路 |
-
2007
- 2007-12-18 JP JP2007326345A patent/JP2009152682A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10335991A (ja) * | 1997-05-12 | 1998-12-18 | Hewlett Packard Co <Hp> | 電圧制御リング発振器 |
JPH11355262A (ja) * | 1998-06-12 | 1999-12-24 | Nec Corp | クロック制御方法および回路 |
JP2001339280A (ja) * | 2000-05-26 | 2001-12-07 | Nec Corp | タイミング差分割回路と信号制御方法及び装置 |
JP2002141785A (ja) * | 2000-11-06 | 2002-05-17 | Nec Corp | 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路 |
Non-Patent Citations (2)
Title |
---|
JPN4006006713; S.Sidiropoulos他: '「A Semidigital Dual Delay-Locked Loop」' IEEE Journal of Solid-State Circuits Vol.32、No.11, 199711, P1683-1692, IEEE * |
JPN6011000437; W.J.Dally/J.W.Poulton著 黒田忠広監訳: 「デジタルシステム工学 応用編」 , 20030330, 759頁-761頁, 丸善株式会社 * |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011259286A (ja) * | 2010-06-10 | 2011-12-22 | Fujitsu Ltd | 遅延回路 |
JP2012060431A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 時間計測回路およびデジタル位相同期回路 |
US8446302B2 (en) | 2010-09-09 | 2013-05-21 | Kabushiki Kaisha Toshiba | Time to digital converter and all digital phase-locked-loop |
JP2015128278A (ja) * | 2013-11-27 | 2015-07-09 | ソニー株式会社 | A/d変換装置、グレイコード生成装置、信号処理装置、撮像素子、並びに、電子機器 |
US10334195B2 (en) | 2013-11-27 | 2019-06-25 | Sony Corporation | A/D conversion device, gray code generation device, signal processing device, imaging element, and electronic device |
US10659710B2 (en) | 2013-11-27 | 2020-05-19 | Sony Corporation | A/D conversion device, gray code generation device, signal processing device, imaging element, and electronic device |
US9692401B2 (en) | 2014-11-10 | 2017-06-27 | Megachips Corporation | Skew adjustment circuit and skew adjustment method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101421481B1 (ko) | 직렬 클럭 및 데이터 복원을 위한 신호 인터리빙 | |
US8363773B2 (en) | Digital phase interpolation control for clock and data recovery circuit | |
CN110232886B (zh) | 两级判决反馈均衡器和包括两级判决反馈均衡器的显示器 | |
JP2007215213A (ja) | 多相クロックを生成するためのシステム及び方法 | |
JP5086014B2 (ja) | データリカバリ方法およびデータリカバリ回路 | |
US20210111859A1 (en) | Clock data recovery circuit with improved phase interpolation | |
US10050611B2 (en) | Oscillation circuit, voltage controlled oscillator, and serial data receiver | |
JP2008066879A (ja) | オーバーサンプリング回路及びオーバーサンプリング方法 | |
JP2009152682A (ja) | 位相差平滑化装置 | |
US7965800B2 (en) | Clock recovery apparatus | |
JP2007053685A (ja) | 半導体集積回路装置 | |
JPWO2009069244A1 (ja) | 送信方法および送信装置 | |
US9780797B2 (en) | CMOS interpolator for a serializer/deserializer communication application | |
JP2010016545A (ja) | 多相クロック生成回路、オーバーサンプリング回路及び位相シフト回路 | |
JP2007312321A (ja) | シリアル・パラレル変換用の半導体集積回路 | |
JP2010268365A (ja) | オーバーサンプリング回路 | |
JP5495779B2 (ja) | 送信装置および通信システム | |
US10659059B2 (en) | Multi-phase clock generation circuit | |
JP3782735B2 (ja) | サンプリングクロック発生回路およびこれを用いるデータ受信装置 | |
JP6500584B2 (ja) | デジタルフィルタ回路、受信回路、及び半導体集積回路 | |
Lee et al. | Clock and data recovery circuit using digital phase aligner and phase interpolator | |
JPH08265168A (ja) | シリアル−パラレル変換回路 | |
JP5515920B2 (ja) | Dpll回路 | |
JP2010288005A (ja) | 遅延同期ループ回路およびインターフェース回路 | |
JP2006222879A (ja) | 多相クロック生成回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100804 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120515 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120705 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130226 |