JP6500584B2 - デジタルフィルタ回路、受信回路、及び半導体集積回路 - Google Patents

Description

本発明は、デジタルフィルタ回路、受信回路、及び半導体集積回路に関する。

コンピュータや電子機器の高速化、大容量化、及び小型化に伴い、半導体集積回路（ＬＳＩ）間などをシリアル信号で通信させるシリアライザ／デシリアライザ（ＳｅｒＤｅｓ：Serializer／De-serializer）の高速化が行われている。図８に一例を示すように、送信側（Ｔｘ）の半導体集積回路（ＬＳＩ）１１０は、内部回路１１１から出力されたパラレルデータをシリアライザ（Serializer）１１２でパラレル−シリアル変換してシリアルデータにし送信する。シリアライザ１１２は、位相ロックループ（ＰＬＬ：Phase Locked Loop）回路１１４からのクロックを用いてマルチプレクサ１１３によりパラレルデータをシリアルデータに変換し、イコライザ１１５を介して送信する。

受信側（Ｒｘ）の半導体集積回路（ＬＳＩ）１２０は、伝送路（通信チャネル）１３０を介して受信したシリアルデータをデシリアライザ（De-serializer）１２２によりシリアル−パラレル変換してパラレルデータに戻し、内部回路１２１に供給する。デシリアライザ１２２は、ＰＬＬ回路１２６から出力されクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路１２５によって位相等が調整されたクロックを用いて、イコライザ１２３を介して受信したシリアルデータをデマルチプレクサ１２４によりパラレルデータに変換し出力する。

シリアル信号での通信において、送信するデータ信号にクロックを送信側で埋め込み、埋め込まれたクロックを受信したデータ信号から受信側で再生させるＣＤＲ方式は有用な技術である。受信したデータ信号からクロック及びデータを再生するＣＤＲ回路は、クロックの位相を受信したデータに追従させるように制御を行う負帰還回路であり、受信側回路での適切な動作を実現するには負帰還のループ利得を適切に制御する必要がある。また、シリアライザ／デシリアライザに対する要請の一つに、速やかにＣＤＲ回路をロックさせる（安定状態にさせる）ことがある。

ＰＬＬ回路の動作時に、ＰＬＬ回路がロックしているか否かを判定し、その判定結果に基づきＰＬＬ回路のゲインを自動制御するＰＬＬ回路が提案されている（例えば、特許文献１参照）。判定結果に基づき、ＰＬＬ回路がロックしているときにはゲインを小さくし、ＰＬＬ回路がロックしていないときにはゲインを大きくするように自動制御し、キャプチャ時間の短縮やエラーレートの改善を図っている。

特開２０１０−４１６３９号公報

ＣＤＲ回路において、負帰還のループ利得が小さすぎるとロックするまでに多大な時間を要し、ループ利得が大きすぎるとロック時のエラーの発生頻度が大きくなりデータの信頼度が低下してしまう。従来のＣＤＲ回路におけるループ利得は、所望のループ特性を実現するように、予め計算によって得られた固定値に設定されていた。この固定値は、大きすぎるとロック時に発振したりエラー頻度が高くなったりすることからロック状態でのループ利得の制約を受けるため、ループ利得を上げて受信回路のＣＤＲ回路におけるロック時間を短くすることが難しい。本発明は、受信回路のＣＤＲ回路におけるロック時間の短縮及びロック時のデータの安定性を実現できるようにすることを目的とする。

デジタルフィルタ回路の一態様は、入力されるシリアル信号に対してシリアル信号の論理判定に用いるクロックの位相が進んでいるか、遅れているかを判定し第１の判定コードを出力する第１の判定部と、複数の第１の判定コードに基づいて第１の期間毎にクロックの位相を進ませるかあるいは遅らせるかを示す第２の判定コードを出力する第２の判定部と、第１の期間における第１の判定コードの総和を基に利得制御コードを生成する第１のコード生成部と、第２の判定コードに対して与える利得を利得制御コードに応じて切り替えて第２の判定コードを基にクロックの位相を調整する位相調整コードを生成し出力する第２のコード生成部とを有する。

開示のデジタルフィルタ回路は、位相調整コードを生成する際に第２の判定コードに対して与える利得を第１の判定コードの総和に応じて動的に変化させて適切な利得を与えることができ、受信回路のＣＤＲ回路におけるロック時間の短縮及びロック時のデータの安定性を実現することができる。

本発明の実施形態における半導体集積回路の構成例を示す図である。 本実施形態におけるデジタルフィルタ回路の構成例を示す図である。 本実施形態におけるデジタルフィルタ回路の構成例を示す図である。 本実施形態における位相デジタルコード変換回路の動作を説明するための図である。 本実施形態における利得制御コード生成部を説明するための図である。 本実施形態におけるデジタルフィルタ回路の他の構成例を示す図である。 本実施形態における半導体集積回路の他の構成例を示す図である。 半導体集積回路間での通信の例を示す図である。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の一実施形態における半導体集積回路の構成例を示すブロック図である。本実施形態における半導体集積回路は、例えば図８に示した受信側（Ｒｘ）の半導体集積回路（ＬＳＩ）と同様に、伝送路等を介して受信したシリアルのデータ信号からクロック及びデータを再生する。本実施形態における半導体集積回路は、シリアルデータをパラレルデータに変換するデシリアライザ回路の機能を有する受信回路１０、及び受信回路１０からのデータを受けて処理動作を行うロジック回路等の内部回路２０を有する。

図１には、位相補間型のクロックデータリカバリ（ＣＤＲ：Clock Data Recovery）回路を適用した受信回路１０を一例として示している。受信回路１０は、イコライザ１１、ラッチ回路１２、デマルチプレクサ１３、位相ロックループ（ＰＬＬ：Phase Locked Loop）回路１４、位相補間回路（ＰＩ：Phase Interpolator）１５、及びデジタルフィルタ回路１６を有する。

イコライザ１１は、図示しない伝送路を介して受信したシリアルの入力信号ＳＩＮに等化処理を施し、伝送路による信号の波形歪等を補正する。ラッチ回路１２は、位相調整された内部クロックＰＩＣＬＫを用いて、イコライザ１１による等化処理が施されたシリアルの入力信号をラッチする。

ここで、シリアル入力信号に対するデータ検出及びバウンダリ検出がラッチ回路１２によって実現されるよう内部クロックＰＩＣＬＫの位相が調整される。すなわち、シリアル入力信号の遷移タイミング近辺（バウンダリ相当）、及びシリアル入力信号の遷移タイミングと次の遷移タイミングの中間近辺（データ相当）でラッチ回路１２による信号の論理判定（ラッチ）が行われるように内部クロックＰＩＣＬＫの位相が調整される。ラッチ回路１２は、位相調整された内部クロックＰＩＣＬＫを用いて、シリアルの入力信号ＳＩＮの論理判定を行う論理判定回路として機能する。

デマルチプレクサ１３は、ラッチ回路１２の出力をデマルチプレクスして並列化したデータＤＴ及びバウンダリＢＤを出力する。デマルチプレクサ１３から出力されるデータＤＴは、受信したシリアル信号から取得したシリアルの入力データをシリアル−パラレル変換したパラレルの出力データＰＯＵＴとして内部回路２０にも出力される。内部回路２０には、位相調整された内部クロックＰＩＣＬＫも供給されている。ＰＬＬ回路１４は、リファレンスクロックＣＬＫを生成して位相補間回路１５に供給する。

位相補間回路１５は、ＰＬＬ回路１４から供給されるリファレンスクロックＣＬＫに対して、デジタルフィルタ回路１６からの位相調整コードＰＩＣＯＤＥに応じた位相の制御を行い、内部クロックＰＩＣＬＫとして出力する。例えば、位相補間回路１５は、リファレンスクロックＣＬＫの位相を位相調整コードＰＩＣＯＤＥによって指示される位相シフト量だけ位相シフトし、位相シフトしたリファレンスクロックＣＬＫを内部クロックＰＩＣＬＫとして出力する。

デジタルフィルタ回路１６は、デマルチプレクサ１３から出力されるデータＤＴ及びバウンダリＢＤに基づいて、シリアル信号ＳＩＮに対して内部クロックＰＩＣＬＫの位相が進んでいるか、遅れているかを判定する。また、デジタルフィルタ回路１６は、その判定結果に基づいて、内部クロックＰＩＣＬＫの位相を進ませる、又は遅らせるための位相調整コードＰＩＣＯＤＥを生成して出力する。

図１に示した受信回路１０は、ラッチ回路１２によりラッチされデマルチプレクサ１３を介して出力される、シリアル入力信号ＳＩＮにおけるデータＤＴ及びバウンダリＢＤに基づいて、シリアル信号ＳＩＮに対して内部クロックＰＩＣＬＫの位相が進んでいるか、遅れているかをデジタルフィルタ回路１６で判定する。その判定結果に応じて、位相補間回路１５が位相の制御を行い、シリアル信号ＳＩＮに対して適切な位相となるように位相調整された内部クロックＰＩＣＬＫが出力される。すなわち、受信回路１０は、内部クロックＰＩＣＬＫの位相を受信したデータに追従させるように負帰還制御を行い、シリアル信号ＳＩＮに対して適切な位相となるように内部クロックＰＩＣＬＫの位相を調整する。

また、受信回路１０は、位相調整された内部クロックＰＩＣＬＫを用いてシリアル入力信号ＳＩＮにおけるデータＤＴをラッチ回路１２によりラッチし、ラッチしたデータＤＴをデマルチプレクサ１３でデマルチプレクスして並列化しパラレルの出力データＰＯＵＴとして出力する。このようにして、受信回路１０は、受信したシリアル入力信号ＳＩＮからクロック及びデータを再生する。受信回路１０から出力されたパラレルの出力データＰＯＵＴは、例えば内部クロックＰＩＣＬＫで動作する図示しないフリップフロップによって内部回路２０に取り込まれ処理等が行われる。

図２は、本実施形態におけるデジタルフィルタ回路１６の機能構成例を示すブロック図である。デジタルフィルタ回路１６は、第１の判定部２０１、第２の判定部２０２、利得制御コード生成部２０３、位相調整コード生成部２０４を有する。第１の判定部２０１は、デマルチプレクサ１３から出力されるデータＤＴとバウンダリ（データの遷移点）ＢＤとの組から、シリアル入力信号ＳＩＮに対して内部クロックＰＩＣＬＫの位相が進んでいるか、遅れているかを判定して判定結果を示す第１の判定コードＳＧ１を出力する回路である。

第２の判定部２０２は、第１の判定部２０１から出力される第１の判定コードＳＧ１が入力され、入力された第１の判定コードＳＧ１を基に、所定の期間（所定の判定回数）において多数を占める（最も頻度が高い）判定コードＳＧ１を第２の判定コードＳＧ２として出力する回路である。第２の判定コードＳＧ２は、所定の期間（所定の判定回数）の全体をまとめて、シリアル入力信号ＳＩＮに対して内部クロックＰＩＣＬＫの位相が進んでいるか、遅れているかを示す情報である。

利得制御コード生成部２０３は、第１の判定部２０１から出力される第１の判定コードＳＧ１を基に、受信回路１０の負帰還制御におけるループ利得を制御する利得制御コードを生成する回路である。利得制御コード生成部２０３は、第１の判定コードＳＧ１を基に、所定の期間（所定の判定回数）においてシリアル入力信号ＳＩＮに対して内部クロックＰＩＣＬＫの位相が進んでいると判定された頻度と遅れていると判定された頻度との差に応じて、負帰還制御におけるループ利得を切り替えるよう制御する。

利得制御コード生成部２０３は、シリアル入力信号ＳＩＮに対して内部クロックＰＩＣＬＫの位相が進んでいると判定された頻度と遅れていると判定された頻度との差が小さい場合には負帰還制御におけるループ利得を小さくするように利得制御コードを制御する。また、利得制御コード生成部２０３は、シリアル入力信号ＳＩＮに対して内部クロックＰＩＣＬＫの位相が進んでいると判定された頻度と遅れていると判定された頻度との差が大きくなるにつれて負帰還制御におけるループ利得が大きくなるように利得制御コードを制御する。

位相調整コード生成部２０４は、第２の判定部２０２からの第２の判定コードＳＧ２及び利得制御コード生成部２０３からの利得制御コードＳＧ３に応じて、内部クロックＰＩＣＬＫの位相を調整するための位相調整コードＰＩＣＯＤＥを生成し出力する回路である。位相調整コード生成部２０４は、シリアル入力信号ＳＩＮに対する内部クロックＰＩＣＬＫの周波数偏差をトラッキングし周波数の違いを調整するための周波数更新利得部（ＦＲＵＧ：Frequency Update Gain）、及び位相偏差をトラッキングし位相の違いを調整するための位相更新利得部（ＰＨＵＧ：Phase Update Gain）を有する。

図３は、本実施形態におけるデジタルフィルタ回路１６の構成例を示すブロック図である。第１の判定部としての位相デジタルコード変換回路（ＰＤＣ：Phase to Digital Converter）２０１は、入力されるデータＤＴとバウンダリ（データの遷移点）ＢＤとの組から、シリアル信号ＳＩＮに対して内部クロックＰＩＣＬＫの位相が進んでいるか、遅れているかを判定する。シリアル入力信号におけるデータＤ０、Ｄ１、Ｄ２、Ｄ３及びバウンダリＢ０、Ｂ１、Ｂ２、Ｂ３は、例えば図４（Ａ）のように表される。したがって、受信したシリアル信号からサンプリングしたバウンダリＢＤとその前後のデータＤＴの関係から内部クロックＰＩＣＬＫの位相が進んでいるか、遅れているかが判定できる。

本実施形態において、位相デジタルコード変換回路２０１は、シリアル入力信号ＳＩＮに対して内部クロックＰＩＣＬＫの位相が進んでいると判定した場合には第１の判定コードＳＧ１として値“−１”を出力し、内部クロックＰＩＣＬＫの位相が遅れていると判定した場合には第１の判定コードＳＧ１として値“＋１”を出力する。また、位相デジタルコード変換回路２０１は、シリアル入力信号ＳＩＮに対する内部クロックＰＩＣＬＫの位相の関係が判定できない場合には第１の判定コードＳＧ１として値“０”を出力する。

すなわち、図４（Ｂ）に示すように、位相デジタルコード変換回路２０１は、［前のデータＤ（ｎ），バウンダリＢ（ｎ），後のデータＤ（ｎ＋１）］が［０，０，１］又は［１，１，０］であれば内部クロックＰＩＣＬＫの位相が遅れていると判定し、第１の判定コードＳＧ１として値“＋１”を出力する。また、位相デジタルコード変換回路２０１は、［０，１，１］又は［１，０，０］であれば内部クロックＰＩＣＬＫの位相が進んでいると判定し、第１の判定コードＳＧ１として値“−１”を出力する。また、これら以外の場合には、位相デジタルコード変換回路２０１は、第１の判定コードＳＧ１として値“０”を出力する。

第２の判定部としての判定回路２０２は、入力された第１の判定コードＳＧ１を基に、所定の期間（所定の判定回数）において多数を占める（最も頻度が高い）判定コードＳＧ１を第２の判定コードＳＧ２として出力する。本実施形態では、判定回路２０２は、所定の期間（所定の判定回数）において入力される第１の判定コードＳＧ１の値の総和を求め、その総和の値が正であれば第２の判定コードＳＧ２として値“＋１”を出力し、負であれば第２の判定コードＳＧ２として値“−１”を出力する。また、第１の判定コードＳＧ１の値の総和の値が０であれば第２の判定コードＳＧ２として値“０”を出力する。言い換えれば、判定回路２０２は、所定の期間（所定の判定回数）において入力される第１の判定コードＳＧ１の値の総和の符号の情報を第２の判定コードＳＧ２として出力する。なお、判定回路２０２は、多数を占める（最も頻度が高い）ものを選択して出力できればよく、前述した例に限らず、例えば多数決論理回路であっても良い。

利得制御コード生成部２０３は、所定の期間（所定の判定回数）における位相デジタルコード変換回路２０１からの第１の判定コードＳＧ１の総和に基づいて、ループ利得を制御する利得制御コードを生成する。利得制御コード生成部２０３は、カウンタ３０２、３０３、加算器３０４、バッファ３０５、及び演算部３０６を有する。

カウンタ３０２、３０３は、所定の期間（所定の判定回数）において位相デジタルコード変換回路２０１から第１の判定コードＳＧ１として値“＋１”、“−１”が出力された回数をそれぞれ計数するカウンタである。カウンタ３０２は、位相デジタルコード変換回路２０１から第１の判定コードＳＧ１として値“＋１”が出力されたことを検出するとカウント値を１インクリメントする。同様に、カウンタ３０３は、位相デジタルコード変換回路２０１から第１の判定コードＳＧ１として値“−１”が出力されたことを検出するとカウント値を１デクリメントする。カウンタ３０２、３０３のカウント値は、初期値が０であり、所定の期間（所定の判定回数）が経過した都度、初期値にリセットされる。

加算器３０４は、所定の期間（所定の判定回数）が経過する毎に、カウンタ３０２、３０３のカウント値を加算して加算結果を出力する。したがって、加算器３０４の出力値は、位相デジタルコード変換回路２０１から出力された第１の判定コードＳＧ１の偏り具合を数値によって示した情報となる。バッファ３０５は、加算器３０４の出力値を位相調整コード生成部２０４の構成に応じてスケーリングするためのものであり、加算器３０４の出力値に所定の定数を乗じて出力する。演算部３０６は、スケーリングされた加算器３０４の出力値の絶対値を取得し、取得した絶対値を利得制御コードＳＧ３として出力する。

位相調整コード生成部２０４は、周波数更新利得部（ＦＲＵＧ）２０５、位相更新利得部（ＰＨＵＧ）２０６、加算器３１２、３１４、及びフリップフロップ３１３、３１５を有する。周波数更新利得部２０５及び位相更新利得部２０６のそれぞれは、判定回路２０２からの第２の判定コードＳＧ２に対して、利得制御コード生成部２０３からの利得制御コードに応じた利得（ゲイン）を与えて出力する。本例においては、周波数更新利得部２０５は、利得制御コードに応じて１倍、２倍、４倍の利得（ゲイン）を第２の判定コードＳＧ２に対して与え、位相更新利得部２０６は、利得制御コードに応じて１２８倍、２５６倍、５１２倍の利得（ゲイン）を第２の判定コードＳＧ２に対して与えるものとする。

周波数更新利得部２０５は、セレクタ３０７を有する。セレクタ３０７は、第２の判定コードＳＧ２を１倍した値、２倍した値、４倍した値の何れかを、利得制御コード生成部２０３からの利得制御コードに応じて選択し出力する。また、位相更新利得部２０６は、バッファ３０９及びセレクタ３１０を有する。セレクタ３１０は、バッファ３０９によって１２８倍された第２の判定コードＳＧ２をそれぞれ１倍した値、２倍した値、４倍した値の何れかを、利得制御コード生成部２０３からの利得制御コードに応じて選択し出力する。

加算器３１２は、周波数更新利得部２０５の出力とフリップフロップ３１３の出力とを加算し、その出力をフリップフロップ３１３に供給する。加算器３１４は、位相更新利得部２０６の出力とフリップフロップ３１３の出力とフリップフロップ３１５の出力とを加算し、その出力をフリップフロップ３１５に供給する。フリップフロップ３１５の出力が、位相調整コードＰＩＣＯＤＥとして位相補間回路１５に供給される。

図３に示したデジタルフィルタ回路１６の動作について説明する。なお、以下では、シリアル入力信号における毎サイクル毎に、位相デジタルコード変換回路２０１が判定を行って第１の判定コードＨＧ１を出力し、位相デジタルコード変換回路２０１での判定が８回行われる毎に、判定回路２０２及び利得制御コード生成部２０３が第２の第２の判定コードＨＧ２及び利得制御コードＳＧ３を出力する場合を例に説明する。すなわち、所定の期間とする所定の判定回数が８回である場合を例に説明するが、これは一例であり、所定の期間（所定の判定回数）は受信回路において並列化するデータ数等に応じて適宜設定すれば良い。

入力されるデータＤＴとバウンダリＢＤとの組から、位相デジタルコード変換回路２０１が、シリアル入力信号における毎サイクル毎に、内部クロックＰＩＣＬＫの位相が進んでいるか、遅れているかを判定し、判定結果を第１の判定コードＨＧ１として出力する。判定回路２０２は、８つの第１の判定コードＨＧ１が入力される毎、すなわちシリアル入力信号における８サイクル毎に、多数を占める（最も頻度が高い）判定コードＳＧ１を第２の判定コードＳＧ２として出力する。また、利得制御コード生成部２０３は、８つの第１の判定コードＨＧ１が入力される毎、すなわちシリアル入力信号における８サイクル毎に、判定コードＨＧ１の総和に応じた大きさの利得制御コードＳＧ３を生成し出力する。

例えば、図５（Ａ）に示すようにデータＤＴ及びバウンダリＢＤが入力された場合、位相デジタルコード変換回路２０１は、１サイクル目、２サイクル目、５サイクル目、６サイクル目、及び７サイクル目において、第１の判定コードＨＧ１として“＋１”を出力する。また、位相デジタルコード変換回路２０１は、３サイクル目において第１の判定コードＨＧ１として“−１”を出力し、４サイクル目及び８サイクル目において第１の判定コードＨＧ１として“０”を出力する。

したがって、図５（Ａ）に示した例では、８サイクルの期間での第１の判定コードＨＧ１の総和は“＋４”となる。このとき、判定回路２０２は、第１の判定コードＨＧ１の総和の値が正であるので第２の判定コードＨＧ２として“＋１”を出力する。利得制御コード生成部２０３は、スケーリング係数を０．５とすると、周波数更新利得部２０５及び位相更新利得部２０６のセレクタ３０７、３１０において、２倍の利得を与えたものを選択させる利得制御コードＳＧ３を生成し出力する。

そして、位相調整コード生成部２０４では、加算器３１２が、周波数更新利得部２０５により２倍の利得を与えた第２の判定コードＨＧ２とフリップフロップ３１３の出力とを加算してフリップフロップ３１３に供給する。また、加算器３１４が、位相更新利得部２０６により２５６倍の利得を与えた第２の判定コードＨＧ２とフリップフロップ３１３の出力とフリップフロップ３１５の出力とを加算してフリップフロップ３１５に供給する。そして、フリップフロップ３１５の出力が、位相調整コードＰＩＣＯＤＥとして位相補間回路１５に供給される。

ここで、本実施形態では、利得制御コード生成部２０３のスケーリング係数を０．５とすると、例えば利得制御コード生成部２０３は、第１の判定コードＨＧ１の総和の値が“−８”〜“−４”、“＋４”〜“＋８”である場合には、周波数更新利得部２０５及び位相更新利得部２０６のセレクタ３０７、３１０において、４倍の利得を与えたものを選択させる利得制御コードＳＧ３を生成し出力する。また、例えば利得制御コード生成部２０３は、第１の判定コードＨＧ１の総和の値が“−３”〜“−２”、“＋２”〜“＋３”である場合には、周波数更新利得部２０５及び位相更新利得部２０６のセレクタ３０７、３１０において、２倍の利得を与えたものを選択させる利得制御コードＳＧ３を生成して出力し、第１の判定コードＨＧ１の総和の値が“−１”〜“＋１”である場合には、周波数更新利得部２０５及び位相更新利得部２０６のセレクタ３０７、３１０において、１倍の利得を与えたものを選択させる利得制御コードＳＧ３を生成して出力する。

このように、位相調整コード生成部２０４の周波数更新利得部２０５及び位相更新利得部２０６における利得を第１の判定コードＨＧ１の総和の値に応じて動的に変化させる。つまり、図５（Ｂ）に示すように、従来においては第１の判定コードＨＧ１の総和の値にはかかわらずに行っていたループ利得の制御を、本実施形態ではＰｒｏｐｏｒｓａｌとして示すように第１の判定コードＨＧ１の総和を逐次モニターし第１の判定コードＨＧ１の総和の値に応じてループ利得を制御する。

したがって、受信回路１０のＣＤＲ回路の負帰還制御におけるループ利得を内部クロックＰＩＣＬＫと受信したデータとの位相差に応じて３段階以上の複数の段階に分けて切り替え、負帰還制御におけるループ利得を第１の判定コードＨＧ１の総和の値に応じて動的に変動させ適切な値とすることができ、ＣＤＲ回路におけるロック時間の短縮及びロック時のデータの安定性を実現することができる。

例えば、第１の判定コードＨＧ１の総和の値が大きい、すなわち第１の判定コードＨＧ１が“＋１”又は“−１”の一方に偏っている場合（例えば起動時など）、ＣＤＲ回路におけるループ特性が大きく変化している状態であり、通常のロック状態とは異なるため、ループ利得が大きくなってもデータ疎通に影響を与えることはない。ループ利得が大きいため、起動開始状態からロック状態に速やかに移行することができる。また、通常のロック状態になると、第１の判定コードＨＧ１の出力の偏りが小さくなり、第１の判定コードＨＧ１の総和が０近傍に収束することから、ループ利得が小さくなるように制御され、従来と同様の動作を実現できる。

なお、図３に示したデジタルフィルタ回路１６では、位相調整コード生成部２０４の周波数更新利得部２０５及び位相更新利得部２０６の両方において、第１の判定コードＨＧ１の総和の値に応じて利得を動的に変化させている。ここで、周波数更新利得部２０５の利得をＧ１、位相更新利得部２０６の利得をＧ２とすると、ＣＤＲ回路の負帰還制御における安定度はＧ２／（√Ｇ１）に比例するので、位相調整コード生成部２０４の周波数更新利得部２０５及び位相更新利得部２０６の一方においてのみ第１の判定コードＨＧ１の総和の値に応じて利得を動的に変化させるようにしてもよい。例えば、図６に示すように、位相調整コード生成部２０４の周波数更新利得部２０５においては第１の判定コードＨＧ１の総和の値に応じて利得を動的に変化させ、位相更新利得部２０６においては利得を固定値とするようにしても良い。また、例えば、位相調整コード生成部２０４の位相更新利得部２０６においては第１の判定コードＨＧ１の総和の値に応じて利得を動的に変化させ、周波数更新利得部２０５においては利得を固定値とするようにしても良い。

また、前述した実施形態では、位相補間型のＣＤＲ回路を適用した受信回路を一例として示したが、図７に示すＰＬＬ方式のＣＤＲ回路を適用した受信回路３０においても同様な制御が可能である。図７は、本実施形態における半導体集積回路の他の構成例を示すブロック図である。受信回路３０は、イコライザ３１、ラッチ回路３２、デマルチプレクサ３３、デジタルアナログ変換回路（ＤＡＣ）及び電圧制御発振回路（ＶＣＯ）３４、位相比較回路（ＰＤ）３５、バッファ３６、積分器３８、及びバッファ３９を有する。

イコライザ３１、ラッチ回路３２、デマルチプレクサ３３は、図１に示したイコライザ１１、ラッチ回路１２、デマルチプレクサ１３にそれそれぞれ相当する。また、位相比較回路（ＰＤ）３５、バッファ３６、積分器３８とバッファ３９からなる積分回路３７が、デジタルフィルタ回路の位相デジタルコード変換回路２０１及び利得制御コード生成部２０３、周波数更新利得部２０５、位相更新利得部２０６にそれぞれ相当する。デジタルアナログ変換回路（ＤＡＣ）及び電圧制御発振回路（ＶＣＯ）３４は、入力されるデジタルコードに応じて発振周波数を制御して内部クロックを出力する。図７に示す半導体集積回路においても、バッファ３６の利得と積分回路３７の利得とで負帰還制御の機構が構成されるのは前述した実施形態と同様であるので、内部クロックとデータとの位相ずれの偏り具合に応じて利得を動的に変動させれば良い。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０ 受信回路
１１ イコライザ
１２ ラッチ回路
１３ デマルチプレクサ
１４ 位相ロックループ（ＰＬＬ）回路
１５ 位相補間回路（ＰＩ）
１６ デジタルフィルタ
２０ 内部回路
２０１ 第１の判定部
２０２ 第２の判定部
２０３ 利得制御コード生成部
２０４ 位相制御コード生成部
２０５ 周波数更新利得部（ＦＲＵＧ）
２０６ 位相更新利得部（ＰＨＵＧ）
３０２、３０３ カウンタ
３０４、３１２、３１４ 加算器
３０５、３０９ バッファ
３０６ 演算部
３０７、３１０ セレクタ
３１３、３１５ フリップフロップ

Claims (12)

1. 入力されるシリアル信号に追従させるように前記シリアル信号の論理判定に用いるクロックの位相を調整する位相調整コードを生成するデジタルフィルタ回路であって、
   前記シリアル信号に対して前記クロックの位相が進んでいるか、遅れているかを判定して判定結果を示す第１の判定コードを出力する第１の判定部と、
   前記第１の判定コードが複数出力される第１の期間毎に、前記複数の第１の判定コードに基づいて前記クロックの位相を進ませるかあるいは遅らせるかを示す第２の判定コードを出力する第２の判定部と、
   前記第１の期間における前記第１の判定コードの総和を求め、前記総和を基に利得制御コードを生成する第１のコード生成部と、
   前記第２の判定コードに対して与える利得を前記利得制御コードに応じて切り替えて前記第２の判定コードを基に前記位相調整コードを生成し出力する第２のコード生成部とを有することを特徴とするデジタルフィルタ回路。
2. 前記第２の判定部は、前記第１の期間毎に、前記第１の期間において最も頻度が高い前記第１の判定コードに応じて、前記第２の判定コードを出力することを特徴とする請求項１記載のデジタルフィルタ回路。
3. 前記第２のコード生成部は、
   前記シリアル信号に対する前記クロックの周波数偏差を調整するための第１の利得部と、
   前記シリアル信号に対する前記クロックの位相偏差を調整するための第２の利得部と、
   前記第１の利得部の出力及び前記第２の利得部の出力を用いて前記位相調整コードを生成する位相調整コード演算部とを有し、
   前記第１の利得部及び前記第２の利得部の少なくとも一方で、前記第２の判定コードに対して与える利得を前記利得制御コードに応じて切り替えることを特徴とする請求項１又は２記載のデジタルフィルタ回路。
4. 前記第１のコード生成部は、前記第１の判定コードを基に、第１の判定部が前記シリアル信号に対して前記クロックの位相が進んでいると判定した回数、及び遅れていると判定した回数をそれぞれ計数するカウンタと、
   前記カウンタのカウント値から前記利得制御コードを生成する利得制御コード演算部とを有することを特徴とする請求項１〜３の何れか１項に記載のデジタルフィルタ回路。
5. 前記第２のコード生成部は、前記第２の判定コードに対して与える利得を前記利得制御コードに応じて３段階以上の複数の段階に分けて切り替えることを特徴とする請求項１〜４の何れか１項に記載のデジタルフィルタ回路。
6. 前記第１の判定部は、前記クロックを用いて前記シリアル信号から取得したデータ及びバウンダリの関係から前記シリアル信号に対して前記クロックの位相が進んでいるか、遅れているかを判定することを特徴とする請求項１〜５の何れか１項に記載のデジタルフィルタ回路。
7. 入力されるシリアル信号に追従させるように前記シリアル信号の論理判定に用いるクロックの位相を調整する位相調整コードを生成するデジタルフィルタ回路と、
   供給されるリファレンスクロック及び前記位相調整コードを基に位相調整された前記クロックを出力する位相補間回路と、
   前記位相補間回路からの位相調整された前記クロックを用いて前記シリアル信号の論理判定を行う論理判定回路とを有し、
   前記デジタルフィルタ回路は、
   前記シリアル信号に対して前記クロックの位相が進んでいるか、遅れているかを判定して判定結果を示す第１の判定コードを出力する第１の判定部と、
   前記第１の判定コードが複数出力される第１の期間毎に、前記複数の第１の判定コードに基づいて前記クロックの位相を進ませるかあるいは遅らせるかを示す第２の判定コードを出力する第２の判定部と、
   前記第１の期間における前記第１の判定コードの総和を求め、前記総和を基に利得制御コードを生成する第１のコード生成部と、
   前記第２の判定コードに対して与える利得を前記利得制御コードに応じて切り替えて前記第２の判定コードを基に前記位相調整コードを生成し出力する第２のコード生成部とを有することを特徴とする受信回路。
8. 前記第２の判定部は、前記第１の期間毎に、前記第１の期間において最も頻度が高い前記第１の判定コードに応じて、前記第２の判定コードを出力することを特徴とする請求項７記載の受信回路。
9. 前記論理判定回路の出力を受けてシリアル−パラレル変換を行いパラレルデータを出力するデマルチプレクサを有することを特徴とする請求項７又は８記載の受信回路。
10. 入力されるシリアル信号を受信してクロック及びデータを再生する受信回路と、
    前記受信回路からのデータを受けて処理動作を行う内部回路とを有し、
    前記受信回路は、
    前記シリアル信号に追従させるように前記クロックの位相を調整する位相調整コードを生成するデジタルフィルタ回路と、
    供給されるリファレンスクロック及び前記位相調整コードを基に位相調整された前記クロックを出力する位相補間回路と、
    前記位相補間回路からの位相調整された前記クロックを用いて前記シリアル信号の論理判定を行う論理判定回路とを有し、
    前記デジタルフィルタ回路は、
    前記シリアル信号に対して前記クロックの位相が進んでいるか、遅れているかを判定して判定結果を示す第１の判定コードを出力する第１の判定部と、
    前記第１の判定コードが複数出力される第１の期間毎に、前記複数の第１の判定コードに基づいて前記クロックの位相を進ませるかあるいは遅らせるかを示す第２の判定コードを出力する第２の判定部と、
    前記第１の期間における前記第１の判定コードの総和を求め、前記総和を基に利得制御コードを生成する第１のコード生成部と、
    前記第２の判定コードに対して与える利得を前記利得制御コードに応じて切り替えて前記第２の判定コードを基に前記位相調整コードを生成し出力する第２のコード生成部とを有することを特徴とする半導体集積回路。
11. 前記第２の判定部は、前記第１の期間毎に、前記第１の期間において最も頻度が高い前記第１の判定コードに応じて、前記第２の判定コードを出力することを特徴とする請求項１０記載の半導体集積回路。
12. 前記受信回路は、前記論理判定回路の出力を受けてシリアル−パラレル変換を行いパラレルデータを前記内部回路に出力するデマルチプレクサを有することを特徴とする請求項１０又は１１記載の半導体集積回路。

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