JP5013201B2 - 変調器、フィルタ、フィルタのゲイン制御方法、および符号変調方法 - Google Patents

Description

本発明は、変調器、フィルタ、フィルタのゲイン制御方法、および符号変調方法に関し、特に、無線通信などに使用され、符号化により多重化されたチャネル毎に振幅レベルが設定可能なディジタル変調器、その変調器に含まれるフィルタ、フィルタのゲイン制御方法、および符号変調方法に関する。

Ｗ−ＣＤＭＡ（Wideband Code Division Multiple Access）方式を使用する通信システムでは、移動局から基地局への上り回線での通信時に、変調方式としてＨＰＳＫ（Hybrid
Phase Shift Keying）変調器が使用される。

図７にＨＰＳＫ変調器の構成の一例を示す。これは移動体通信システムの標準規格である３ＧＰＰ（3rd Generation Partnership
Project）のTechnical Specification 3GPP TS 25.213に記載されている。

図７において、送信すべき複数の信号チャネルのデータはDPDCH1〜6、DPCCH、HS-DPCCHで示される。これらは各々１ビット時系列データである。変調器は、複数の信号チャネル毎に、複数の乗算器９０１〜９０８および複数の乗算器９１０〜９１７がそれぞれ設けられている。データDPDCH1〜6、DPCCH、HS-DPCCHはチャネル多重のため、乗算器９０１〜９０８にて各々１ビット時系列データであるチャネル識別のためのチャネライゼーションコードCd1〜6、Cc、Chsが乗算される。次に、チャネル毎のレベル設定のため乗算器９１０〜９１７にて各々ゲインファクタβd1〜6、βc、βhsが乗算される。βd1〜6、βc、βhsは複数ビット幅を持つ時系列データである。したがって乗算器９１０〜９１７の出力も複数ビット幅を持つ時系列データとなる。

図７の例の場合、乗算器９１０〜９１７の出力は同相チャネルと直交チャネルにグループ分けされ、各々実数として乗算器９１０〜９１３の出力は同相チャネル加算器９１９に、乗算器９１４〜９１７の出力は直交チャネル加算器９２０にそれぞれ入力され加算される。実数出力である同相チャネル加算器９１９の出力Ｉ、直交チャネル加算器９２０の出力Ｑは複素演算部９３０に入力される。複素演算部９３０は、複素乗算器９２１、複素乗算器９２２、および複素加算器９２３を含む。

複素演算部９３０で直交チャネル加算器９２０の出力Ｑには複素乗算器９２２にて虚数単位ｊが乗算されたのち、複素加算器９２３にて同相チャネル加算器９１９の出力Ｉと加算され、以降、複素信号（Ｉ＋ｊＱ）として扱われる。複素信号（Ｉ＋ｊＱ）には複素乗算器９２１にて移動局固有である移動局識別のためのスクランブルコード（Ｓｉ＋ｊＳｑ）が乗算され、複素信号（Ｉ'＋ｊＱ'）が生成される。スクランブルコード（Ｓｉ＋ｊＳｑ）は実部がＳｉで虚部の係数がＳｑである複素数であり、ＳｉとＳｑは各々１ビット時系列データである。実部Ｉ'と虚部の係数Ｑ'は分離され、各々実数として複素演算部９３０より出力される。複素信号（Ｉ'＋ｊＱ'）は各々レイズドコサインフィルタ（以後、図中、「レイズドＣＯＳフィルタ」と示す）９２４、９２５にて、帯域制限並びにロールオフ特性を与えるためのフィルタリングがなされた後、出力であるＩoutおよびＱoutが生成される。

次に、図８にレイズドコサインフィルタの例を示す。レイズドコサインフィルタには一般的にＦＩＲフィルタが使用される。

レイズドコサインフィルタは、一般的に矩形波形である入力信号に対しルートロールオフ特性を付与することにより、受信復調信号に符号間干渉を生じること無しに、送信周波数帯域を制限するだけでなく、受信機側のフィルタとともに整合フィルタを構成するものである。

以後、図中でX(n)のような表記をした場合、X(n)はデータ列Xのｎ番目のデータである。ｎ（整数）は時系列を示し、ｎが大きいほど時間的に後のデータであることを意味する。特にＷ−ＣＤＭＡ方式では、チップレート周波数３．８４ＭＨｚを基準にその整数倍周波数でオーバーサンプリング動作を行っており、ｎはその離散時刻に対応する。

図８に示すように、レイズドコサインフィルタは、シフトレジスタ８０１と、複数の乗算器８０２〜８０５と、複数の重み付け係数生成器（図中、「T0」、「T1」、・・・、「Tm-2」、「Tm-1」と示す）８０６〜８０９と、加算器８１０と、を含む。

入力データX(n)はｍビット（ｍは整数）のシフトレジスタ８０１に入力される。この時シフトレジスタ８０１はX(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)を同時に出力する。X(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)は、それぞれ乗算器８０２〜８０５に入力され、乗算器８０２〜８０５にて各々重み付け係数T(0)、T(1)、・・・、T(m-2)、T(m-1)と乗算された後、加算器８１０で加算され、出力される。重み付け係数T(0)、T(1)、・・・、T(m-2)、T(m-1)は各々重み付け係数生成器８０６〜８０９にて生成される。

次に、図８および図９を用いてＨＰＳＫ変調器の時系列動作を説明する。ここでは簡略化のため、図７で示した同相チャネルグループはDPDCH1チャネルのみ、直交チャネルグループはDPCCHチャネルのみの場合を示す。

DPDCH1チャネルデータD(n)は、乗算器７０１によりチャネライゼーションコードCd(n)と乗算され、さらに乗算器７０３によりゲインファクタβd(n)と乗算され、複素演算部７１０の同相入力データI(n)となる。このI(n)は下記の(1)式により示される。

I(n)＝D(n)・Cd(n)・βd(n) ・・・(1)

DPCCHチャネルデータC(n)は、乗算器７０２によりチャネライゼーションコードCc(n)と乗算され、さらに乗算器７０４によりゲインファクタβc(n)と乗算され、複素演算部７１０の直交入力データQ(n)となる。このQ(n)は下記の(2)式により示される。

Q(n)＝C(n)・Cc(n)・βc(n) ・・・(2)

複素演算部７１０は同相入力データI(n)、直交入力データQ(n)を取り込むと、まず乗算器７０６で直交入力データQ(n)に虚数単位ｊを乗算したのち、加算器７０７で同相入力データI(n)に加算し、複素データ（I(n)＋jQ(n)）を生成する。複素データ（I(n)＋jQ(n)）は乗算器７０５にて複素データであるスクランブルコード（Si(n)＋jSq(n)）を複素乗算され、複素データ（I'(n)＋jQ'(n)）が生成される。この複素データ（I'(n)＋jQ'(n)）は下記の(3)式により示される。

I'(n)＋jQ'(n)＝｛I(n)＋jQ(n)｝・｛Si(n)＋jSq(n)｝
＝｛I(n)・Si(n)−Q(n)・Sq(n)｝＋j｛I(n)・Sq(n)＋Q(n)・Si(n)｝・・・(3)

複素演算部７１０は複素データ（I'(n)＋jQ'(n)）の実部I'(n)と虚部係数Q'(n)を実数データとして、各々レイズドコサインフィルタ７０８、７０９に出力する。実部と虚部は独立しているため、(3)式が常に成り立つためには、(4)式および(5)式となる。

I'(n)＝I(n)・Si(n)−Q(n)・Sq(n) ・・・(4)
Q'(n)＝I(n)・Sq(n)＋Q(n)・Si(n) ・・・(5)

(4)式および(5)式にそれぞれ(1)式および(2)式を代入し、整理すると、(6)式および(7)式がそれぞれ得られる。

I'(n)＝｛D(n)・Cd(n)・Si(n)｝・βd(n)−｛C(n)・Cc(n)・Sq(n)｝・βc(n)・・・(6)
Q'(n)＝｛D(n)・Cd(n)・Sq(n)｝・βd(n)＋｛C(n)・Cc(n)・Si(n)｝・βc(n)・・・(7)

レイズドコサインフィルタ７０８、７０９が図８に示したタップ数ｍ、重み付け係数T0，T1，・・・，Tm-1のＦＩＲフィルタで構成されている場合、それらの出力Iout(n)，Qout(n)は次の(8)式および(9)式でそれぞれ表される。

Iout(n)＝T0・I'(n)＋T1・I'(n-1)＋・・・
＋Tm-2・I'(n-m+2)＋Tm-1・I'(n-m+1) ・・・(8)

Qout(n)＝T0・Q'(n)＋T1・Q'(n-1)＋・・・
＋Tm-2・Q'(n-m+2)＋Tm-1・Q'(n-m+1) ・・・(9)

I'(n)、Q'(n)はゲインファクタが積の因子として含まれていることから複数ビットデータである。また重み付け係数Tk（k=0，1，・・・，m-1）も複数ビットデータである。したがって、(8)式および(9)式によると各々のレイズドコサインフィルタでの演算において、多ビット同士の乗算がタップ数回だけ発生する。

(8)式および(9)式に(6)式および(7)式をそれぞれ代入し整理すると、下記の(10)式および(11)式が得られる。

Iout(n)＝T0・{βd(n)・D(n)・Cd(n)・Si(n)-βc(n)・C(n)・Cc(n)・Sq(n)}
＋T1・{βd(n-1)・D(n-1)・Cd(n-1)・Si(n-1)
−βc(n-1)・C(n-1)・Cc(n-1)・Sq(n-1)}＋・・・
＋Tm-2・{βd(n-m+2)・D(n-m+2)・Cd(n-m+2)・Si(n-m+2)
−βc(n-m+2)・C(n-m+2)・Cc(n-m+2)・Sq(n-m+2)}
＋Tm-1・{βd(n-m+1)・D(n-m+1)・Cd(n-m+1)・Si(n-m+1)
−βc(n-m+1)・C(n-m+1)・Cc(n-m+1)・Sq(n-m+1)} ・・・(10)

Qout(n)＝T0・{βd(n)・D(n)・Cd(n)・Sq(n)＋βc(n)・C(n)・Cc(n)・Si(n)}
＋T1・{βd(n-1)・D(n-1)・Cd(n-1)・Sq(n-1)
＋βc(n-1)・C(n-1)・Cc(n-1)・Si(n-1)}＋・・・
＋Tm-2・{βd(n-m+2)・D(n-m+2)・Cd(n-m+2)・Sq(n-m+2)
＋βc(n-m+2)・C(n-m+2)・Cc(n-m+2)・Si(n-m+2)}
＋Tm-1・{βd(n-m+1)・D(n-m+1)・Cd(n-m+1)・Sq(n-m+1)
＋βc(n-m+1)・C(n-m+1)・Cc(n-m+1)・Si(n-m+1)} ・・・(11)

この結果、上述のレイズドコサインフィルタにおいて、複数ビット値同士の乗算が単位時間当たり、ＦＩＲフィルタのタップ数とクロック周波数（チップレート周波数とオーバーサンプリング倍率の積）の積のさらに２倍（Iout、Qoutそれぞれ）発生し、膨大な演算量となる。

そのため、演算回路規模が増大し、小型化が困難になり、コストが高くなるという問題が発生する。また、その回路を動作させるための消費電力が増大し、発熱量が増大するという問題も発生する。また信号品質向上のため演算精度を高めようとすると、さらに演算量が増えるため、更なる演算回路規模や消費電力の増大が生じ、信号品質向上が困難であるという問題が発生する。

この問題を解消するため、従来の変調器として、たとえば特開２００１−３３９３６５号公報（特許文献１）および特開２００１−１５６６７９号公報（特許文献２）に記載されたものがある。特許文献１および特許文献２においては、演算順序を工夫することにより演算量を削減する技術が開示されている。

演算に入力されるデータにおいて複数ビット長であるのは、ゲインファクタおよび重み付け係数である。それ以外の入力データは１ビットデータであり乗算器に排他的論理和回路を使用できるので、演算回路規模も小さく、よって消費電力も小さい。そこで特許文献１および特許文献２では、複数ビット乗算演算を演算順序の終わりの方へ寄せることにより、上記問題を改善している。

しかしながら、上記２つの特許文献に記載の従来の変調器は、以下の点において、改善の余地を有している。
特許文献２記載の技術では、ゲインファクタ乗算処理をレイズドコサインフィルタよりも後段に配置したため、ゲインファクタ変更時に発生するステップ状のレベル変化がレイズドコサインフィルタによりフィルタリングされず信号スペクトルが広がり、隣接チャンネルにスプリアスが発生するという問題がある。

この問題を防止するため、特許文献１ではゲインファクタ生成方法を工夫している。すなわち、特許文献１においても、レイズドコサインフィルタ演算よりも後の演算でゲインファクタの乗算を行うが、ゲインファクタはエンベロープ発生器によりランプ状に変化させて供給されるように構成されているので、スプリアス発生は改善される。

しかし、そのためにディジタルフィルタ回路を含むエンベロープ発生器を備える必要があり、回路規模は増大する。また、ゲインファクタ変更時のエンベロープ挙動はレイズドコサインフィルタによりフィルタリングされたものでなく、あくまでもエンベロープ特性をステップ状からランプ状に変更し近似処理を行ったに過ぎない。したがって、スプリアス問題は根本的に解決されておらず、依然として残っている。

以上をまとめると、上記２つの特許文献にそれぞれ記載の従来の変調器は、以下の点において、改善の余地を有している。
第一に、演算量が膨大となるため、それを実行する演算回路の規模が増大するため、小型化が困難である。

第二に、演算量が膨大となるため、それを実行する演算回路の規模が増大するため、コストが高くなる。
第三に、演算量が膨大となるため、それを実行する演算回路の規模が増大するため、消費電力が増大する。
第四に、演算量が膨大となるため、それを実行する演算回路の規模が増大し、それに伴い消費電力が増大するため、発熱量が増大する。

第五に、演算精度を高めるためには演算量をさらに増やす必要があり、その結果上記第一から第四の問題が発生するため、演算精度を高めて信号品質を向上することが困難である。
第六に、演算量削減のためゲインファクタ乗算処理をレイズドコサインフィルタよりも後段に配置すると、ゲインファクタ変更時に発生するステップ状のレベル変化がレイズドコサインフィルタによりフィルタリングされず、信号スペクトルが隣接チャンネルまで広がってしまうため、ゲインファクタ変更時に隣接チャンネルにスプリアスが発生する。

第七に、上記第六の問題点であるスプリアス発生を改善するためにエンベロープ発生器を備えた場合、演算量が増加し、それを実行する演算回路の規模が増大するため、小型化が困難である。
第八に、上記第六の問題点であるスプリアス発生を改善するためにエンベロープ発生器を備えた場合、演算量が増加し、それを実行する演算回路の規模が増大するため、コストが高くなる。

第九に、上記第六の問題点であるスプリアス発生を改善するためにエンベロープ発生器を備えた場合、演算量が増加し、それを実行する演算回路の規模が増大するため、消費電力が増大する。
第十に、上記第六の問題点であるスプリアス発生を改善するためにエンベロープ発生器を備えた場合、演算量が増加するため、それを実行する演算回路の規模が増大し、それに伴い消費電力が増大するため、発熱量が増大する。

第十一の問題点は、上記第六の問題点であるスプリアス発生を改善するためにエンベロープ発生器を備えても、ゲインファクタ変更時のエンベロープ挙動はレイズドコサインフィルタによりフィルタリングされたものでなく、あくまでもエンベロープ特性をステップ状からランプ状に変更するという近似的処理に過ぎないため、残留スプリアスが存在する。

本発明は、上記事情に鑑みてなされたものであり、小型で、低コスト、低消費電力でかつ発熱量の少ない変調器を提供することにある。
また、本発明は、演算精度を高めることによる信号品質向上が容易な変調器を提供することができる。
さらに、本発明は低スプリアスの変調器を提供することができる。

本発明によれば、送信データを入力し符号変調して出力する符号変調部と、
ゲイン制御信号を生成するゲイン制御信号生成部と、
前記符号変調部の出力を入力し、帯域制限して出力するフィルタ部とを備え、
さらに、前記フィルタ部は、
過去の入力信号を含む複数の信号からなる時系列データをシフト処理しながら出力する時系列データ生成部と、
前記ゲイン制御信号生成部の出力を入力し、その値に従って、複数の重み付け係数を前記時系列データ生成部が出力した前記時系列データの複数の信号それぞれの前記シフト処理に対応付けて設定する係数設定部と、
前記係数設定部により設定された前記複数の重み付け係数によりゲイン制御するゲイン制御部とを備え、
前記フィルタ部は更に、
入力信号にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データとして出力するシフトレジスタ部と、
前記ゲイン制御信号生成部の出力に応じた第１および第２の重み付け係数を入力し格納するとともに、前記シフトレジスタ部から出力される前記複数の信号の値にしたがって、前記第１または第２の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部と、
前記複数のレジスタ部の出力を加算する加算器と
を備えたことを特徴とする変調器が提供される。

ここで、ゲイン制御信号とは、Ｗ−ＣＤＭＡ方式においては、たとえば、符号チャネル間のレベル比を示すゲインファクタ信号である。

この発明によれば、フィルタのゲイン制御をゲイン制御信号に応じて動的に制御することで、フィルタよりも前段でゲイン制御を行うのと同等の演算結果が得られるとともに、前段でゲイン制御を行う場合には複数ビット時系列データであるフィルタ入力信号を１ビット時系列データとすることが可能となり、演算量を削減できる。その結果、回路の小型化が容易で、コスト、消費電力、発熱量を低減できる。さらに、演算量が減った分だけ演算精度向上のための回路規模拡大が容易となり、故に信号品質の向上が容易となる。また、ゲインファクタ変更時にスプリアスが生じることはなく、信号品質が向上する。そして、スプリアス抑圧手段が不要となることから、小型化が容易となり、コスト、消費電力、発熱量を低減できる。

本発明によれば、送信データを入力し符号変調して出力する符号変調部と、
ゲイン制御信号を生成するゲイン制御信号生成部と、
前記符号変調部の出力を入力し、帯域制限して出力するフィルタ部とを備え、
さらに、前記フィルタ部は、
過去の入力信号を含む複数の信号からなる時系列データをシフト処理しながら出力する時系列データ生成部と、
前記ゲイン制御信号生成部の出力を入力し、その値に従って、複数の重み付け係数を前記時系列データ生成部が出力した前記時系列データの複数の信号それぞれの前記シフト処理に対応付けて設定する係数設定部と、
前記係数設定部により設定された前記複数の重み付け係数によりゲイン制御するゲイン制御部とを備え、
前記フィルタ部は更に、
入力信号にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データとして出力するシフトレジスタ部と、
前記ゲイン制御信号生成部の出力を入力し、シフト処理を行い、過去のゲイン制御信号を含む複数の信号からなる時系列データとして出力するシフトレジスタと、
前記シフトレジスタから出力される前記複数の信号に複数の所定の第１および第２の係数をそれぞれ乗算して複数の第１および第２の重み付け係数を出力する複数の乗算器と、
前記複数の乗算器から出力された前記複数の第１および第２の重み付け係数を入力し格納するとともに、前記シフトレジスタ部から出力される前記複数の信号の値にしたがって、前記第１または第２の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部と、
前記複数のレジスタ部の出力を加算する加算器と
を備えたことを特徴とする変調器が提供される。

本発明によれば、入力信号を帯域制限して出力するフィルタであって、
過去の入力信号を含む複数の信号からなる時系列データをシフト処理しながら出力する時系列データ生成部と、
ゲイン制御信号に応じて、複数の重み付け係数を前記時系列データ生成部が出力した前記時系列データの複数の信号それぞれの前記シフト処理に対応付けて設定する係数設定部と、
前記係数設定部により設定された前記複数の重み付け係数によりゲイン制御するゲイン制御部と、
入力信号にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データとして出力するシフトレジスタ部と、
前記ゲイン制御信号に応じた第１および第２の重み付け係数を入力し格納するとともに、前記シフトレジスタ部から出力される前記複数の信号の値にしたがって、前記第１または第２の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部と、
前記複数のレジスタ部の出力を加算する加算器と
を備えたことを特徴とするフィルタが提供される。

この発明によれば、ゲイン制御信号に応じて、ダイナミックに重み付け係数を変更してフィルタの理想的なゲイン制御が可能となる。このフィルタを用いれば、上述の本発明の変調器が実現可能となる。

本発明によれば、入力信号を帯域制限して出力するフィルタであって、
過去の入力信号を含む複数の信号からなる時系列データをシフト処理しながら出力する時系列データ生成部と、
ゲイン制御信号に応じて、複数の重み付け係数を前記時系列データ生成部が出力した前記時系列データの複数の信号それぞれの前記シフト処理に対応付けて設定する係数設定部と、
前記係数設定部により設定された前記複数の重み付け係数によりゲイン制御するゲイン制御部と、
入力信号にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データとして出力するシフトレジスタ部と、
前記ゲイン制御信号を入力し、シフト処理を行い、過去のゲイン制御信号を含む複数の信号からなる時系列データとして出力するシフトレジスタと、
前記シフトレジスタから出力される前記複数の信号に複数の所定の第１および第２の係数をそれぞれ乗算して複数の第１および第２の重み付け係数を出力する複数の乗算器と、
前記複数の乗算器から出力された前記複数の第１および第２の重み付け係数を入力し格納するとともに、前記シフトレジスタ部から出力される前記複数の信号の値にしたがって、前記第１または第２の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部と、
前記複数のレジスタ部の出力を加算する加算器と
を備えたことを特徴とするフィルタが提供される。

なお、以上に述べた構成要素の任意の組合せや、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。

本発明によれば、小型で、低コスト、低消費電力でかつ発熱量の少ない変調器が提供される。また本発明によれば、演算精度を高めることによる信号品質向上が容易な変調器が提供される。さらに本発明によれば、低スプリアスの変調器が提供される。

図１は、本発明の第一の実施例に係る変調器の構成を示すブロック図である。 図２は、本発明の第一の実施例に係るＦＩＲフィルタの構成を示すブロック図である。 図３は、本発明の第二の実施例に係るＦＩＲフィルタの構成を示すブロック図である。 図４は、本発明の第三の実施例に係るＦＩＲフィルタの構成を示すブロック図である。 図５は、本発明の第四の実施例に係るＦＩＲフィルタの構成を示すブロック図である。 図６は、本発明の第五の実施例に係る変調器の構成を示すブロック図である。 図７は、Ｗ−ＣＤＭＡ方式における３ＧＰＰで規定されている変調器の構成の一例を示す図である。 図８は、図７の変調器に用いられるレイズドコサインフィルタの構成の一例を示す図である。 図９は、Ｗ−ＣＤＭＡ方式における３ＧＰＰで規定されている変調器の動作説明図である。

符号の説明

１０１、１０２ 乗算器
１０３〜１０５ 複素乗算器
１０６ データチャネルゲインファクタ信号発生器
１０７ 制御チャネルゲインファクタ信号発生器
１０８、１０９ 重み付け係数設定信号発生器
１１０〜１１３ レイズドコサインフィルタ
１１４、１１５ 加算器
１２０ 複素演算部
２０１ シフトレジスタ
２０２〜２０５ 乗算器
２０６〜２０９ レジスタ
２１０ 加算器
３０１ シフトレジスタ
３０２ シフトレジスタ
３０３〜３０６ 乗算器
３０７〜３１０ 乗算器
３１１ 加算器
４０１ シフトレジスタ
４０２〜４０５ レジスタ
４０６ 加算器
５０１ シフトレジスタ
５０２ シフトレジスタ
５０３〜５０６ レジスタ
５０７〜５１０ 乗算器
５１１ 加算器
６０１〜６０４ 乗算器
６０５〜６１０ 複素乗算器
６１１、６１３ データチャネルゲインファクタ信号発生器
６１２、６１４ 制御チャネルゲインファクタ信号発生器
６１５〜６１８ 重み付け係数設定信号発生器
６１９〜６２６ レイズドコサインフィルタ
６２７、６２８ 加算器

以下、本発明の幾つかの好ましい実施例について、添付の図面を参照して説明する。なお、全ての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

第一の実施例：
図１は、本発明の第一の実施例に係る変調器の構成を示す図である。本実施例の変調器は、送信データを入力し符号変調して出力する符号変調部（乗算器１０１、１０２、複素演算部１２０）と、ゲイン制御信号を生成するゲイン制御信号生成部（データチャネルゲインファクタ信号発生器１０６、制御チャネルゲインファクタ信号発生器１０７）と、符号変調部の出力を入力し、帯域制限して出力するフィルタ部（レイズドコサインフィルタ１１０〜１１３）と、ゲイン制御信号生成部の出力を入力し、フィルタ部のゲイン制御を行うゲイン制御部（重み付け係数設定信号発生器１０８、１０９）と、を備える。

本発明の変調器は、符号チャネル毎にレイズドコサインフィルタを設け、帯域制限フィルタのゲインを制御することにより各符号チャネルのゲインを制御することを特徴とする。

すなわち、第一の実施例の変調器は、図１に示すように、第１の送信データ（DPDCH1チャネルデータD(n)）を入力し符号変調して第１の符号変調出力を出力する第１の符号変調部（乗算器１０１および複素乗算器１０３）と、第２の送信データ（DPCCHチャネルデータC(n)）を入力し符号変調して第２の符号変調出力を出力する第２の符号変調部（乗算器１０２、複素乗算器１０４、複素乗算器１０５）と、第１のゲイン制御信号を生成する第１のゲイン制御信号生成部（データチャネルゲインファクタ信号発生器１０６）と、第２のゲイン制御信号を生成する第２のゲイン制御信号生成部（制御チャネルゲインファクタ信号発生器１０７）と、第１の符号変調出力を入力し、帯域制限して出力する第１のフィルタ部（レイズドコサインフィルタ１１０、１１１）と、第２の符号変調出力を入力し、帯域制限して出力する第２のフィルタ部（レイズドコサインフィルタ１１２、１１３）と、第１および第２のフィルタ部の出力を入力し、合成して出力する加算部（加算器１１４、１１５）と、第１のゲイン制御信号生成部の出力を入力し、第１のフィルタ部のゲイン制御を行う第１のゲイン制御部（重み付け係数設定信号発生器１０８）と、第２のゲイン制御信号生成部の出力を入力し、第２のフィルタ部のゲイン制御を行う第２のゲイン制御部（重み付け係数設定信号発生器１０９）と、を備える。

また、変調器の各構成要素は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされた本図の構成要素を実現するプログラム、そのプログラムを格納するハードディスクなどの記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによっても実現される。そして、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。以下説明する各図は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。

具体的には、第一の実施例の変調器は、乗算器１０１、１０２、複素演算部１２０、データチャネルゲインファクタ信号発生器（図中、「βｄ（ｎ）発生器」と示す）１０６、制御チャネルゲインファクタ信号発生器（図中、「βｃ（ｎ）発生器」と示す）１０７、重み付け係数設定信号発生器１０８、１０９、レイズドコサインフィルタ（図中、「レイズドＣＯＳフィルタ」と示す）１１０〜１１３、加算器１１４、１１５を備えている。

以下の全ての実施例において、特に明記無き場合、構成要素は共通のクロック信号に同期したタイミングで動作する。また時系列データDの時刻ｎにおける値をD(n)と表記する。ここで時刻ｎは、クロック信号の個々のパルスに対応付けられた離散時刻である。
斜線を付加された信号線路は、複数ビット時系列データを伝送する信号線路であることを示す。
また、１ビット値は−１または１の２値をとる。

乗算器１０１および乗算器１０２は、複数の入力信号に対し個々の信号が識別できるよう信号チャネル符号化を行うチャネル符号変調手段を構成する。
乗算器１０１は、１ビット時系列データであるデータチャネルDPDCH1のデータD(n)と、データチャネルチャネライゼーションコード発生器（図示しない）の出力で１ビット時系列データであるデータチャネルのチャネライゼーションコードCd(n)を入力し、１ビット時系列データI(n)を出力する。

乗算器１０２は、１ビット時系列データである制御チャネルDPCCHのデータC(n)と、制御チャネルチャネライゼーションコード発生器（図示しない）の出力で１ビット時系列データである制御チャネルのチャネライゼーションコードCc(n)を入力し、１ビット時系列データQ(n)を生成する。

また、複素演算部１２０は、各信号チャネルに対し共通のスクランブルコードを重畳するとともに同相チャネル、直交チャネルに分割するためのスクランブル符号変調手段を構成する。
複素演算部１２０は、複素乗算器１０３、１０４、１０５およびスクランブルコード（Si(n)＋jSq(n)）を生成するスクランブルコード生成器（図示しない）を含む。ここでSi(n)、Sq(n)は１ビット時系列データであり、ｊは虚数単位を示す。したがって、（Si(n)＋jSq(n)）は実部Si(n)、虚部の係数Sq(n)の複素数を示す。

複素乗算器１０３は、乗算器１０１の出力I(n)とスクランブルコードSi(n)＋jSq(n)とを入力し複素乗算して、Ii1(n)＋jIq1(n)を出力する。これは実部Ii1(n)、虚部の係数Iq1(n)の複素数値で、Ii1(n)、Iq1(n)は１ビット時系列データある。

複素乗算器１０４は、乗算器１０２の出力Q(n)を入力し、虚数単位ｊを乗算して複素数値ｊQ(n)を出力する。複素乗算器１０５は、複素乗算器１０４の出力ｊQ(n)とスクランブルコード（Si(n)＋jSq(n)）とを入力し複素乗算して、（Qi1(n)+jQq1(n)）を出力する。
これは実部Qi1(n)、虚部の係数Qq1(n)の複素数値で、Qi1(n)、Qq1(n)は１ビット時系列データある。

複素演算部１２０は、複素乗算器１０３の出力である（Ii1(n)+jIq1(n)）の係数Ii1(n)、Iq1(n)および、複素乗算器１０５の出力である（Qi1(n)+jQq1(n)）の係数Qi1(n)、Qq1(n)をそれぞれ実数値１ビット時系列データとして出力する。
なお、チャネル符号変調手段とスクランブル符号変調手段をまとめて、符号変調手段とする。

データチャネルゲインファクタ信号発生器１０６は、データチャネルゲインファクタ信号βd(n)を生成し、重み付け係数設定信号発生器１０８へ出力する。βd(n)は複数ビット時系列データである。
重み付け係数設定信号発生器１０８は、データチャネルゲインファクタ信号発生器１０６の出力であるデータチャネルゲインファクタ信号βd(n)を入力し、データチャネル重み付け係数設定信号をレイズドコサインフィルタ１１０、１１１へ出力する。データチャネル重み付け係数設定信号は、複数ビット時系列データである。

制御チャネルゲインファクタ信号発生器１０７は、制御チャネルゲインファクタ信号βc(n)を生成し、重み付け係数設定信号発生器１０９へ出力する。βc(n)は複数ビット時系列データである。
重み付け係数設定信号発生器１０９は、制御チャネルゲインファクタ信号発生器１０７の出力である制御チャネルゲインファクタ信号βc(n)を入力し、制御チャネル重み付け係数設定信号をレイズドコサインフィルタ１１２、１１３へ出力する。制御チャネル重み付け係数設定信号は、複数ビット時系列データである。

重み付け係数設定信号発生器１０８および１０９は、フィルタ手段のゲインを制御するための制御信号を生成するゲイン制御信号生成手段を構成する。

レイズドコサインフィルタ１１０、１１１、１１２、１１３は、符号変調手段によって生成された信号毎の同相および直交チャネル毎に帯域制限を行い、かつゲイン制御を行うフィルタ手段を構成する。

レイズドコサインフィルタ１１０は、複素演算部１２０の出力Ii1(n)と重み付け係数設定信号発生器１０８出力のデータチャネル重み付け係数設定信号を入力し、複数ビット時系列データであるIi2(n)を出力する。
レイズドコサインフィルタ１１１は、複素演算部１２０の出力Iq1(n)と重み付け係数設定信号発生器１０８出力のデータチャネル重み付け係数設定信号を入力し、複数ビット時系列データであるIq2(n)を出力する。

レイズドコサインフィルタ１１２は、複素演算部１２０の出力Qi1(n)と重み付け係数設定信号発生器１０９出力の制御チャネル重み付け係数設定信号を入力し、複数ビット時系列データであるQi2(n)を出力する。
レイズドコサインフィルタ１１３は、複素演算部１２０の出力Qq1(n)と重み付け係数設定信号発生器１０９出力の制御チャネル重み付け係数設定信号を入力し、複数ビット時系列データであるQq2(n)を出力する。

加算器１１４は、レイズドコサインフィルタ１１０の出力であるIi2(n)とレイズドコサインフィルタ１１２の出力であるQi2(n)を入力し、複数ビット時系列データである変調器同相成分出力Iout(n)を出力する。
加算器１１５は、レイズドコサインフィルタ１１１の出力であるIq2(n)とレイズドコサインフィルタ１１３の出力であるQq2(n)を入力し、複数ビット時系列データである変調器直交成分出力Qout(n)を出力する。

加算器１１４、１１５は、フィルタ手段であるレイズドコサインフィルタ１１０〜１１３の出力を同相、直交チャネル毎に合成する加算手段を構成する。

図２は、図１に示したレイズドコサインフィルタ１１０〜１１３の構成の一例を示すブロック図である。第二の実施例のレイズドコサインフィルタは、符号化変調された信号を帯域制限して出力するフィルタであって、過去の入力信号を含む複数の信号からなる時系列データを出力する時系列データ生成部（シフトレジスタ２０１）と、ゲイン制御信号に応じて、複数の重み付け係数を時系列データ生成部が出力した時系列データの複数の信号それぞれに対応付けて設定する係数設定部（レジスタ２０６、２０７、２０８、２０９）と、係数設定部により設定された複数の重み付け係数によりゲイン制御するゲイン制御部（乗算器２０２、２０３、２０４、２０５）と、を備える。

第二の実施例において、レイズドコサインフィルタはＦＩＲフィルタを用い、その重み付け係数をダイナミックに制御することにより、レイズドコサインフィルタのゲインを制御することを特徴とする。

ここで、ＦＩＲフィルタでは各重み付け係数間の比率を固定したまま全係数を同一定数倍（例えばβ倍）した場合、その周波数特性は全体のゲインが一様にβ倍されるだけで任意の２周波数間の相対的なゲイン差は変化しない。逆に、各重み付け係数間の比率を変更すると、相対的なゲイン差を変更することができ、これによって所要のカットオフ特性や減衰量を得られる場合がある。

一般に、Ｗ−ＣＤＭＡ方式の携帯端末から基地局に向かっての上り回線においては、符号間干渉を発生させることなしに帯域制限を行うため、ロールオフ特性を持ったフィルタが挿入されている。これは基本的に送信側および受信側に対等に分割挿入され、それ故にルートロールオフフィルタと呼ばれる。本発明の各実施例では、携帯端末送信側のルートロールオフフィルタがＦＩＲフィルタで構成されたレイズドコサインフィルタとして実装されている。ロールオフ特性はロールオフファクタと呼ばれる係数で表され、Ｗ−ＣＤＭＡにおいては３ＧＰＰ規格にて０．２２と規定されている。

また、Ｗ−ＣＤＭＡ方式の携帯端末送信系においては、原則的にはレイズドコサインフィルタのみでルートロールオフ特性を得る設計になっているが、実際にはレイズドコサインフィルタ以外の回路（以後、「その他回路」と呼ぶ）の周波数特性も重畳される。したがって、その他回路の周波数特性を補正するようにレイズドコサインフィルタを調整し、送信系全体でルートロールオフ特性を満たすことができれば、送信信号の品質を向上させることができる。

その他回路の特性は個々の携帯端末毎にばらつくので、レイズドコサインフィルタを構成するＦＩＲフィルタの各重み付け係数間の比率は、それらばらつきを吸収できるよう任意の値に変更できることが望ましい。

また、複数の信号形式を同一の送信装置でカバーする場合がある。たとえばＣＤＭＡにおいても３ＧＰＰで規定されるＷ−ＣＤＭＡに対して３ＧＰＰ２で規定される狭帯域ＣＤＭＡ方式があり、これらの送信信号を同一の送信系で生成する場合、レイズドコサインフィルタのカットオフ周波数やロールオフ特性はシステム要求に応じた設定にする必要がある。
このように複数の信号形式を同一の送信装置でカバーできるようにするためにも、レイズドコサインフィルタを構成するＦＩＲフィルタの各重み付け係数間の比率は、任意の値に変更できることが望ましい。

第一の実施例のレイズドコサインフィルタは、入力信号X(n)にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データ（X(n), X(n-1),...,
X(n-m+2), X(n-m+1)）として出力するシフトレジスタ部（シフトレジスタ２０１）と、ゲイン制御信号に応じて複数の重み付け係数（Z0(n),
Z1(n),..., Zm-2(n), Zm-1(n)）をそれぞれ格納するとともに出力する複数のレジスタ部（レジスタ２０６、２０７、２０８、２０９）と、シフトレジスタ部から出力される時系列データの複数の信号および複数のレジスタ部から出力される複数の重み付け係数をそれぞれ同期して入力し、乗算して出力する複数の乗算器２０２、２０３、２０４、２０５と、複数の乗算器の出力を加算する加算器２１０と、を含む。

シフトレジスタ２０１は、入力信号にシフト処理を行い、現在および過去の入力信号を取り出すものであり、入力信号X(n)を入力し、ｍ個の出力、即ちX(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)を出力する。X(n)は入力信号と同じ値、X(n-1)は１クロック前の入力信号、以降同様に続き、X(n-m+2)は（ｍ−２）クロック前、X(n-m+1)は（ｍ−１）クロック前の入力信号である。これらは全て１ビット時系列データである。なお、図２では、４つのレジスタ２０６、２０７、２０８、２０９および４つの乗算器２０２、２０３、２０４、２０５のみが図示されているが、レジスタおよび乗算器は、シフトレジスタ２０１のｍ個の出力に対応してｍ組設けられる。

複数のレジスタ２０６、２０７、２０８、２０９は、各々重み付け係数設定信号、ここでは、図１の重み付け係数設定信号発生器１０８、１０９から出力された信号により重み付け係数を入力し、記憶し、各々乗算器２０２、２０３、２０４、２０５へ出力する。図２では、レジスタ２０６、２０７、２０８、２０９には各々重み付け係数Z0(n)、Z1(n)、Zm-2(n)、Zm-1(n)が記憶され、またそれらから出力されている。なお、重み付け係数Z0(n)、Z1(n)、Zm-2(n)、Zm-1(n)は、複数ビット時系列データであり、シフトレジスタ２０１から出力される複数の信号X(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)にそれぞれ同期している。

なお、図１の重み付け係数設定信号発生器１０８および重み付け係数設定信号発生器１０９から入力される重み付け係数設定信号は、複数ビット時系列データである重み付け係数Z0(n)、Z1(n)、Zm-2(n)、Zm-1(n)と、これらの重み付け係数を各々レジスタ２０６〜２０９に書き込むためのレジスタ指定信号および同期制御信号とが含まれ、シフトレジスタ２０１から出力される複数の信号X(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)にZ0(n)、Z1(n)、Zm-2(n)、Zm-1(n)をそれぞれ対応付けることができる。

複数の乗算器２０２、２０３、２０４、２０５は、複数のレジスタ２０６、２０７、２０８、２０９の出力である重み付け係数Z0(n)、Z1(n)、Zm-2(n)、Zm-1(n)をそれぞれ入力し、シフトレジスタ２０１の複数の出力X(n)、X(n-1)、X(n-m+2)、X(n-m+1)とそれぞれ乗算し、各々複数ビット時系列データである乗算結果を加算器２１０に出力する。

加算器２１０は、乗算器２０２、２０３、２０４、２０５の出力を入力して加算し、複数ビット時系列データであるフィルタ出力Y(n)を出力する。

以上、詳細に第一の実施例の構成を述べたが、図１の乗算器１０１、１０２、複素乗算器１０３、１０４、１０５、加算器１１４、１１５、図２のシフトレジスタ２０１、乗算器２０２、２０３、２０４、２０５、加算器２１０は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成の説明は省略する。

このように構成された第一の実施例における変調器の動作について、図１に関連して以下に説明する。

図１において、１ビット時系列データであるデータチャネルDPDCH1のデータD(n)は乗算器１０１に入力され、１ビット時系列データであるデータチャネルのチャネライゼーションコードCd(n)と乗算されて、１ビット時系列データI(n)に変換される。I(n)は、下記の(12)式で示される。

I(n)＝D(n)×Cd(n) ・・・(12)

また、１ビット時系列データである制御チャネルDPCCHのデータC(n)は乗算器１０２に入力され、１ビット時系列データである制御チャネルのチャネライゼーションコードCc(n)と乗算されて、１ビット時系列データQ(n)に変換される。Q(n)は、下記の(13)式で示される。

Q(n)＝C(n)×Cc(n) ・・・(13)

そして、１ビット時系列データI(n)およびQ(n)は、複素演算部１２０に入力される。
複素演算部１２０にて、１ビット時系列データI(n)は、複素乗算器１０３に入力され、スクランブルコード生成器（不図示）の生成するスクランブルコード（Si(n)＋jSq(n)）と乗算され、（Ii1(n)+jIq1(n)）が出力される。ここでｊは虚数単位を示し、（Si(n)＋jSq(n)）は実部Si(n)、虚部の係数Sq(n)の複素数を示す。Si(n)、Sq(n)も１ビット時系列データである。（Ii1(n)+jIq1(n)）、Ii1(n)およびIq1(n)は、それぞれ下記の(14)式、(15)式および(16)式により示される。

Ii1(n)＋jIq1(n)＝I(n)×{Si(n)＋jSq(n)} ・・・(14)

Ii1(n)＝I(n)×Si(n)
＝D(n)×Cd(n)×Si(n) ・・・(15)

Iq1(n)＝Q(n)×Sq(n)
＝D(n)×Cd(n)×Sq(n) ・・・(16)

一方、１ビット時系列データQ(n)は複素演算部１２０にて、I(n)に対する直交成分入力として扱われる。そこでここでは、Q(n)入力時に虚数単位ｊを乗算し、それ以降I(n)に対する直交成分として演算できるようにしている。具体的には、Q(n)は複素乗算器１０４に入力され、虚数単位ｊが乗算されて出力される。

複素乗算器１０４の出力jQ(n)は、複素乗算器１０５に入力され、スクランブルコード生成器（不図示）の生成するスクランブルコード（Si(n)＋jSq(n)）と乗算され、（Qi1(n)＋jQq1(n)）が出力される。（Qi1(n)＋jQq1(n)）、Qi1(n)およびQq1(n)は、それぞれ下記の(17)式、(18)式および(19)式で示される。

Qi1(n)＋jQq1(n)＝jQ(n)×{Si(n)＋jSq(n)} ・・・(17)

Qi1(n)＝−Q(n)×Sq(n)
＝−C(n)×Cc(n)×Sq(n) ・・・(18)

Qq1(n)＝Q(n)×Si(n)
＝C(n)×Cc(n)×Si(n) ・・・(19)

複素演算部１２０は、複素乗算器１０４および複素乗算器１０５の複素数出力の係数Ii1(n)、Iq1(n)およびQi1(n)、Qq1(n)をそれぞれ実数値として分離する機能を有しており、それぞれ１ビット時系列データとして出力する。

データチャネルゲインファクタ信号発生器１０６は、データチャネルゲインファクタ信号βd(n)を生成する。
データチャネルゲインファクタ信号βd(n)は、複数ビット時系列データであり、変調器出力におけるデータチャネルDPDCH1のレベルを設定するための、データチャネルDPDCH1に関する変調器ゲインを設定する。

データチャネルゲインファクタ信号βd(n)は、重み付け係数設定信号発生器１０８に入力され、複数ビット時系列データであるデータチャネル重み付け係数設定信号に変換される。
データチャネル重み付け係数設定信号は、レイズドコサインフィルタ１１０、１１１へ入力される。

１ビット時系列データである複素演算部１２０の出力Ii1(n)と、複数ビット時系列データであるデータチャネル重み付け係数設定信号は、レイズドコサインフィルタ１１０に入力され、複数ビット時系列データであるIi2(n)が出力される。

１ビット時系列データである複素演算部１２０の出力Iq1(n)と、複数ビット時系列データであるデータチャネル重み付け係数設定信号は、レイズドコサインフィルタ１１１に入力され、複数ビット時系列データであるIq2(n)が出力される。

制御チャネルゲインファクタ信号発生器１０７は、制御チャネルゲインファクタ信号βc(n)を生成する。
制御チャネルゲインファクタ信号βc(n)は、複数ビット時系列データであり、変調器出力における制御チャネルDPCCHのレベルを設定するための、制御チャネルDPCCHに関する変調器ゲインを設定する。

制御チャネルゲインファクタ信号βc(n)は、重み付け係数設定信号発生器１０９に入力され、複数ビット時系列データである制御チャネル重み付け係数設定信号に変換される。
制御チャネル重み付け係数設定信号は、レイズドコサインフィルタ１１２、１１３へ入力される。

１ビット時系列データである複素演算部１２０の出力Qi1(n)と、複数ビット時系列データである制御チャネル重み付け係数設定信号は、レイズドコサインフィルタ１１２に入力され、複数ビット時系列データであるQi2(n)が出力される。

１ビット時系列データである複素演算部１２０の出力Qq1(n)と、複数ビット時系列データである制御チャネル重み付け係数設定信号は、レイズドコサインフィルタ１１３に入力され、複数ビット時系列データであるQq2(n)が出力される。

レイズドコサインフィルタ１１０の出力であるIi2(n)と、レイズドコサインフィルタ１１２の出力であるQi2(n)は、加算器１１４に入力され、加算されて、複数ビット時系列データである変調器同相成分出力Iout(n)として出力される。Iout(n)は、下記の(20)式により示される。

Iout(n)＝Ii2(n)＋Qi2(n) ・・・(20)

レイズドコサインフィルタ１１１の出力であるIq2(n)と、レイズドコサインフィルタ１１３の出力であるQq2(n)は、加算器１１５に入力され、加算されて、複数ビット時系列データである変調器直交成分出力Qout(n)として出力される。Qout(n)は、下記の(21)式により示される。

Qout(n)＝Iq2(n)＋Qq2(n) ・・・(21)

次に、図２を参照して、第一の実施例のレイズドコサインフィルタの動作について説明する。上述したように、第一の実施例のレイズドコサインフィルタは、ＦＩＲフィルタで構成されている。
以下、時刻ｎにおける状態で説明するが、それ以外の時刻でも同様である。

１ビット時系列データである入力信号X(n)が（ｍ−１）段のシフトレジスタ２０１に入力されると、その出力には、ｍ個の１ビット時系列データ出力X(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)が出力される。ここでX(n)は入力信号と同じ値、X(n-1)は１クロック前の入力信号、以降同様に続き、X(n-m+2)は（ｍ−２）クロック前、X(n-m+1)は（ｍ−１）クロック前の入力信号である。

出力X(n)は乗算器２０２、X(n-1)は乗算器２０３、X(n-m+2)は乗算器２０４、X(n-m+1)は乗算器２０５に入力される。

一方、重み付け係数設定信号により、レジスタ２０６、２０７、２０８、２０９には各々複数ビットデータである重み付け係数Z0(n)、Z1(n)、Zm-2(n)、Zm-1(n)が記憶され、またそれら重み付け係数は各々乗算器２０２、２０３、２０４、２０５へ出力されている。ここで重み付け係数Zk(n)は下記の(22)式で与えられる。以下、k＝0,
1, ..., m-2, m-1とする。

Zk(n)＝Tk・β(n-k) ・・・(22)

Tkは、ＦＩＲフィルタの静的なフィルタ基本特性を決定する静的重み付け係数であり、複数ビットデータで時刻によって変化しない。
β(n-k)は、時刻（ｎ−ｋ）におけるゲインファクタで、複数ビットデータである。
以上から、重み付け係数Zk(n)が時刻ｎに依存して変化する値であることは明らかである。

シフトレジスタ２０１の出力X(n)、X(n-1)、X(n-m+2)、X(n-m+1)と、レジスタ２０６、２０７、２０８、２０９の出力である重み付け係数Z0(n)、Z1(n)、Zm-2(n)、Zm-1(n)は、乗算器２０２、２０３、２０４、２０５に入力され、各々乗算される。乗算器２０２、２０３、２０４、２０５の出力は、各々複数ビットデータである。これらは全て加算器２１０に入力され、加算され、フィルタ出力Y(n)として出力される。フィルタ出力Y(n)は、複数ビットデータである。フィルタ出力Y(n)は、下記の(23)式で示される。

Y(n)＝Z0(n)・X(n)＋Z1(n)・X(n-1)＋・・・＋Zm-2(n)・X(n-m+2)＋Zm-1(n)・X(n-m+1)
＝T0・β(n)・X(n)+T1・β(n-1)・X(n-1)＋・・・＋Tm-2・β(n-m+2)・X(n-m+2)
＋Tm-1・β(n-m+1)・X(n-m+1) ・・・(23)

このＦＩＲフィルタを図１の変調器のレイズドコサインフィルタとして用いた場合、β(n-k)は、データチャネルゲインファクタ信号発生器１０６にて生成されるデータチャネルゲインファクタ信号βd(n)や、制御チャネルゲインファクタ信号発生器１０７にて生成される制御チャネルゲインファクタ信号βc(n)が相当する。これらは各々重み付け係数設定信号発生器１０８、１０９にて静的重み付け係数Tkと乗算されて、重み付け係数Zk(n)に変換され、重み付け係数設定信号としてレイズドコサインフィルタ１１０、１１１、１１２、１１３に入力される。

またレイズドコサインフィルタ１１０、１１１、１１２、１１３の入力X(n)には各々順にIi1(n)、Iq1(n)、Qi1(n)、Qq1(n)が対応し、出力Y(n)には各々順にIi2(n)、Iq2(n)、Qi2(n)、Qq2(n)が対応する。

レイズドコサインフィルタ１１０の出力であるIi2(n)と、レイズドコサインフィルタ１１２の出力であるQi2(n)は、加算器１１４に入力され、加算されて、複数ビット時系列データである変調器同相成分出力Iout(n)として出力される。上記(20)式のIout(n)を、上記の(23)式を用いて整理すると、下記(24)式が得られる。

Iout(n)＝Ii2(n)＋Qi2(n)
＝T0・βd(n)・Ii1(n)＋T1・βd(n-1)・Ii1(n-1)＋・・・
＋Tm-2・βd(n-m＋2)・Ii1(n-m＋2)＋Tm-1・βd(n-m＋1)・Ii1(n-m＋1)
＋T0・βc(n)・Qi1(n)＋T1・βc(n-1)・Qi1(n-1)＋・・・
＋Tm-2・βc(n-m＋2)・Qi1(n-m＋2)＋Tm-1・βc(n-m＋1)・Qi1(n-m＋1)
＝T0・{βd(n)・Ii1(n)＋βc(n)・Qi1(n)}
＋T1・{βd(n-1)・Ii1(n-1)＋βc(n-1)・Qi1(n-1)}＋・・・
＋Tm-2・{βd(n-m＋2)・Ii1(n-m＋2)＋βc(n-m＋2)・Qi1(n-m＋2)}
＋Tm-1・{βd(n-m＋1)・Ii1(n-m＋1)＋βc(n-m＋1)・Qi1(n-m＋1)}
・・・(24)

また、レイズドコサインフィルタ１１１の出力であるIq2(n)と、レイズドコサインフィルタ１１３の出力であるQq2(n)は、加算器１１５に入力され、加算されて、複数ビット時系列データである変調器直交成分出力Qout(n)として出力される。上記(21)式のQout(n)を、上記の(23)式を用いて整理すると、下記(25)式が得られる。

Qout(n)＝Iq2(n)＋Qq2(n)
＝T0・βd(n)・Iq1(n)＋T1・βd(n-1)・Iq1(n-1)＋・・・
＋Tm-2・βd(n-m＋2)・Iq1(n-m＋2)＋Tm-1・βd(n-m＋1)・Iq1(n-m＋1)
＋T0・βc(n)・Qq1(n)＋T1・βc(n-1)・Qq1(n-1)＋・・・
＋Tm-2・βc(n-m＋2)・Qq1(n-m＋2)＋Tm-1・βc(n-m＋1)・Qq1(n-m＋1)
＝T0・{βd(n)・Iq1(n)＋βc(n)・Qq1(n)}
＋T1・{βd(n-1)・Iq1(n-1)＋βc(n-1)・Qq1(n-1)}＋・・・
＋Tm-2・{βd(n-m＋2)・Iq1(n-m＋2)＋βc(n-m＋2)・Qq1(n-m＋2)}
＋Tm-1・{βd(n-m＋1)・Iq1(n-m＋1)＋βc(n-m＋1)・Qq1(n-m＋1)}・・・(25)

上記の(24)式および(25)式に(15)式、(16)式、(18)式、(19)式を代入し整理すると、下記の(26)式および(27)式がそれぞれ得られる。

Iout(n)＝T0・{βd(n)・D(n)・Cd(n)・Si(n)-βc(n)・C(n)・Cc(n)・Sq(n)}
＋T1・{βd(n-1)・D(n-1)・Cd(n-1)・Si(n-1)
−βc(n-1)・C(n-1)・Cc(n-1)・Sq(n-1)} ＋・・・
＋Tm-2・{βd(n-m+2)・D(n-m+2)・Cd(n-m+2)・Si(n-m+2)
−βc(n-m+2)・C(n-m+2)・Cc(n-m+2)・Sq(n-m+2)}
＋Tm-1・{βd(n-m+1)・D(n-m+1)・Cd(n-m+1)・Si(n-m+1)
−βc(n-m+1)・C(n-m+1)・Cc(n-m+1)・Sq(n-m+1)} ・・・(26)

Qout(n)＝T0・{βd(n)・D(n)・Cd(n)・Sq(n)＋βc(n)・C(n)・Cc(n)・Si(n)}
＋T1・{βd(n-1)・D(n-1)・Cd(n-1)・Sq(n-1)
＋βc(n-1)・C(n-1)・Cc(n-1)・Si(n-1)} ＋・・・
＋Tm-2・{βd(n-m+2)・D(n-m+2)・Cd(n-m+2)・Sq(n-m+2)
＋βc(n-m+2)・C(n-m+2)・Cc(n-m+2)・Si(n-m+2)}
＋Tm-1・{βd(n-m+1)・D(n-m+1)・Cd(n-m+1)・Sq(n-m+1)
＋βc(n-m+1)・C(n-m+1)・Cc(n-m+1)・Si(n-m+1)} ・・・(27)

上記(26)式および(27)式は、３ＧＰＰで規定されている変調器出力をレイズドコサインフィルタで帯域制限した出力である上記(10)式および(11)式とそれぞれ同じ出力が得られることが分かる。

以上説明したように、第一の実施例によれば、レイズドコサインフィルタを構成するＦＩＲフィルタの重み付け係数を、データチャネルゲインファクタ信号βd(n)および制御チャネルゲインファクタ信号βc(n)に応じて制御可能としたため、ＦＩＲフィルタの入力信号が１ビットデータとなり、演算量が削減できる。

その結果、回路の小型化が容易で、コスト、消費電力、発熱量を低減できるという効果が得られる。さらに演算量が減った分だけ演算精度向上のための回路規模拡大が容易となり、故に信号品質の向上が容易となるという効果が生じる。

さらには、第一の実施例によれば、データチャネルゲインファクタ信号および制御チャネルゲインファクタ信号に応じて、レイズドコサインフィルタを構成するＦＩＲフィルタの重み付け係数が動的に制御されるので、(26)式および(27)式からも分かるように、レイズドコサインフィルタよりも前段でゲイン制御を行うのと同等の演算結果が得られる。

その結果、ゲインファクタ変更時に特許文献１および特許文献２で発生するようなスプリアスが生じることはなく、信号品質が向上する。さらに、スプリアス抑圧手段が不要となることから、小型化が容易となり、コスト、消費電力、発熱量を低減できるという効果も生じる。

なお、レイズドコサインフィルタの数が、第一の実施例では４個と図７の構成例の２個に対し増加するが、重み付け係数が同じ場合、第一の実施例では入力が１ビットであるのに対し、３ＧＰＰで規定されている変調器を基にした構成例では１０ビット以上となり、演算量が削減できるのは明らかである。これは特許文献１および特許文献２にも示されている。

また、重み付け係数生成時に、データチャネルまたは制御チャネルのゲインファクタと静的重み付け係数の複数ビット値同士の乗算を行うことを示したが、これはゲインファクタ変更時のみに発生する。一方、Ｗ−ＣＤＭＡ方式において、ゲインファクタ変更は少なくとも２５６チップ以上の間隔で発生するため、レイズドコサインフィルタでの乗算頻度と比較して小さく、これによって上記演算量削減の効果が損なわれることはない。

なお、Ｗ−ＣＤＭＡ方式において、ゲインファクタ信号（β）は符号チャネル間のレベル比（振幅相当）を示す。携帯端末送信系において、高周波送信電力はβとは別に指定される。βは高周波送信電力中の各符号チャネル電力内訳も示す。

たとえば、βが１の符号チャネルＡと２の符号チャネルＢが重畳された高周波送信電力５０ｍＷの送信信号において、符号チャネルＡの電力成分は１０ｍＷ、符号チャネルＢの電力成分は４０ｍＷとなる。一方、βが０．１の符号チャネルＡと０．２の符号チャネルＢが重畳された高周波送信電力５０ｍＷの送信信号においても、符号チャネルＡの電力成分は１０ｍＷ、符号チャネルＢの電力成分は４０ｍＷである。変調器出力においては、前者の場合の出力電力は後者の１００倍であるが、後段の送信増幅器にてゲインが補償されている。

Ｗ−ＣＤＭＡ方式においては、携帯端末送信信号は基地局により受信され、符号チャンネル毎に信号品質が監視されている。その監視結果を基に、基地局は携帯端末にチャネル毎の受信品質情報を返す。この受信品質情報を参考情報として携帯端末は各送信符号チャンネル毎の電力値を決定する。また基地局は全送信電力値についても制御信号を携帯端末に送付している。

また携帯端末自身、送信符号チャネルの発生・消滅や拡散率変更など、自らも送信信号条件を時々刻々変化させている。
携帯端末は、自らの送信信号条件に基地局からの指示情報を加味しつつβを決定し、変調器に指示を与えることができる。

第二の実施例：
図３は、本発明の第二の実施例に係るレイズドコサインフィルタの構成を示すブロック図である。第二の実施例のレイズドコサインフィルタは、第一の実施例と同様に、その基本的構成は前述した通りであるが、ＦＩＲフィルタの重み付け係数の設定手段が相違する。

第二の実施例のレイズドコサインフィルタは、入力信号X(n)にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データ（X(n),
X(n-1),..., X(n-m+2), X(n-m+1)）として出力するシフトレジスタ部（シフトレジスタ３０１）と、ゲイン制御信号β(n)を入力し、シフト処理を行い、過去のゲイン制御信号を含む複数の信号からなる時系列データ（β(n),
β(n-1),..., β(n-m+2), β(n-m+1)）として出力するシフトレジスタ３０２と、シフトレジスタ３０２から出力される複数の信号に複数の所定の係数（T0,
T1,..., Tm-2, Tm-1）をそれぞれ乗算して複数の重み付け係数（Z0(n), Z1(n),..., Zm-2(n), Zm-1(n)）として出力する複数の第１乗算器（乗算器３０７、３０８、３０９，３１０）と、シフトレジスタ部から出力される複数の信号および第１乗算器から出力される複数の重み付け係数をそれぞれ同期して入力し、乗算して出力する複数の第２乗算器（乗算器３０３、３０４、３０５、３０６）と、複数の第２乗算器の出力を加算する加算器３１１と、を含む。

シフトレジスタ３０１は、入力信号X(n)を入力し、ｍ個の出力、即ちX(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)を出力する。X(n)は入力信号と同じ値、X(n-1)は１クロック前の入力信号、以降同様に続き、X(n-m+2)は（ｍ−２）クロック前、X(n-m+1)は（ｍ−１）クロック前の入力信号である。これらは全て１ビット時系列データである。シフトレジスタ３０１は、入力信号にシフト処理を行い現在および過去の入力信号を取り出すシフトレジスタ手段を構成する。

なお、図３では、乗算器３０３、３０４、３０５、３０６が乗算器３０７、３０８、３０９、３１０と対になって４組のみ図示されているが、シフトレジスタ３０１のｍ個の出力に対応してｍ組の乗算器対が設けられる。

シフトレジスタ３０２は、重み付け係数設定信号β(n)を入力し、ｍ個の出力、即ちβ(n)、β(n-1)、・・・、β(n-m+2)、β(n-m+1)を出力する。β(n)は入力信号と同じ値、β(n-1)は１クロック前の入力信号、以降同様に続き、β(n-m+2)は（ｍ−２）クロック前、β(n-m+1)は（ｍ−１）クロック前の入力信号である。これらは全て複数ビット時系列データである。シフトレジスタ３０２は、入力信号にシフト処理を行い現在および過去の入力信号を取り出すシフトレジスタ手段を構成する。また、ＦＩＲフィルタの静的なフィルタ基本特性を決定する静的重み付け係数T0、T1、・・・、Tm-2、Tm-1が内蔵されている。
これらは、複数ビットデータである。

乗算器３０７は、シフトレジスタ３０２の複数ビット時系列データ出力β(n)と、内蔵されている静的重み付け係数T0を入力し、複数ビット時系列データである重み付け係数Z0(n)を乗算器３０３に出力する。同様に、乗算器３０８、３０９、３１０は各々、シフトレジスタ３０２の複数ビット時系列データ出力β(n-1)、β(n-m+2)、β(n-m+1)と、内蔵されている静的重み付け係数T1、Tm-2、Tm-1を入力し、複数ビット時系列データである重み付け係数Z1(n)、Zm-2(n)、Zm-1(n)を、乗算器３０４、３０５、３０６に出力する。

シフトレジスタ３０２、乗算器３０７〜３１０は、ＦＩＲフィルタの重み付け係数をゲイン制御信号である重み付け係数設定信号にしたがって生成する重み付け係数生成手段を構成する。

乗算器３０３は、シフトレジスタ３０１の出力X(n)と乗算器３０７の出力Z0(n)を入力し、乗算し、複数ビット時系列データである乗算結果を出力する。同様に、乗算器３０４、３０５、３０６は各々、シフトレジスタ３０１の出力X(n-1)、X(n-m+2)、X(n-m+1)と乗算器３０８、３０９、３１０の出力の重み付け係数Z1(n)、Zm-2(n)、Zm-1(n)を入力し、複数ビット時系列データである乗算結果を出力する。

加算器３１１は、乗算器３０３、３０４、３０５、３０６を含む同機能を担当する全ての乗算器出力を入力し、加算し、複数ビット時系列データであるフィルタ出力Y(n)を出力する。

このように構成されたＦＩＲフィルタの動作について以下に図３を用いて説明する。

１ビット時系列データである入力信号X(n)が（ｍ−１）段のシフトレジスタ３０１に入力されると、その出力には、ｍ個の１ビット時系列データ出力X(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)が出力される。ここでX(n)は入力信号と同じ値、X(n-1)は１クロック前の入力信号、以降同様に続き、X(n-m+2)は（ｍ−２）クロック前、X(n-m+1)は（ｍ−１）クロック前の入力信号である。

複数ビット時系列データである重み付け係数設定信号β(n)が（ｍ−１）段のシフトレジスタ３０２に入力されると、その出力には、ｍ個の複数ビット時系列データ出力β(n)、β(n-1)、・・・、β(n-m+2)、β(n-m+1)が出力される。ここでβ(n)は入力信号と同じ値、β(n-1)は１クロック前の入力信号、以降同様に続き、β(n-m+2)は（ｍ−２）クロック前、β(n-m+1)は（ｍ−１）クロック前の入力信号である。

シフトレジスタ３０１の出力X(n)、X(n-1)、X(n-m+2)、X(n-m+1)は、各々乗算器３０３、３０４、３０５、３０６に入力される。

シフトレジスタ３０２の出力β(n)は、乗算器３０７に入力され、静的重み付け係数T0と乗算され、重み付け係数Z0(n)として乗算器３０３へ出力される。同様に、シフトレジスタ３０２の出力β(n-1)、β(n-m+2)、β(n-m+1)は各々、乗算器３０８、３０９、３１０に入力され、静的重み付け係数T1、Tm-2、Tm-1と乗算され、重み付け係数Z1(n)、Zm-2(n)、Zm-1(n)として乗算器３０４、３０５、３０６へ出力される。ここで重み付け係数Zk(n)は下記の(28)式で与えられる。以下、k=0,
1, ..., m-2, m-1とする。

Zk(n)＝Tk・β(n-k) ・・・(28)

乗算器３０７、３０８、３０９、３１０は、入力値が変化した場合のみ乗算演算を行うようにすることで、演算量を削減することができる。特に、Ｗ−ＣＤＭＡ方式において、ゲインファクタ変更は少なくとも２５６チップ以上の間隔で発生するため、チップレート周波数にオーバーサンプリング倍率を掛けた周波数で動作するレイズドコサインフィルタの乗算演算量と比較して、十分無視できる演算量に抑えることができる。

重み付け係数Z0(n)は、乗算器３０３に入力され、シフトレジスタ３０１の出力X(n)と乗算されて、乗算結果Z0(n)・X(n)が加算器３１１に入力される。同様に、重み付け係数Z1(n)、Zm-2(n)、Zm-1(n)は各々、乗算器３０４、３０５、３０６に入力され、シフトレジスタ３０１の出力X(n-1)、X(n-m+2)、X(n-m+1)と乗算されて、乗算結果Z1(n)・X(n-1)、Zm-2(n)・X(n-m+2)、Zm-1(n)・X(n-m+1)が加算器３１１に入力される。

これらは加算器３１１で加算され、フィルタ出力Y(n)が生成される。フィルタ出力Y(n)は下記の(29)式で表される。

Y(n)＝Z0(n)・X(n)＋Z1(n)・X(n-1)＋・・・＋Zm-2(n)・X(n-m+2)＋Zm-1(n)・X(n-m+1)
＝T0・β(n)・X(n)＋T1・β(n-1)・X(n-1)＋・・・＋Tm-2・β(n-m+2)・X(n-m+2)
＋Tm-1・β(n-m+1)・X(n-m+1) ・・・(29)

これは、図２で示されたＦＩＲフィルタのフィルタ出力を示す(23)式と同じである。したがって、図３で示されたＦＩＲフィルタは、図２のＦＩＲフィルタと同じ機能を有していることが分かる。

第二の実施例のＦＩＲフィルタを図１の変調器に用いた場合、重み付け係数設定信号β(n)は、データチャネルゲインファクタ信号発生器１０６にて生成されるデータチャネルゲインファクタ信号βd(n)や、制御チャネルゲインファクタ信号発生器１０７にて生成される制御チャネルゲインファクタ信号βc(n)そのものであり、重み付け係数設定信号発生器１０８、１０９は、これらの値を出力しさえすればよい。したがって、第二の実施例のＦＩＲフィルタを用いると、重み付け係数設定信号発生器１０８、１０９において、図２の上記第二の実施例のＦＩＲフィルタを用いた場合必要となる、静的重み付け係数との乗算処理および個々のレジスタに異なる重み付け係数を設定する処理が不要となり、更なる小型化、低コスト化、低消費電力化、低発熱化が可能となる。

このように、第二の実施例によれば、ＦＩＲフィルタに静的重み付け係数を内蔵し、データチャネルゲインファクタ信号や制御チャネルゲインファクタ信号を入力すれば、ＦＩＲフィルタ内で自動的に重み付け係数を生成する機能を有しているので、重み付け係数設定信号発生器における静的重み付け係数との乗算処理および個々のレジスタに異なる重み付け係数を設定する処理が不要となり、さらに小型化、低コスト化、低消費電力化、低発熱化が可能となる、という効果が得られる。

第三の実施例：
図４は、本発明の第三の実施例に係るレイズドコサインフィルタの構成を示すブロック図である。第三の実施例のレイズドコサインフィルタは、第一実施例と同様に、その基本的構成は前述した通りであるが、ＦＩＲフィルタの重み付け係数の設定手段が相違する。

第三の実施例のレイズドコサインフィルタは、入力信号X(n)にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データ（X(n),
X(n-1),..., X(n-m+2), X(n-m+1)）として出力するシフトレジスタ部（シフトレジスタ４０１）と、ゲイン制御信号に応じた第１および第２の重み付け係数を入力し格納するとともに、シフトレジスタ部から出力される複数の信号の値にしたがって、第１または第２の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部（レジスタ４０２、４０３、４０４、４０５）と、複数のレジスタ部の出力を加算する加算器４０６と、を含む。

シフトレジスタ４０１は、入力信号X(n)を入力し、ｍ個の出力、即ちX(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)を出力する。X(n)は入力信号と同じ値、X(n-1)は１クロック前の入力信号、以降同様に続き、X(n-m+2)は（ｍ−２）クロック前、X(n-m+1)は（ｍ−１）クロック前の入力信号である。これらは全て１ビット時系列データである。シフトレジスタ４０１は、入力信号にシフト処理を行い現在および過去の入力信号を取り出すシフトレジスタ手段を構成する。

なお、図４では、４つのレジスタ４０２、４０３、４０４、４０５のみが図示されているが、シフトレジスタ４０１のｍ個の出力に対応してｍ個のレジスタが設けられる。

レジスタ４０２は、重み付け係数設定信号である、アドレス信号とデータ信号、およびシフトレジスタ４０１の出力X(n)を入力し、その記憶データを加算器４０６に出力する。同様に、レジスタ４０３、４０４、４０５は各々、重み付け係数設定信号である、アドレス信号とデータ信号、およびシフトレジスタ４０１の出力X(n-1)、X(n-m+2)、X(n-m+1)を入力し、それらの記憶データを加算器４０６に出力する。レジスタ４０２、４０３、４０４、４０５の記憶データは複数ビットデータである。レジスタ４０２、４０３、４０４、４０５は、ＦＩＲフィルタの重み付け係数をゲイン制御信号である重み付け係数設定信号にしたがって格納するとともにシフトレジスタ手段からの入力信号により出力を切り替えるレジスタ手段を構成する。

加算器４０６は、レジスタ４０２、４０３、４０４、４０５を含む全てのレジスタ出力を入力し、加算し、複数ビット時系列データであるフィルタ出力Y(n)を出力する。

このように構成されたＦＩＲフィルタの動作について、以下に説明する。

１ビット時系列データである入力信号X(n)が（ｍ−１）段のシフトレジスタ４０１に入力されると、その出力には、ｍ個の１ビット時系列データ出力X(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)が出力される。ここでX(n)は入力信号と同じ値、X(n-1)は１クロック前の入力信号、以降同様に続き、X(n-m+2)は（ｍ−２）クロック前、X(n-m+1)は（ｍ−１）クロック前の入力信号である。

重み付け係数設定信号はアドレス信号とデータ信号から構成され、アドレス信号で指定されたレジスタに、データ信号を介して重み付け係数情報が格納される。

時刻ｎにおいて、レジスタ４０２には、重み付け係数設定信号によりT0・β(n)および−T0・β(n)の２値が格納されている。この時レジスタ４０２にはさらにX(n)が入力されている。ここでX(n)は１ビット時系列データであり、１または−１の値をとる。レジスタ４０２は、X(n)が１の時はT0・β(n)、X(n)が−１の時は−T0・β(n)を出力するよう、出力切り替え機能を有している。この結果、レジスタ４０２の出力は、T0・β(n)・X(n)が出力されていることと等価となる。同様に、レジスタ４０３、４０４、４０５には各々、重み付け係数設定信号により±T1・β(n-1)、±Tm-2・β(n-m+2)、±Tm-1・β(n-m+1)が格納されている。そして各々、X(n-1)、X(n-m+2)、X(n-m+1)の値にしたがって、T1・β(n-1)・X(n-1)、Tm-2・β(n-m+2)・X(n-m+2)、Tm-1・β(n-m+1)・X(n-m+1)に等しい値を出力する。

レジスタ４０２、４０３、４０４、４０５の出力は、加算器４０６に入力され、加算され、フィルタ出力Y(n)が生成される。フィルタ出力Y(n)は下記の(30)式で表される。

Y(n)＝T0・β(n)・X(n)＋T1・β(n-1)・X(n-1)＋・・・＋Tm-2・β(n-m+2)・X(n-m+2)
＋Tm-1・β(n-m+1)・X(n-m+1) ・・・(30)

上記の(30)式は、図２で示されたＦＩＲフィルタのフィルタ出力を示す(23)式と同じである。したがって、図４で示されたＦＩＲフィルタは、図２、図３のＦＩＲフィルタと同じ機能を有していることが分かる。

第三の実施例のＦＩＲフィルタを図１の変調器に用いた場合、重み付け係数設定信号発生器１０８、１０９は、アドレス信号とデータ信号から構成される重み付け係数設定信号を生成し、上記の値を各レジスタに設定する機能を有している。

第三の実施例におけるＦＩＲフィルタの特徴は、乗算器を用いていないことである。信号に対し重み係数を掛ける乗算器は、入力情報を常に監視しながら制御しない限り、常に動作していなければならない。一方、第三の実施例のＦＩＲフィルタでは、レジスタ値が変更されない限り、レジスタ読み出しが行われるに過ぎない。この結果、消費電力が削減でき、それに伴い発熱量も削減することができる。

また類似の実施例として、各レジスタに複数の出力データ対を格納する方法もある。

先に述べた例では、各レジスタに正負一対の数値が格納されていた。これを予想される全ての数値対を格納するようにし、重み付け係数設定信号のデータ信号により、出力すべき一組の数値対を指定することによって、重み付け係数設定信号データ量を削減し、図１の重み付け係数設定信号発生器１０８、１０９の負担を軽減することができる。

たとえば、レジスタに格納されるべき数値が１０ビット一対で２０ビットであると仮定する。予想される数値対が１６通りであるとすると、これらは４ビットのデータ信号で指定することができ、２０ビットのデータ信号で数値を伝送することに比べ、情報量を２０％に抑えることができる。
この場合、重み付け係数設定信号発生器１０８、１０９は、重み付け係数設定信号のデータ信号にて、数値対の指定情報を出力する。

このように、第三の実施例によれば、ＦＩＲフィルタの入力信号に対し重み付け係数を乗算する過程において、乗算器に代えてレジスタを導入し、入力信号に応じてレジスタを切り替える構成としたことにより、低消費電力化、低発熱化が可能となる、という効果が得られる。

第四の実施例：
図５は、本発明の第四の実施例に係るレイズドコサインフィルタの構成を示すブロック図である。第四の実施例のレイズドコサインフィルタは、第一の実施例と同様に、その基本的構成は前述した通りであるが、ＦＩＲフィルタの重み付け係数の設定手段が相違する。

第四の実施例のレイズドコサインフィルタは、入力信号X(n)にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データ（X(n),
X(n-1),..., X(n-m+2), X(n-m+1)）として出力するシフトレジスタ部（シフトレジスタ５０１）と、ゲイン制御信号β(n)を入力し、シフト処理を行い、過去のゲイン制御信号を含む複数の信号からなる時系列データ（β(n),
β(n-1),..., β(n-m+2), β(n-m+1)）として出力するシフトレジスタ５０２と、シフトレジスタ５０２から出力される複数の信号に複数の所定の第１および第２の係数（±T0,
±T1,..., ±Tm-2, ±Tm-1）をそれぞれ乗算して複数の第１および第２の重み付け係数を出力する複数の乗算器（乗算器５０７、５０８、５０９、５１０）と、複数の乗算器から出力された複数の第１および第２の重み付け係数を入力し格納するとともに、シフトレジスタ部から出力される複数の信号の値にしたがって、第１または第２の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部（レジスタ５０３、５０４、５０５、５０６）と、複数のレジスタ部の出力を加算する加算器５１１と、を含む。

シフトレジスタ５０１は、入力信号X(n)を入力し、ｍ個の出力、即ちX(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)を出力する。X(n)は入力信号と同じ値、X(n-1)は１クロック前の入力信号、以降同様に続き、X(n-m+2)は（ｍ−２）クロック前、X(n-m+1)は（ｍ−１）クロック前の入力信号である。これらは全て１ビット時系列データである。シフトレジスタ５０１は、入力信号にシフト処理を行い現在および過去の入力信号を取り出すシフトレジスタ手段を構成する。

なお、図５では、レジスタ５０３、５０４、５０５、５０６と乗算器５０７、５０８、５０９、５１０が４組のみ図示されているが、シフトレジスタ５０１のｍ個の出力に対応してｍ組のレジスタと乗算器が設けられる。

シフトレジスタ５０２は、重み付け係数設定信号β(n)を入力し、ｍ個の出力、即ちβ(n)、β(n-1)、・・・、β(n-m+2)、β(n-m+1)を出力する。β(n)は入力信号と同じ値、β(n-1)は１クロック前の入力信号、以降同様に続き、β(n-m+2)は（ｍ−２）クロック前、β(n-m+1)は（ｍ−１）クロック前の入力信号である。これらは全て複数ビット時系列データである。シフトレジスタ５０２は、入力信号にシフト処理を行い現在および過去の入力信号を取り出すシフトレジスタ手段を構成する。

ＦＩＲフィルタの静的なフィルタ基本特性を決定する正負一対となるｍ対の静的重み付け係数±T0、±T1、・・・、±Tm-2、±Tm-1が内蔵されている。これらは、複数ビットデータである。

乗算器５０７は、シフトレジスタ５０２の複数ビット時系列データ出力β(n)と、内蔵されている正負一対の静的重み付け係数±T0を入力し、複数ビット時系列データである正負一対の重み付け係数±Z0(n)をレジスタ５０３に出力する。同様に、乗算器５０８、５０９、５１０は各々、シフトレジスタ５０２の複数ビット時系列データ出力β(n-1)、β(n-m+2)、β(n-m+1)と、内蔵されている静的重み付け係数±T1、±Tm-2、±Tm-1を入力し、複数ビット時系列データである正負一対の重み付け係数±Z1(n)、±Zm-2(n)、±Zm-1(n)を、レジスタ５０４、５０５、５０６に出力する。

シフトレジスタ５０２および乗算器５０７〜５１０は、ＦＩＲフィルタの重み付け係数をゲイン制御信号である重み付け係数設定信号にしたがって生成する重み付け係数生成手段を構成する。

レジスタ５０３は、乗算器５０７の出力±Z0(n)を入力し、記憶している。またシフトレジスタ５０１の出力X(n)を入力し、それに応じて記憶している２値±Z0(n)のうち一方を出力する。同様に、レジスタ５０４、５０５、５０６は各々、乗算器５０８、５０９、５１０の出力の重み付け係数±Z1(n)、±Zm-2(n)、±Zm-1(n)を入力し、記憶している。また各々、シフトレジスタ５０１の出力X(n-1)、X(n-m+2)、X(n-m+1)を入力し、それに応じて記憶している２値±Z1(n)、±Zm-2(n)、±Zm-1(n)のうち一方を出力する。レジスタ５０３〜５０６は、ＦＩＲフィルタの重み付け係数を格納するとともにシフトレジスタ手段からの入力信号により出力を切り替えるレジスタ手段を構成する。

加算器５１１は、レジスタ５０３、５０４、５０５、５０６を含む同機能を担当する全てのレジスタ出力を入力し、加算し、複数ビット時系列データであるフィルタ出力Y(n)を出力する。

このように構成されたＦＩＲフィルタの動作について、以下に説明する。

１ビット時系列データである入力信号X(n)が（ｍ−１）段のシフトレジスタ５０１に入力されると、その出力には、ｍ個の１ビット時系列データ出力X(n)、X(n-1)、・・・、X(n-m+2)、X(n-m+1)が出力される。ここでX(n)は入力信号と同じ値、X(n-1)は１クロック前の入力信号、以降同様に続き、X(n-m+2)は（ｍ−２）クロック前、X(n-m+1)は（ｍ−１）クロック前の入力信号である。

複数ビット時系列データである重み付け係数設定信号β(n)が（ｍ−１）段のシフトレジスタ５０２に入力されると、その出力には、ｍ個の複数ビット時系列データ出力β(n)、β(n-1)、・・・、β(n-m+2)、β(n-m+1)が出力される。ここでβ(n)は入力信号と同じ値、β(n-1)は１クロック前の入力信号、以降同様に続き、β(n-m+2)は（ｍ−２）クロック前、β(n-m+1)は（ｍ−１）クロック前の入力信号である。

シフトレジスタ５０１の出力X(n)、X(n-1)、X(n-m+2)、X(n-m+1)は、各々レジスタ５０３、５０４、５０５、５０６に入力される。

シフトレジスタ５０２の出力β(n)は、乗算器５０７に入力され、正負一対の静的重み付け係数±T0と乗算され、重み付け係数±Z0(n)としてレジスタ５０３へ出力される。同様に、シフトレジスタ５０２の出力β(n-1)、β(n-m+2)、β(n-m+1)は各々、乗算器５０８、５０９、５１０に入力され、正負一対の静的重み付け係数±T1、±Tm-2、±Tm-1と乗算され、重み付け係数±Z1(n)、±Zm-2(n)、±Zm-1(n)としてレジスタ５０４、５０５、５０６へ出力される。ここで重み付け係数Zk(n)は下記の(31)式で与えられる。以下、k=0,
1, ... , m-2, m-1とする。

Zk(n)＝Tk・β(n-k) ・・・(31)

乗算器５０７、５０８、５０９、５１０は、入力値が変化した場合のみ乗算演算を行うようにすることで、演算量を削減することができる。特に、Ｗ−ＣＤＭＡ方式において、ゲインファクタ変更は少なくとも２５６チップ以上の間隔で発生するため、チップレート周波数にオーバーサンプリング倍率を掛けた周波数で動作するレイズドコサインフィルタの演算量と比較して、十分無視できる演算量に抑えることができる。レジスタ５０３〜５０６への出力（レジスタ記憶値変更）は、乗算演算実行時のみ行う。

時刻ｎにおいて、レジスタ５０３は、乗算器５０７から重み付け係数±Z0(n)の２値を入力し、格納している。この時レジスタ５０３にはさらにX(n)が入力されている。ここでX(n)は１ビット時系列データであり、１または−１の値をとる。レジスタ５０３は、X(n)が１の時はZ0(n)、X(n)が−１の時は-Z0(n)を出力するよう、出力切り替え機能を有している。この結果、レジスタ５０３の出力は、Z0(n)・X(n)が出力されていることと等価となる。

同様に、レジスタ５０４、５０５、５０６は各々、乗算器５０８、５０９、５１０から重み付け係数±Z1(n)、±Zm-2(n)、±Zm-1(n)を入力し、格納している。そして各々、X(n-1)、X(n-m+2)、X(n-m+1)の値にしたがって、Z1(n)・X(n-1)、Zm-2(n)・X(n-m+2)、Zm-1(n)・X(n-m+1)に等しい値を出力する。

レジスタ５０３、５０４、５０５、５０６の出力は、加算器５１１に入力され、加算され、フィルタ出力Y(n)が生成される。フィルタ出力Y(n)は下記の(32)式で表される。

Y(n)＝Z0(n)・X(n)＋Z1(n)・X(n-1)＋・・・＋Zm-2(n)・X(n-m+2)＋Zm-1(n)・X(n-m+1)
＝T0・β(n)・X(n)＋T1・β(n-1)・X(n-1)＋・・・＋Tm-2・β(n-m+2)・X(n-m+2)
＋Tm-1・β(n-m+1)・X(n-m+1) ・・・(32)

上記(32)式は、図２で示されたＦＩＲフィルタのフィルタ出力を示す(23)式と同じである。したがって、図５で示されたＦＩＲフィルタは、図２乃至図４のＦＩＲフィルタと同じ機能を有していることが分かる。

第四の実施例のＦＩＲフィルタを図１の変調器に用いた場合、重み付け係数設定信号β(n)は、データチャネルゲインファクタ信号発生器１０６にて生成されるデータチャネルゲインファクタ信号βd(n)や、制御チャネルゲインファクタ信号発生器１０７にて生成される制御チャネルゲインファクタ信号βc(n)そのものであり、重み付け係数設定信号発生器１０８、１０９は、これらの値を出力しさえすればよい。したがって、第四の実施例におけるＦＩＲフィルタを用いると、重み付け係数設定信号発生器１０８、１０９において、図２に示した第一の実施例におけるＦＩＲフィルタを用いた場合に必要となる次の処理が不要となる。すなわち、静的重み付け係数との乗算処理および個々のレジスタに異なる重み付け係数を設定する処理が不要となる。これにより、更なる小型化、低コスト化、低消費電力化、低発熱化が可能となる。

また、第四の実施例におけるＦＩＲフィルタの更なる特徴は、入力信号に重み付け係数を乗算する過程において、乗算器を用いていないことである。信号に対し重み係数を掛ける乗算器は、入力情報を常に監視しながら制御しない限り、常に動作していなければならない。一方、第四の実施例のＦＩＲフィルタでは、レジスタ値が変更されない限り、レジスタ読み出しが行われるに過ぎない。この結果、消費電力が削減でき、それに伴い発熱量も削減することができる。

このように、第四の実施例によれば、ＦＩＲフィルタに静的重み付け係数を内蔵し、データチャネルゲインファクタ信号や制御チャネルゲインファクタ信号を入力すれば、ＦＩＲフィルタ内で自動的に重み付け係数を生成する機能を有しているので、重み付け係数設定信号発生器における静的重み付け係数との乗算処理および個々のレジスタに異なる重み付け係数を設定する処理が不要となり、さらに小型化、低コスト化、低消費電力化、低発熱化が可能となる、という効果が得られる。

さらに、ＦＩＲフィルタの入力信号に対し重み付け係数を乗算する過程において、乗算器に代えてレジスタを導入し、入力信号に応じてレジスタを切り替える構成としたことにより、低消費電力化、低発熱化が可能となる、という効果が得られる。

第五の実施例：
図６は、本発明の第五の実施例に係る変調器の構成を示すブロック図である。第五の実施例の変調器は、３チャネル以上の入力、（図６ではそのうちの４チャネル分が示されている）を持つ点で、前述までの各実施例とは相違する。

第一の実施例とは、第一の実施例においてチャネル毎に存在する構成要素、つまりチャネライゼーションコードを乗算する乗算器、スクランブルコードを乗算する複素乗算器、チャネルゲインファクタ発生器、重み付け係数設定信号発生器、同相成分用レイズドコサインフィルタ、直交成分用レイズドコサインフィルタの組が追加チャネル数分増加し、それらの出力が加算器６２７、６２８で加算されるという点で相違している。

すなわち、送信データDPDCH1に対応する構成としては、乗算器６０１と、複素乗算器６０５と、データチャネルゲインファクタ信号発生器（図中、「βｄ（ｎ）発生器」と示す）６１１と、重み付け係数設定信号発生器６１５と、レイズドコサインフィルタ（図中、全て「レイズドＣＯＳフィルタ」と示す）６１９と、レイズドコサインフィルタ６２０と、が設けられている。

送信データHS-DPCCHに対応する構成としては、乗算器６０２と、複素乗算器６０６と、制御チャネルゲインファクタ信号発生器（図中、「βｈｓ（ｎ）発生器」と示す）６１２と、重み付け係数設定信号発生器６１６と、レイズドコサインフィルタ６２１と、レイズドコサインフィルタ６２２と、が設けられている。

送信データDPDCH2に対応する構成としては、乗算器６０３と、複素乗算器６０７と、複素乗算器６０８と、データチャネルゲインファクタ信号発生器（図中、「βｄ２（ｎ）発生器」と示す）６１３と、重み付け係数設定信号発生器６１７と、レイズドコサインフィルタ６２３と、レイズドコサインフィルタ６２４と、が設けられている。

送信データDPCCHに対応する構成としては、乗算器６０４と、複素乗算器６０９と、複素乗算器６１０と、制御チャネルゲインファクタ信号発生器（図中、「βｃ（ｎ）発生器」と示す）６１４と、重み付け係数設定信号発生器６１８と、レイズドコサインフィルタ６２５と、レイズドコサインフィルタ６２６と、が設けられている。
これらの構成要素については第一の実施例と同一なので、詳細説明は省略する。

加算器６２７は、レイズドコサインフィルタ６１９、レイズドコサインフィルタ６２１、レイズドコサインフィルタ６２３、レイズドコサインフィルタ６２５の出力を加算し、同相成分出力Iout(n)を出力する。加算器６２８は、レイズドコサインフィルタ６２０、レイズドコサインフィルタ６２２、レイズドコサインフィルタ６２４、レイズドコサインフィルタ６２６の出力を加算し、直交成分出力Qout(n)を出力する。

以上、図面を参照して本発明の幾つかの好ましい実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

たとえば、前述までの各実施例では、Ｗ−ＣＤＭＡ方式を使用する通信システムで、上り回線で使用する変調器に適用したレイズドコサインフィルタを例として説明したが、これに限定されるものではなく、たとえば、Ｗ−ＣＤＭＡ方式の下り回線で使用するＱＰＳＫ（Quadrature
Phase Shift Keying）や１６値ＱＡＭ（Quadrature Amplitude Modulation）を用いた変調器や、その他一般的なＣＤＭＡ通信方式なども含むことができる。

本発明は、移動局から基地局への上り回線での通信時に利用されるＨＰＳＫ変調器の改良であり、小型で、低コスト、低消費電力であり、発熱量の少ない、かつ、低スプリアスの変調器、その変調器に含まれるフィルタ、フィルタのゲイン制御方法、および符号変調方法を提供するので、Ｗ−ＣＤＭＡ方式を使用する通信システムにおいて優れた効果をもたらすことができる。

Claims (4)

1. 送信データを入力し符号変調して出力する符号変調部と、
   ゲイン制御信号を生成するゲイン制御信号生成部と、
   前記符号変調部の出力を入力し、帯域制限して出力するフィルタ部とを備え、
   さらに、前記フィルタ部は、
   過去の入力信号を含む複数の信号からなる時系列データをシフト処理しながら出力する時系列データ生成部と、
   前記ゲイン制御信号生成部の出力を入力し、その値に従って、複数の重み付け係数を前記時系列データ生成部が出力した前記時系列データの複数の信号それぞれの前記シフト処理に対応付けて設定する係数設定部と、
   前記係数設定部により設定された前記複数の重み付け係数によりゲイン制御するゲイン制御部とを備え、
   前記フィルタ部は更に、
   入力信号にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データとして出力するシフトレジスタ部と、
   前記ゲイン制御信号生成部の出力に応じた第１および第２の重み付け係数を入力し格納するとともに、前記シフトレジスタ部から出力される前記複数の信号の値にしたがって、前記第１または第２の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部と、
   前記複数のレジスタ部の出力を加算する加算器と
   を備えたことを特徴とする変調器。
2. 送信データを入力し符号変調して出力する符号変調部と、
   ゲイン制御信号を生成するゲイン制御信号生成部と、
   前記符号変調部の出力を入力し、帯域制限して出力するフィルタ部とを備え、
   さらに、前記フィルタ部は、
   過去の入力信号を含む複数の信号からなる時系列データをシフト処理しながら出力する時系列データ生成部と、
   前記ゲイン制御信号生成部の出力を入力し、その値に従って、複数の重み付け係数を前記時系列データ生成部が出力した前記時系列データの複数の信号それぞれの前記シフト処理に対応付けて設定する係数設定部と、
   前記係数設定部により設定された前記複数の重み付け係数によりゲイン制御するゲイン制御部とを備え、
   前記フィルタ部は更に、
   入力信号にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データとして出力するシフトレジスタ部と、
   前記ゲイン制御信号生成部の出力を入力し、シフト処理を行い、過去のゲイン制御信号を含む複数の信号からなる時系列データとして出力するシフトレジスタと、
   前記シフトレジスタから出力される前記複数の信号に複数の所定の第１および第２の係数をそれぞれ乗算して複数の第１および第２の重み付け係数を出力する複数の乗算器と、
   前記複数の乗算器から出力された前記複数の第１および第２の重み付け係数を入力し格納するとともに、前記シフトレジスタ部から出力される前記複数の信号の値にしたがって、前記第１または第２の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部と、
   前記複数のレジスタ部の出力を加算する加算器と
   を備えたことを特徴とする変調器。
3. 入力信号を帯域制限して出力するフィルタであって、
   過去の入力信号を含む複数の信号からなる時系列データをシフト処理しながら出力する時系列データ生成部と、
   ゲイン制御信号に応じて、複数の重み付け係数を前記時系列データ生成部が出力した前記時系列データの複数の信号それぞれの前記シフト処理に対応付けて設定する係数設定部と、
   前記係数設定部により設定された前記複数の重み付け係数によりゲイン制御するゲイン制御部と、
   入力信号にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データとして出力するシフトレジスタ部と、
   前記ゲイン制御信号に応じた第１および第２の重み付け係数を入力し格納するとともに、前記シフトレジスタ部から出力される前記複数の信号の値にしたがって、前記第１または第２の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部と、
   前記複数のレジスタ部の出力を加算する加算器と
   を備えたことを特徴とするフィルタ。
4. 入力信号を帯域制限して出力するフィルタであって、
   過去の入力信号を含む複数の信号からなる時系列データをシフト処理しながら出力する時系列データ生成部と、
   ゲイン制御信号に応じて、複数の重み付け係数を前記時系列データ生成部が出力した前記時系列データの複数の信号それぞれの前記シフト処理に対応付けて設定する係数設定部と、
   前記係数設定部により設定された前記複数の重み付け係数によりゲイン制御するゲイン制御部と、
   入力信号にシフト処理を行い、過去の入力信号を含む複数の信号からなる時系列データとして出力するシフトレジスタ部と、
   前記ゲイン制御信号を入力し、シフト処理を行い、過去のゲイン制御信号を含む複数の信号からなる時系列データとして出力するシフトレジスタと、
   前記シフトレジスタから出力される前記複数の信号に複数の所定の第１および第２の係数をそれぞれ乗算して複数の第１および第２の重み付け係数を出力する複数の乗算器と、
   前記複数の乗算器から出力された前記複数の第１および第２の重み付け係数を入力し格納するとともに、前記シフトレジスタ部から出力される前記複数の信号の値にしたがって、前記第１または第２の重み付け係数をそれぞれ切り替えて出力する複数のレジスタ部と、
   前記複数のレジスタ部の出力を加算する加算器と
   を備えたことを特徴とするフィルタ。

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