JPH04347921A - 二次合成デジタルｆｉｒフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、二次合成デジタルＦＩ
Ｒフィルタに関する。

【０００２】

【従来の技術】従来のＦＩＲフィルタは、図３に示すよ
うに構成されている。即ち、データが供給される入力端
子３０は乗算器４を介して加算器８に接続されるととも
に遅延素子１に接続される。遅延素子１の出力側は乗算
器５及び次段の遅延素子２に接続され、乗算器５は上述
した加算器８に接続される。加算器８の出力側は次段の
加算器９に接続される。又、遅延素子２の出力側は乗算
器６及び次段の遅延素子３に接続され、乗算器６は加算
器９に接続される。このように順次接続され、最終段の
加算器の出力側が出力端子３１に接続される。尚、ｈ０
，ｈ１等はフィルタ係数を示している。尚、図３におい
て遅延素子は３段設けているがこれに限らず任意の段数
を設けることができる。このように構成されたＦＩＲフ
ィルタを複数組使用した、図４に示すような、１次合成
ＦＩＲフィルタが特開平１−２４５６０７号公報に開示
されている。図４において、図３に示した構成部分１な
いし１０、３０，３１にてなるＦＩＲフィルタ全体を“
Ｈ”にて示している。ＦＩＲフィルタ１１，１２，１３
が直列接続され、ＦＩＲフィルタ１２の出力側はＦＩＲ
フィルタの位相補償のための遅延素子１４に接続され、
遅延素子１４の出力側は乗算器１５を介して加算器１７
に接続される。又、ＦＩＲフィルタ１２の出力側が接続
されるＦＩＲフィルタ１３の出力側は乗算器１６を介し
て加算器１７に接続され、加算器１７の出力側は出力端
子に接続される。このような構成にて一次合成ＦＩＲフ
ィルタを構成している。尚、Ｂ０，Ｂ１は合成係数を示
している。 又、図４ではＦＩＲフィルタ１１等は３段のみ示してい
るがこれに限らず任意の段数で構成することができる。 図４に示した１次合成ＦＩＲフィルタをさらに階層化し
たＦＩＲフィルタが図５に示されている。図５において
、図４に示した一次合成ＦＩＲフィルタ全体を“Ｇ”に
て示している。ＦＩＲフィルタ２０，２１，２２が直列
接続され、ＦＩＲフィルタ２１の出力側は直線位相を補
償するための遅延素子２３に接続され、遅延素子２３の
出力側は乗算器２４を介して加算器２６に接続される。 又、ＦＩＲフィルタ２１の出力側が接続されるＦＩＲフ
ィルタ２２の出力側は乗算器２５を介して加算器２６に
接続され、加算器２６の出力側は出力端子に接続される
。このようにして二次合成ＦＩＲフィルタを構成してい
る。尚、Ｃ０，Ｃ１は合成係数を示している。又、図５
ではＦＩＲフィルタ２０等は３段のみ示しているがこれ
に限らず任意の段数で構成することができる。上記図３
に示すＦＩＲフィルタをハードウエアにて構成した場合
を図６に示す。図６において、フィルタ係数ｈ０，ｈ１
，…が格納されている係数メモリ１０２の出力側は乗算
器１０３に接続され、又、入力端子３０に供給されるデ
ータを順次記憶するデータメモリ１００の出力側も乗算
器１０３に接続される。尚、データメモリ１００は、供
給される最新のデータを順次格納しその格納の際最も古
いデータを乗算器１０３へ送出する。よってデータメモ
リ１００は供給されたデータを一定時間遅延して送出す
る動作を行っている。又、係数メモリ１０２はデータメ
モリ１００より乗算器１０３へ送出されるデータに対応
するフィルタ係数ｈｉを乗算器１０３へ送出する。乗算
器１０３は上記係数とデータメモリ１００が送出するデ
ータとの乗算を行う。乗算器１０３の出力側は加算器１
０４に接続され、加算器１０４の出力側はアキュームレ
ータ１０５に接続される。アキュームレータ１０５の出
力側は本ＦＩＲフィルタの出力端子に接続されるととも
に加算器１０４にフィードバック接続される。よって、
加算器１０４は、乗算器１０３より供給されるデータと
アキュームレータ１０５から供給される過去の累積加算
結果データとの加算を行い、新たな累積加算結果データ
をアキュームレータ１０５へ送出する。アキュームレー
タ１０５はこれを格納する。尚、一つのフィルタ処理が
開始される前にアキュームレータ１０５はリセットされ
、初期の累積加算結果は０から開始する。以上の処理を
データメモリ１００に蓄えられている最も古いデータか
ら最も新しいデータまでフィルタの次段分繰り返しアキ
ュームレータ１０５の出力データとして一つの累積加算
結果を得る。次に、図４に示す１次合成ＦＩＲフィルタ
をハードウエアにて構成した場合を図７に示す。図７に
おいて、係数メモリ１０２は図６に示した構成部分と同
じであり同じ符号を付している。又、ＦＩＲフィルタ１
０００，２０００，３０００の構成は、図６に示す構成
部分１００，１０３ないし１０５にて構成されるＦＩＲ
フィルタと同様の構成であり、ＦＩＲフィルタ１０００
に設けられるアキュームレータ２１０は次段のＦＩＲフ
ィルタ２０００に設けられるデータメモリ２０２の入力
側に接続され、ＦＩＲフィルタ２０００に設けられるア
キュームレータ２１１は次段のＦＩＲフィルタ３０００
に設けられるデータメモリ２０３の入力側に接続される
。尚、係数メモリ１０２の出力側は各ＦＩＲフィルタ１
０００，２０００，３０００に設けられるそれぞれの乗
算器２０４，２０５，２０６に接続される。ＦＩＲフィ
ルタ２０００に設けられるアキュームレータ２１１の出
力側は、必要な遅延を発生するためのデータメモリ２１
３に接続され、このデータメモリ２１３は合成係数メモ
リ２１４が接続される乗算器２１５に接続される。よっ
て乗算器２１５はデータメモリ２１３より供給されるデ
ータと合成係数メモリ２１４より供給される合成係数と
の乗算を行う。又、ＦＩＲフィルタ３０００に設けられ
るアキュームレータ２１２の出力側は、合成係数メモリ
２１６が接続される乗算器２１７に接続される。よって
乗算器２１７はアキュームレータ２１２より供給される
データと合成係数メモリ２１６より供給される合成係数
との乗算を行う。これらの乗算器２１５及び２１７の出
力側は、加算器２１８に接続され、加算器２１８の出力
側はアキュームレータ２１９に接続される。よって、加
算器２１８は乗算器２１５，２１７から供給されるデー
タの加算を行い、一次合成フィルタの結果データを得る
。この結果データはアキュームレータ２１９にラッチさ
れ保持される。尚、アキュームレータ２１９の出力側は
本回路の出力端子２２０に接続される。又、上述したデ
ータメモリ２１３における遅延量は、ＦＩＲフィルタ２
０００の出力とＦＩＲフィルタ３０００の出力との位相
を合わせるため、ＦＩＲフィルタ３０００のフィルタ段
数の半分に相当する量である。次に、図５に示す２次合
成ＦＩＲフィルタをハードウエアにて構成した場合を図
８に示す。 図８において、係数メモリ１０２は図６に示した構成部
分と同じであり同じ符号を付している。又、ＦＩＲフィ
ルタ１００００，２００００，３００００の構成は、図
７に示す構成部分１０００，２０００，３０００，２１
３ないし２１９にて構成されるＦＩＲフィルタと同様の
構成であり、図面では記載を省略しているが、ＦＩＲフ
ィルタ１００００に設けられる、図７にてアキュームレ
ータ２１９に相当するアキュームレータは、次段のＦＩ
Ｒフィルタ２００００に設けられる図７にてデータメモ
リ２０１に相当するデータメモリの入力側に接続され、
これと同様にＦＩＲフィルタ２００００に設けられるア
キュームレータは次段のＦＩＲフィルタ３００００に設
けられるデータメモリの入力側に接続される。尚、係数
メモリ１０２の出力側は各ＦＩＲフィルタ１００００，
２００００，３００００に設けられるそれぞれの乗算器
に接続される。１次合成ＦＩＲフィルタ２００００及び
３００００に設けられるアキュームレータの出力側は、
必要な遅延を発生するためのデータメモリ５００に接続
され、このデータメモリ５００は合成係数メモリ５０３
が接続される乗算器５０１に接続される。よって乗算器
５０１はデータメモリ５００より供給されるデータと合
成係数メモリ５０３より供給される合成係数との乗算を
行う。又、１次合成ＦＩＲフィルタ３００００に設けら
れるアキュームレータの出力側は、合成係数メモリ５０
４が接続される乗算器５０２に接続される。よって乗算
器５０２はアキュームレータより供給されるデータと合
成係数メモリ５０４より供給される合成係数との乗算を
行う。これらの乗算器５０１及び５０２の出力側は、加
算器５０５に接続され、加算器５０５の出力側はアキュ
ームレータ５０６に接続される。よって、加算器５０５
は乗算器５０１，５０２から供給されるデータの加算を
行い、二次合成フィルタの結果データを得る。この結果
データはアキュームレータ５０６にラッチされ保持され
る。尚、アキュームレータ５０６の出力側は本回路の出
力端子５０７に接続される。又、上述したデータメモリ
５００における遅延量は、一次合成ＦＩＲフィルタ２０
０００の出力と一次合成ＦＩＲフィルタ３００００の出
力との位相を合わせるため、一次合成ＦＩＲフィルタ３
００００のフィルタ段数の半分に相当する量である。 尚、図８において、一次合成ＦＩＲフィルタは３段のみ
示していないがこれに限るらず任意の段数にて構成する
ことができる。

【０００３】

【発明が解決しようとする課題】上述したように二次合
成ＦＩＲフィルタにおいて、その回路構成は図７に示す
一次合成ＦＩＲフィルタをそのまま利用する形態であり
、さらにこの一次合成ＦＩＲフィルタ内のデータメモリ
２１３も遅延動作を行っていることより、一次合成ＦＩ
Ｒフィルタ２００００の出力信号を遅延するデータメモ
リ５００は大きい遅延量を発生させる必要がある。よっ
てデータメモリ５００の回路規模は非常に大きくなると
いう問題点がある。本発明のデジタルＦＩＲフィルタは
このような問題点を解決するためになされたもので、遅
延用のデータメモリの回路規模を縮小することができる
デジタルＦＩＲフィルタを提供することを目的とする。

【０００４】

【課題を解決するための手段】本発明は、同一の構造及
び係数を有し直列に複数個接続されるデジタルＦＩＲフ
ィルタと、上記デジタルＦＩＲフィルタ間の各接続部に
接続されデジタルＦＩＲフィルタが送出するデータを遅
延する遅延部と、上記遅延部が送出するデータと係数と
を乗じる乗算器と、上記乗算器が送出するデータを加算
し全体出力を作成する加算器と、を備えた一次合成デジ
タルＦＩＲフィルタを、直列に複数個接続し上記一次合
成デジタルＦＩＲフィルタが送出するデータを遅延する
第２の遅延部と、上記第２の遅延部が送出するデータに
係数を乗じる第２の乗算器と、上記第２の乗算器が送出
する各データを加算し全体出力を作成する第２の加算器
と、を備えた二次合成デジタルＦＩＲフィルタにおいて
、一次合成デジタルＦＩＲフィルタに備わり当該フィル
タに供給されるデータに遅延を与えるデータメモリの出
力側を上記第２の遅延部に接続したことを特徴とする。

【０００５】

【作用】このように構成することで第２の遅延部に供給
されるデータは、一次合成デジタルＦＩＲフィルタに備
わるデータメモリにて既にある一定の遅延が成されてお
り、第２の遅延部における遅延量は従来の遅延量に比べ
小さいものでよい。したがって上記の構成を採ることは
、第２の遅延部の回路規模を縮小するように作用する。

【０００６】

【実施例】本発明のデジタルＦＩＲフィルタの一実施例
を示す図１において、図８と同じ構成部分については同
じ符号を付しその説明を省略する。尚、図１に示すＦＩ
Ｒフィルタは二次合成ＦＩＲフィルタの場合を示してい
る。一次合成ＦＩＲフィルタ２００００の出力端子は、
上述した二次合成ＦＩＲフィルタの場合と同様に一次合
成ＦＩＲフィルタ３００００に設けられる、図７に示す
データメモリ２０１に相当する図２に示すデータメモリ
５６０の入力側に接続される。尚、図２は図７に示すＦ
ＩＲフィルタ１０００に設けられる構成部分２０１，２
０４，２０７，２１０の部分を抜粋した図である。

【０００７】データメモリ５６０は、従来例にて説明し
たようにＦＩＲフィルタ処理を行うために一次合成ＦＩ
Ｒフィルタ２００００から供給されたデータ６０１を遅
延させて蓄えるという動作を行う。データメモリ５６０
の出力側３０２は、図１に示すようにデータメモリ５５
０の入力側に接続される。尚、データメモリ５５０の入
力側に接続されるデータメモリは、一次合成ＦＩＲフィ
ルタ３００００に設けられるＦＩＲフィルタの内、初段
のＦＩＲフィルタ１０００に設けられる上記データメモ
リ５６０のみである。データメモリ５５０は、一次合成
ＦＩＲフィルタ２００００と一次合成ＦＩＲフィルタ３
００００の出力データの位相補正を行うためのデータメ
モリである。データメモリ５５０の出力側は図１あるい
は図８に示すように乗算器５０１の入力側に接続される
。

【０００８】このように構成されるデジタルＦＩＲフィ
ルタの動作を以下に説明するが、上述したように回路構
成が図８に示す二次合成ＦＩＲフィルタと同様であるの
で、重複する動作については説明を省略する。一次合成
ＦＩＲフィルタ２００００が送出したデータは、次段の
一次合成ＦＩＲフィルタ３００００内のデータメモリ５
６０にてある一定時間遅延される。このように一定時間
遅延されたデータ３０２はデータメモリ５５０に供給さ
れる。データメモリ５５０は一次合成ＦＩＲフィルタ２
００００と一次合成ＦＩＲフィルタ３００００の出力デ
ータの位相補正を行うため、供給された上記データ３０
２をさらに遅延し、遅延したデータを乗算器５０１に送
出する。以後上述した二次合成ＦＩＲフィルタと同様の
動作を行う。

【０００９】このように一次合成ＦＩＲフィルタ２００
００と一次合成ＦＩＲフィルタ３００００との位相補正
のためデータメモリ５５０を設ける必要はあるが、デー
タメモリ５５０にて必要な遅延量は、データメモリ５５
０へ供給されるデータが既にデータメモリ５６０にてあ
る時間遅延されたものであることより、図８に示すデー
タメモリ５００より小さくなる。したがって、データメ
モリ５５０の回路規模も従来のものより小さくすること
ができる。

【００１０】

【発明の効果】以上詳述したように本発明によれば、第
２の遅延部に供給されるデータは一次合成デジタルＦＩ
Ｒフィルタに備わるデータメモリにて既にある一定の遅
延が成されていることより、第２の遅延部における遅延
量は従来の遅延量に比べ小さいものでよく、したがって
第２の遅延部の回路規模を縮小することができる。

【図面の簡単な説明】

【図１】　　本発明のデジタルＦＩＲフィルタの構成の
一実施例を示すブロック図である。

【図２】　　図１に示す一次合成ＦＩＲフィルタ３００
００に設けられる構成部分の一部を抜粋し示したブロッ
ク図である。

【図３】　　従来のＦＩＲフィルタの構成を示すブロッ
ク図である。

【図４】　　従来の一次合成ＦＩＲフィルタの構成を示
すブロック図である。

【図５】　　従来の二次合成ＦＩＲフィルタの構成を示
すブロック図である。

【図６】　　図３に示すＦＩＲフィルタをハードウエア
化した場合の構成を示すブロック図である。

【図７】　　図４に示す一次合成ＦＩＲフィルタをハー
ドウエア化した場合の構成を示すブロック図である。

【図８】　　図５に示す二次合成ＦＩＲフィルタをハー
ドウエア化した場合の構成を示すブロック図である。

【符号の説明】

１００００，２００００，３００００…一次合成ＦＩＲ
フィルタ、 ５０１，５０２…乗算器、５０３，５０４…合成係数メ
モリ、 ５０５…加算器、５０６…アキュムレータ、５５０…デ
ータメモリ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　同一の構造及び係数を有し直列に複数
   個接続されるデジタルＦＩＲフィルタと、上記デジタル
   ＦＩＲフィルタ間の各接続部に接続されデジタルＦＩＲ
   フィルタが送出するデータを遅延する遅延部と、上記遅
   延部が送出するデータと係数とを乗じる乗算器と、上記
   乗算器が送出するデータを加算し全体出力を作成する加
   算器と、を備えた一次合成デジタルＦＩＲフィルタを、
   直列に複数個接続し上記一次合成デジタルＦＩＲフィル
   タが送出するデータを遅延する第２の遅延部と、上記第
   ２の遅延部が送出するデータに係数を乗じる第２の乗算
   器と、上記第２の乗算器が送出する各データを加算し全
   体出力を作成する第２の加算器と、を備えた二次合成デ
   ジタルＦＩＲフィルタにおいて、一次合成デジタルＦＩ
   Ｒフィルタに備わり当該フィルタに供給されるデータに
   遅延を与えるデータメモリの出力側を上記第２の遅延部
   に接続したことを特徴とする二次合成デジタルＦＩＲフ
   ィルタ。