JPH06326558A - 反転遅延回路 - Google Patents
反転遅延回路Info
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- JPH06326558A JPH06326558A JP6074898A JP7489894A JPH06326558A JP H06326558 A JPH06326558 A JP H06326558A JP 6074898 A JP6074898 A JP 6074898A JP 7489894 A JP7489894 A JP 7489894A JP H06326558 A JPH06326558 A JP H06326558A
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- during
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- capacitor
- switching phase
- inverting input
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】 （修正有）
【目的】正の係数と負の係数とが互いに正確に整合した
反転遅延回路を提供する。 【構成】グランドに結合された非反転入力手段（＋）、
反転入力手段（−）、出力手段を有する差動増幅手段Ｏ
ＴＡと、第１のスイッチング位相（φ，１）中に回路の
入力端子と反転入力手段（−）との間に結合され、別の
スイッチング位相（反転φ，４）中に放電する入力キャ
パシタ手段Ｃｉｎと、第１のスイッチング位相中出力手
段と反転入力手段（−）との間に結合され、第２のスイ
ッチング位相（反転φ，２）中に反転入力手段（−）と
グランドとの間に結合されるフィードバックキャパシタ
手段Ｃｘと、第２のスイッチング位相中に出力手段と反
転入力手段（−）との間に結合され、第１のスイッチン
グ位相中入力放電する出力キャパシタ手段Ｃｏとを具
え、第２のスイッチング位相中フィードバックキャパシ
タ手段Ｃｘの電荷が出力キャパシタ手段Ｃｏに移送され
る。
反転遅延回路を提供する。 【構成】グランドに結合された非反転入力手段（＋）、
反転入力手段（−）、出力手段を有する差動増幅手段Ｏ
ＴＡと、第１のスイッチング位相（φ，１）中に回路の
入力端子と反転入力手段（−）との間に結合され、別の
スイッチング位相（反転φ，４）中に放電する入力キャ
パシタ手段Ｃｉｎと、第１のスイッチング位相中出力手
段と反転入力手段（−）との間に結合され、第２のスイ
ッチング位相（反転φ，２）中に反転入力手段（−）と
グランドとの間に結合されるフィードバックキャパシタ
手段Ｃｘと、第２のスイッチング位相中に出力手段と反
転入力手段（−）との間に結合され、第１のスイッチン
グ位相中入力放電する出力キャパシタ手段Ｃｏとを具
え、第２のスイッチング位相中フィードバックキャパシ
タ手段Ｃｘの電荷が出力キャパシタ手段Ｃｏに移送され
る。
Description
【０００１】
【産業上の利用分野】本発明は、反転遅延回路、すなわ
ち回路の出力信号がその入力信号と負の因子との積とな
る遅延回路に関するものである。
ち回路の出力信号がその入力信号と負の因子との積とな
る遅延回路に関するものである。
【０００２】
【従来の技術】近年、切り換えキャパシタ技術を用いる
ことが強く重要視されている。現在、多重標準ビデオ信
号くし形フィルタ及び多重標準カラーデコーダを含む多
くのビデオ信号の応用技術が研究されている。最新の標
準ディジタルＣＭＯＳプロセスでは、複雑なサンプリン
グされたデータ系（連続振幅、離散時間）を発生させる
ことができ、このＣＭＯＳ技術を用いた処理により同様
なディジタル系に比べて相当なチィップ領域が節約され
ている。
ことが強く重要視されている。現在、多重標準ビデオ信
号くし形フィルタ及び多重標準カラーデコーダを含む多
くのビデオ信号の応用技術が研究されている。最新の標
準ディジタルＣＭＯＳプロセスでは、複雑なサンプリン
グされたデータ系（連続振幅、離散時間）を発生させる
ことができ、このＣＭＯＳ技術を用いた処理により同様
なディジタル系に比べて相当なチィップ領域が節約され
ている。
【０００３】
【発明が解決しようとする課題】複雑なＦＩＲフィルタ
又はＩＩＲフィルタを実現するためには、正確な係数整
合が必要である。正及び負のフィルタ係数は、これらの
係数を発生させるために異なる切換キャパシタ構築ブロ
ックを本質的に必要とするため、切換キャパシタフィル
タにおける課題は正及び負のフィルタ係数を正確に発生
させることにある。例えば、非対称性ＦＩＲフィルタの
場合、伝達関数は次式で与えられる。 H(z)＝ＣM ・ｚo ＋ＣM-1 ・ｚ-1＋…−ｚ-(N-1)−ＣM ・ｚ-N, また、あるサンプリング瞬時における係数Ｃi は別の瞬
時における係数と整合しなければならない。また、正及
び負の係数の正確な整合が要求される切換キャパシタ乗
算器においても、順次の乗算因子０，＋１，０，−１が
用いられる場合、同様な問題が生じている。反転遅延を
行う現在の技術では、歪みが生じ（ゲイン誤差及びクロ
ックのフィードスルー）或いは反転遅延を達成するため
には特別なバッファ又は増幅器が必要である。
又はＩＩＲフィルタを実現するためには、正確な係数整
合が必要である。正及び負のフィルタ係数は、これらの
係数を発生させるために異なる切換キャパシタ構築ブロ
ックを本質的に必要とするため、切換キャパシタフィル
タにおける課題は正及び負のフィルタ係数を正確に発生
させることにある。例えば、非対称性ＦＩＲフィルタの
場合、伝達関数は次式で与えられる。 H(z)＝ＣM ・ｚo ＋ＣM-1 ・ｚ-1＋…−ｚ-(N-1)−ＣM ・ｚ-N, また、あるサンプリング瞬時における係数Ｃi は別の瞬
時における係数と整合しなければならない。また、正及
び負の係数の正確な整合が要求される切換キャパシタ乗
算器においても、順次の乗算因子０，＋１，０，−１が
用いられる場合、同様な問題が生じている。反転遅延を
行う現在の技術では、歪みが生じ（ゲイン誤差及びクロ
ックのフィードスルー）或いは反転遅延を達成するため
には特別なバッファ又は増幅器が必要である。
【０００４】しかしながら、１９８９年５月１１日に発
行された雑誌“エレクトニクス レターズ(Electronics
Letters) 第２５巻Ｎｏ．１０（第６２３〜６２５頁）
には、数個の切換キャパシタ遅延回路が記載されている
が、これらの既知の回路では負の係数の乗算は全く行わ
れていない。
行された雑誌“エレクトニクス レターズ(Electronics
Letters) 第２５巻Ｎｏ．１０（第６２３〜６２５頁）
には、数個の切換キャパシタ遅延回路が記載されている
が、これらの既知の回路では負の係数の乗算は全く行わ
れていない。
【０００５】従って、本発明の目的は、正確に決定し得
る負の係数で乗算する遅延回路を提供することにある。
る負の係数で乗算する遅延回路を提供することにある。
【０００６】
【課題を解決するための手段並びに作用】本発明による
反転遅延回路は、グランドに結合された非反転入力手段
（＋）、反転入力手段（−）、及び出力手段を有する差
動増幅手段（ＯＴＡ）と、第１のスイッチング位相
（φ，１）中に回路の入力端子と前記反転入力手段
（−）との間に結合され、別のスイッチング位相〔外
１〕中に放電する入力キャパシタ手段（Ｃｉｎ）と、前
記第１のスイッチング位相中前記出力手段と反転入力手
段（−）との間に結合され、第２のスイッチング位相
〔外２〕中に前記反転入力手段（−）とグランドとの間
に結合されるフィードバックキャパシタ手段（Ｃｘ）
と、前記第２のスイッチング位相〔外２〕中に前記出力
手段と反転入力手段（−）との間に結合され、前記第１
のスイッチング位相（φ，１）中に放電する出力キャパ
シタ手段（Ｃｏ）とを具え、前記第２のスイッチング位
相〔外２〕中に前記フィードバックキャパシタ手段（Ｃ
ｘ）の電荷が前記出力キャパシタ手段（Ｃｏ）に移送さ
れることを特徴とする。このように構成すれば、正及び
負の遅延が互いに整合し、負の係数と正の係数とを正確
に整合させることができる。
反転遅延回路は、グランドに結合された非反転入力手段
（＋）、反転入力手段（−）、及び出力手段を有する差
動増幅手段（ＯＴＡ）と、第１のスイッチング位相
（φ，１）中に回路の入力端子と前記反転入力手段
（−）との間に結合され、別のスイッチング位相〔外
１〕中に放電する入力キャパシタ手段（Ｃｉｎ）と、前
記第１のスイッチング位相中前記出力手段と反転入力手
段（−）との間に結合され、第２のスイッチング位相
〔外２〕中に前記反転入力手段（−）とグランドとの間
に結合されるフィードバックキャパシタ手段（Ｃｘ）
と、前記第２のスイッチング位相〔外２〕中に前記出力
手段と反転入力手段（−）との間に結合され、前記第１
のスイッチング位相（φ，１）中に放電する出力キャパ
シタ手段（Ｃｏ）とを具え、前記第２のスイッチング位
相〔外２〕中に前記フィードバックキャパシタ手段（Ｃ
ｘ）の電荷が前記出力キャパシタ手段（Ｃｏ）に移送さ
れることを特徴とする。このように構成すれば、正及び
負の遅延が互いに整合し、負の係数と正の係数とを正確
に整合させることができる。
【０００７】
【実施例】図１は本発明による反転遅延回路の第１の実
施例を示す。サンプリングされたビデオ入力信号Ｖ
in（ｎＴ）は、入力キャパシタＣｉｎを経て演算相互コ
ンダクタンス増幅器ＯＴＡの反転入力部（−）に供給す
る。入力キャパシタＣｉｎは、第１のスイッチング位相
φ中に閉成され第２のスイッチング位相〔外３〕中に開
放するスイッチにより包囲する。スイッチング位相φ及
びこれと反対の位相〔外３〕はサンプリング周期Ｔに等
しい周期を有する周期信号とする。第２のスイッチング
位相〔外３〕の期間中、入力キャパシタＣｉｎは、一方
の端子が接地され他方の端子が入力キャパシタＣｉｎの
各端子にそれぞれ接続されたスイッチを介して放電す
る。増幅器ＯＴＡの非反転入力部（＋）は接地する。フ
ィードバックキャパシタＣｘは、第１のスイッチング位
相φの期間中増幅器ＯＴＡの非反転入力部（−）と出力
部との間に接続され、第２のスイッチング位相期間中に
は増幅器の非反転入力部（−）とグランドとの間に接続
される。出力キャパシタＣｏは、第２のスイッチング位
相〔外３〕の期間中増幅器の非反転入力部と出力部との
間に接続され、第１のスイッチング位相期間中には放電
する。出力ビデオ信号Ｖｏｕｔ（ｎＴ）を第２のスイッ
チング位相〔外３〕中に増幅器ＯＴＡの出力部から取り
出すことができる。
施例を示す。サンプリングされたビデオ入力信号Ｖ
in（ｎＴ）は、入力キャパシタＣｉｎを経て演算相互コ
ンダクタンス増幅器ＯＴＡの反転入力部（−）に供給す
る。入力キャパシタＣｉｎは、第１のスイッチング位相
φ中に閉成され第２のスイッチング位相〔外３〕中に開
放するスイッチにより包囲する。スイッチング位相φ及
びこれと反対の位相〔外３〕はサンプリング周期Ｔに等
しい周期を有する周期信号とする。第２のスイッチング
位相〔外３〕の期間中、入力キャパシタＣｉｎは、一方
の端子が接地され他方の端子が入力キャパシタＣｉｎの
各端子にそれぞれ接続されたスイッチを介して放電す
る。増幅器ＯＴＡの非反転入力部（＋）は接地する。フ
ィードバックキャパシタＣｘは、第１のスイッチング位
相φの期間中増幅器ＯＴＡの非反転入力部（−）と出力
部との間に接続され、第２のスイッチング位相期間中に
は増幅器の非反転入力部（−）とグランドとの間に接続
される。出力キャパシタＣｏは、第２のスイッチング位
相〔外３〕の期間中増幅器の非反転入力部と出力部との
間に接続され、第１のスイッチング位相期間中には放電
する。出力ビデオ信号Ｖｏｕｔ（ｎＴ）を第２のスイッ
チング位相〔外３〕中に増幅器ＯＴＡの出力部から取り
出すことができる。
【０００８】図１の回路は以下のように動作する。クロ
ック位相φがハイの場合、キャパシタＣｘが負の入力電
圧に充電され、その大きさは入力キャパシタＣｉｎのフ
ィードバックキャパシタＣｘに対する比で与えられる。
フィードバックキャパシタＣｘの値は、増幅器ＯＴＡの
出力がオーバドライブとならないようにキャパシタＣｉ
ｎの値より大きくなるように選択することが好ましい。
次のクロック位相において、位相〔外３〕がハイになる
と、キャパシタＣｘの電荷はキャパシタＣｏに完全に移
送される。フィードバックキャパシタＣｘが回路の伝達
関数の一部を構成しないことは明らかであり、回路の伝
達関数は次式で与えられる。
ック位相φがハイの場合、キャパシタＣｘが負の入力電
圧に充電され、その大きさは入力キャパシタＣｉｎのフ
ィードバックキャパシタＣｘに対する比で与えられる。
フィードバックキャパシタＣｘの値は、増幅器ＯＴＡの
出力がオーバドライブとならないようにキャパシタＣｉ
ｎの値より大きくなるように選択することが好ましい。
次のクロック位相において、位相〔外３〕がハイになる
と、キャパシタＣｘの電荷はキャパシタＣｏに完全に移
送される。フィードバックキャパシタＣｘが回路の伝達
関数の一部を構成しないことは明らかであり、回路の伝
達関数は次式で与えられる。
【０００９】
【数１】 従って、この遅延回路はサンプリング期間の１／２だけ
遅延する。
遅延する。
【００１０】図２は図１の回路の単一増幅器Ｎ−パスフ
ィルタ構造への適用例を示す。図２は、クロック位相φ
及びその反転位相〔外３〕に加えて、数個の導出クロッ
ク位相１，２，…ｍ−１，ｍ，…，ｎ−１，ｎを示し、
これらの導出クロックはｎ個の順次のサンプリング周期
ｔ／２中の１／２のサンプリング期間についてそれぞれ
ハイとなり、後続する導出クロック位相に対して１／２
のサンプリング周期Ｔ／２だけ位相がシフトしている。
図１の周辺スイッチを有する入力キャパシタＣｉｎと並
列に別の回路段を設ける。各回路段は入力キャパシタＣ
ｉｎと、各入力キャパシタＣｉｎが第１の導出クロック
位相１，３，…，ｍ−１の期間中にそれぞれ充電され、
この充電電荷が第２の導出クロック位相ｍ，２，…，ｍ
−２の期間中にフィードバック増幅器ＯＴＡに向けて移
送されるように制御される周辺スイッチとをそれぞれ有
する。図１に示す周辺スイッチを有するフィードバック
キャパシタＣｘは（ｎ−１）／２個の並列段により置換
する。これらの並列段は図１のフィードバックキャパシ
タＣｘ及び周辺スイッチを有するが、各フィードバック
キャパシタＣｘが第１の導出クロック位相１，３，…，
ｎ−１の期間中増幅器ＯＴＡの反転入力部（−）と出力
部との間に接続され、その充電電荷が各第２の導出クロ
ック位相ｎ，２，…，ｎ−２の期間中に出力キャパシタ
Ｃｏに移送されるように制御される。（ｍ＋１）／２個
の並列入力段により＋ｚ-(m-1)/2の遅延が生じ、（ｎ＋
１）／２個の並列フィードバック段により−ｚ-(m-1)/2
の遅延が生ずる。従って、正及び負の遅延は互いに整合
する。この伝達関数は次式で与えられる。
ィルタ構造への適用例を示す。図２は、クロック位相φ
及びその反転位相〔外３〕に加えて、数個の導出クロッ
ク位相１，２，…ｍ−１，ｍ，…，ｎ−１，ｎを示し、
これらの導出クロックはｎ個の順次のサンプリング周期
ｔ／２中の１／２のサンプリング期間についてそれぞれ
ハイとなり、後続する導出クロック位相に対して１／２
のサンプリング周期Ｔ／２だけ位相がシフトしている。
図１の周辺スイッチを有する入力キャパシタＣｉｎと並
列に別の回路段を設ける。各回路段は入力キャパシタＣ
ｉｎと、各入力キャパシタＣｉｎが第１の導出クロック
位相１，３，…，ｍ−１の期間中にそれぞれ充電され、
この充電電荷が第２の導出クロック位相ｍ，２，…，ｍ
−２の期間中にフィードバック増幅器ＯＴＡに向けて移
送されるように制御される周辺スイッチとをそれぞれ有
する。図１に示す周辺スイッチを有するフィードバック
キャパシタＣｘは（ｎ−１）／２個の並列段により置換
する。これらの並列段は図１のフィードバックキャパシ
タＣｘ及び周辺スイッチを有するが、各フィードバック
キャパシタＣｘが第１の導出クロック位相１，３，…，
ｎ−１の期間中増幅器ＯＴＡの反転入力部（−）と出力
部との間に接続され、その充電電荷が各第２の導出クロ
ック位相ｎ，２，…，ｎ−２の期間中に出力キャパシタ
Ｃｏに移送されるように制御される。（ｍ＋１）／２個
の並列入力段により＋ｚ-(m-1)/2の遅延が生じ、（ｎ＋
１）／２個の並列フィードバック段により−ｚ-(m-1)/2
の遅延が生ずる。従って、正及び負の遅延は互いに整合
する。この伝達関数は次式で与えられる。
【００１１】
【数２】 ここで、対応する係数は整合する必要がある。
【００１２】図３は２個の増幅器ＯＴＡ１及びＯＴＡ２
並びにＯＴＡ１と並列に接続した安定化ループを有する
本発明による反転遅延回路の第２の実施例を示す。種々
のスイッチを電界効果トランジスタで表わす。図３の回
路は以下のように動作する。クロック位相φがハイの場
合、キャパシタＣｘは負の入力電圧に充電され、その大
きさはＣｉｎのＣｘに対する比で与えられる。キャパシ
タＣｘの値は、増幅器ＯＴＡの出力がオーバドライブと
ならないようにキャパシタＣｉｎの値よりも大きくなる
ように選択する。次のクロック位相において、位相〔外
３〕がハイのときキャパシタＣｘの電荷は第２の増幅器
ＯＴＡ２の反転入力部と出力部との間に接続したキャパ
シタＣｏに向けて完全に移送される。同様に、キャパシ
タＣｘは、この回路の伝達関数の一部を構成しない。第
１の増幅器ＯＴＡ１と並列に接続したキャパシタＣａで
構成される特別のフィードバックループにより、位相
〔外３〕の期間中増幅器ＯＴＡ１がドリフトして飽和す
るのを阻止する。勿論、反転遅延出力は位相〔外３〕に
おいて増幅器ＯＴＡ１から直接得ることができる。この
理由は、位相φがハイであった場合、キャパシタＣａが
１／２のサンプリング周期だけ前の負の入力電圧に充電
されるためである。位相φ及び〔外３〕の各々はキャパ
シタＣａのグランド及び仮想グランドへの接続をそれぞ
れ切り換え、これによりＤＣオフセットが生ずるが、こ
の両方の切換によるＤＣオフセットは互いに正確にキャ
ンセルさせることができ、キャパシタＣａにＤＣオフセ
ットが生ずることはない。図３に示す反転遅延回路の伝
達関数はキャパシタＣｘ及びＣａの上側プレート及び下
側プレートの寄生容量の影響を受けない。
並びにＯＴＡ１と並列に接続した安定化ループを有する
本発明による反転遅延回路の第２の実施例を示す。種々
のスイッチを電界効果トランジスタで表わす。図３の回
路は以下のように動作する。クロック位相φがハイの場
合、キャパシタＣｘは負の入力電圧に充電され、その大
きさはＣｉｎのＣｘに対する比で与えられる。キャパシ
タＣｘの値は、増幅器ＯＴＡの出力がオーバドライブと
ならないようにキャパシタＣｉｎの値よりも大きくなる
ように選択する。次のクロック位相において、位相〔外
３〕がハイのときキャパシタＣｘの電荷は第２の増幅器
ＯＴＡ２の反転入力部と出力部との間に接続したキャパ
シタＣｏに向けて完全に移送される。同様に、キャパシ
タＣｘは、この回路の伝達関数の一部を構成しない。第
１の増幅器ＯＴＡ１と並列に接続したキャパシタＣａで
構成される特別のフィードバックループにより、位相
〔外３〕の期間中増幅器ＯＴＡ１がドリフトして飽和す
るのを阻止する。勿論、反転遅延出力は位相〔外３〕に
おいて増幅器ＯＴＡ１から直接得ることができる。この
理由は、位相φがハイであった場合、キャパシタＣａが
１／２のサンプリング周期だけ前の負の入力電圧に充電
されるためである。位相φ及び〔外３〕の各々はキャパ
シタＣａのグランド及び仮想グランドへの接続をそれぞ
れ切り換え、これによりＤＣオフセットが生ずるが、こ
の両方の切換によるＤＣオフセットは互いに正確にキャ
ンセルさせることができ、キャパシタＣａにＤＣオフセ
ットが生ずることはない。図３に示す反転遅延回路の伝
達関数はキャパシタＣｘ及びＣａの上側プレート及び下
側プレートの寄生容量の影響を受けない。
【００１３】図４は本発明による反転遅延回路の二重サ
ンプリング型式の第１実施例を示す。図３の周辺スイッ
チを有するキャパシタによって構成される第１の入力枝
路と並列に第２の枝路を設け、この第２の枝路には第１
の枝路の対応するスイッチとは逆位相で制御される周辺
スイッチ及び入力キャパシタを設ける。図３の周辺スイ
ッチを有するキャパシタＣｘによって構成される第１の
フィードバック枝路と並列に、第１のフィードバック枝
路の対応するスイッチとは逆位相で制御される周辺スイ
ッチを有するキャパシタＣｘを具える第２のフィードバ
ック枝路を設ける。図３の周辺スイッチを有するキャパ
シタＣｏによって構成される第１の出力容量枝路とは並
列に、第１の出力容量枝路の対応するスイッチとは逆位
相で制御される周辺スイッチ及びキャパシタＣｏを有す
る第２の出力容量枝路を設ける。図４の回路ではキャパ
シタＣａを有する安定化ループは不要である。各クロッ
ク位相期間中に一方のフィードバック枝路が増幅器ＯＴ
Ａ１が飽和状態にドリフトするのを防止するからであ
る。図４は、クロック位相φ及び〔外３〕がマスタクロ
ックＭＣといかなる関係にあるかも示す。この二重サン
プリング型の反転遅延回路は、全サンプリング期間Ｔの
遅延を発生する。伝達関数は次式で与えられる。
ンプリング型式の第１実施例を示す。図３の周辺スイッ
チを有するキャパシタによって構成される第１の入力枝
路と並列に第２の枝路を設け、この第２の枝路には第１
の枝路の対応するスイッチとは逆位相で制御される周辺
スイッチ及び入力キャパシタを設ける。図３の周辺スイ
ッチを有するキャパシタＣｘによって構成される第１の
フィードバック枝路と並列に、第１のフィードバック枝
路の対応するスイッチとは逆位相で制御される周辺スイ
ッチを有するキャパシタＣｘを具える第２のフィードバ
ック枝路を設ける。図３の周辺スイッチを有するキャパ
シタＣｏによって構成される第１の出力容量枝路とは並
列に、第１の出力容量枝路の対応するスイッチとは逆位
相で制御される周辺スイッチ及びキャパシタＣｏを有す
る第２の出力容量枝路を設ける。図４の回路ではキャパ
シタＣａを有する安定化ループは不要である。各クロッ
ク位相期間中に一方のフィードバック枝路が増幅器ＯＴ
Ａ１が飽和状態にドリフトするのを防止するからであ
る。図４は、クロック位相φ及び〔外３〕がマスタクロ
ックＭＣといかなる関係にあるかも示す。この二重サン
プリング型の反転遅延回路は、全サンプリング期間Ｔの
遅延を発生する。伝達関数は次式で与えられる。
【００１４】
【数３】
【００１５】図１の単一のサンプリング反転遅延回路と
同一の用途（同一のサンプリング周波数）の場合、各増
幅器は、その最終値に到達する時間の２倍の時間を有す
ることになる。すなわち、増幅器の帯域が半分になるた
め、各増幅器は単一のサンプリング用途に必要な単一増
幅器のサイズの半分以下のサイズのものとすることがで
きる。
同一の用途（同一のサンプリング周波数）の場合、各増
幅器は、その最終値に到達する時間の２倍の時間を有す
ることになる。すなわち、増幅器の帯域が半分になるた
め、各増幅器は単一のサンプリング用途に必要な単一増
幅器のサイズの半分以下のサイズのものとすることがで
きる。
【００１６】図５及び図６は図４の回路をＮパスフィル
タ構造に適用した例を示す。図６は１次クロック位相
φ，〔外３〕及び図２のクロック期間に比べて２倍の期
間を有する導出クロック位相１，２…，ｍ−１，ｍ，
…，ｎ−１，ｎを示す。図４に示す回路の入力部と第１
の増幅器ＯＴＡ１の反転入力部との間の２個の入力枝路
に加えて、ｍ個の別の入力枝路を接続する。これら別の
入力枝路は、入力キャパシタＣｉｎを有し、これら入力
キャパシタは、第１の導出クロック位相１，…，ｍの期
間中に充電されその充電電荷は第２の各導出クロック位
相ｍ，１，…，ｍ−１の期間中に第２の増幅器ＯＴＡ２
に移送される。これら別の入力枝路により＋ｚ-(m-1)の
遅延が発生する。さらに、図４に示す第１の増幅器ＯＴ
Ａ１と並列の２個のフィードバック枝路をｎ個のフィー
ドバック枝路で置き換える。これらフィードバック枝路
は、第１の導出クロック位相１，…，ｎの期間中第１の
増幅器ＯＴＡ１の反転入力部とその出力部との間に結合
され、第２の各導出クロック位相ｎ，１…ｎ−１の期間
中グランドと第２増幅器ＯＴＡ２の反転入力部との間に
結合される。これらのフィードバック枝路は−ｚ-(n-1)
の遅延を発生する。伝達関数は次式で与えられる。
タ構造に適用した例を示す。図６は１次クロック位相
φ，〔外３〕及び図２のクロック期間に比べて２倍の期
間を有する導出クロック位相１，２…，ｍ−１，ｍ，
…，ｎ−１，ｎを示す。図４に示す回路の入力部と第１
の増幅器ＯＴＡ１の反転入力部との間の２個の入力枝路
に加えて、ｍ個の別の入力枝路を接続する。これら別の
入力枝路は、入力キャパシタＣｉｎを有し、これら入力
キャパシタは、第１の導出クロック位相１，…，ｍの期
間中に充電されその充電電荷は第２の各導出クロック位
相ｍ，１，…，ｍ−１の期間中に第２の増幅器ＯＴＡ２
に移送される。これら別の入力枝路により＋ｚ-(m-1)の
遅延が発生する。さらに、図４に示す第１の増幅器ＯＴ
Ａ１と並列の２個のフィードバック枝路をｎ個のフィー
ドバック枝路で置き換える。これらフィードバック枝路
は、第１の導出クロック位相１，…，ｎの期間中第１の
増幅器ＯＴＡ１の反転入力部とその出力部との間に結合
され、第２の各導出クロック位相ｎ，１…ｎ−１の期間
中グランドと第２増幅器ＯＴＡ２の反転入力部との間に
結合される。これらのフィードバック枝路は−ｚ-(n-1)
の遅延を発生する。伝達関数は次式で与えられる。
【００１７】
【数４】 この伝達関数はフィードバックキャパシタＣｘの値に対
して依存しない。同様に、図５の構造に基づくｎパス
（ＦＩＲ）フィルタの場合伝達関数は次式で与えられ
る。
して依存しない。同様に、図５の構造に基づくｎパス
（ＦＩＲ）フィルタの場合伝達関数は次式で与えられ
る。
【数５】 ここで、対応する係数は整合させる必要がある。
【００１８】図７は本発明による反転遅延回路の２倍サ
ンプリング型式の第２実施例を示す。この回路は図４の
回路に類似しており、スィッチを電界効果トランジスタ
で構成する。この伝達関数は、Ｈ（ｚ）＝−（Ｃｉｎ／
Ｃｏ）・ｚ-1で与えられ、同様に全サンプリング期間の
遅延が生ずる。
ンプリング型式の第２実施例を示す。この回路は図４の
回路に類似しており、スィッチを電界効果トランジスタ
で構成する。この伝達関数は、Ｈ（ｚ）＝−（Ｃｉｎ／
Ｃｏ）・ｚ-1で与えられ、同様に全サンプリング期間の
遅延が生ずる。
【００１９】図８は本発明による反転遅延回路を復調器
に適用した第１の実施例を示す。第１のクロック位相１
の期間中入力キャパシタＣｉｎを回路の入力部と増幅器
ＯＴＡの反転入力部との間に接続する。同一のクロック
位相１の期間中、フィードバックキャパシタＣｘが充電
され出力キャパシタＣｏが放電する。この期間、回路の
出力部は接続が解除される。第２のクロック位相２の期
間中、入力キャパシタＣｉｎは接続が解除され、フィー
ドバックキャパシタの電荷は完全に出力キャパシタＣｏ
に移送される。変形例として、入力キャパシタＣｉｎを
第２のクロック位相２の期間中に放電させることもでき
る。回路出力部は増幅器の出力部に接続され、この反転
遅延回路は−１の伝達係数が得られる（入力キャパシタ
Ｃｉｎと出力キャパシタＣｏは互いに等しいものとす
る）。第３のクロック位相３の期間中、入力キャパシタ
Ｃｉｎは充電され、出力キャパシタＣｏは放電し、フィ
ードバックキャパシタ及び回路の出力部は接続が解除さ
れる。第４のクロック位相４すなわちサイクルの最後の
位相期間中、入力キャパシタＣｉｎの電荷は増幅器ＯＴ
Ａを経て移送され、出力キャパシタＣｏによりフィード
バックされる。この際、反転遅延回路により伝達係数＋
１が得られる。フィードバックキャパシタＣｘは依然と
して接続を解除する。
に適用した第１の実施例を示す。第１のクロック位相１
の期間中入力キャパシタＣｉｎを回路の入力部と増幅器
ＯＴＡの反転入力部との間に接続する。同一のクロック
位相１の期間中、フィードバックキャパシタＣｘが充電
され出力キャパシタＣｏが放電する。この期間、回路の
出力部は接続が解除される。第２のクロック位相２の期
間中、入力キャパシタＣｉｎは接続が解除され、フィー
ドバックキャパシタの電荷は完全に出力キャパシタＣｏ
に移送される。変形例として、入力キャパシタＣｉｎを
第２のクロック位相２の期間中に放電させることもでき
る。回路出力部は増幅器の出力部に接続され、この反転
遅延回路は−１の伝達係数が得られる（入力キャパシタ
Ｃｉｎと出力キャパシタＣｏは互いに等しいものとす
る）。第３のクロック位相３の期間中、入力キャパシタ
Ｃｉｎは充電され、出力キャパシタＣｏは放電し、フィ
ードバックキャパシタ及び回路の出力部は接続が解除さ
れる。第４のクロック位相４すなわちサイクルの最後の
位相期間中、入力キャパシタＣｉｎの電荷は増幅器ＯＴ
Ａを経て移送され、出力キャパシタＣｏによりフィード
バックされる。この際、反転遅延回路により伝達係数＋
１が得られる。フィードバックキャパシタＣｘは依然と
して接続を解除する。
【００２０】図９は本発明による反転遅延回路を復調器
に適用した第２実施例を示す。この回路は、２個の増幅
器ＯＴＡ１及びＯＴＡ２を用いる点において図８に示す
回路と相異する。第１の増幅器ＯＴＡ１の反転入力部は
第１のクロック位相φ１の期間中に入力キャパシタＣｉ
ｎに接続され、第２増幅器ＯＴＡ２の反転入力部は第４
のクロック位相φ４の期間中に入力キャパシタＣｉｎに
接続される。フィードバックキャパシタＣｘは、第２の
クロック位相の期間中グランドと第２の増幅器ＯＴＡ２
の反転入力部に接続される点を除き、基本的に図８に示
す態様と同様に増幅器ＯＴＡ１に並列に接続する。出力
キャパシタＣｏは、図８に示す態様と同一の態様で増幅
器ＯＴＡ２に並列に接続する。さらに、図９は、４個の
クロック位相φ１，φ２，φ３及びφ４をクロミナンス
副搬送波周波数Ｆｓｃの４倍の周波数のマスタクロック
ＭＣといかなる関係を有するかを示す。４個のクロック
位相をマスタクロックに関係付けることにより、この復
調回路をクロミナンス復調器の一部として好適なものと
することができる。
に適用した第２実施例を示す。この回路は、２個の増幅
器ＯＴＡ１及びＯＴＡ２を用いる点において図８に示す
回路と相異する。第１の増幅器ＯＴＡ１の反転入力部は
第１のクロック位相φ１の期間中に入力キャパシタＣｉ
ｎに接続され、第２増幅器ＯＴＡ２の反転入力部は第４
のクロック位相φ４の期間中に入力キャパシタＣｉｎに
接続される。フィードバックキャパシタＣｘは、第２の
クロック位相の期間中グランドと第２の増幅器ＯＴＡ２
の反転入力部に接続される点を除き、基本的に図８に示
す態様と同様に増幅器ＯＴＡ１に並列に接続する。出力
キャパシタＣｏは、図８に示す態様と同一の態様で増幅
器ＯＴＡ２に並列に接続する。さらに、図９は、４個の
クロック位相φ１，φ２，φ３及びφ４をクロミナンス
副搬送波周波数Ｆｓｃの４倍の周波数のマスタクロック
ＭＣといかなる関係を有するかを示す。４個のクロック
位相をマスタクロックに関係付けることにより、この復
調回路をクロミナンス復調器の一部として好適なものと
することができる。
【００２１】図１０及び図１１は本発明による反転遅延
回路を用いるビデオ信号用のくし型バンドパスタフィル
タを示す。この回路のアルゴリズムを図１０に示す。図
１１に示すように、二重サンプリングＮパスの実施例に
基づくバンドパスフィルタを構成するためには、２個の
増幅器ＯＴＡ１及びＯＴＡ２と、４個のクロック信号φ
１，φ２，φ３及びφ４と、１４個のキャパシタが必要
である。入力キャパシタＣｉｎと出力キャパシタＣｏと
の間の相対容量比を図面上に表示する。
回路を用いるビデオ信号用のくし型バンドパスタフィル
タを示す。この回路のアルゴリズムを図１０に示す。図
１１に示すように、二重サンプリングＮパスの実施例に
基づくバンドパスフィルタを構成するためには、２個の
増幅器ＯＴＡ１及びＯＴＡ２と、４個のクロック信号φ
１，φ２，φ３及びφ４と、１４個のキャパシタが必要
である。入力キャパシタＣｉｎと出力キャパシタＣｏと
の間の相対容量比を図面上に表示する。
【００２２】入力ビデオ信号Ｖｉｎ（ｎＴ）を受信する
回路入力部を相対容量比３の入力キャパシタＣｉｎを有
する２個の枝路を経て増幅器ＯＴＡ１の反転入力部に接
続する。クロック位相φ及び〔外３〕の制御により、交
互に一方の入力キャパシタを回路入力部と増幅器ＯＴＡ
１の反転入力部との間に接続し、この間に他方の入力キ
ャパシタは放電する。
回路入力部を相対容量比３の入力キャパシタＣｉｎを有
する２個の枝路を経て増幅器ＯＴＡ１の反転入力部に接
続する。クロック位相φ及び〔外３〕の制御により、交
互に一方の入力キャパシタを回路入力部と増幅器ＯＴＡ
１の反転入力部との間に接続し、この間に他方の入力キ
ャパシタは放電する。
【００２３】回路入力部は、相対容量比３の入力キャパ
シタＣｉｎを有する２個の枝路を経て並びに相対容量比
２の入力キャパシタＣｉｎを有する４個の枝路を経て増
幅器ＯＴＡ２の反転入力部に接続する。クロック位相φ
及び〔外３〕の制御より、相対容量比３の２個の入力キ
ャパシタＣｉｎのうちの一方のキャパシタを交互に充電
し、この間に他方の相対容量比３の入力キャパシタの電
荷を増幅器ＯＴＡ２に移送する。クロック位相φ１，φ
２，φ３及びφ４の制御により、相対容量比２の４個の
入力キャパシタＣｉｎのうちの１個の入力キャパシタを
回路入力部と増幅器ＯＴＡ２の反転入力部との間に毎回
接続する。
シタＣｉｎを有する２個の枝路を経て並びに相対容量比
２の入力キャパシタＣｉｎを有する４個の枝路を経て増
幅器ＯＴＡ２の反転入力部に接続する。クロック位相φ
及び〔外３〕の制御より、相対容量比３の２個の入力キ
ャパシタＣｉｎのうちの一方のキャパシタを交互に充電
し、この間に他方の相対容量比３の入力キャパシタの電
荷を増幅器ＯＴＡ２に移送する。クロック位相φ１，φ
２，φ３及びφ４の制御により、相対容量比２の４個の
入力キャパシタＣｉｎのうちの１個の入力キャパシタを
回路入力部と増幅器ＯＴＡ２の反転入力部との間に毎回
接続する。
【００２４】第１の増幅器ＯＴＡ１は、それぞれフィー
ドバックキャパシタＣｘを有する４個の切り換えられる
キャパシタフィードバック枝路を有する。これらのスイ
ッチはクロック位相φ１，φ２，φ３及びφ４により、
４個のクロック位相のうちの１個のクロック位相期間中
に各フィードバックキャパシタＣｘが増幅器ＯＴＡ１の
反転入力部と出力部との間に接続され、残りの３個のク
ロック位相期間中にその電荷が第２の増幅器ＯＴＡ２に
並列に接続した出力キャパシタＣｏに移送されるように
制御する。
ドバックキャパシタＣｘを有する４個の切り換えられる
キャパシタフィードバック枝路を有する。これらのスイ
ッチはクロック位相φ１，φ２，φ３及びφ４により、
４個のクロック位相のうちの１個のクロック位相期間中
に各フィードバックキャパシタＣｘが増幅器ＯＴＡ１の
反転入力部と出力部との間に接続され、残りの３個のク
ロック位相期間中にその電荷が第２の増幅器ＯＴＡ２に
並列に接続した出力キャパシタＣｏに移送されるように
制御する。
【００２５】第２の増幅器ＯＴＡ２は切り換えられる２
個の並列のキャパシタ出力枝路を有し、出力キャパシタ
Ｃｏの周辺のスイッチは、クロック位相φ及び〔外３〕
により出力キャパシタＣｏが第２の増幅器ＯＴＡ２の反
転入力部と出力部との間に順次交互に接続され並びに放
電されるように制御する。出力キャパシタＣｏの相対容
量比は１とする。第２の増幅器ＯＴＡ２の出力から、く
し型フィルタによって濾波された出力信号Ｖｏｕｔ（ｎ
Ｔ）が発生する。
個の並列のキャパシタ出力枝路を有し、出力キャパシタ
Ｃｏの周辺のスイッチは、クロック位相φ及び〔外３〕
により出力キャパシタＣｏが第２の増幅器ＯＴＡ２の反
転入力部と出力部との間に順次交互に接続され並びに放
電されるように制御する。出力キャパシタＣｏの相対容
量比は１とする。第２の増幅器ＯＴＡ２の出力から、く
し型フィルタによって濾波された出力信号Ｖｏｕｔ（ｎ
Ｔ）が発生する。
【００２６】本発明は上述した実施例だけに限定され
ず、種々の変形や変更が可能である。
ず、種々の変形や変更が可能である。
【００２７】
【発明の効果】本発明による反転遅延回路の利点は、以
下の通りである。本発明によれば、ボトムプレーム寄生
容量の影響を受けないＣＭＯＳを利用した切り換えキャ
パシタ技術を用いて反転遅延回路を実現することができ
る。この効果は、反転遅延回路の最終的な伝達関数に全
く作用しない１個又はそれ以上の中間キャパシタＣｘを
利用することにより達成される。ＦＩＲフィルタ及びＩ
ＩＲフィルタ並びにマルチプライヤを構成するのに必要
な正確な整合は、正の係数と負の係数との間でとること
ができる。本発明によれば、Ｎパス構造（Ｎ個の正の係
数及び整合したＮ個の負の係数を有する）に基づき単一
の演算相互コンダクタンス増幅器ＯＴＡを用いて複合Ｆ
ＩＲまたはＩＩＲフィルタ又はマルチプライヤを実現す
ることができる。本発明では、二重サンプリング技術を
用いることができ、この場合第２の差動増幅器ＯＴＡ２
が必要になる。
下の通りである。本発明によれば、ボトムプレーム寄生
容量の影響を受けないＣＭＯＳを利用した切り換えキャ
パシタ技術を用いて反転遅延回路を実現することができ
る。この効果は、反転遅延回路の最終的な伝達関数に全
く作用しない１個又はそれ以上の中間キャパシタＣｘを
利用することにより達成される。ＦＩＲフィルタ及びＩ
ＩＲフィルタ並びにマルチプライヤを構成するのに必要
な正確な整合は、正の係数と負の係数との間でとること
ができる。本発明によれば、Ｎパス構造（Ｎ個の正の係
数及び整合したＮ個の負の係数を有する）に基づき単一
の演算相互コンダクタンス増幅器ＯＴＡを用いて複合Ｆ
ＩＲまたはＩＩＲフィルタ又はマルチプライヤを実現す
ることができる。本発明では、二重サンプリング技術を
用いることができ、この場合第２の差動増幅器ＯＴＡ２
が必要になる。
【図１】本発明による反転遅延回路の第１の実施例を示
す回路図である。
す回路図である。
【図２】図１に示す回路を単一増幅器Ｎパスフィルタ構
造に適用した例を示す回路図である。
造に適用した例を示す回路図である。
【図３】安定化ループを有する本発明による反転遅延回
路の第２実施例を示す回路図である。
路の第２実施例を示す回路図である。
【図４】本発明による二重サンプリング型の反転遅延回
路の第１実施例を示す回路図である。
路の第１実施例を示す回路図である。
【図５】図４の回路をＮパスフィルタ構造に適用した例
を示す回路図である。
を示す回路図である。
【図６】図４の回路をＮパスフィルタ構造に適用した例
を示す回路図である。
を示す回路図である。
【図７】本発明による二重サンプリング型反転遅延回路
の第２実施例を示す回路図である。
の第２実施例を示す回路図である。
【図８】本発明による反転遅延回路を復調器に適用した
第１実施例を示す回路図である。
第１実施例を示す回路図である。
【図９】本発明による反転遅延回路を復調器に適用した
第２実施例を示す回路図である。
第２実施例を示す回路図である。
【図１０】本発明による反転遅延回路を用いたくし型の
ビデオ信号用バンドパスフィルタを示す回路図である。
ビデオ信号用バンドパスフィルタを示す回路図である。
【図１１】本発明による反転遅延回路を用いたくし型の
ビデオ信号用バンドパスフィルタを示す回路図である。
ビデオ信号用バンドパスフィルタを示す回路図である。
ＯＴＡ 演算相互コンダクタンス増幅器 Ｃｉｎ 入力キャパシタ Ｃｘ フィードバックキャパシタ Ｃｏ 出力キャパシタ
Claims (4)
- 【請求項１】 グランドに結合された非反転入力手段
（＋）、反転入力手段（−）、及び出力手段を有する差
動増幅手段（ＯＴＡ）と、 第１のスイッチング位相（φ，１）中に回路の入力端子
と前記反転入力手段（−）との間に結合され、別のスイ
ッチング位相 【外１】 中に放電する入力キャパシタ手段（Ｃｉｎ）と、 前記第１のスイッチング位相中に前記出力手段と反転入
力手段（−）との間に結合され、第２のスイッチング位
相 【外２】 中に前記反転入力手段（−）とグランドとの間に結合さ
れるフィードバックキャパシタ手段（Ｃｘ）と、 前記第２のスイッチング位相〔外２〕中に前記出力手段
と反転入力手段（−）との間に結合され、前記第１のス
イッチング位相（φ，１）中に放電する出力キャパシタ
手段（Ｃｏ）とを具え、前記第２のスイッチング位相
〔外２〕中に前記フィードバックキャパシタ手段（Ｃ
ｘ）の電荷が前記出力キャパシタ手段（Ｃｏ）に移送さ
れることを特徴とする反転遅延回路。 - 【請求項２】 請求項１に記載の反転遅延回路におい
て、 前記差動増幅手段（ＯＴＡ）が第１の差動増幅器（ＯＴ
Ａ１）及び第２の差動増幅器（ＯＴＡ２）を有し、前記
反転入力手段が前記第１及び第２の差動増幅器の反転入
力部を含み、前記出力手段が前記第１及び第２の差動増
幅器の出力部を含み、 前記フィードバックキャパシタ手段が、前記第１のスイ
ッチング位相（φ）中に前記第１の差動増幅器の出力部
と反転入力部との間に結合されると共に、 前記第２のスイッチング位相 【外３】 中に前記第２の差動増幅器（ＯＴＡ２）の反転入力部と
グランドとの間に結合され、 前記出力キャパシタ手段（Ｃｏ）が、前記第２のスイッ
チング位相〔外３〕中に前記第２差動増幅器（ＯＴＡ
２）の出力部と反転入力部との間に結合されることを特
徴とする反転遅延回路。 - 【請求項３】 請求項１に記載の反転遅延回路におい
て、前記フィードバックキャパシタ手段（Ｃｘ）が複数
の切り換えられるフィードバックキャパシタ（Ｃｘ）を
含み、これらフィーバックキャパシタが、第１の導出さ
れたスイッチング位相（１，３，ｎ−１）中に前記出力
手段と反転入力手段（−）との間にそれぞれ結合される
と共に、第２のスイッチング位相（２，ｎ−２，ｎ）中
に前記反転入力手段（−）とグランドとの間に結合され
ることを特徴とする反転遅延回路。 - 【請求項４】 請求項１に記載の反転遅延回路におい
て、 前記フィードバックキャパシタ手段がそれぞれ１又は複
数個の第１及び第２のフィードバックキャパシタを含
み、第１のフィードバックキャパシタが、前記第１のス
イッチング位相（φ）中に前記出力手段と反転入力手段
との間に結合されると共に、第２のスイッチング位相
〔外３〕中に前記反転入力手段（−）とグランドとの間
に結合され、前記第２のフィードバックキャパシタが、
前記第２のスイッチング位相〔外３〕中に前記出力手段
と反転入力手段（−）との間に結合されると共に前記第
１のスイッチング位相（φ）中に前記反転入力手段
（−）とグランドとの間に結合され、 前記出力キャパシタ手段（Ｃｏ）が第１及び第２の出力
キャパシタを含み、第１の出力キャパシタが、前記第２
のスイッチング位相〔外３〕中に前記出力手段と反転入
力手段（−）との間に結合されると共に、前記第２のス
イッチング位相〔外３〕中に前記出力手段と反転入力手
段（−）との間に結合され、前記第１の出力キャパシタ
が第１のスイッチング位相（φ）中に放電し、前記第２
のスイッチング位相〔外３〕中に前記第１のフィードバ
ックキャパシタの電荷が第１の出力キャパシタに移送さ
れ、前記第２の出力キャパシタが、前記第１のスイッチ
ング位相（φ）中に前記出力手段と反転入力部（−）と
の間に結合されると共に、第２のスイッチング位相〔外
３〕中に放電し、第１のスイッチング位相（φ）中に第
２のフィードバックキャパシタの電荷が前記第２の出力
キャパシタまで移送されることを特徴とする反転遅延回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL93201100:0 | 1993-04-14 | ||
| EP93201100 | 1993-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326558A true JPH06326558A (ja) | 1994-11-25 |
| JP3465951B2 JP3465951B2 (ja) | 2003-11-10 |
Family
ID=8213766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07489894A Expired - Fee Related JP3465951B2 (ja) | 1993-04-14 | 1994-04-13 | 反転遅延回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5514997A (ja) |
| JP (1) | JP3465951B2 (ja) |
| DE (1) | DE69428822T2 (ja) |
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| JP2010177791A (ja) * | 2009-01-27 | 2010-08-12 | Seiko Epson Corp | スイッチトキャパシタ回路を用いた積分回路、ローパスフィルタおよび電子機器 |
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| DE19525804A1 (de) * | 1995-07-15 | 1997-01-16 | Philips Patentverwaltung | Kammfilteranordnung |
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