JPS63153907A - スイツチトキヤパシタフイルタ - Google Patents
スイツチトキヤパシタフイルタInfo
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- JPS63153907A JPS63153907A JP30240186A JP30240186A JPS63153907A JP S63153907 A JPS63153907 A JP S63153907A JP 30240186 A JP30240186 A JP 30240186A JP 30240186 A JP30240186 A JP 30240186A JP S63153907 A JPS63153907 A JP S63153907A
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- 239000003990 capacitor Substances 0.000 title claims abstract description 140
- 238000005070 sampling Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 4
- 238000001914 filtration Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 15
- 230000010354 integration Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスイツチトキヤパシタフイルタに係り、特に一
つのフィルタの構成で特性の異なる多重出力を得るに好
適なスイツチトキヤパシタフイルタに関する。
つのフィルタの構成で特性の異なる多重出力を得るに好
適なスイツチトキヤパシタフイルタに関する。
一つのフィルタ構成で特性の異なる複数のフィルタ出力
を得るものとして、演算増幅器を用いた時分割多重構成
のものが知られている（特開昭５５−６０３２６号）、
この従来フィルタは各段における積分キャパシタを入力
信号と同数設けておき、この積分キャパシタを入力信号
の選択動作に同期させて接続切換えする構成としたもの
である。
を得るものとして、演算増幅器を用いた時分割多重構成
のものが知られている（特開昭５５−６０３２６号）、
この従来フィルタは各段における積分キャパシタを入力
信号と同数設けておき、この積分キャパシタを入力信号
の選択動作に同期させて接続切換えする構成としたもの
である。
上記従来のフィルタは各入力信号の選択の際の切換時間
の存在によって入力信号のサンプリング時点が異なって
くるという時間遅れの点について配慮されていない問題
がある。すなわち、当該フィルタを複数の入力信号を処
理するべく用いられ。
の存在によって入力信号のサンプリング時点が異なって
くるという時間遅れの点について配慮されていない問題
がある。すなわち、当該フィルタを複数の入力信号を処
理するべく用いられ。
かつ、フィルタ出力信号を相互に比較するような使用に
供される場合に、時間遅れ分だけ異なる時点のデー１夕
を出力することになるため、不正確なデータとなってし
まうからである。
供される場合に、時間遅れ分だけ異なる時点のデー１夕
を出力することになるため、不正確なデータとなってし
まうからである。
本願筒１の発明は、同時刻における複数の入力信号を１
つのフィルタ構成で処理しうるスイツチトキヤパシタフ
ィルタを提供することを目的とする。第２の発明は１つ
の入力信号に対して複数の特性のフィルタ出力を１つの
フィルタ構成で得ることができるスイツチトキヤパシタ
フィルタを提供することを目的とする。
つのフィルタ構成で処理しうるスイツチトキヤパシタフ
ィルタを提供することを目的とする。第２の発明は１つ
の入力信号に対して複数の特性のフィルタ出力を１つの
フィルタ構成で得ることができるスイツチトキヤパシタ
フィルタを提供することを目的とする。
上記第１の発明の目的は、ｎ個あるスイツチトキヤパシ
タ入力等価抵抗のキャパシタにてｎチャ ゛ネルの入力
信号を同時刻に取り込み、これを保持し、保持されたｎ
チャネルのキャパシタを順次演算増幅器に接続すると共
に１ｍ個備えた積分キャパシタを、上記したｎ個のスイ
ツチトキヤパシタ入力等価抵抗のキャパシタの接続にあ
わせて、切り換えるように接続することにより達成され
る。
タ入力等価抵抗のキャパシタにてｎチャ ゛ネルの入力
信号を同時刻に取り込み、これを保持し、保持されたｎ
チャネルのキャパシタを順次演算増幅器に接続すると共
に１ｍ個備えた積分キャパシタを、上記したｎ個のスイ
ツチトキヤパシタ入力等価抵抗のキャパシタの接続にあ
わせて、切り換えるように接続することにより達成され
る。
すなわち、第１の発明は、演算増幅器および抵抗要素と
してのスイツチトキヤパシタ回路を用いて構成されたス
イツチトキヤパシタにおいて、前記スイツチトキヤパシ
タフイルタの入力段に複数並列接続され、前記フィルタ
入力信号のサンプリング時に同時に前記スイツチトキヤ
パシタフイルタの入力端から切離されて同時刻における
各フィルタ入力信号をそれぞれ保持する入力段スイツチ
トキヤパシタと、前記演算増幅器の入力端と出力端間に
複数並列接続され、前記各入力段スイツチトキヤパシタ
回路の前記スイツチトキヤパシタフイルタの入力端への
接続切換えタイミングに同期して切換接続可能な積分キ
ャパシタ群と、を備えたことを特徴とするものである。
してのスイツチトキヤパシタ回路を用いて構成されたス
イツチトキヤパシタにおいて、前記スイツチトキヤパシ
タフイルタの入力段に複数並列接続され、前記フィルタ
入力信号のサンプリング時に同時に前記スイツチトキヤ
パシタフイルタの入力端から切離されて同時刻における
各フィルタ入力信号をそれぞれ保持する入力段スイツチ
トキヤパシタと、前記演算増幅器の入力端と出力端間に
複数並列接続され、前記各入力段スイツチトキヤパシタ
回路の前記スイツチトキヤパシタフイルタの入力端への
接続切換えタイミングに同期して切換接続可能な積分キ
ャパシタ群と、を備えたことを特徴とするものである。
上記第２の発明の目的は、入力信号を一つのスイツチト
キヤパシタ等価抵抗により取り込み、これを保持し、保
持した入力信号を順次時分割で異なる容量値の積分キャ
パシタの接続切換えに合せて演算増幅器に与えることに
より達成される。すなわち、第２の発明は、演算増幅器
および抵抗要素としてのスイツチトキヤパシタ回路を用
いて構成されたスイツチトキヤパシタフイルタにおいて
、当該スイツチトキヤパシタフィルタの入力段に当該フ
ィルタ入力信号を保持する一つの人力段スイツチトキヤ
パシタ回路と、前記演算増幅器の入力端と出力端間に前
記入力段スイツチトキヤパシタ回路のスイッチング周期
に同期して切換接続可能でそれぞれ静電容量の異なる複
数の積分キャパシタと、を備えたことを特徴とするもの
である。
キヤパシタ等価抵抗により取り込み、これを保持し、保
持した入力信号を順次時分割で異なる容量値の積分キャ
パシタの接続切換えに合せて演算増幅器に与えることに
より達成される。すなわち、第２の発明は、演算増幅器
および抵抗要素としてのスイツチトキヤパシタ回路を用
いて構成されたスイツチトキヤパシタフイルタにおいて
、当該スイツチトキヤパシタフィルタの入力段に当該フ
ィルタ入力信号を保持する一つの人力段スイツチトキヤ
パシタ回路と、前記演算増幅器の入力端と出力端間に前
記入力段スイツチトキヤパシタ回路のスイッチング周期
に同期して切換接続可能でそれぞれ静電容量の異なる複
数の積分キャパシタと、を備えたことを特徴とするもの
である。
上記第１の発明によれば、複数のフィルタ入力信号が与
えられた場合、入力段に複数並列に接続されたスイツチ
トキヤパシタ回路のそれぞれには各フィルタ入力信号が
それぞれ個別的に保持される。これは、フィルタ入力信
号のサンプリング時に当該スイツチトキヤパシタ回路が
フィルタの入力端から切離され、当該スイツチトキヤパ
シタ回路内のキャパシタにフィルタ入力信号が充電され
るからである。このときの充電は各スイツチトキヤパシ
タ回路が同時に切離されて各フィルタ入力信号を同時サ
ンプリングすることとなる１次に、保持された各フィル
タ入力信号は時分割で一つのフィルタを共用して処理さ
れて順次出力されるが、その各フィルタ出力の出力時点
は時系列的であってもデータ内容としてはあく零で同時
サンプリングデータであるから、データ相互の時間遅れ
の問題は発生しない、フィルタでのフィルタリング処理
は、演算増幅器の入出力間に接続された積分キャパシタ
の静電容量値に依存するが、積分キャパシタは複数設け
られており、したがって各フィルタ入力信号の性質とフ
ィルタの振幅特性（減衰特性）とを考慮して適切な静電
容量値に選択することにより最適な特性を得ることがで
きる。この場合の接続切換は入力段スイツチトキヤパシ
タ回路のスイッチング周波数と積分キャパシタ切換周波
数とを対応づける（同期させる）ことにより実現するこ
とができる。
えられた場合、入力段に複数並列に接続されたスイツチ
トキヤパシタ回路のそれぞれには各フィルタ入力信号が
それぞれ個別的に保持される。これは、フィルタ入力信
号のサンプリング時に当該スイツチトキヤパシタ回路が
フィルタの入力端から切離され、当該スイツチトキヤパ
シタ回路内のキャパシタにフィルタ入力信号が充電され
るからである。このときの充電は各スイツチトキヤパシ
タ回路が同時に切離されて各フィルタ入力信号を同時サ
ンプリングすることとなる１次に、保持された各フィル
タ入力信号は時分割で一つのフィルタを共用して処理さ
れて順次出力されるが、その各フィルタ出力の出力時点
は時系列的であってもデータ内容としてはあく零で同時
サンプリングデータであるから、データ相互の時間遅れ
の問題は発生しない、フィルタでのフィルタリング処理
は、演算増幅器の入出力間に接続された積分キャパシタ
の静電容量値に依存するが、積分キャパシタは複数設け
られており、したがって各フィルタ入力信号の性質とフ
ィルタの振幅特性（減衰特性）とを考慮して適切な静電
容量値に選択することにより最適な特性を得ることがで
きる。この場合の接続切換は入力段スイツチトキヤパシ
タ回路のスイッチング周波数と積分キャパシタ切換周波
数とを対応づける（同期させる）ことにより実現するこ
とができる。
また、第２の発明によれば、一つの入力段スイツチトキ
ヤパシタ回路に対し、互に静電容量の異なる積分キャパ
シタを演算増幅器に接続しであることにより、一つのフ
ィルタ入力信号を異なる減衰特性のフィルタとして処理
することができる。
ヤパシタ回路に対し、互に静電容量の異なる積分キャパ
シタを演算増幅器に接続しであることにより、一つのフ
ィルタ入力信号を異なる減衰特性のフィルタとして処理
することができる。
この場合、各積分キャパシタを時分割で切換接続するが
、フィルタ構成は一つであることから小形で多種の特性
をもつフィルタが実現可能である。
、フィルタ構成は一つであることから小形で多種の特性
をもつフィルタが実現可能である。
次に、本発明の実施例を図面に基づいて説明する。
スイツチトキヤパシタ等価抵抗
まず、スイツチトキヤパシタ等価抵抗について簡単に説
明する。
明する。
第１４図（ａ）〜（ｄ）はスイツチトキヤパシタ等価抵
抗の原理を説明するものである。第１４図において、端
子の、■の電圧をそれぞれＶｔ。
抗の原理を説明するものである。第１４図において、端
子の、■の電圧をそれぞれＶｔ。
ｖｌとして第６図（ａ）のようにＭＯＳ等のアナログス
イッチ（以下、スイッチという、）ＳｔをＯＮした状態
では、キャパシタＣには、Ｑｚ＝ＣＶ ｘで表わされる
電荷Ｑｚが充電される。この状態で、次に、第６図（ｂ
）のようにスイッチＳ１をＯＮすると、キャパシタＣに
はＱ １ ＝ ＣＶ １で表わす電荷Ｑ１が蓄積され、
ＱｌとＱｌの差の電荷ΔＱが端子■側から流れ込むこと
になる。
イッチ（以下、スイッチという、）ＳｔをＯＮした状態
では、キャパシタＣには、Ｑｚ＝ＣＶ ｘで表わされる
電荷Ｑｚが充電される。この状態で、次に、第６図（ｂ
）のようにスイッチＳ１をＯＮすると、キャパシタＣに
はＱ １ ＝ ＣＶ １で表わす電荷Ｑ１が蓄積され、
ＱｌとＱｌの差の電荷ΔＱが端子■側から流れ込むこと
になる。
すなわち、この状態における電荷ΔＱは次式のように表
わせる。
わせる。
ΔＱ＝Ｑｓ−Ｑｚ＝Ｃ（Ｖｌ−Ｖｔ） ”（１
）ここで、再び第６図（ｃ）に示すようにスイッチＳｔ
をＯＮするとキャパシタＣの電荷がＱｚ＝ＣＶｘとなり
（１）式に示す電荷ΔＱと同量の電荷がキャパシタＣか
ら端子■に流出する。
）ここで、再び第６図（ｃ）に示すようにスイッチＳｔ
をＯＮするとキャパシタＣの電荷がＱｚ＝ＣＶｘとなり
（１）式に示す電荷ΔＱと同量の電荷がキャパシタＣか
ら端子■に流出する。
したがって、同期Ｔで上記動作を繰返すようにすれば、
同期Ｔで電荷ΔＱがキャパシタＣを介し移動することに
なり、結果的に端子■から端子■へ（２）式で示す電流
ｉが平均的に流れることになるものである。
同期Ｔで電荷ΔＱがキャパシタＣを介し移動することに
なり、結果的に端子■から端子■へ（２）式で示す電流
ｉが平均的に流れることになるものである。
ｉ＝ΔＱ ／ Ｔ ＝ Ｃ（Ｖ ｓ −Ｖ ｘ ） ／
Ｔ ・・・（２）一方、同図（ｄ）に示すよう
に抵抗Ｒの両端各界における電圧がそれぞれＶ＋、Ｖｚ
である場合、抵抗Ｒに流れる電流ｉＲは以下のようにな
る。
Ｔ ・・・（２）一方、同図（ｄ）に示すよう
に抵抗Ｒの両端各界における電圧がそれぞれＶ＋、Ｖｚ
である場合、抵抗Ｒに流れる電流ｉＲは以下のようにな
る。
１Ｒ＝（Ｖｔ−Ｖ２）Ｒ−（３）
ここで、ｉ ＝ ｉ ｎとすれば、（２）、（３）式よ
り以下の（４）式が得られる。
り以下の（４）式が得られる。
Ｒ＝Ｔ／Ｃ：＝ １ ／ｆ −Ｃ−（４）ただし、ｆ＝
スイッチイング周波数である。
スイッチイング周波数である。
このように、スイツチトキヤパシタによる等価抵抗はキ
ャパシタＣの容量（Ｃ）とスイッチングの周期Ｔとの比
で決定され、周期Ｔを変えることによりキャパシタＣの
容量値を変えることなく等価抵抗を自由に変化させ得る
ものである。
ャパシタＣの容量（Ｃ）とスイッチングの周期Ｔとの比
で決定され、周期Ｔを変えることによりキャパシタＣの
容量値を変えることなく等価抵抗を自由に変化させ得る
ものである。
以上述べたスイツチトキヤパシタ回路は基本的な回路で
あるが、実際には寄生容量の影響を受けにくい第１４図
（６）に示す回路などが用いられる。第１４図（ａ）の
中の７はクロックφの極性を反転したものである。
あるが、実際には寄生容量の影響を受けにくい第１４図
（６）に示す回路などが用いられる。第１４図（ａ）の
中の７はクロックφの極性を反転したものである。
以上のスイツチトキヤパシタ回路をフィルタ回路の抵抗
要素に用いて作られたのがスイツチトキヤパシタフイル
タである。
要素に用いて作られたのがスイツチトキヤパシタフイル
タである。
スイツチトキヤパシタフイルタｉその用途によって、演
算増幅器を多重使用する場合である。
算増幅器を多重使用する場合である。
次に、本発明によ、るスイツチトキヤパシタフイルタの
各実施例をその態様別に説明する。
各実施例をその態様別に説明する。
ローパスフィルタ 第１の
第１図に第１の発明に係る２人力、２出力のローパスフ
ィルタの実施例を示す、第１図に示すように、ローパス
フィルタの基本的構成は、スイツチトキヤパシタ等価抵
抗（以下１等価抵抗と略す＊ ）ＳＣＩによって接続さ
れた演算増＠＠１００および２００と、演算増＠１９１
００の入出力間に跨って接続された等価抵抗Ｓｅｍと、
同じく演算増幅Ｉｇ１００の入出力間に跨って接続され
た積分キャパシタＣ・、Ｃｙと演算増幅器２００−の入
出力間に跨って接続された積分キャパシタＣｍ、Ｃ・と
、演算増幅器１００の入力と２００の出力間に接続され
た帰還等抵抗ＳＣｇとよりなる。
ィルタの実施例を示す、第１図に示すように、ローパス
フィルタの基本的構成は、スイツチトキヤパシタ等価抵
抗（以下１等価抵抗と略す＊ ）ＳＣＩによって接続さ
れた演算増＠＠１００および２００と、演算増＠１９１
００の入出力間に跨って接続された等価抵抗Ｓｅｍと、
同じく演算増幅Ｉｇ１００の入出力間に跨って接続され
た積分キャパシタＣ・、Ｃｙと演算増幅器２００−の入
出力間に跨って接続された積分キャパシタＣｍ、Ｃ・と
、演算増幅器１００の入力と２００の出力間に接続され
た帰還等抵抗ＳＣｇとよりなる。
そして、演算増幅器１００の入力端には二つの入力段ス
イツチトキヤパシタ回路（なお、この回路は単なる等価
抵抗としてではなく、後述するようにサンプルホールド
回路として機能するので。
イツチトキヤパシタ回路（なお、この回路は単なる等価
抵抗としてではなく、後述するようにサンプルホールド
回路として機能するので。
他のスイツチトキヤパシタ等価抵抗と区別する意味でこ
のような名称を以下使用する。）ＳＣＩ。
のような名称を以下使用する。）ＳＣＩ。
ＳＣｓが並列に接続されている。一方、演算増幅器２０
０の出力段には二つのスイツチトキヤパシタ回路からな
るサンプルホールド回路ＳＣｓ。
０の出力段には二つのスイツチトキヤパシタ回路からな
るサンプルホールド回路ＳＣｓ。
ＳＣｔが並列に接続されている。また、第１図中、８１
４８フは後述するクロック信号により駆動されるＭＯＳ
−ＦＥＴ等のアナログスイッチ製置しており、同一タイ
ミングでスイッチングするものには説明を簡単にするた
め同一符号を重複使用しである。Ｃ１、ＣＢは入力信号
のサンプルホールド用キャパシタ＊ Ｃ１０ｇ’ ＣＨ
ｌは出力信号のサンプルホールド用キャパシタをそれぞ
れ示している。
４８フは後述するクロック信号により駆動されるＭＯＳ
−ＦＥＴ等のアナログスイッチ製置しており、同一タイ
ミングでスイッチングするものには説明を簡単にするた
め同一符号を重複使用しである。Ｃ１、ＣＢは入力信号
のサンプルホールド用キャパシタ＊ Ｃ１０ｇ’ ＣＨ
ｌは出力信号のサンプルホールド用キャパシタをそれぞ
れ示している。
Ｖ ＠ １ ＠ Ｖ ＠ ｚはフィルタ入力電圧、 Ｖ
ｏｚ、 Ｖｏｚはフィルタ出力電圧、Ｖｏは演算増幅器
】００の出力電圧、Ｖ ｏ ’ は演算増幅器２００
の出力電圧を示している。
ｏｚ、 Ｖｏｚはフィルタ出力電圧、Ｖｏは演算増幅器
】００の出力電圧、Ｖ ｏ ’ は演算増幅器２００
の出力電圧を示している。
次に、動作を説明する。まずアナログスイッチＳ１〜Ｓ
７の動作を第２図により説明する。アナログスイッチ８
１はクロックφＳが“１”のときＯＮ、”Ｏ”のときＯ
ＦＦとなる。アナログスイッチＢｚはクロックφ２が“
１”のときＯＮ。
７の動作を第２図により説明する。アナログスイッチ８
１はクロックφＳが“１”のときＯＮ、”Ｏ”のときＯ
ＦＦとなる。アナログスイッチＢｚはクロックφ２が“
１”のときＯＮ。
“０”のときＯＦＦとなる。アナログスイッチＳ８はク
ロックφ８が“ｌ”のときＯＮ、 “０”のときＯＦ
Ｆとなる。アナログスイッチ４と５とは相対的に逆の動
作を行ない、４はクロックφ里が“０”のときＯＮ、“
ｌ”のときＯＦＦとなり、５はクロックφ１が“１＃の
ときＯＮ、”ＯＮのときＯＦＦとなる。アナログスイッ
チ６と７も同じく相対的に逆の動作であり、６はクロッ
クφ１が“１”のときＯＮ、′０”のときＯＦＦとなり
、７はクロックＴｆが“０”のときＯＮ、′１”のとき
ＯＦＦとなる。
ロックφ８が“ｌ”のときＯＮ、 “０”のときＯＦ
Ｆとなる。アナログスイッチ４と５とは相対的に逆の動
作を行ない、４はクロックφ里が“０”のときＯＮ、“
ｌ”のときＯＦＦとなり、５はクロックφ１が“１＃の
ときＯＮ、”ＯＮのときＯＦＦとなる。アナログスイッ
チ６と７も同じく相対的に逆の動作であり、６はクロッ
クφ１が“１”のときＯＮ、′０”のときＯＦＦとなり
、７はクロックＴｆが“０”のときＯＮ、′１”のとき
ＯＦＦとなる。
次に具体的に動作を第３図のタイムチャートおよび第１
５！１．第４１！１〜第７ｗＡの回路に従って説明する
。各入力段スイツチトキヤパシタ回路５ＣｓｅＳＣｓの
各入力端にはフィルタ入力電圧Ｖ ｉ ｘ ２ｖ、！が
それぞれ印加される。第３図は参照して、時刻Ｔｚ（１
）においては、アナログスイッチＳｔ。
５！１．第４１！１〜第７ｗＡの回路に従って説明する
。各入力段スイツチトキヤパシタ回路５ＣｓｅＳＣｓの
各入力端にはフィルタ入力電圧Ｖ ｉ ｘ ２ｖ、！が
それぞれ印加される。第３図は参照して、時刻Ｔｚ（１
）においては、アナログスイッチＳｔ。
Ｓｓ ＊ ＳｓがＯＮとなり（第２図参照）、他はＯＦ
Ｆである。このときの回路の接続状態は第４図に示す通
りである。すなわち、入力段スイツチトキヤパシタ回路
ＳＣｚ 、ＳＣｓは演算増幅器１００の入力端から切離
されて入力サンプルホールド用キャパシタＣｓ、Ｃｚに
よる充電回路が形成される。したがって、入力サンプル
ホールド用キャパシタＣｓ 、Ｃｚにはフィルタ入カ電
圧Ｖ口。
Ｆである。このときの回路の接続状態は第４図に示す通
りである。すなわち、入力段スイツチトキヤパシタ回路
ＳＣｚ 、ＳＣｓは演算増幅器１００の入力端から切離
されて入力サンプルホールド用キャパシタＣｓ、Ｃｚに
よる充電回路が形成される。したがって、入力サンプル
ホールド用キャパシタＣｓ 、Ｃｚにはフィルタ入カ電
圧Ｖ口。
Ｖ ｓ ｘの同時刻の各瞬時ａｌ、ｂｌが充電保持され
ることになり、両保持信号ａｌ、ｂｌに相対的な時間差
はない、このときキャパシタＣ１，Ｃ２の各端子電圧を
Ｖａ 、Ｖｂに示す。
ることになり、両保持信号ａｌ、ｂｌに相対的な時間差
はない、このときキャパシタＣ１，Ｃ２の各端子電圧を
Ｖａ 、Ｖｂに示す。
一方、演算増幅器１００および２００の一側入力端子と
出力端子間に積分キャパシタＣＢおよびＣａが接続され
る。このとき積分キャパシタＣａおよびＣ８は、Ｔｚ（
０）時刻の電圧を保持している。すなわち、フィルタの
出力端子Ｖ ｏ ’ には。
出力端子間に積分キャパシタＣＢおよびＣａが接続され
る。このとき積分キャパシタＣａおよびＣ８は、Ｔｚ（
０）時刻の電圧を保持している。すなわち、フィルタの
出力端子Ｖ ｏ ’ には。
第３図に示すように出力電圧ａｏ’ が得られる。
さらに、このＴ１（１）時刻に、帰還等価抵抗のキャパ
シタＣ６が演算増幅器２００の出力端子Ｖ ｏ ’
に接続され出力電圧ａｏ′ が充電される。
シタＣ６が演算増幅器２００の出力端子Ｖ ｏ ’
に接続され出力電圧ａｏ′ が充電される。
以上が、Ｔｓ（１）時刻におけるフィルタの動作である
。
。
次に、’Ｉ’５（１）時刻において、第１図に示したア
ナログスイッチＳｓ 、ＳａおよびＳ６がＯＮし、他の
アナログスイッチＯＦＦする。このときの回路の接続状
態は第５図に示す通りである。すなわち、演算増幅器１
００の一側入力端子には、キャパシタＣ１およびキャパ
シタＯｓが接続される。
ナログスイッチＳｓ 、ＳａおよびＳ６がＯＮし、他の
アナログスイッチＯＦＦする。このときの回路の接続状
態は第５図に示す通りである。すなわち、演算増幅器１
００の一側入力端子には、キャパシタＣ１およびキャパ
シタＯｓが接続される。
また、演算増幅器１００の出力端子と演算増幅器２００
の一側入力端子間にキャパシタＣ番が接続される。演算
増幅器１００および２００の一側入力端子と出力端子間
には、Ｔ１（１）時刻に引つづき、キャパシタＣＢおよ
びＣＩが接続される。このような動作により、演算増幅
器１００および２００において、各キャパシタの電圧を
演算し、この結果を積分キャパシタＣ６およびＣ６に充
電する。
の一側入力端子間にキャパシタＣ番が接続される。演算
増幅器１００および２００の一側入力端子と出力端子間
には、Ｔ１（１）時刻に引つづき、キャパシタＣＢおよ
びＣＩが接続される。このような動作により、演算増幅
器１００および２００において、各キャパシタの電圧を
演算し、この結果を積分キャパシタＣ６およびＣ６に充
電する。
その結果、フィルタの出力端子Ｖ ｏ ’ には第３
図に示す、電圧ａ １／ が得られる。また、アナロ
グスイッチＳｓがＯＮすることにより、出力波形の連続
化のためのキャパシタＣＩＯが出力端子Ｖ ｏ ’に接
続され、出力電圧ａ １／ をサンプルホールドし、
第３図に示す出力電圧Ｖ ｏ １を得る０以上がＴｌｋ
（１）時刻の動作説明である。
図に示す、電圧ａ １／ が得られる。また、アナロ
グスイッチＳｓがＯＮすることにより、出力波形の連続
化のためのキャパシタＣＩＯが出力端子Ｖ ｏ ’に接
続され、出力電圧ａ １／ をサンプルホールドし、
第３図に示す出力電圧Ｖ ｏ １を得る０以上がＴｌｋ
（１）時刻の動作説明である。
次に、ＴＪ＋（１）時刻の動作について説明する・Ｔａ
（１）時刻には、アナログスイッチＳ８およびＳ７がＯ
ＮＬ、、他のアナログスイッチはＯＦ Ｉ・’する。こ
のときの回路の接続状態は第：３図に示す通りである。
（１）時刻には、アナログスイッチＳ８およびＳ７がＯ
ＮＬ、、他のアナログスイッチはＯＦ Ｉ・’する。こ
のときの回路の接続状態は第：３図に示す通りである。
すなわち、演算増幅器１００および２００の一側入力端
子と出力端子間に積分キャパシタＣ７およびＣ９が接続
する。このとき積分キャパシタＣ７およびＣＩは、Ｔａ
（０）時刻の電圧を保持している。すなわち、フィルタ
の出力端子Ｖ ｏ ’ には、第３図に示す出力電圧
ｂｏ’ が得られる。さらに、このＴａ（１）時刻に
は、フィルタの帰還等価抵抗用のキャパシタであるキャ
パシタＣδが演算増幅器２００出力端子Ｖｏ’ 出力
電圧ｂｏ’ を充電する１以上が、Ｔａ（１）時刻に
おける動作説明である。
子と出力端子間に積分キャパシタＣ７およびＣ９が接続
する。このとき積分キャパシタＣ７およびＣＩは、Ｔａ
（０）時刻の電圧を保持している。すなわち、フィルタ
の出力端子Ｖ ｏ ’ には、第３図に示す出力電圧
ｂｏ’ が得られる。さらに、このＴａ（１）時刻に
は、フィルタの帰還等価抵抗用のキャパシタであるキャ
パシタＣδが演算増幅器２００出力端子Ｖｏ’ 出力
電圧ｂｏ’ を充電する１以上が、Ｔａ（１）時刻に
おける動作説明である。
次に、Ｔ４（１）時刻の動作について説明する。
Ｔａ（１）時刻には、アナログスイッチＳｓ＋ 、 Ｓ
ｓおよびＳ７がＯＮし、他のアナログスイッチはＯＦＦ
する。このときの回路の接続状態は第３図に示す通りで
あり、演算増幅器１００の一側入力端子にキャパシタＣ
２およびキャパシタＣ６が接続される。演算増幅器１０
０および２００の一側入力端子と出力端子間には、Ｔａ
（１）時刻に引きつづき、キャパシタＣ７およびＣ９が
接続される。
ｓおよびＳ７がＯＮし、他のアナログスイッチはＯＦＦ
する。このときの回路の接続状態は第３図に示す通りで
あり、演算増幅器１００の一側入力端子にキャパシタＣ
２およびキャパシタＣ６が接続される。演算増幅器１０
０および２００の一側入力端子と出力端子間には、Ｔａ
（１）時刻に引きつづき、キャパシタＣ７およびＣ９が
接続される。
このときのキャパシタＣ２の電圧は、入力端子Ｖ 口を
充電したキャパシタＣ１と同時刻のＴｔ（１）時刻に入
力電圧ｖｌを充電した値となる。すなわち、第３図に示
す入力電圧ｂｌとなる。このような動作により、演算増
幅Ｄ１００および２００において、各キャパシタ電圧を
演算し、この結果を積分キャパシタＣ７およびＣＩＩに
充電する。
充電したキャパシタＣ１と同時刻のＴｔ（１）時刻に入
力電圧ｖｌを充電した値となる。すなわち、第３図に示
す入力電圧ｂｌとなる。このような動作により、演算増
幅Ｄ１００および２００において、各キャパシタ電圧を
演算し、この結果を積分キャパシタＣ７およびＣＩＩに
充電する。
したがって、第１図に示すフィルタの出力端子Ｖｏ’
には、第３図に示す、電圧ｂ１′ が得られる。ま
た、第１図において、アナログスイッチＳｓをＯＮする
ことにより、出力波形の連続化のためのキャパシタＣｔ
ｔが出力端子Ｖｏ’ に接続され、上記した出力電圧
す工′ をサンプルホールドし、第３図に示す出力電
圧Ｖｏｗを得る。
には、第３図に示す、電圧ｂ１′ が得られる。ま
た、第１図において、アナログスイッチＳｓをＯＮする
ことにより、出力波形の連続化のためのキャパシタＣｔ
ｔが出力端子Ｖｏ’ に接続され、上記した出力電圧
す工′ をサンプルホールドし、第３図に示す出力電
圧Ｖｏｗを得る。
以上述べたＴ１〜Ｔ４時刻の一連の動作を周期Ｔごとに
順次繰り返すことにより、出力電圧ａ′Ｎおよびｂ’
ｎ （Ｎ＝０．１．・旧・・ｎ）を得ることができる
。したがって、一つのフィルタの構成で多入力に対する
多出力が可能であることが理解できる。力端子ｖｏ１お
よびＶ ｏ ｓには以下に示す伝達関数を得ることがで
きる。
順次繰り返すことにより、出力電圧ａ′Ｎおよびｂ’
ｎ （Ｎ＝０．１．・旧・・ｎ）を得ることができる
。したがって、一つのフィルタの構成で多入力に対する
多出力が可能であることが理解できる。力端子ｖｏ１お
よびＶ ｏ ｓには以下に示す伝達関数を得ることがで
きる。
さらに、Ｔ ４（Ｎ ）時刻には、それぞれ複数の入力
電圧を取り込んだ同時刻であるＴ １（Ｎ ）時刻に対
する出力電圧が得られることが明らかである。
電圧を取り込んだ同時刻であるＴ １（Ｎ ）時刻に対
する出力電圧が得られることが明らかである。
また、第１図において、以下に示す２種のフィルタの特
性定数が得られる。
性定数が得られる。
（ｊｌ） 出力Ｖｏ怠
Ｃｆｏ・・・しゃ新局波数、Ｑ・・・選択度、Ｈ・・・
利得係数、） 第８ｒｊ４に、フィルタの２種の出力である、Ｖａｔお
よびＶｏｗの振幅特性を示す、第８図において、（ａ）
および（ｂ）はキャパシタＣ１およびＣｚ、キャパシタ
Ｃ６およびＣフ、キャパシタＣ８およびＣ・がそれぞれ
同じ値の場合の特性例を示している。上記した（６）〜
（１１）式より、積分キャパシタＣ＠、Ｃ７、Ｃａおよ
びＣ１１，入力段のキャパシタＣ１およびＣｚをそれぞ
れ、任意に変更することにより、複数入力に対する異な
った複数の出力を得ることが可能であることは容易に理
解できる。第９図に、異った複数の出力の振幅特性を示
す。
利得係数、） 第８ｒｊ４に、フィルタの２種の出力である、Ｖａｔお
よびＶｏｗの振幅特性を示す、第８図において、（ａ）
および（ｂ）はキャパシタＣ１およびＣｚ、キャパシタ
Ｃ６およびＣフ、キャパシタＣ８およびＣ・がそれぞれ
同じ値の場合の特性例を示している。上記した（６）〜
（１１）式より、積分キャパシタＣ＠、Ｃ７、Ｃａおよ
びＣ１１，入力段のキャパシタＣ１およびＣｚをそれぞ
れ、任意に変更することにより、複数入力に対する異な
った複数の出力を得ることが可能であることは容易に理
解できる。第９図に、異った複数の出力の振幅特性を示
す。
以上に述べた本発明の実施例によると、積分キャパシタ
を複数備え、これを切り換えて接続することにより、フ
ィルタの多重化を可能にでき、演算増幅器の多重使用を
可能できる。
を複数備え、これを切り換えて接続することにより、フ
ィルタの多重化を可能にでき、演算増幅器の多重使用を
可能できる。
また、同時刻に入力端子を充電するので、入力選択によ
る時間遅れが生じず、常に、同時刻の瞬時値に対するフ
ィルタ出力が得られ、瞬時値の入力電圧を用いて演算す
る制御装置には非常に有効である。
る時間遅れが生じず、常に、同時刻の瞬時値に対するフ
ィルタ出力が得られ、瞬時値の入力電圧を用いて演算す
る制御装置には非常に有効である。
バンドパスフィルタ
いままで述べたフィルタはローパスフィルタの構成につ
いて説明したものであるが、第１図において、演算増幅
回路２００の出力端子Ｖ ｏ ’ の後段に設けたサ
ンプルホールド回路Ｓ Ｃｓ 、 Ｓ Ｃ７を、演算増
幅回路１００の出力端子Ｖ ｏ ’ に設けることに
より、バンドパスフィルタの構成としても適用できる。
いて説明したものであるが、第１図において、演算増幅
回路２００の出力端子Ｖ ｏ ’ の後段に設けたサ
ンプルホールド回路Ｓ Ｃｓ 、 Ｓ Ｃ７を、演算増
幅回路１００の出力端子Ｖ ｏ ’ に設けることに
より、バンドパスフィルタの構成としても適用できる。
以下に、バンドパスフィルタの伝達関数を示す。
バンドパスフィルタの特性定数である中心周波数／ ｏ
、選択度Ｑは（６）、（７）、（９）および（１０）
式に示したローパスフィルタの場合と同じである。また
、利得係数Ｈは以下のようになる。
、選択度Ｑは（６）、（７）、（９）および（１０）
式に示したローパスフィルタの場合と同じである。また
、利得係数Ｈは以下のようになる。
（１） 出力Ｖ ｏ ｔ
Ｃａ
（ｉｔ） 出力Ｖｏｗ
このように本発明は、ローパスフィルタにもバンドパス
フィルタにも適用できる。
フィルタにも適用できる。
ローパスフィルタの他の 流側（第２の発明）第１０図
は第２の発明の実施例である。第】０図に示す回路は、
第１図に示した回路のＶ ｒ ｚ側の入力段スイツチト
キヤパシタ回路がないものである。すなわち、１人力に
対し、多出力となるフィルタの回路構成である。
は第２の発明の実施例である。第】０図に示す回路は、
第１図に示した回路のＶ ｒ ｚ側の入力段スイツチト
キヤパシタ回路がないものである。すなわち、１人力に
対し、多出力となるフィルタの回路構成である。
各アナログスイッチの動作は、第１図に示した回路と全
く同じであるが、入力段のキャパシタＣ１を動作する各
スイッチＳａ 、Ｓａが、他の等価抵抗ＳＣｓ、８０番
、ＳＣｇの各スイッチＳａ 。
く同じであるが、入力段のキャパシタＣ１を動作する各
スイッチＳａ 、Ｓａが、他の等価抵抗ＳＣｓ、８０番
、ＳＣｇの各スイッチＳａ 。
Ｓ３と同じタイミングで動作するようにした。このよう
な構成にすることにより、第１１図に示すように、一つ
の入力信号に対して複数の異なった出力信号を得ること
ができる。
な構成にすることにより、第１１図に示すように、一つ
の入力信号に対して複数の異なった出力信号を得ること
ができる。
さらに、第１２図に示すように、第１図の回路構成を流
用して、入力端子同士を接続し、一つの入力Ｖ目のみが
入力する構成にしてもよい０回路の動作は、第１図に示
した回路と全く同様である。
用して、入力端子同士を接続し、一つの入力Ｖ目のみが
入力する構成にしてもよい０回路の動作は、第１図に示
した回路と全く同様である。
このことにより、一つの入力信号に対し、異なつた特性
の複数の出力を得ることができる。また。
の複数の出力を得ることができる。また。
第９図の回路は、複数の出力が同時刻の入力信号に対す
る出力となり、フィルタの多重化における遅れがないと
いう特徴を有するものである。
る出力となり、フィルタの多重化における遅れがないと
いう特徴を有するものである。
亘立笈旦叢
以上述べた実施例はアナログ信号を得る構成であった。
そこで、出力波形が階段状であることから、第１３図に
示すように、サンプルホールド用のスイツチトキヤパシ
タ回路ＳＣ＠、ＳＣ７に代えて、高速のアナログディジ
タル変換回路３００を備え、さらに入力段のスイツチト
キヤパシタ回路数を多くして、多数の入力信号Ｖ＋５ｐ
ＶＩｘ・・・・・・ｖＩｌｌを受ける多入力構成とする
。
示すように、サンプルホールド用のスイツチトキヤパシ
タ回路ＳＣ＠、ＳＣ７に代えて、高速のアナログディジ
タル変換回路３００を備え、さらに入力段のスイツチト
キヤパシタ回路数を多くして、多数の入力信号Ｖ＋５ｐ
ＶＩｘ・・・・・・ｖＩｌｌを受ける多入力構成とする
。
このことにより、出力波形は入力数ｎに応じたＶ ｉ
ｎに対するフィルタ出力Ｖｏ’ が繰返し得られる。
ｎに対するフィルタ出力Ｖｏ’ が繰返し得られる。
このフィルタ出力Ｖｏ’ をアナログディジタル変換
回路３００に入力することにより、高速にディジタル量
に変換可能な入力変換回路を実現することかできる。
回路３００に入力することにより、高速にディジタル量
に変換可能な入力変換回路を実現することかできる。
このことにより、アナログ信号をホールドするサンプル
ホールド回路およびサンプルホールド出力を切り換える
アナログマルチプレクサが不要となり１回路の小形化が
図れる。
ホールド回路およびサンプルホールド出力を切り換える
アナログマルチプレクサが不要となり１回路の小形化が
図れる。
［発明の効果〕
以上述べたように、第１の発明によれば、複数の入力信
号を同時にフィルタ処理する場合に、一つのフィルタの
回路構成で複数（ｎ）の入力信号を複数（ｍ）の同特性
または異なる特性で出力を得ることができ、フィルタの
多重化とともに複数入力信号の選択時の遅れ時間の発生
を防止できる。
号を同時にフィルタ処理する場合に、一つのフィルタの
回路構成で複数（ｎ）の入力信号を複数（ｍ）の同特性
または異なる特性で出力を得ることができ、フィルタの
多重化とともに複数入力信号の選択時の遅れ時間の発生
を防止できる。
また、第２の発明によれば、一つの人力信号に対して複
数の異なる特性のフィルタ出力を一つのフィルタ回路多
重化により得ろことができる。
数の異なる特性のフィルタ出力を一つのフィルタ回路多
重化により得ろことができる。
第１図は本発明に係るローパスフィルタの実施例を示す
回路図、第２図は各アナログスイッチを駆動するクロッ
ク信号のタイムチャート、第３図は各部の電圧波形を示
す波形図、第４図は時刻ＴＩ（１）における接続状態を
示す回路図、第５図は時刻Ｔｚ（１）における接続状態
を示す回路図、第６図は′ｒδ（１）における接続状態
を示す回路図、第７図は時刻Ｔａ（１）における接続状
態を示す回路図、第８図は異なる２種のフィルタ特性を
示す特性図、第９図は異なる２種の振輔特性を示す特性
図、第１０図は他の実施例を示す回路図、第１１図はそ
のフィルタ特性を示す特性図、第１２図は応用例を示す
回路図、第１３図は他の応用例を示す回路図、第１４図
はスイツチトキヤパシタ回路の原理説明図である。 ＳＣ１，ＳＣｚ・・・入力段スイツチトキヤパシタ回路
、ＳＣδＨＳ Ｃａ ＨＳ Ｃ２Ｉ・・・スイツチトキ
ヤパシタ等価抵抗、ＳＣｓ 、ＳＣ７・・・サンプルホ
ールド回路、Ｃ１ｘＣｅ、Ｃｔｏ、Ｃ１５−スイツチト
キヤパシタ、Ｃａ ” Ｃｓ・・・積分キャパシタ、８
１〜Ｓ７・・・アナログスイッチ、１００．２００・・
・演算増幅器。 ３００・・・アナログディジタル変換器、 Ｖ＋ｚ＊
Ｖ＋２〜■Ｉｎ・・・フィルタ入力電圧、Ｖａｔ、 Ｖ
ｏｚ・・・フィルタ出力電圧。
回路図、第２図は各アナログスイッチを駆動するクロッ
ク信号のタイムチャート、第３図は各部の電圧波形を示
す波形図、第４図は時刻ＴＩ（１）における接続状態を
示す回路図、第５図は時刻Ｔｚ（１）における接続状態
を示す回路図、第６図は′ｒδ（１）における接続状態
を示す回路図、第７図は時刻Ｔａ（１）における接続状
態を示す回路図、第８図は異なる２種のフィルタ特性を
示す特性図、第９図は異なる２種の振輔特性を示す特性
図、第１０図は他の実施例を示す回路図、第１１図はそ
のフィルタ特性を示す特性図、第１２図は応用例を示す
回路図、第１３図は他の応用例を示す回路図、第１４図
はスイツチトキヤパシタ回路の原理説明図である。 ＳＣ１，ＳＣｚ・・・入力段スイツチトキヤパシタ回路
、ＳＣδＨＳ Ｃａ ＨＳ Ｃ２Ｉ・・・スイツチトキ
ヤパシタ等価抵抗、ＳＣｓ 、ＳＣ７・・・サンプルホ
ールド回路、Ｃ１ｘＣｅ、Ｃｔｏ、Ｃ１５−スイツチト
キヤパシタ、Ｃａ ” Ｃｓ・・・積分キャパシタ、８
１〜Ｓ７・・・アナログスイッチ、１００．２００・・
・演算増幅器。 ３００・・・アナログディジタル変換器、 Ｖ＋ｚ＊
Ｖ＋２〜■Ｉｎ・・・フィルタ入力電圧、Ｖａｔ、 Ｖ
ｏｚ・・・フィルタ出力電圧。
Claims (1)
- 【特許請求の範囲】 １、演算増幅器および抵抗要素としてのスイツチトキヤ
パシタ回路を用いて構成されたスイツチトキヤパシタフ
イルタにおいて、 前記スイツチトキヤパシタフイルタの入力段に複数並列
接続され、前記フイルタ入力信号のサンプリング時に同
時に前記スイツチトキヤパシタフイルタの入力端から切
離された同時刻における各フイルタ入力信号をそれぞれ
保持する入力段スイツチトキヤパシタ回路群と、 前記演算増幅器の入力端と出力端間に複数並列接続され
、前記各入力段スイツチトキヤパシタ回路の前記スイツ
チトキヤパシタフイルタの入力端への接続切換えタイミ
ングに同期して切換接続可能な積分キヤパシタ群と、を
備えたことを特徴とするスイツチトキヤパシタフイルタ
。 ２、特許請求の範囲第１項記載のスイツチトキヤパシタ
フイルタにおいて、当該スイツチトキヤパシタフイルタ
の出力段に複数並列接続され、各入力段スイツチトキヤ
パシタ回路の各接続切換えタイミングに同期して接続さ
れて同時刻における各フイルタ出力信号を保持するスイ
ツチトキヤパシタ回路からなる出力段サンプルホールド
回路を備えたことを特徴とするスイツチトキヤパシタフ
イルタ。 ３、特許請求の範囲第１項記載のスイツチトキヤパシタ
フイルタにおいて、当該スイツチトキヤパシタフイルタ
の出力段にアナログ・デイジタル信号変換器が接続され
ていることを特徴とするスイツチトキヤパシタフイルタ
。 ４、演算増幅器および抵抗要素としてのスイツチトキヤ
パシタ回路を用いて構成されたスイツチトキヤパシタフ
イルタにおいて、 当該スイツチトキヤパシタフイルタの入力段に当該フイ
ルタ入力信号を保持する一つの入力段スイツチトキヤパ
シタ回路と、 前記演算増幅器の入力端と出力端間に前記入力段スイツ
チトキヤパシタ回路のスイツチング周期に同期して切換
接続可能でそれぞれ静電容量の異なる複数の積分キヤパ
シタと、を備えたことを特徴とするスイツチトキヤパシ
タフイルタ。 ５、特許請求の範囲第４項記載のスイツチトキヤパシタ
フイルタにおいて、当該スイツチトキヤパシタフイルタ
の出力段に複数並列接続され、当該積分キヤパシタの接
続切換タイミングに同期して接続切換えされることによ
り各フイルタ出力信号を保持するスイツチトキヤパシタ
回路からなる出力段サンプルホールド回路を備えたこと
を特徴とするスイツチトキヤパシタフイルタ。 ６、特許請求の範囲第４項記載のスイツチトキヤパシタ
フイルタにおいて、当該スイツチトキヤパシタフイルタ
の出力段にアナログ・デイジタル信号変換器が接続され
ていることを特徴とするスイツチトキヤパシタフイルタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302401A JPH07109977B2 (ja) | 1986-12-18 | 1986-12-18 | スイツチトキヤパシタフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302401A JPH07109977B2 (ja) | 1986-12-18 | 1986-12-18 | スイツチトキヤパシタフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153907A true JPS63153907A (ja) | 1988-06-27 |
| JPH07109977B2 JPH07109977B2 (ja) | 1995-11-22 |
Family
ID=17908469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302401A Expired - Lifetime JPH07109977B2 (ja) | 1986-12-18 | 1986-12-18 | スイツチトキヤパシタフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109977B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134401A (en) * | 1991-03-12 | 1992-07-28 | Analog Device, Inc. | Delta sigma modulator having programmable gain/attenuation |
| US5159341A (en) * | 1991-03-12 | 1992-10-27 | Analog Devices, Inc. | Two phase sampling for a delta sigma modulator |
| US5736896A (en) * | 1994-10-21 | 1998-04-07 | Nippondenso Co., Ltd. | Signal processing circuit |
| EP2998755A1 (en) * | 2010-06-22 | 2016-03-23 | O2Micro Inc. | Signal monitoring systems |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010031290B4 (de) | 2010-07-13 | 2022-06-09 | Robert Bosch Gmbh | Schaltungseinrichtung mit Integrator-Schaltungen |
| JP5991299B2 (ja) | 2012-12-26 | 2016-09-14 | 株式会社デンソー | 組電池の電圧検出装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5560326A (en) * | 1978-10-30 | 1980-05-07 | Fujitsu Ltd | Switched capacitor filter |
| JPS5591227A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Switched capacitor filter |
| JPS6046113A (ja) * | 1983-08-23 | 1985-03-12 | Nec Corp | 浄波器 |
-
1986
- 1986-12-18 JP JP61302401A patent/JPH07109977B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5560326A (en) * | 1978-10-30 | 1980-05-07 | Fujitsu Ltd | Switched capacitor filter |
| JPS5591227A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Switched capacitor filter |
| JPS6046113A (ja) * | 1983-08-23 | 1985-03-12 | Nec Corp | 浄波器 |
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| US5736896A (en) * | 1994-10-21 | 1998-04-07 | Nippondenso Co., Ltd. | Signal processing circuit |
| EP2998755A1 (en) * | 2010-06-22 | 2016-03-23 | O2Micro Inc. | Signal monitoring systems |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07109977B2 (ja) | 1995-11-22 |
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