JPH0313677B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、信号レベルをサンプルし、所定期間
そのサンプルした値を一定にホールドする２階層
サンプル・ホールド回路、特にサンプル取込み期
間中のスルー・レートを高くし、出力レベルを安
定にする回路。

〔従来の技術及び問題点〕

一般的にサンプル・ホールド回路には、被サン
プル入力信号をコンデンサに周期的に供給するス
イツチング素子（スイツチ）を用いている。よつ
て、入力信号がコンデンサに供給されている間、
コンデンサはこの入力信号の電圧レベルまで充電
又は放電を行い、スイツチが非接続状態になつた
後、コンデンサはその電圧レベルをホールド（保
持）する。また一般的には、コンデンサを緩衝増
巾器の高インピーダンス入力端に接続し、この緩
衝増巾器がサンプル・ホールド回路の保持出力信
号を発生する。なお、この高インピーダンス入力
により、回路動作の保持期間中、コンデンサの放
電が最少になる。

被サンプル回路を比較的高インピーダンスの信
号源から得る場合、一般的にはサンプル・ホール
ド回路用の入力増巾器をスイツチング素子の前段
に設け、充電コンデンサ用の比較的低インピーダ
ンスの電流源となる。よつて、コンデンサをある
電圧レベルから他の電圧レベルに充電又か放電す
るのに必要な時間が最短になる。それにもかかわ
らず、ある電圧レベルから他の電圧レベルへコン
デンサを充電又は放電するのに必要な時間、いわ
ゆるサンプル・ホールド回路の「取込み時間」
は、種々の要件の中でも、充電信号を得るための
有限である実際の信号源インピーダンスにより制
限される。サンプル信号の周波数、即ちサンプリ
ング・レートが増加すると、この取込み時間がよ
り重要になる。

サンプル・ホールド回路のアプリケーシヨンの
１つは、一般的なデジタル・アナログ変換器
（DAC）の出力における欠点をなくすことであ
る。DACの動作の特徴、及び構成が理論的に完
全なDACの実際的な制限により、一般的にDAC
のアナログ出力にはスパイク、即ち「グリツチ」
が含まれる。これらは、変換時、即ち出力がある
電圧レベルから他の電圧レベルに変化する期間に
発生する。変換スイツチング周波数が原因となる
DACのアナログ出力内の高周波成分は、低域通
過（ローパス）フイルタにより除去できるが、グ
リツチによる周波数成分が再生されるアナログ信
号のスペクトラム内にしばしば生じる。よつて、
いくつかのアプリケーシヨンにおいて、ひずみが
著しくなる。したがつて、これらグリツチを除去
するのが望ましい。

DACの出力内グリツチを除去する１つの試み
は、DACの出力端にサンプル・ホールド回路を
設けることであり、これは一般に「デグリツチ
ヤ」として知られている。これは、変換動作の開
始に続く最大セトリング・タイム内における新た
な電圧レベルの許容精度内にDACの出力を納め
る。サンプル・ホールド回路をデグリツチヤとし
て使用する場合、DACの出力を、ある変換動作
のセトリング・タイム経過後にサンプルし、次の
変換動作セトリング・タイムが経過するまで、そ
のサンプル値を保持し、以後同様な動作を繰返
す。よつて、グリツチが発生している期間、サン
プル・ホールド回路の出力が保持されるので、出
力がわずかに時間的に遅延するが、グリツチの影
響をを除去できる。このような方法を用いた回路
例として、テクトロニツクス社のグラス・バレ
ー・グループが製造販売しているGVG3280型４
チヤンネル・オーデイオ・マルチプレクス・シス
テムがある。

上述した形式のデグリツチヤは、グリツチによ
り生じるはずの周波数成分を除去するが、その結
果の信号は、サンプル・ホールド回路の取込み時
間により、完全な「階段」が出力ではない。これ
までは、サンプル・ホールド回路のスルー・レー
トを増加させて取込み時間を短縮することによ
り、保持安定性を解決したが、そうでなければ保
持安定性が悪化した。これはある程度、蓄積コン
デンサの大きさが大きくなると、取込み時間が長
くなり、また蓄積コンデンサの大きさが小さくな
ると、保持安定性、即ち「ドループ（droop）」
が増加するためである。取込み及びドループによ
り生じたひずみは、多くの場合顕著であり、ロー
パス・フイルタで除去できない周波数成分を生じ
る。

したがつて、高いスルー・レートを得るために
保持安定性の犠性が最小限であり、また付加的な
ひずみを最小にしてDACの出力からグリツチを
除去できるサンプル・ホールド回路が望ましい。

〔発明の概要〕

本発明の２階層サンプル・ホールド回路は、従
来のサンプル・ホールド回路の上述の欠点、特に
DACの出力からグリツチを除去するのに適用し
た場合の欠点を改善する。すなわち、この回路で
は、サンプリング期間の開示において、一方の信
号路（出力手段）を介しての被サンプル入力信号
に応じてサンプル・ホールド出力がこの入力信号
に追従すると共に、他の信号路（充放電手段）を
介して蓄積コンデンサ（蓄積手段）がこの入力信
号レベルにまで充電又は放電する。コンデンサに
よりこの信号レベルを取込むのに充分な時間が経
過すると、このコンデンサを入力信号から切り離
し、この蓄積コンデンサに応じた出力を発生す
る。

DACの出力のグリツチの除去に適用すると、
サンプル・ホールド回路のサンプリング期間は、
変換動作のセトリング・タイム後に開始し、次の
変換動作の開始前に終了する。またこの回路の保
持期間は、次の変換動作の間、次のサンプリング
期間の開始まで持続する。このようにすれば、非
常に小さな取込み又はドループひずみで、DAC
出力のグリツチを除去できる。

本発明の第１実施例においては、スイツチング
及びタイミング回路を設け、第１期間、即ちサン
プリング期間中、第１信号路を介して被サンプル
入力信号を出力増巾器に供給すると共に、第２信
号路を介して蓄積コンデンサに供給する。なお、
このコンデンサの低抗器により出力増巾器に結合
している。よつて、出力が入力信号に追従すると
共に、コンデンサが入力信号レベルにまで充電又
は放電する。その後の保持期間中、入力信号を出
力増巾器及びコンデンサの両方から切離すので、
出力増巾器は蓄積コンデンサの電圧のみを入力と
して受ける。入力緩衝増巾器及び単投スイツチを
これら信号路の両方に設ける。この実施例の利点
は、スルー・レートが非常に増加すると共に、ド
ループひずみを最少にするために比較的に大容量
のコンデンサが利用でき、取込み時間を長くする
ことなく、比較的大入力電圧遷移にも適用でき
る。

本発明の第２実施例では、第１信号路内の単投
スイツチと、コンデンサを出力増巾器に結合する
抵抗器との代りに、双投スイツチを用いる。この
双投スイツチは、出力増巾器を入力信号又は蓄積
コンデンサの一方に交互に結合させる。この実施
例では、サンプリング期間中、双投スイツチによ
り、出力増巾器は入力信号を受けると共に、蓄積
コンデンサから切り離され、一方第２スイツチに
より蓄積コンデンサは入力信号を受ける。保持期
間中、双投スイツチにより出力増巾器は入力信号
から切り離されてコンデンサと結合し、一方第２
スイツチによりコンデンサは入力信号から切り離
される。この実施例により、１つの信号路により
入力信号に追従するという基本機能が得られると
共に、他の信号路により蓄積コンデンサが充放電
される。よつて、簡単かつ安価な構成により、比
較的大容量の蓄積コンデンサ用いながらスルー・
レートが大巾に増加する。しかし、第１実施例と
同じ精度を得るには、より高精度のスイツチ素子
が必要であるので、高精度スイツチの電流有効性
が満たされないとその適用が制限される。

〔発明の目的〕

したがつて本発明の第１の目的は、新規で改良
された２階層サンプル・ホールド回路の提供にあ
る。

本発明の他の目的は、信号取込みスルー・レー
ト及び保持出力安定性の高い２階層サンプル・ホ
ールド回路の提供にある。

本発明の更に他の目的は、デジタル・アナログ
変換システムに用いて、デジタル・アナログ変換
器の出力からグリツチを除去する２階層サンプ
ル・ホールド回路の提供にある。

本発明の上述及び他の目的、特徴及び利点は、
添付図を参照した以下の詳細な説明から容易に理
解できよう。

〔実施例〕

第４図において、代表的なDACの波形１０は、
変換動作に関連したグリツチ１２を含んでいる。
T_Sは変換動作の開始に続く最大セトリング時間
を示す。このT_S内にグリツチが充分に消え、ア
ナログ出力電圧が許容精度内になる。波形１４は
サンプル・ホールドDACデグリツチヤからの理
想的な出力を示し、Tdは変換動作の開始からサ
ンプル取込みの開始までの遅延時間を示す。

取込み時間の影響を第５図に示す。波形１６は
被サンプル信号であり、波形１８はサンプル・ホ
ールド動作を制御するロジツク・タイミング信号
である。タイミング信号が「高」になると、サン
プル取込みが開始する。タイミング信号が「低」
になると、一般的なサンプル・ホールド回路の保
持期間が始まる。サンプル・ホールド出力信号２
０には、入力信号１６に追従しない取込み時間
T_aの部分が存在する。取込み後に第２部分２４
及び第３部分２６が生じる。この第２部分２４
は、入力信号の変化率で決まる精度で入力信号に
追従し、第３部分２６は、保持期間の開始時点に
おける入力信号レベルを維持するが、一般的には
いくらかのドループがある。取込み部分２２及び
保持部分２６内のドループにより望ましくないひ
ずみが生じるが、本発明はこのひずみを軽減す
る。

第１図に示す本発明を用いたデジタル・アナロ
グ変換システムの好適な実施例は、デジタル入力
端３０及びアナログ出力端３２を有するDAC２
８と、被サンプル入力信号を受ける入力端３６及
び保持出力信号が生じる出力端３８を有する本発
明の好適実施例によるサンプル・ホールド回路３
４と、出力端３８に接続され出力端４２にろ波信
号を発生するローパス・フイルタ４０とを具えて
いる。

サンプル・ホールド回路３４において、蓄積手
段であるコンデンサ４４は、サンプルした信号レ
ベルに等しい電圧を蓄積する。単投スイツチ４６
はコンデンサ４４に入力信号を選択的に供給す
る。好適には、緩衝増巾器４８を設けて入力信号
をスイツチ４６に供給し、特に入力信号源が比較
的高いソース・インピーダンスの場合に、コンデ
ンサ４４の信号のスルー・レートを最大にする。
また、増巾器４８にコンデンサ４４からの負帰還
ループ５０を設けて、サンプル精度を最高にする
もの好ましい。スイツチ４６が閉じると、取込み
期間中、コンデンサ４４は入力信号レベルまで充
電又は放電を行う。この取込み期間の長さは、主
にコンデンサ４４の容量、入力信号の電圧レベル
の変化、及び増巾器４８の実効ソース・インピー
ダンスにより決まる。コンデンサ４４の電圧が入
力信号電圧に達するのに充分な所定期間、このス
イツチ４６を閉状態に維持し、その後このスイツ
チを開いて、コンデンサの電圧を一定に維持す
る。。これら、スイツチ４６及び増巾器４８が充
放電手段となる。

出力増巾器５２はサンプル・ホールド回路の出
力信号を出力端３８に供給する。保持期間中のコ
ンデンサ４４の充電又は放電によるドループを最
少にするため、増巾器５２の入力インピーダンス
は比較的高くなければならない。単投スイツチ５
４により、増巾器５２の入力端は入力信号を受け
る。好適には、緩衝増巾器５６によりスイツチ５
４が入力信号を受ける。この増巾器５６は、上述
のサンプリング期間中、蓄積コンデンサ４４に付
加電流を供給し、また出力増巾器５２の入力に対
し低ソース・インピーダンスとなる。また、増巾
器５２及び５６に負帰還ループを設けて、精度及
び安定性を最高にするのも望ましい。スイツチ５
４を閉じると、保持出力端３８は入力信号に追従
する。

コンデンサ４４を抵抗器５８により、出力増巾
器５２の入力端に接続する。スイツチ５４が閉じ
ると、増巾器５６は入力信号を出力増巾器５２に
供給するばかりでなく、抵抗器５８を介してコン
デンサ４４の充電を助ける。よつて、サンプル取
込み時間が短くなる。増巾器５６の適度な出力駆
動能力の範囲で大きなサンプル・ステツプが可能
となるように、抵抗器５８の抵抗値は比較的大き
いのが望ましい。スイツチ５４、増巾器５６及び
抵抗器５８は出力手段となる。タイミング回路６
０は、適当な時点にスイツチ４６及び５４を開閉
する。

第２図を参照して、デジタル・アナログ変換シ
ステムに用いたサンプル・ホールド回路の動作を
説明する。第２図において、DACの出力波形を
６２で示し、タイミング信号を６４及び６５示
す。タイミング信号６４は、変換動作の開始に続
く所定期間「高」になるが、この期間はDACの
最大セトリング時間を越すように選択する。タイ
ミング信号６４が「高」になると、スイツチ５４
が閉りる。これにより、緩衝増巾器５６は出力増
巾器５２を駆動するので、これら２個の増巾器の
各々のスルー・レートのみで制限されるスルー・
レートで入力信号に追従する。一方、これと同時
に、抵抗器５２を介して、コンデンサ４４を充電
又は放電する。タイミング信号６４が「高」にな
つて、極めて短時間後に、タイミング信号６５が
「高」になり、スイツチ４６を閉じるので、増巾
器４８がコンデンサ４４を充電又は放電する。こ
れら２個の緩衝増巾器の組合せにより、コンデン
サ４４の信号のスルー・レートが増す。増巾器５
６及び５２を介して入力信号を出力端３８に供給
しているので、コンデンサ４４の取込み時間Ta
は出力信号のスルー・レートに影響しない。な
お、サンプリング期間は、取込み時間より長い。
スイツチ４６の閉動作をスイツチ５４の閉動作よ
りもわずかに遅延させて、これら２つのスイツチ
の不正確な同期によりサンプル・ホールド回路自
体が保持出力にグリツチを発生することを防ぐ。

所定サンプリング時間後に、タイミング信号６
４及び６５は「低」となり、スイツチ４６及び５
４を開く。第２図から理解できる如く、コンデン
サ４４の信号６６が示すように、取込み終了後に
スイツチが開くようにサンプル期間を設定する。
この時までに、コンデンサの電圧は入力信号電圧
に達する。よつて、スイツチ５４が開くにもかか
わらず、第２図の出力信号６８に示すように、出
力電圧を一定に維持する。DACのグリツチを除
去する典型的なアプリケーシヨンでは、スイツチ
５４よりも少し前にスイツチ４６を開くのが好ま
しい。このことにより、緩衝増巾器４８及び５６
間にわずかな不つり合いがある場合、保持期間に
入る前に、コンデンサ４４を緩衝増巾器５６の出
力レベルに調整する。しかし、他のアプリケーシ
ヨンにおいては、不票要な場合と望ましい場合と
がある。

DACのグリツチを除去する場合、サンプリン
グは、DACの出力が安定した後に開始し、取込
み期間の後まで継続する。この時点において、保
持期間が開始し、次の変換動作を過ぎて次のサン
プルまで持続する。よつて、サンプル・ホールド
回路が、著しい取込み又はドループひずみを生じ
ることなく、グリツチを除去する。このサンプ
ル・ホールド回路はDAC出力のグリツチ除去に
特に適用できるが、同様に他のアプリケーシヨン
もある。

第３図は本発明の他の実施例を示す。この実施
例では、第１図の増巾器５６、スイツチ５４及び
抵抗器５８の代りに、出力手段である双投スイツ
チ７０を用いるが、タイミング回路７２は必ずし
もタイミング回路６０と異ならなくてもよい。こ
の実施例において、スイツチ７０は出力増巾器５
２入力として、入力信号又はコンデンサ４４の信
号を交互に選択する。コンデンサ４４の充放電期
間中、即ちサンプル期間中に入力信号を選択し、
保持期間中にコンデンサ４４の信号を選択する。
よつて、第２図に示す如く、タイミング信号７４
に先に「高」になると、スイツチ７０が入力信号
側に接続し、この入力信号に追従する。わずかに
遅れてタイミング信号６５がホールドになり、ス
イツチ４６を閉じてコンデンサ４４を充放電す
る。取込み期間後、タイミング信号７４が「低」
になり、スイツチ７０をコンデン４４側に接続す
る。一方、タイミング信号６５「低」となり、ス
イツチ４６を開いて、同一電圧レベルを出力増巾
器５２に供給する。DACのグリツチ除去する典
型的なアプリケーシヨンでは、スイツチ４６が開
いて後にスイツチ７０コンデンサ側に接続しても
よいが、いくつかのアプリケーシヨンでは、同時
又は他の関係でスイツチを駆動して保持期間にな
るのが望ましい。

第３図の実施例は、スイツチ７０の役目を果た
す充分に高精度のスイツチが必要であるが、ビデ
オ・システムの如き簡単かつ安価なシステムに適
用してもよい。しかし、この実施例は、第１図の
実施例の如く、２個の増巾器によりコンデンサを
充放電するという付加的な利点がない。オーデイ
オ回路における如く高いスイツチ精度が必要な場
合、スイツチ７０の役目を満足する高精度スイツ
チが利用できないので、第１図の実施例の方が好
ましい。ここでいうスイツチとは多くの場合、半
導体素子及び関連回路から成ぬ電子スイツチであ
るが、電気的に制御される機械的スイツチをいく
つかのアプリケーシヨンに適用できるし、本発明
の要旨に入るとみなせる。また本発明の本質から
逸脱するこてなく、他の電荷蓄積素子又は同じ機
能を果たす電子回路を従来のコンデンサ４４の代
わりに用いてもよい。更に、本発明と共に用いる
のに好適なスイツチ、タイミング回路、デジタ
ル・アナログ変換器及びローパス・フイルタの設
計は当業者に周知である。

〔発明の効果〕

上述の如く本発明のサンプル・ホールド回路
は、蓄積手段が充放電期間中の出力電圧を入力電
圧とし、その後の出力電圧を蓄積手段の電圧とし
ているので、信号取込みスルー・レート及び保持
出力安定性が極めて高くなる。

【図面の簡単な説明】

第１図は本発明の好適な第１実施例の回路図、
第２図は本発明の実施例の動作を説明する波形
図、第３図は本発明の好適な第２実施例の回路
図、第４図は一般的なDACのアナログ出力波形
及び理想的な出力波形を示す波形図、第５図はサ
ンプル・ホールド回路の動作を説明する波形図で
ある。 図において、４４は蓄積手段であるコンデン
サ、４８及び４６は充放電手段である緩衝増巾器
及びスイツチ、５４及び７０は出力手段であるス
イツチである。

Claims (1)

1. 【特許請求の範囲】 １ 電圧に対応する電荷を蓄積する蓄積手段と、 入力信号を上記蓄積手段に所定期間供給して上
   記蓄積手段の充放電を行う充放電手段と、 上記蓄積手段の充放電期間中は上記入力信号を
   出力信号とし、その後上記蓄積手段の電圧を上記
   出力信号とする出力手段とを具えた２階層サンプ
   ル・ホールド回路。