JPH07109977B2 - スイツチトキヤパシタフイルタ - Google Patents
スイツチトキヤパシタフイルタInfo
- Publication number
- JPH07109977B2 JPH07109977B2 JP61302401A JP30240186A JPH07109977B2 JP H07109977 B2 JPH07109977 B2 JP H07109977B2 JP 61302401 A JP61302401 A JP 61302401A JP 30240186 A JP30240186 A JP 30240186A JP H07109977 B2 JPH07109977 B2 JP H07109977B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスイツチトキヤパシタフイルタに係り、特に一
つのフイルタの構成で特性の異なる多重出力を得るに好
適なスイツチトキヤパシタフイルタに関する。
つのフイルタの構成で特性の異なる多重出力を得るに好
適なスイツチトキヤパシタフイルタに関する。
一つのフイルタ構成で特性の異なる複数のフイルタ出力
を得るものとして、演算増幅器を用いた時分割多重構成
のものが知られている（特開昭55−60326号）。この従
来フイルタは各段における積分キヤパシタを入力信号と
同数設けておき、この積分キヤパシタを入力信号の選択
動作に同期させて接続切換えする構成としたものであ
る。
を得るものとして、演算増幅器を用いた時分割多重構成
のものが知られている（特開昭55−60326号）。この従
来フイルタは各段における積分キヤパシタを入力信号と
同数設けておき、この積分キヤパシタを入力信号の選択
動作に同期させて接続切換えする構成としたものであ
る。
上記従来のフイルタは各入力信号の選択の際の切換時間
の存在によつて入力信号のサンプリング時点が異なつて
くるという時間遅れの点について配慮されていない問題
がある。すなわち、当該フイルタを複数の入力信号を処
理するべく用いられ、かつ、フイルタ出力信号を相互に
比較するような使用に供される場合に、時間遅れ分だけ
異なる時点のデータを出力することになるため、不正確
なデータとなつてしまうからである。
の存在によつて入力信号のサンプリング時点が異なつて
くるという時間遅れの点について配慮されていない問題
がある。すなわち、当該フイルタを複数の入力信号を処
理するべく用いられ、かつ、フイルタ出力信号を相互に
比較するような使用に供される場合に、時間遅れ分だけ
異なる時点のデータを出力することになるため、不正確
なデータとなつてしまうからである。
本願の発明は、同時刻における複数の入力信号を１つの
フイルタ構成で処理しうるスイツチトキヤパシタフイル
タを提供することを目的とする。
フイルタ構成で処理しうるスイツチトキヤパシタフイル
タを提供することを目的とする。
上記目的を達成するため、本発明は、演算増幅器と、ス
イッチトキャパシタ回路によってそれぞれ形成された抵
抗要素、積分キャパシタ、および入力段サンプルホール
ド回路とを用いて構成されたスイッチトキャパシタフィ
ルタにおいて、入力段サンプルホールド回路を処理対象
の複数のフィルタ入力信号に対応させて複数設け、これ
ら複数の入力段サンプリング回路の出力を共通に接続し
て演算増幅器の入力に接続するともに、複数のフィルタ
入力信号の処理内容の相違に応じて積分キャパシタを複
数並列に接続して設け、入力段サンプリング回路の入力
スイッチを同時に動作させて複数の入力信号を同時にサ
ンプリングし、入力段サンプリング回路の出力スイッチ
を順次切り替えて各入力段サンプリング回路の出力を演
算増幅器に順次入力し、各入力段サンプリング回路の出
力スイッチの切り替えに同期させて複数のフィルタ入力
信号に対応する積分キャパシタのスイッチを切り替え駆
動するスイッチトキャパシタ駆動手段を設けてなること
を特徴とする。
イッチトキャパシタ回路によってそれぞれ形成された抵
抗要素、積分キャパシタ、および入力段サンプルホール
ド回路とを用いて構成されたスイッチトキャパシタフィ
ルタにおいて、入力段サンプルホールド回路を処理対象
の複数のフィルタ入力信号に対応させて複数設け、これ
ら複数の入力段サンプリング回路の出力を共通に接続し
て演算増幅器の入力に接続するともに、複数のフィルタ
入力信号の処理内容の相違に応じて積分キャパシタを複
数並列に接続して設け、入力段サンプリング回路の入力
スイッチを同時に動作させて複数の入力信号を同時にサ
ンプリングし、入力段サンプリング回路の出力スイッチ
を順次切り替えて各入力段サンプリング回路の出力を演
算増幅器に順次入力し、各入力段サンプリング回路の出
力スイッチの切り替えに同期させて複数のフィルタ入力
信号に対応する積分キャパシタのスイッチを切り替え駆
動するスイッチトキャパシタ駆動手段を設けてなること
を特徴とする。
この場合において、スイッチトキャパシタフィルタの出
力段に複数の入力段サンプルホールド回路に対応させて
複数の出力段サンプルホールド回路を備え、スイッチト
キャパシタ駆動手段は、入力段サンプルホールド回路の
出力スイッチの切り替えに同期させて当該入力段サンプ
リング回路に対応する出力段サンプルホールド回路の入
力スイッチを切り替え駆動するようにすることが好まし
い。
力段に複数の入力段サンプルホールド回路に対応させて
複数の出力段サンプルホールド回路を備え、スイッチト
キャパシタ駆動手段は、入力段サンプルホールド回路の
出力スイッチの切り替えに同期させて当該入力段サンプ
リング回路に対応する出力段サンプルホールド回路の入
力スイッチを切り替え駆動するようにすることが好まし
い。
また、当該スイッチトキャパシタの出力段にアナログ・
ディジタル信号変換器を接続して構成することが好まし
い。
ディジタル信号変換器を接続して構成することが好まし
い。
本発明によれば、複数のフイルタ入力信号が与えられた
場合、入力段に複数並列に接続されたスイツチトキヤパ
シタ回路のそれぞれには各フイルタ入力信号がそれぞれ
個別的に保持される。これは、フイルタ入力信号のサン
プリング時に当該スイツチトキヤパシタ回路がフイルタ
の入力端から切離され、当該スイツチトキヤパシタ回路
内のキヤパシタにフイルタ入力信号が充電されるからで
ある。このときの充電は各スイツチトキヤパシタ回路が
同時に切離されて各フイルタ入力信号を同時サンプリン
グすることとなる。次に、保持された各フイルタ入力信
号は時分割で一つのフイルタを共用して処理されて順次
出力されるが、その各フイルタ出力の出力時点は時系列
的であつてもデータ内容としてはあくまで同時サンプリ
ングデータであるから、データ相互の時間遅れの問題は
発生しない。フイルタでのフイルタリング処理は、演算
増幅器の入出力間に接続された積分キヤパシタの静電容
量値に依存するが、積分キヤパシタは複数設けられてお
り、したがつて各フイルタ入力信号の性質とフイルタの
振幅特性（減衰特性）とを考慮して適切な静電容量値に
選択することにより最適な特性を得ることができる。こ
の場合の接続切換は入力段スイツチトキヤパシタ回路の
スイツチング周波数と積分キヤパシタ切換周波数とを対
応づける（同期させる）ことにより実現することができ
る。
場合、入力段に複数並列に接続されたスイツチトキヤパ
シタ回路のそれぞれには各フイルタ入力信号がそれぞれ
個別的に保持される。これは、フイルタ入力信号のサン
プリング時に当該スイツチトキヤパシタ回路がフイルタ
の入力端から切離され、当該スイツチトキヤパシタ回路
内のキヤパシタにフイルタ入力信号が充電されるからで
ある。このときの充電は各スイツチトキヤパシタ回路が
同時に切離されて各フイルタ入力信号を同時サンプリン
グすることとなる。次に、保持された各フイルタ入力信
号は時分割で一つのフイルタを共用して処理されて順次
出力されるが、その各フイルタ出力の出力時点は時系列
的であつてもデータ内容としてはあくまで同時サンプリ
ングデータであるから、データ相互の時間遅れの問題は
発生しない。フイルタでのフイルタリング処理は、演算
増幅器の入出力間に接続された積分キヤパシタの静電容
量値に依存するが、積分キヤパシタは複数設けられてお
り、したがつて各フイルタ入力信号の性質とフイルタの
振幅特性（減衰特性）とを考慮して適切な静電容量値に
選択することにより最適な特性を得ることができる。こ
の場合の接続切換は入力段スイツチトキヤパシタ回路の
スイツチング周波数と積分キヤパシタ切換周波数とを対
応づける（同期させる）ことにより実現することができ
る。
次に、本発明の実施例を図面に基づいて説明する。
スイツチトキヤパシタ等価抵抗 まず、スイツチトキヤパシタ等価抵抗について簡単に説
明する。
明する。
第11図（ａ）〜（ｄ）はスイツチトキヤパシタ等価抵抗
の原理を説明するものである。第11図において、端子
，の電圧をそれぞれV1,V2として第11図（ａ）のよ
うにMOS等のアナログスイツチ（以下、スイツチとい
う。）S2をONした状態では、キヤパシタＣには、Q2＝CV
2で表わされる電荷Q2が充電される。この状態で、次
に、第11図（ｂ）のようにスイツチS1をONすると、キヤ
パシタＣにはQ1＝CV1で表わす電荷Q1が蓄積され、Q1とQ
2の差の電荷ΔＱが端子側から流れ込むことになる。
の原理を説明するものである。第11図において、端子
，の電圧をそれぞれV1,V2として第11図（ａ）のよ
うにMOS等のアナログスイツチ（以下、スイツチとい
う。）S2をONした状態では、キヤパシタＣには、Q2＝CV
2で表わされる電荷Q2が充電される。この状態で、次
に、第11図（ｂ）のようにスイツチS1をONすると、キヤ
パシタＣにはQ1＝CV1で表わす電荷Q1が蓄積され、Q1とQ
2の差の電荷ΔＱが端子側から流れ込むことになる。
すなわち、この状態における電荷ΔＱは次式のように表
わせる。
わせる。
ΔＱ＝Q1−Q2＝Ｃ（V1−V2） ……（１） ここで、再び第11図（ｃ）に示すようにスイツチS2をON
するとキヤパシタＣの電荷がQ2＝CV2となり（１）式に
示す電荷ΔＱと同量の電荷がキヤパシタＣから端子に
流出する。
するとキヤパシタＣの電荷がQ2＝CV2となり（１）式に
示す電荷ΔＱと同量の電荷がキヤパシタＣから端子に
流出する。
したがつて、周期Ｔで上記動作を繰返すようにすれば、
周期Ｔで電荷ΔＱがキヤパシタＣを介し移動することに
なり、結果的に端子から端子へ（２）式で示す電流
ｉが平均的に流れることになるものである。
周期Ｔで電荷ΔＱがキヤパシタＣを介し移動することに
なり、結果的に端子から端子へ（２）式で示す電流
ｉが平均的に流れることになるものである。
ｉ＝ΔQ/T＝Ｃ（V1−V2）/T ……（２） 一方、同図（ｄ）に示すように抵抗Ｒの両端各各におけ
る電圧がそれぞれV1,V2である場合、抵抗Ｒに流れる電
流iRは以下のようになる。
る電圧がそれぞれV1,V2である場合、抵抗Ｒに流れる電
流iRは以下のようになる。
iR＝（V1−V2）Ｒ ……（３） ここで、ｉ＝iRとすれば、（２），（３）式より以下の
（４）式が得られる。
（４）式が得られる。
Ｒ＝T/C＝l/・Ｃ ……（４） ただし、＝スイツチイング周波数である。
このように、スイツチトキヤパシタによる等価抵抗はキ
ヤパシタＣの容量（Ｃ）とスイツチングの周期Ｔとの比
で決定され、周期Ｔを変えることによりキヤパシタＣの
容量値を変えることなく等価抵抗を自由に変化させ得る
ものである。
ヤパシタＣの容量（Ｃ）とスイツチングの周期Ｔとの比
で決定され、周期Ｔを変えることによりキヤパシタＣの
容量値を変えることなく等価抵抗を自由に変化させ得る
ものである。
以上述べたスイツチトキヤパシタ回路は基本的な回路で
あるが、実際には寄生容量の影響を受けにくい第11図
（ｅ）に示す回路などが用いられる。第11図（ｅ）の中
のはクロツクφの極性を反転したものである。
あるが、実際には寄生容量の影響を受けにくい第11図
（ｅ）に示す回路などが用いられる。第11図（ｅ）の中
のはクロツクφの極性を反転したものである。
以上のスイツチトキヤパシタ回路をフイルタ回路の抵抗
要素に用いて作られたのがスイツチトキヤパシタフイル
タである。
要素に用いて作られたのがスイツチトキヤパシタフイル
タである。
スイツチトキヤパシタフイルタはその用途によつて、演
算増幅器を多重使用する場合である。
算増幅器を多重使用する場合である。
次に、本発明によるスイツチトキヤパシタフイルタの各
実施例をその態様別に説明する。
実施例をその態様別に説明する。
ローパスフイルタ 第１図に本発明に係る２入力,2出力のローパスフイルタ
の実施例を示す。第１図に示すように、ローパスフイル
タの基本的構成は、スイツチトキヤパシタ等価抵抗（以
下、等価抵抗と略す。）SC4によつて接続された演算増
幅器100および200と、演算増幅器100の入出力間に跨つ
て接続された等価抵抗SC3と、同じく演算増幅器100の入
出力間に跨つて接続された積分キヤパシタC6,C7と演算
増幅器200の入出力間に跨つて接続された積分キヤパシ
タC8,C9と、演算増幅器100の入力と200の出力間に接続
された帰還等抵抗SC5とよりなる。
の実施例を示す。第１図に示すように、ローパスフイル
タの基本的構成は、スイツチトキヤパシタ等価抵抗（以
下、等価抵抗と略す。）SC4によつて接続された演算増
幅器100および200と、演算増幅器100の入出力間に跨つ
て接続された等価抵抗SC3と、同じく演算増幅器100の入
出力間に跨つて接続された積分キヤパシタC6,C7と演算
増幅器200の入出力間に跨つて接続された積分キヤパシ
タC8,C9と、演算増幅器100の入力と200の出力間に接続
された帰還等抵抗SC5とよりなる。
そして、演算増幅器100の入力端には二つの入力段スイ
ツチトキヤパシタ回路（なお、この回路は単なる等価抵
抗としてではなく、後述するようにサンプルホールド回
路として機能するので、他のスイツチトキヤパシタ等価
抵抗と区別する意味でこのような名称を以下使用す
る。）SC1,SC2が並列に接続されている。一方、演算増
幅器200の出力段には二つのスイツチトキヤパシタフイ
ルタ回路からなるサンプルホールド回路SC6,SC7が並列
に接続されている。また、第１図中、S1〜S7は後述する
クロツク信号により駆動されるMOS-FET等のアナログス
イツチを示しており、同一タイミングでスイツチングす
るものには説明を簡単にするため同一符号を重複使用し
てある。C1,C2は入力信号のサンプルホールド用キヤパ
シタ、C10,C11は出力信号のサンプルホールド用キヤパ
シタをそれぞれ示している。Vi1,Vi2はフイルタ入力電
圧、Vo1,Vo2はフイルタ出力電圧、Voは演算増幅器100の
出力電圧、Vo″は演算増幅器200の出力電圧を示してい
る。
ツチトキヤパシタ回路（なお、この回路は単なる等価抵
抗としてではなく、後述するようにサンプルホールド回
路として機能するので、他のスイツチトキヤパシタ等価
抵抗と区別する意味でこのような名称を以下使用す
る。）SC1,SC2が並列に接続されている。一方、演算増
幅器200の出力段には二つのスイツチトキヤパシタフイ
ルタ回路からなるサンプルホールド回路SC6,SC7が並列
に接続されている。また、第１図中、S1〜S7は後述する
クロツク信号により駆動されるMOS-FET等のアナログス
イツチを示しており、同一タイミングでスイツチングす
るものには説明を簡単にするため同一符号を重複使用し
てある。C1,C2は入力信号のサンプルホールド用キヤパ
シタ、C10,C11は出力信号のサンプルホールド用キヤパ
シタをそれぞれ示している。Vi1,Vi2はフイルタ入力電
圧、Vo1,Vo2はフイルタ出力電圧、Voは演算増幅器100の
出力電圧、Vo″は演算増幅器200の出力電圧を示してい
る。
次に、動作を説明する。まずアナログスイツチS1〜S7の
動作を第２図により説明する。アナログスイツチS1はク
ロツクφsが“1"のときON、“0"のときOFFとなる。アナ
ログスイツチS2はクロツクφ2が“1"のときON、“0"の
ときOFFとなる。アナログスイツチS3はクロツクφ3が
“1"のときON、“0"のときOFFとなる。アナログスイツ
チ４と５とは相対的に逆の動作を行ない、４はクロツク
1が“0"のときON、“1"のときOFFとなり、５はクロツ
クφ1が“1"のときON、“0"のときOFFとなる。アナログ
スイツチ６と７も同じく相対的に逆の動作であり、６は
クロツクφfが“1"のきON、“0"のときOFFとなり、７は
クロツクfが“0"のときON、“1"のときOFFとなる。
動作を第２図により説明する。アナログスイツチS1はク
ロツクφsが“1"のときON、“0"のときOFFとなる。アナ
ログスイツチS2はクロツクφ2が“1"のときON、“0"の
ときOFFとなる。アナログスイツチS3はクロツクφ3が
“1"のときON、“0"のときOFFとなる。アナログスイツ
チ４と５とは相対的に逆の動作を行ない、４はクロツク
1が“0"のときON、“1"のときOFFとなり、５はクロツ
クφ1が“1"のときON、“0"のときOFFとなる。アナログ
スイツチ６と７も同じく相対的に逆の動作であり、６は
クロツクφfが“1"のきON、“0"のときOFFとなり、７は
クロツクfが“0"のときON、“1"のときOFFとなる。
次に具体的に動作を第３図のタイムチヤートおよび第１
図，第４図〜第７図の回路に従つて説明する。各入力段
スイツチトキヤパシタ回路SC1,SC2の各入力端にはフイ
ルタ入力電圧Vi1,Vi2がそれぞれ印加される。第３図を
参照して、時刻T1（１）においては、アナログスイツチ
S1,S5,S6がONとなり（第２図参照）、他はOFFである。
このときの回路の接続状態は第４図に示す通りである。
すなわち、入力段スイツチトキヤパシタ回路SC1,SC2は
演算増幅器100の入力端から切離されて入力サンプルホ
ールド用キヤパシタC1,C2による充電回路が形成され
る。したがつて、入力サンプルホールド用キヤパシタ
C1,C2にはフイルタ入力電圧Vi1,Vi2の同時刻の各瞬時a
1,b1が充電保持されることになり、両保持信号a1,b1に
相対的な時間差はない。このときキヤパシタC1,C2の各
端子電圧をVa,Vbに示す。
図，第４図〜第７図の回路に従つて説明する。各入力段
スイツチトキヤパシタ回路SC1,SC2の各入力端にはフイ
ルタ入力電圧Vi1,Vi2がそれぞれ印加される。第３図を
参照して、時刻T1（１）においては、アナログスイツチ
S1,S5,S6がONとなり（第２図参照）、他はOFFである。
このときの回路の接続状態は第４図に示す通りである。
すなわち、入力段スイツチトキヤパシタ回路SC1,SC2は
演算増幅器100の入力端から切離されて入力サンプルホ
ールド用キヤパシタC1,C2による充電回路が形成され
る。したがつて、入力サンプルホールド用キヤパシタ
C1,C2にはフイルタ入力電圧Vi1,Vi2の同時刻の各瞬時a
1,b1が充電保持されることになり、両保持信号a1,b1に
相対的な時間差はない。このときキヤパシタC1,C2の各
端子電圧をVa,Vbに示す。
一方、演算増幅器100および200の一側入力端子と出力端
子間に積分キヤパシタC6およびC8が接続される。このと
き積分キヤパシタC6およびC8は、T2（０）時刻の電圧を
保持している。すなわち、フイルタの出力端子Vo″に
は、第３図に示すように出力電圧ao′が得られる。
子間に積分キヤパシタC6およびC8が接続される。このと
き積分キヤパシタC6およびC8は、T2（０）時刻の電圧を
保持している。すなわち、フイルタの出力端子Vo″に
は、第３図に示すように出力電圧ao′が得られる。
さらに、このT1（１）時刻に、帰還等価抵抗のキヤパシ
タC5が演算増幅器200の出力端子Vo″に接続され出力電
圧ao′が充電される。以上が、T1（１）時刻におけるフ
イルタの動作である。
タC5が演算増幅器200の出力端子Vo″に接続され出力電
圧ao′が充電される。以上が、T1（１）時刻におけるフ
イルタの動作である。
次に、T2（１）時刻において、第１図に示したアナログ
スイツチS2,S4およびS6がONし、他のアナログスイツチO
FFする。このときの回路の接続状態は第５図に示す通り
である。すなわち、演算増幅器100の一側入力端子に
は、キヤパシタC1およびキヤパシタC5が接続される。ま
た、演算増幅器100の出力端子と演算増幅器200の一側入
力端子間にキヤパシタC4が接続される。演算増幅器100
および200の一側入力端子と出力端子間には、T1（１）
時刻に引つづき、キヤパシタC6およびC8が接続される。
このような動作により、演算増幅器100および200におい
て、各キヤパシタの電圧を演算し、この結果を積分キヤ
パシタC6およびC8に充電する。
スイツチS2,S4およびS6がONし、他のアナログスイツチO
FFする。このときの回路の接続状態は第５図に示す通り
である。すなわち、演算増幅器100の一側入力端子に
は、キヤパシタC1およびキヤパシタC5が接続される。ま
た、演算増幅器100の出力端子と演算増幅器200の一側入
力端子間にキヤパシタC4が接続される。演算増幅器100
および200の一側入力端子と出力端子間には、T1（１）
時刻に引つづき、キヤパシタC6およびC8が接続される。
このような動作により、演算増幅器100および200におい
て、各キヤパシタの電圧を演算し、この結果を積分キヤ
パシタC6およびC8に充電する。
その結果、フイルタの出力端子Vo″には第３図に示す、
電圧a1′が得られる。また、アナログスイツチS2がONす
ることにより、出力波形の連続化のためのキヤパシタC
10が出力端子Vo″に接続され、出力電圧a1′をサンプル
ホールドし、第３図に示す出力電圧Vo1を得る。以上がT
2（１）時刻の動作説明図である。
電圧a1′が得られる。また、アナログスイツチS2がONす
ることにより、出力波形の連続化のためのキヤパシタC
10が出力端子Vo″に接続され、出力電圧a1′をサンプル
ホールドし、第３図に示す出力電圧Vo1を得る。以上がT
2（１）時刻の動作説明図である。
次に、T3（１）時刻の動作について説明する。T3（１）
時刻には、アナログスイツチS5およびS7がONし、他のア
ナログスイツチはOFFする。このときの回路の接続状態
は第６図に示す通りである。すなわち、演算増幅器100
および200の一側入力端子と出力端子間に積分キヤパシ
タC7およびC9が接続する。このとき積分キヤパシタC7お
よびC9は、T4（０）時刻の電圧を保持している。すなわ
ち、フイルタの出力端子Vo″には、第３図に示す出力電
圧bo′が得られる。さらに、このT3（１）時刻には、フ
イルタの帰還等価抵抗用のキヤパシタであるキヤパシタ
C5が演算増幅器200出力端子Vo″出力電圧bo′を充電す
る。以上が、T3（１）時刻における動作説明である。
時刻には、アナログスイツチS5およびS7がONし、他のア
ナログスイツチはOFFする。このときの回路の接続状態
は第６図に示す通りである。すなわち、演算増幅器100
および200の一側入力端子と出力端子間に積分キヤパシ
タC7およびC9が接続する。このとき積分キヤパシタC7お
よびC9は、T4（０）時刻の電圧を保持している。すなわ
ち、フイルタの出力端子Vo″には、第３図に示す出力電
圧bo′が得られる。さらに、このT3（１）時刻には、フ
イルタの帰還等価抵抗用のキヤパシタであるキヤパシタ
C5が演算増幅器200出力端子Vo″出力電圧bo′を充電す
る。以上が、T3（１）時刻における動作説明である。
次に、T4（１）時刻の動作について説明する。T4（１）
時刻には、アナログスイツチS3,S5およびS7がONし、他
のアナログスイツチはOFFする。このときの回路の接続
状態は第７図に示す通りであり、演算増幅器100の一側
入力端子にキヤパシタC2およびキヤパシタC5が接続され
る。演算増幅器100および200の一側入力端子と出力端子
間には、T3（１）時刻に引きつづき、キヤパシタC7およ
びC9が接続される。このときのキヤパシタC2の電圧は、
入力電圧Vi1を充電したキヤパシタC1と同時刻のT
1（１）時刻に入力電圧Vi2を充電した値となる。すなわ
ち、第３図に示す入力電圧b1となる。このような動作に
より、演算増幅器100および200において、各キヤパシタ
電圧を演算し、この結果を積分キヤパシタC7およびC9に
充電する。
時刻には、アナログスイツチS3,S5およびS7がONし、他
のアナログスイツチはOFFする。このときの回路の接続
状態は第７図に示す通りであり、演算増幅器100の一側
入力端子にキヤパシタC2およびキヤパシタC5が接続され
る。演算増幅器100および200の一側入力端子と出力端子
間には、T3（１）時刻に引きつづき、キヤパシタC7およ
びC9が接続される。このときのキヤパシタC2の電圧は、
入力電圧Vi1を充電したキヤパシタC1と同時刻のT
1（１）時刻に入力電圧Vi2を充電した値となる。すなわ
ち、第３図に示す入力電圧b1となる。このような動作に
より、演算増幅器100および200において、各キヤパシタ
電圧を演算し、この結果を積分キヤパシタC7およびC9に
充電する。
したがつて、第１図に示すフイルタの出力端子Vo″に
は、第３図に示す、電圧b1′が得られる。また、第１図
において、アナログスイツチS3をONすることにより、出
力波形の連続化のためのキヤパシタC11が出力端子Vo″
に接続され、上記した出力電圧b1′をサンプルホールド
し、第３図に示す出力電圧Vo2を得る。
は、第３図に示す、電圧b1′が得られる。また、第１図
において、アナログスイツチS3をONすることにより、出
力波形の連続化のためのキヤパシタC11が出力端子Vo″
に接続され、上記した出力電圧b1′をサンプルホールド
し、第３図に示す出力電圧Vo2を得る。
以上述べたT1〜T4時刻の一連の動作を周期Ｔごとに順次
繰り返すことにより、出力電圧ａ′Nおよびｂ′N（Ｎ＝
0,1,……ｎ）を得ることができる。したがつて、一つの
フイルタの構成で多入力に対する多出力が可能であるこ
とが理解できる。力端子Vo1およびVo2には以下に示す伝
達関数を得ることができる。
繰り返すことにより、出力電圧ａ′Nおよびｂ′N（Ｎ＝
0,1,……ｎ）を得ることができる。したがつて、一つの
フイルタの構成で多入力に対する多出力が可能であるこ
とが理解できる。力端子Vo1およびVo2には以下に示す伝
達関数を得ることができる。
さらに、T4（Ｎ）時刻には、それぞれ複数の入力電圧を
取り込んだ同時刻であるT1（Ｎ）時刻に対する出力電圧
が得られることが明らかである。
取り込んだ同時刻であるT1（Ｎ）時刻に対する出力電圧
が得られることが明らかである。
また、第１図において、以下に示す２種のフイルタの特
性定数が得られる。
性定数が得られる。
（ｉ）出力Vo1 （ii）出力Vo2 （0……しや断周波数、Ｑ……選択度、Ｈ……利得係
数。） 第８図に、フイルタの２種の出力である、Vo1およびVo2
の振幅特性を示す。第８図において、（ａ）および
（ｂ）はキヤパシタC1およびC2、キヤパシタC6および
C7、キヤパシタC8およびC9がそれぞれ同じ値の場合の特
性例を示している。上記した（６）〜（11）式より、積
分キヤパシタC6,C7,C8およびC9、入力段のキヤパシタC1
およびC2をそれぞれ、任意に変更することにより、複数
入力に対する異なつた複数の出力を得ることが可能であ
ることは容易に理解できる。第９図に、異つた複数の出
力の振幅特性を示す。
数。） 第８図に、フイルタの２種の出力である、Vo1およびVo2
の振幅特性を示す。第８図において、（ａ）および
（ｂ）はキヤパシタC1およびC2、キヤパシタC6および
C7、キヤパシタC8およびC9がそれぞれ同じ値の場合の特
性例を示している。上記した（６）〜（11）式より、積
分キヤパシタC6,C7,C8およびC9、入力段のキヤパシタC1
およびC2をそれぞれ、任意に変更することにより、複数
入力に対する異なつた複数の出力を得ることが可能であ
ることは容易に理解できる。第９図に、異つた複数の出
力の振幅特性を示す。
以上に述べた本発明の実施例によると、積分キヤパシタ
を複数備え、これを切り換えて接続することにより、フ
イルタの多重化を可能にでき、演算増幅器の多重使用を
可能できる。
を複数備え、これを切り換えて接続することにより、フ
イルタの多重化を可能にでき、演算増幅器の多重使用を
可能できる。
また、同時刻に入力電圧を充電するので、入力選択によ
る時間遅れが生じず、常に、同時刻の瞬時値に対するフ
イルタ出力が得られ、瞬時値の入力電圧を用いて演算す
る制御装置には非常に有効である。
る時間遅れが生じず、常に、同時刻の瞬時値に対するフ
イルタ出力が得られ、瞬時値の入力電圧を用いて演算す
る制御装置には非常に有効である。
バンドパスフイルタ いままで述べたフイルタはローパスフイルタの構成につ
いて説明したものであるが、第１図において、演算増幅
回路200の出力端子Vo″の後段に設けたサンプルホール
ド回路SC6,SC7を、演算増幅回路100の出力端子Vo′に設
けることにより、バンドパスフイルタの構成としても適
用できる。以下に、バンドパスフイルタの伝達関数を示
す。
いて説明したものであるが、第１図において、演算増幅
回路200の出力端子Vo″の後段に設けたサンプルホール
ド回路SC6,SC7を、演算増幅回路100の出力端子Vo′に設
けることにより、バンドパスフイルタの構成としても適
用できる。以下に、バンドパスフイルタの伝達関数を示
す。
バンドパスフイルタの特性定数である中心周波数0、
選択度Ｑは（６），（７），（９）および（10）式に示
したローパスフイルタの場合と同じである。また、利得
係数Ｈは以下のようになる。
選択度Ｑは（６），（７），（９）および（10）式に示
したローパスフイルタの場合と同じである。また、利得
係数Ｈは以下のようになる。
（ｉ）出力Vo1 （ii）出力Vo2 このように本発明は、ローパスフイルタにもバンドパス
フイルタにも適用できる。
フイルタにも適用できる。
他の応用例 以上述べた実施例はアナログ信号を得る構成であつた。
そこで、出力波形が段階状であることから、第10図に示
すように、サンプルホールド用のスイツチトキヤパシタ
回路SC6,SC7に代えて、高速のアナログデイジタル変換
回路300を備え、さらに入力段のスイツチトキヤパシタ
回路数を多くして、多数の入力信号Vi1,Vi2……Vinを受
ける多入力構成とする。
そこで、出力波形が段階状であることから、第10図に示
すように、サンプルホールド用のスイツチトキヤパシタ
回路SC6,SC7に代えて、高速のアナログデイジタル変換
回路300を備え、さらに入力段のスイツチトキヤパシタ
回路数を多くして、多数の入力信号Vi1,Vi2……Vinを受
ける多入力構成とする。
このことにより、出力波形に入力数ｎに応じた時刻 ごとに、各入力信号Vi1,Vi2……Vinに対するフイルタ出
力Vo″が繰返し得られる。このフイルタ出力Vo″をアナ
ログデイジタル変換回路300に入力することにより、高
速にデイジタル量に変換可能な入力変換回路を実現する
ことができる。
力Vo″が繰返し得られる。このフイルタ出力Vo″をアナ
ログデイジタル変換回路300に入力することにより、高
速にデイジタル量に変換可能な入力変換回路を実現する
ことができる。
このことにより、アナログ信号をホールドするサンプル
ホールド回路およびサンプルホールド出力を切り換える
アナログマルチプレクサが不要となり、回路の小形化が
図れる。
ホールド回路およびサンプルホールド出力を切り換える
アナログマルチプレクサが不要となり、回路の小形化が
図れる。
以上述べたように、本発明によれば、複数の入力信号を
同時にフイルタ処理する場合に、一つのフイルタの回路
構成で複数（ｎ）の入力信号を複数（ｍ）の同特性また
は異なる特性で出力を得ることができ、フイルタの多重
化とともに複数入力信号の選択時の遅れ時間の発生を防
止できる。
同時にフイルタ処理する場合に、一つのフイルタの回路
構成で複数（ｎ）の入力信号を複数（ｍ）の同特性また
は異なる特性で出力を得ることができ、フイルタの多重
化とともに複数入力信号の選択時の遅れ時間の発生を防
止できる。
第１図は本発明に係るローパスフイルタの実施例を示す
回路図、第２図は各アナログスイツチを駆動するクロツ
ク信号のタイムチヤート、第３図は各部の電圧波形を示
す波形図、第４図は時刻T1（１）における接続状態を示
す回路図、第５図は時刻T2（１）における接続状態を示
す回路図、第６図はT3（１）における接続状態を示す回
路図、第７図は時刻T4（１）における接続状態を示す回
路図、第８図は異なる２種のフイルタ特性を示す特性
図、第９図は異なる２種の振幅特性を示す特性図、第10
図は他の応用例を示す回路図、第11図はスイッチトキャ
パシタ回路の原理図である。 SC1,SC2……入力段スイツチトキヤパシタ回路、SC3,S
C4,SC5……スイツチトキヤパシタ等価抵抗、SC6,SC7…
…サンプルホールド回路、C1〜C6,C10,C11……スイツチ
トキヤパシタ、C6〜C9……積分キヤパシタ、S1〜S7……
アナログスイツチ、100,200……演算増幅器、300……ア
ナログデイジタル変換器、Vi1,Vi2〜Vin……フイルタ入
力電圧、Vo1,Vo2……フイルタ出力電圧。
回路図、第２図は各アナログスイツチを駆動するクロツ
ク信号のタイムチヤート、第３図は各部の電圧波形を示
す波形図、第４図は時刻T1（１）における接続状態を示
す回路図、第５図は時刻T2（１）における接続状態を示
す回路図、第６図はT3（１）における接続状態を示す回
路図、第７図は時刻T4（１）における接続状態を示す回
路図、第８図は異なる２種のフイルタ特性を示す特性
図、第９図は異なる２種の振幅特性を示す特性図、第10
図は他の応用例を示す回路図、第11図はスイッチトキャ
パシタ回路の原理図である。 SC1,SC2……入力段スイツチトキヤパシタ回路、SC3,S
C4,SC5……スイツチトキヤパシタ等価抵抗、SC6,SC7…
…サンプルホールド回路、C1〜C6,C10,C11……スイツチ
トキヤパシタ、C6〜C9……積分キヤパシタ、S1〜S7……
アナログスイツチ、100,200……演算増幅器、300……ア
ナログデイジタル変換器、Vi1,Vi2〜Vin……フイルタ入
力電圧、Vo1,Vo2……フイルタ出力電圧。
Claims (3)
- 【請求項１】演算増幅器と、スイッチトキャパシタ回路
によってそれぞれ形成された抵抗要素、積分キャパシ
タ、および入力段サンプルホールド回路とを用いて構成
されたスイッチトキャパシタフィルタにおいて、 前記入力段サンプルホールド回路を処理対象の複数のフ
ィルタ入力信号に対応させて複数設け、これら複数の入
力段サンプリング回路の出力を共通に接続して前記演算
増幅器の入力に接続するともに、前記複数のフィルタ入
力信号の処理内容の相違に応じて積分キャパシタを複数
並列に接続して設け、 前記入力段サンプリング回路の入力スイッチを同時に動
作させて前記複数の入力信号を同時にサンプリングし、
前記入力段サンプリング回路の出力スイッチを順次切り
替えて各入力段サンプリング回路の出力を前記演算増幅
器に順次入力し、各入力段サンプリング回路の出力スイ
ッチの切り替えに同期させて前記複数のフィルタ入力信
号に対応する前記積分キャパシタのスイッチを切り替え
駆動するスイッチトキャパシタ駆動手段を設けてなるこ
とを特徴とするスイッチトキャパシタフィルタ。 - 【請求項２】特許請求の範囲第１項記載のスイッチトキ
ャパシタフィルタにおいて、当該スイッチトキャパシタ
フィルタの出力段に前記複数の入力段サンプルホールド
回路に対応させて複数の出力段サンプルホールド回路を
備え、前記スイッチトキャパシタ駆動手段は、前記入力
段サンプルホールド回路の出力スイッチの切り替えに同
期させて当該入力段サンプリング回路に対応する前記出
力段サンプルホールド回路の入力スイッチを切り替え駆
動することを特徴とするスイッチトキャパシタフィル
タ。 - 【請求項３】特許請求の範囲第１項記載のスイッチトキ
ャパシタフィルタにおいて、当該スイッチトキャパシタ
の出力段にアナログ・ディジタル信号変換器が接続され
ていることを特徴とするスイッチトキャパシタフィル
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302401A JPH07109977B2 (ja) | 1986-12-18 | 1986-12-18 | スイツチトキヤパシタフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302401A JPH07109977B2 (ja) | 1986-12-18 | 1986-12-18 | スイツチトキヤパシタフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153907A JPS63153907A (ja) | 1988-06-27 |
| JPH07109977B2 true JPH07109977B2 (ja) | 1995-11-22 |
Family
ID=17908469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302401A Expired - Lifetime JPH07109977B2 (ja) | 1986-12-18 | 1986-12-18 | スイツチトキヤパシタフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109977B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103901260A (zh) * | 2012-12-26 | 2014-07-02 | 株式会社电装 | 电池组的电压检测设备 |
| DE102010031290B4 (de) | 2010-07-13 | 2022-06-09 | Robert Bosch Gmbh | Schaltungseinrichtung mit Integrator-Schaltungen |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134401A (en) * | 1991-03-12 | 1992-07-28 | Analog Device, Inc. | Delta sigma modulator having programmable gain/attenuation |
| US5159341A (en) * | 1991-03-12 | 1992-10-27 | Analog Devices, Inc. | Two phase sampling for a delta sigma modulator |
| JP3799618B2 (ja) * | 1994-10-21 | 2006-07-19 | 株式会社デンソー | 信号処理回路 |
| US8344794B2 (en) * | 2010-06-22 | 2013-01-01 | O2Micro Inc. | Signal monitoring systems |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5560326A (en) * | 1978-10-30 | 1980-05-07 | Fujitsu Ltd | Switched capacitor filter |
| JPS5591227A (en) * | 1978-12-28 | 1980-07-10 | Fujitsu Ltd | Switched capacitor filter |
| JPS6046113A (ja) * | 1983-08-23 | 1985-03-12 | Nec Corp | 浄波器 |
-
1986
- 1986-12-18 JP JP61302401A patent/JPH07109977B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010031290B4 (de) | 2010-07-13 | 2022-06-09 | Robert Bosch Gmbh | Schaltungseinrichtung mit Integrator-Schaltungen |
| CN103901260A (zh) * | 2012-12-26 | 2014-07-02 | 株式会社电装 | 电池组的电压检测设备 |
| JP2014142333A (ja) * | 2012-12-26 | 2014-08-07 | Denso Corp | 組電池の電圧検出装置 |
| US9465083B2 (en) | 2012-12-26 | 2016-10-11 | Denso Corporation | Voltage detecting device for assembled battery |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63153907A (ja) | 1988-06-27 |
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