JPS60154399A - サンプルホ−ルド回路 - Google Patents
サンプルホ−ルド回路Info
- Publication number
- JPS60154399A JPS60154399A JP59009435A JP943584A JPS60154399A JP S60154399 A JPS60154399 A JP S60154399A JP 59009435 A JP59009435 A JP 59009435A JP 943584 A JP943584 A JP 943584A JP S60154399 A JPS60154399 A JP S60154399A
- Authority
- JP
- Japan
- Prior art keywords
- sample
- output
- capacitor
- clock
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する分野）
本発明はＭＯ８ＬＳＩに用いる高精度、高安定なサンプ
ルホールド回路に関するものである。
ルホールド回路に関するものである。
（従来の技術）
ＭＯ８Ｌ８Ｉ等ではアナログ信号を離散的信号に変換し
た後、信号処理を行う場合が多い。このため、アナログ
信号を高精度、高安定にサンプルするサンプルホールド
回路が必要となる。
た後、信号処理を行う場合が多い。このため、アナログ
信号を高精度、高安定にサンプルするサンプルホールド
回路が必要となる。
第１図は従来のサンプルホールド回路の構成の一例を示
すもので、１は入力端子、２は出力端子、３は演算増幅
器、４は帰還容量、５はサンプル容量、６はサンプル容
量５充電用スイツチ、７はサンプル容量５放電用スイツ
チ、８は演算増幅器３の出力・逆相入力短絡用スイッチ
、９は帰還容量４充電用スイツチ、１０は帰還容量４放
電用スイツチである。またＡ及びＢは上記各スイッチを
動作させるクロック波形の種別を示すものである。
すもので、１は入力端子、２は出力端子、３は演算増幅
器、４は帰還容量、５はサンプル容量、６はサンプル容
量５充電用スイツチ、７はサンプル容量５放電用スイツ
チ、８は演算増幅器３の出力・逆相入力短絡用スイッチ
、９は帰還容量４充電用スイツチ、１０は帰還容量４放
電用スイツチである。またＡ及びＢは上記各スイッチを
動作させるクロック波形の種別を示すものである。
第２図は第１図のサンプルホールド回路に用いるクロッ
ク波形を示すもので、クロックＡとクロックＢとより成
る。
ク波形を示すもので、クロックＡとクロックＢとより成
る。
第１図のスイッチ６．８及び１０はクロックＡがハイの
時ＯＮ、ローの時ＯＦＦとなる、また、スイッチ７及び
９はクロックＢがハイの時ＯＮ１ ローの時ＯＦＦとな
る。ここで、クロックＡとＢとは第２図に示すように、
互いにノ・イ状態が時間的に重ならない関係にある。
時ＯＮ、ローの時ＯＦＦとなる、また、スイッチ７及び
９はクロックＢがハイの時ＯＮ１ ローの時ＯＦＦとな
る。ここで、クロックＡとＢとは第２図に示すように、
互いにノ・イ状態が時間的に重ならない関係にある。
第１図の回路ではクロックＡがハイの時、スイッチ８及
び１０がＯＮするため帰還容量４に蓄えられた電荷は放
電する。同時にスイッチ６がＯＮするため、サンプル容
量５には入力端子１に印加された信号ｖ１Ｎに比例した
電荷が蓄えられる。
び１０がＯＮするため帰還容量４に蓄えられた電荷は放
電する。同時にスイッチ６がＯＮするため、サンプル容
量５には入力端子１に印加された信号ｖ１Ｎに比例した
電荷が蓄えられる。
次にクロックＡがロー、クロックＢがハイと々ると、ス
イッチ７及び９がＯＮＬサンプル容量５に蓄えられた電
荷は帰還容量４に転送される。このときの出力端子２の
電圧ｖｏＵＴは帰還容量をＣ１サンプル容量をαＣとす
れば ＶｏＵＴ−αＶＩＮ ・・・・・・・・・・・・（１）
となる。このように第１図の回路では、クロックＡがハ
イのときサンプルされた入力信号のα倍の信号は、クロ
ックＢがハイのときに出力２にホールドされるので、入
力信号をサンプルホールドした信号を出力として得るこ
とができる。ところで出力端子２に得られるサンプルホ
ールド信号を本回路の次段に接続された回路がサンプル
する場合、第２図中の矢印て示したようにクロックＢが
ノ・イカラローに変化するタイミングで出力端子２の出
力をサンプルすることになる。この場合スイッチ９がＯ
ＮからＯＦＦするため、出力端子２にはサンプルホール
ドされた出力信号の他にこのスイッチング雑音が重畳さ
れてしまい、出力端子２の出力を正確にサンプルできな
い欠点がある。
イッチ７及び９がＯＮＬサンプル容量５に蓄えられた電
荷は帰還容量４に転送される。このときの出力端子２の
電圧ｖｏＵＴは帰還容量をＣ１サンプル容量をαＣとす
れば ＶｏＵＴ−αＶＩＮ ・・・・・・・・・・・・（１）
となる。このように第１図の回路では、クロックＡがハ
イのときサンプルされた入力信号のα倍の信号は、クロ
ックＢがハイのときに出力２にホールドされるので、入
力信号をサンプルホールドした信号を出力として得るこ
とができる。ところで出力端子２に得られるサンプルホ
ールド信号を本回路の次段に接続された回路がサンプル
する場合、第２図中の矢印て示したようにクロックＢが
ノ・イカラローに変化するタイミングで出力端子２の出
力をサンプルすることになる。この場合スイッチ９がＯ
ＮからＯＦＦするため、出力端子２にはサンプルホール
ドされた出力信号の他にこのスイッチング雑音が重畳さ
れてしまい、出力端子２の出力を正確にサンプルできな
い欠点がある。
（発明の目的）
本発明はこれらの欠点を除去し、出力に重畳されるスイ
ッチング雑音の影響を受けないサンプルホールド回路を
提供しようとするものであり、以下図面について詳細に
説明する。
ッチング雑音の影響を受けないサンプルホールド回路を
提供しようとするものであり、以下図面について詳細に
説明する。
（発明の構成および作用）
第３図は本発明−のサンプルホールド回路の構成を示す
一実施例の回路図であり、１１は抵抗（Ｒ）、１２はコ
ンデンサ（ｃｏ）を示し、その他の符号は第１図に示し
たものと同じである。
一実施例の回路図であり、１１は抵抗（Ｒ）、１２はコ
ンデンサ（ｃｏ）を示し、その他の符号は第１図に示し
たものと同じである。
本発明の特徴は第１図に示した従来のサンプルホールド
回路の演算増幅器３の出力に抵抗１１及 喀びコンデン
サ１２を付加した構成である。このような構成とすれば
、演算増幅器３の出力には従来のサンプルホールド回路
と同様な出力が得られるが、抵抗１１及びコンデンサ１
２は時定数Ｃ８Ｒで決壕る個有の遅延時間τを持つ遅延
回路として動作し、このため出力端子２には演算増幅器
３の出力を遅延時間τだけ遅らせた信号が得られること
になる。
回路の演算増幅器３の出力に抵抗１１及 喀びコンデン
サ１２を付加した構成である。このような構成とすれば
、演算増幅器３の出力には従来のサンプルホールド回路
と同様な出力が得られるが、抵抗１１及びコンデンサ１
２は時定数Ｃ８Ｒで決壕る個有の遅延時間τを持つ遅延
回路として動作し、このため出力端子２には演算増幅器
３の出力を遅延時間τだけ遅らせた信号が得られること
になる。
本発明のサンプルホールド回路において、出力端子２に
得られるサンプルホールド信号を本発明回路の次段に接
続された回路が、第２図中の矢印で示したタイミン゛グ
でサンプルする場合、び算増幅器３の出力に対しては第
２図に矢印で示したタイミングよりも時間τだけ前のタ
イミングでサンプルすることになる。この場合クロック
Ｂはノｈイ状態であり帰還容量４充電用のスイッチ９に
よる２イツチング雑音の影響を受けないことに１（る。
得られるサンプルホールド信号を本発明回路の次段に接
続された回路が、第２図中の矢印で示したタイミン゛グ
でサンプルする場合、び算増幅器３の出力に対しては第
２図に矢印で示したタイミングよりも時間τだけ前のタ
イミングでサンプルすることになる。この場合クロック
Ｂはノｈイ状態であり帰還容量４充電用のスイッチ９に
よる２イツチング雑音の影響を受けないことに１（る。
また演算増幅器３の出力はクロックＢが・・イのときホ
ールドされているので、演算増幅器３の出力を第２図の
矢印に示したタイミングでサンプルした場合と同等の出
力を出力端子２に得ることができる。
ールドされているので、演算増幅器３の出力を第２図の
矢印に示したタイミングでサンプルした場合と同等の出
力を出力端子２に得ることができる。
第４図は本発明のサンプルホー、ルド回路の構成を示す
他の実施例の回路図である。
他の実施例の回路図である。
第３図では入出力信号が正相となる場合について述べた
が、第４図は入出力信号が逆相となる場合の実施例を示
しだものである。
が、第４図は入出力信号が逆相となる場合の実施例を示
しだものである。
この回路の特徴は、サンプル容量５に対する充電用スイ
ッチ６及び放電用スイッチ７がそれぞれ第３゛図ではク
ロックＡ及びクロックＢでＯＮ、ＯＦＦされていたもの
を、第４図ではスイッチ６をクロックＢ１スイッチ７を
クロックＡでＯＮ、ＯＦＦするようにしたことであり、
この点を除けば第４図と第３図の構成は同じである。
ッチ６及び放電用スイッチ７がそれぞれ第３゛図ではク
ロックＡ及びクロックＢでＯＮ、ＯＦＦされていたもの
を、第４図ではスイッチ６をクロックＢ１スイッチ７を
クロックＡでＯＮ、ＯＦＦするようにしたことであり、
この点を除けば第４図と第３図の構成は同じである。
第４図では、クロックＡがハイのとき、スイッチ７．８
及び１０がＯＮシ、帰還容量４及びサンプル容量５に蓄
えられた１１Ｌ荷は放電する。次にクロックＡがロー、
クロックＢがハイとなると、スイッチ７．８及びｌＯが
ＯＦＦシ、スイッチ６及び９がＯＮする。このため、入
力端子ＩＫ印加された入力信号ＶＩＮはサンプル容量５
によりサンプルされると同時に、帰還容量４に転送され
るので、演算増幅器３の出力端子には出力信号Ｖ。ＵＴ
とじてＶＯＵＴ −−αＶＩＮ ・・・・・・・・・・
・・ （２）のように、入力信号と逆相となる信号が得
られる。
及び１０がＯＮシ、帰還容量４及びサンプル容量５に蓄
えられた１１Ｌ荷は放電する。次にクロックＡがロー、
クロックＢがハイとなると、スイッチ７．８及びｌＯが
ＯＦＦシ、スイッチ６及び９がＯＮする。このため、入
力端子ＩＫ印加された入力信号ＶＩＮはサンプル容量５
によりサンプルされると同時に、帰還容量４に転送され
るので、演算増幅器３の出力端子には出力信号Ｖ。ＵＴ
とじてＶＯＵＴ −−αＶＩＮ ・・・・・・・・・・
・・ （２）のように、入力信号と逆相となる信号が得
られる。
出力端子２に得られる信号を本発明回路の次段に接続さ
れた回路が第２図中の矢印で示したタイミングでサンプ
ルする場合、抵抗１１および容量１２からなる遅延回路
が出力端子２と演算増幅器３の出力端子との間に付加さ
れているので、スイッチ９がＯＮからＯＦＦする以前の
演算増幅器３の出力に対応する出力端子２の出力をサン
プルできることになる。このため第３図の場合と同様に
スイッチ９によるスイッチング雑音の影響を受けること
なく出力端子２の信号をサンプルすることができる。
れた回路が第２図中の矢印で示したタイミングでサンプ
ルする場合、抵抗１１および容量１２からなる遅延回路
が出力端子２と演算増幅器３の出力端子との間に付加さ
れているので、スイッチ９がＯＮからＯＦＦする以前の
演算増幅器３の出力に対応する出力端子２の出力をサン
プルできることになる。このため第３図の場合と同様に
スイッチ９によるスイッチング雑音の影響を受けること
なく出力端子２の信号をサンプルすることができる。
（効 果）
以上説明したように、本発明によるサンプルホールド回
路では、出力端子に抵抗とコンデンサから成る遅延回路
を付加することにより、サンプルホールド回路がサンプ
ルおよびホールドするタイミングと本発明回路の次段に
接続される回路がサンプルホールド回路出力をサンプル
するタイミングをずらすことができる。このだめサンプ
ルボールド回路のスイッチによって発生するスイッチン
グ雑音の影響を受けることなく、高精度かつ高安定なサ
ンプルホールド出力を得ることができる利点がある。
路では、出力端子に抵抗とコンデンサから成る遅延回路
を付加することにより、サンプルホールド回路がサンプ
ルおよびホールドするタイミングと本発明回路の次段に
接続される回路がサンプルホールド回路出力をサンプル
するタイミングをずらすことができる。このだめサンプ
ルボールド回路のスイッチによって発生するスイッチン
グ雑音の影響を受けることなく、高精度かつ高安定なサ
ンプルホールド出力を得ることができる利点がある。
第１図は従来のサンプルホールド回路の構成ヲ示す図、
第２図は第１図のサンプルホールド回路に用いるクロッ
ク波形を示す図、第３図は本発明のサンプルホールド回
路の構成を示す一実施例の回路図、第４図は本発明の他
の実施例の構成を示す図である。 ■ ・・・・・・・入力端子、 ２・・・・・・・・・
出力端子、３・・・・・・・・・演算増幅器、 ４・・
・・・・・帰還容量、５・・・・・・・・・サンプル容
’Ｍｋ、６〜１ｏ・叩・・・・スイッチ、１１ ・・
抵抗、１２・・・ ・・容量。 東特許出願人 日本電
信電話公社 日本電気株式会社 第１図 第２図 第３図 第４図
第２図は第１図のサンプルホールド回路に用いるクロッ
ク波形を示す図、第３図は本発明のサンプルホールド回
路の構成を示す一実施例の回路図、第４図は本発明の他
の実施例の構成を示す図である。 ■ ・・・・・・・入力端子、 ２・・・・・・・・・
出力端子、３・・・・・・・・・演算増幅器、 ４・・
・・・・・帰還容量、５・・・・・・・・・サンプル容
’Ｍｋ、６〜１ｏ・叩・・・・スイッチ、１１ ・・
抵抗、１２・・・ ・・容量。 東特許出願人 日本電
信電話公社 日本電気株式会社 第１図 第２図 第３図 第４図
Claims (1)
- 演算増幅器、サンプル容量、帰還容量、サンプル容量充
電用スイッチ、サンプル容量放電用スイッチ、帰還容量
充電用スイッチ、帰還容量放電用スイッチおよび前記演
算増幅器の出力・逆相入力短絡用スイッチから構成され
るサンプルホールド回路において、前記演算増幅器出力
と出力端子の間に抵抗と容量から成る遅延回路が接続さ
れていることを特徴とするサンプルホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59009435A JPS60154399A (ja) | 1984-01-24 | 1984-01-24 | サンプルホ−ルド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59009435A JPS60154399A (ja) | 1984-01-24 | 1984-01-24 | サンプルホ−ルド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60154399A true JPS60154399A (ja) | 1985-08-14 |
Family
ID=11720239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59009435A Pending JPS60154399A (ja) | 1984-01-24 | 1984-01-24 | サンプルホ−ルド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60154399A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005107077A1 (en) * | 2004-04-21 | 2005-11-10 | Analog Devices, Inc. | Methods and apparatus for reducing thermal noise |
| WO2008088413A2 (en) * | 2006-12-19 | 2008-07-24 | Allegro Microsystems, Inc. | Capacitor charging methods and apparatus |
| US7646616B2 (en) | 2005-05-09 | 2010-01-12 | Allegro Microsystems, Inc. | Capacitor charging methods and apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798195A (en) * | 1980-12-08 | 1982-06-18 | Oki Electric Ind Co Ltd | Sample holding circuit |
| JPS5885998A (ja) * | 1981-10-30 | 1983-05-23 | ヒューズ・エアクラフト・カンパニー | サンプルアンドホ−ルド回路およびスイツチコンデンサ積分回路およびサンプルアンドホ−ルド回路の自動ゼロ調節方法 |
-
1984
- 1984-01-24 JP JP59009435A patent/JPS60154399A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5798195A (en) * | 1980-12-08 | 1982-06-18 | Oki Electric Ind Co Ltd | Sample holding circuit |
| JPS5885998A (ja) * | 1981-10-30 | 1983-05-23 | ヒューズ・エアクラフト・カンパニー | サンプルアンドホ−ルド回路およびスイツチコンデンサ積分回路およびサンプルアンドホ−ルド回路の自動ゼロ調節方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005107077A1 (en) * | 2004-04-21 | 2005-11-10 | Analog Devices, Inc. | Methods and apparatus for reducing thermal noise |
| US7298151B2 (en) | 2004-04-21 | 2007-11-20 | Analog Devices, Inc. | Methods and apparatus for reducing thermal noise |
| US7646616B2 (en) | 2005-05-09 | 2010-01-12 | Allegro Microsystems, Inc. | Capacitor charging methods and apparatus |
| US7787262B2 (en) | 2005-05-09 | 2010-08-31 | Allegro Microsystems, Inc. | Capacitor charging methods and apparatus |
| WO2008088413A2 (en) * | 2006-12-19 | 2008-07-24 | Allegro Microsystems, Inc. | Capacitor charging methods and apparatus |
| WO2008088413A3 (en) * | 2006-12-19 | 2008-09-18 | Allegro Microsystems Inc | Capacitor charging methods and apparatus |
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