KR960012801B1 - 2개의 샘플 홀드 회로를 사용한 리플 제거 위상 검출기 - Google Patents

2개의 샘플 홀드 회로를 사용한 리플 제거 위상 검출기 Download PDF

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Abstract

요약없음

Description

2개의 샘플 홀드 회로를 사용한 리플 제거 위상 검출기
제1도는 본 발명에 따른 위상 검출기의 블럭도.
제2도는 제1도에 사용된 각 스위치의 상세도.
제3도는 제1도에서 발생된 여러가지 신호의 파형을 도시한 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
2 : 감산기3 : 버퍼 증폭기
5, 6 : 저장 캐패시터7, 8 : 램프 캐패시터
9, 10 : 샘플링 스위치11, 12 : 충전 타이밍 스위치
13, 14 : 방전 타이밍 스위치15, 16, 17 : p 채널 MOS 트랜지스터
30, 31 : 샘플 홀드 회로32 : 제어 회로
33 : 지연 회로
본 발명은 일반적으로 위상 고정 루프(phase lock loops)용 위상 검출기에 관한 것으로, 보다 상세하게는 2개의 입력 신호 사이의 위상차에 비례하는 램프 전압을 발생시키고, 그 램프 전압을 샘플 홀드하여 위상 검출기 출력을 발생시키는 샘플 홀드 위상 검출기(sample-hold phase detecotor)에 관한 것이다.
종래 기술의 샘플 홀드 위상 검출기에 의하면, 입력 신호 및 기준 신호 사이의 위상차에 상당하는 시간 간격 동안 램프 캐패시터가 충전되어 그 위상차에 비례하는 램프 전압을 형성한다. 샘플 홀드 회로는 램프 패캐시터에 결합되어 샘플링 펄스에 응답하여 램프 전압을 샘플 홀드한다. 전자 회로를 LSI로 구현하려는 최근 경향과 함께 샘플 홀드 회로의 모든 소자를 단일 LSI 칩 상에 제조하는 것이 바람직하다. 그러나, 샘플 홀드 회로의 저장 캐패시터의 값은, 인가된 샘플링 펄스가 홀드 캐패시터의 기생 캐패시턴스에 의해 샘플 홀드 회로의 샘플스위치를 바이패스하지 않도록 충분히 크게 제조될 수 없다. 따라서, 위상 검출기 출력은 기준 신호와 동일한 주파수로 발생하는 바람직하지 않은 리플 전압을 포함한다.
따라서, 본 발명의 한 목적은 LSI 기술을 사용하는 샘플 홀드 위상 검출기의 구현을 가능하게 하는 위상 검출기를 제공하는 것이다.
본 발명에 따르면, 일정 주파수의 기준 펄스 및 외부원으로부터의 입력 펄스를 수신하여 이들 펄스들 사이의 위상차에 비례하는 램프 전압을 발생시키기 위한 램프 전압 발생기가 제공된다. 제1샘플 홀드 회로는 샘플링 펄스에 응답하여 램프 전압을 샘플하고 이 샘플링된 전압을 홀드한다. 정전압을 샘플하고 이 샘플링된 전압을 홀드하기 위해 샘플링 펄스에 응답하는 제2샘플 홀드 회로가 더 제공된다. 제1 및 제2샘플 홀드 회로에 의해 샘플링된 전압은 입력 전압들 사이의 전압차가 검출되는 감산기에 입력된다. 2개의 샘플 홀드 회로에 의해 발생되는 바람직하지 않은 리플 성분은 감산기에 의해 효과적으로 소거된다.
바람직하게는, 상기 기준 펄스를 제1기준 펄스로서 수신하고 그것을 제2기준 펄스를 발생하도록 지연시키기 위해 지연 회로가 제공된다. 제2램프 전압 발생기는 제1및 제2기준 펄스들 사이의 간격에 비례하는 정전압을 발생시킨다.
본 발명을 첨부 도면을 참조하여 더욱 상세히 설명하겠다.
제1도를 참조하면, 본 발명의 위상 검출기는 제1샘플 홀드 회로(30) 및 제2샘플 홀드 회로(31)을 포함한다. 제1샘플 홀드 회로(30)은 접지와 버퍼 증폭기(3)의 입력 사이에 결합된 저장 캐패시터(5) 및 제1램프 캐패시터(7)과 증폭기(3)의 입력 사이에 결합된 샘플링 스위치(9)를 포함한다. 제어 회로(32)로부터의 충전 명령 펄스(CP1)에 응답하여 p 채널 MOS 트랜지스터(15)로부터 공급되는 전류로 램프 캐패시터(7)을 충전시키기 위해 제1충전 타이밍 스위치(11)이 램프 캐패시터(7)에 결합된다. 방전 명령 펄스(DP)에 응답하여 램프 캐패시터(7)을 방전시키기 위해 제1방전 타이밍 스위치(13)이 램프 캐패시터(7)에 결합된다. 따라서, 제1램프 캐패시터(7) 양단에 제1램프 전압이 형성된다. 샘플링 스위치(9)는 제어 회로로부터의 샘플링 펄스에 응답하여 제1램프 캐패시터(7)에 저장된 에너지를, 샘플링된 전압이 다음 샘플링 순간까지 홀드되는 저장 캐패시터(7)내로 샘플링하여 전달한다.
이와 유사하게, 제2샘플 홀드 회로(31)은 버퍼 증폭기(4)의 입력에 결합된 저장 캐패시터(6) 및 제2램프 캐패시터(8)과 증폭기(4)의 입력 사이에 결합된 샘플링 스위치(10)을 포함한다. 제어 회로로부터의 펄스(CP2)에 응답하여 p 채널 MOS 트랜지스터(16)로부터 공급된 전류로 제2램프 캐패시터(8)을 충전시키기 위한 제2충전 타이밍 스위치(12)가 제2램프 캐패시터(8)에 결합된다. 방전 명령 펄스(DP)에 응답하여 제2램프 캐패시터(8)을 방전시키기 위해 제2방전 타이밍 스위치(14)가 제2램프 캐패시터(8)에 결합된다. 따라서, 캐패시터(8) 양단에 제2램프 전압이 형성된다. 샘플링 스위치(10)은 샘플링 펄스(SP)에 응답하여 제2램프 캐패시터(8)에 저장된 에너지를, 샘플링 전압을 홀드하기 위한 저장 캐패시터(6) 내로 샘플링하여 전달한다.
트랜지스터(15 및 16)은 동일한 구조이고, 그들의 게이트 전극은 저항기(18)을 통해 접지된 p 채널 MOS 트랜지스터(17)의 게이트 전극에 함께 결합된다. 보다 상세하게, 트랜지스터(17)은
Ia=(VDD-VGS)/R(1)
로 주어지는 드레인 전류(Ia)를 제공하는데, 여기서 VDD는 트랜지스터(17)의 소스 전압이고 VGS는 게이트 소스 전압이며, R은 저항기(18)의 값이다. 트랜지스터(15)는 트랜지스터(17)과 함께 전류 미러 회로를 형성하고 트랜지스터(15)의 드레인 전류(Ib)는
Ia=(Ib)(N1)(2)
인데, 여기서, N1=(W16/L16)(L17/W17)이고, 여기서 W16및 W17은 트랜지스터(15 및 17)의 채널 폭이며, L16및 L17은 트랜지스터(15 및 17)의 채널 길이이다. 이와 유사하게, 트랜지스터(16)은 트랜지스터(17)과 함께 전류 미러 회로를 형성하므로, 트랜지스터(16)의 드레인 전류(IC)는
Ia=(Ic)(N2)(3)
으로 주어지는데, 여기에서 N2=(W16/L16)(L17/W17)이고, 여기서 W16및 L16은 각각 트랜지스터(15)의 채널 폭 및 길이이다. 트랜지스터(15 및 16)이 동일 구조이므로, N1=N2=N이고 전류(Ib및 Ic)도 동일 값이며 저항기(18)에 의해 유일하게 정해진다. 따라서, 제1 및 제2램프 캐패시터(7 및 8) 내에 형성된 전압은 각각 충전 명령 펄스(CP1 및 CP2)의 길이에 선형으로 비례한다.
위상 검출기의 모든 캐패시터는 LSI 기술을 사용하여 구현되고 위상 검출기의 다른 회로 소자와 함께 동일 LSI 칩 내부로 통합된다.
제2도에 도시된 바와 같이, 위상 검출기의 모든 스위치는, 제어 회로로부터 인가되는 스위칭 펄스에 응답하여 어떤 진폭값도 자신의 입력으로부터 출력으로 통과되도록 허용하는 아날로그 전송 게이트로 구현된다. 각 스위치는 한 쌍의 상보형 MOS 트랜지스터(37 및 38)을 포함하는데, 각 트랜지스터의 소스 및 드레인 전극은 상대방의 대응하는 전극에 결합되고, 트랜지스터(38)의 게이트는 인버터(39)를 통해 트랜지스터(37)의 게이트에 결합된다.
버퍼 증폭기(3 및 4)는 각각 차동 증폭기 또는 감산기(2)의 입력에 결합되는데, 감산기(2)는 전형적으로 연산 증폭기(20), 버퍼 증폭기 출력을 각각 연산증폭기의 반전 및 비반전 입력에 결합시키는 저항기(21 및 22) 및 비반전 입력을 접지로 결합시키는 저항기(23)으로 구현된다. 연산 증폭기(20)의 출력은 위상 검출기 출력 단자(1)에 결합된다.
외부적으로 발생된 클럭 펄스에 의해 구동되는 제어 회로(32)는 간걱(T)에서 발생하는 기준 펄스 및 외부원으로부터 공급되는 입력 펄스를 수신한다. 입력 펄스의 위상 타이밍은 기준 펄스와 비교되어 제3도에 도시된 바와 같은 위상차(θ)에 대응하는 지속 기간의 제1충전 타이밍 펄스를 발생시킨다. 기준 펄스는 지연 회로(33)에도 입력되어 그곳에서 소정의 지속 기간(ø)만큼 지연되어, 제어 회로(32)에 입력되는 지연된 기준 펄스를 발생시킨다. 제어 회로(32)는 규정된 간격(ø)에 대응하는 지속 지간의 제2충전 타이밍 펄스(CP2)를 발생시킨다. 제어 회로(32)는 또한 기준 펄스의 하강 연부와 다음 기준 펄스의 상승 연부 사이의 간격 동안에 샘플링 펄스(SP) 및 방전 타이밍 펄스(DP)를 연속적으로 발생시킨다. 다음은 제3도를 참조하여 본 발명의 위상 검출기 동작을 설명하겠다.
위상 검출기가 간격(θ)로 기준 펄스(40) 및 입력 펄스(41)을 수신하면, 지속 기간(θ)의 CP1 명령 펄스(43)이 제어 회로(32)로부터 제1충전 타이밍 스위치(11)로 출력되므로, 트랜지스터(15)로부터 전류(Ib)가 유입되어 다음과 같이 주어지는 램프 전압(V1)을 형성한다.
V1=(Ib)(θ)(T)/(2π)(C7)(4)
여기에서, C7은 램프 캐패시터(7)의 값이고, 지연 간격(θ)는 라디안 단위로 주어진다. 식(2)를 식(4)에 대입함으로써 다음의 관계가 얻어진다.
V1=(θ)(T)(N)(VDD-VGS)/(2π)(C7)(R)=(K)(θ)/(C7)(R)(5)
여기에서, K는 위상 대 전압 변환 상수이고 (T)(N)(VDD-VGS)/2π로 주어진다.
동시에, 지속 기간(ø)의 CP2 명령 펄스(44)가 제2충전 타이밍 스위치(12)에 인가된다. 트랜지스터(16)으로부터 제2램프 캐패시터(8) 내로 전류(Ic)가 유입되어 다음과 같이 주어지는 램프 전압(V2)를 형성한다.
V2=(Ic)(ø)(T)/(2π)(C8)=(ø)(T)(N)(VDD-VGS)/(2π)(C8)(R)(6)
=(K)(ø)/(C8)(R)(7)
샘플링 펄스(45)에 응답하여 제1 및 제2샘플링 스위치(9 및 10)이 작동하여 전압(V1및 V2)를 램프 캐패시터(7 및 8)로부터 각각 저장 캐패시터(5 및 6)으로 샘플링하여 전달한다. 그 다음, 방전 명령 펄스(46)이 각각 램프 캐패시터(7 및 8)을 방전시키기 위해 스위치(13 및 14)로 입력된다. 각 저장 캐패시터의 값이 대응하는 램프 캐패시터의 값보다 훨씬 작을 경우, 캐패시터(5 및 6) 내에 저장된 전압은 각각 전압(V1및 V2)와 거의 동일하다.
버퍼 증폭기(3 및 4)를 통해, 샘플된 전압(V1및 V2)는 각각 감산기(2)의 입력에서 전압(VA및 VB)로서 나타나고, 감산기(2)에서는 입력 전압(VA및 VB) 사이의 차가 검출되어 단자(1)로 출력된다. 전압(V2)는 식(7)과 같이 일정하기 때문에, V1과 V2간 차이, 즉 VA와 VB간 차이는 위상차 θ에 비례한다.
저장 캐패시터(5 및 6)의 작은 캐패시턴스 값으로 인해, 샘플링 스위치(9 및 10)을 통해 관통(feedthrough)효과가 생긴다. 따라서, 제1샘플 홀드 회로(30)에 인가된 샘플링 펄스는 스위치(9)를 통해 캐패시터(5)로 향하는 누설 경로를 발견하여, 샘플링된 전압(V1)상에 중첩된 빗금(47)로 나타낸 바와 같은 리플 전압을 형성한다. 이와 유사한 방식으로, 제2샘플 홀드 회로(31)에 인가된 샘플링 펄스는 스위치(10)을 통해 캐패시터(6)으로 향하는 누설 경로를 발견하여, 샘플된 전압(V2)상에 중첩된 빗금(48)로 나타낸 바와 같이 리플 전압(47)과 동일한 크기의 리플을 형성한다. 그러나, 감산기(2)의 차동 동작으로 인해, 누설 전압(47 및 48)이 소거되고, 따라서 출력 단자(1)에 전압(VA및 VB) 사이의 차를 나타내는 위상 검출기 출력 전압(V0)를 발생시킨다.
지연되지 않은 기준 펄스와 지연된 기준 펄스 사이의 간격이 일정하게 유지되는 한 제2램프 전압을 일정 레벨을 얻기 때문에, 그것은 캐패시터(8), 스위치(12 및 14), 지연 회로(33) 및 제어 회로(32)에 의해 제공되지 않고 상전압의 외부원에 의해 역시 동일하게 제공될 수 있다.

Claims (2)

  1. 위상 검출기에 있어서, 제1기준 펄스에 소정량의 지연을 갖게 하여 제2지연된 기준 펄스를 생성하기 위한 지연 소자(33); 상기 제1기준 펄스에 응답하여 기준 램프 전압을 생성하며, 상기 제2지연된 기준 펄스에 응답하여 상기 기준 램프 전압의 순시값을 클램핑(clamping)하기 위한 제1램프 발생기(7,11); 상기 제1기준 펄스에 응답하여 제2램프 전압을 생성하며, 입력 펄스에 응답하여 상기 제2램프 전압의 순시값을 클램핑하는 제2램프 발생기(8,12); 샘플링 펄스에 응답하여 상기 제1램프 발생기(7,11)에 의해 클램프된 상기 기준 램프 전압의 상기 순시값을 샘플링하기 위한 제1샘플 홀드 회로(30); 상기 샘플링 펄스에 응답하여 상기 제2램프 발생기(8,12)에 의해 클램프된 상기 제2램프 전압의 상기 순시값을 샘플링하기 위한 제2샘플 홀드 회로(31); 및 상기 제1및 제2샘플 홀드 회로(30,31)에 의해 샘플된 전압들간 전압차를 검출하기 위한 전압차 검출기(2)를 포함하는 것을 특징으로 하는 위상 검출기.
  2. 제1항에 있어서, 상기 지연안된 기준 펄스와 상기 지연된 기준 펄스간 위상차에 대응하는 일정 기간의 제1충전 타이밍 펄스(CP2)를 생성하며, 상기 기준 펄스와 상기 입력 펄스간 위상차에 대응하는 가변 기간을 갖는 제2충전 타이밍 펄스(CP1)을 생성하고, 상기 지연안된 기준 펄스 후에 방전 타이밍 펄스(DP)를 생성하기 위한 스위칭 펄스 소스(32); 및 제1및 제2동일한 정전류원(15,16,17)을 더 포함하며, 상기 제1램프 발생기는 제1캐패시터(7), 및 상기 제1충전 타이밍 펄스(CP2)에 응답하여 상기 제1정전류원(1,17)으로부터 상기 제1캐패시터(7) 내로 전류를 유입시키고, 상기 방전 타이밍 펄스(DP)에 응답하여 상기 제1캐패시터(7)로부터 전류를 유입시키기 위한 제1스위치 수단(11,13)을 포함하며, 상기 제2램프 발생기는 제2캐패시터(8), 및 상기 제2충전 타이밍 펄스(CP1)에 응답하여 상기 제2정전류원(16,17)으로부터 상기 제2캐패시터(8) 내로 전류를 유입시키고, 상기 방전 타이밍 펄스(DP)에 응답하여 상기 제2캐패시터(8)로부터 전류를 유입시키기 위한 제2스위치 수단(12,14)을 포함하는 것을 특징으로 하는 위상 검출기.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0185756B1 (ko) * 1994-02-02 1999-05-15 정호선 비선형 회로와 이를 이용한 혼돈 신경망
US5532629A (en) * 1994-08-04 1996-07-02 Texas Instruments Incorporated Bipolar track and hold circuit
EP0696804B1 (en) * 1994-08-08 2001-06-13 Yozan Inc. Sampling and holding circuit
JP3529883B2 (ja) * 1995-03-16 2004-05-24 株式会社東芝 信号変換装置
US5734276A (en) * 1996-02-20 1998-03-31 Motorola, Inc. Circuit and method for reducing distortion in a track and hold amplifier
JPH09251651A (ja) * 1996-03-15 1997-09-22 Toshiba Corp 位相差電圧生成回路
US6150851A (en) * 1997-06-06 2000-11-21 Tadahiro Ohmi Charge transfer amplifier circuit, voltage comparator, and sense amplifier
SE9801120D0 (sv) * 1998-03-30 1998-03-30 Astra Ab Electrical device
US7515896B1 (en) 1998-10-21 2009-04-07 Parkervision, Inc. Method and system for down-converting an electromagnetic signal, and transforms for same, and aperture relationships
US6061551A (en) 1998-10-21 2000-05-09 Parkervision, Inc. Method and system for down-converting electromagnetic signals
US6370371B1 (en) 1998-10-21 2002-04-09 Parkervision, Inc. Applications of universal frequency translation
US7039372B1 (en) 1998-10-21 2006-05-02 Parkervision, Inc. Method and system for frequency up-conversion with modulation embodiments
US7236754B2 (en) 1999-08-23 2007-06-26 Parkervision, Inc. Method and system for frequency up-conversion
US6813485B2 (en) * 1998-10-21 2004-11-02 Parkervision, Inc. Method and system for down-converting and up-converting an electromagnetic signal, and transforms for same
US7209725B1 (en) 1999-01-22 2007-04-24 Parkervision, Inc Analog zero if FM decoder and embodiments thereof, such as the family radio service
US6853690B1 (en) 1999-04-16 2005-02-08 Parkervision, Inc. Method, system and apparatus for balanced frequency up-conversion of a baseband signal and 4-phase receiver and transceiver embodiments
US6879817B1 (en) 1999-04-16 2005-04-12 Parkervision, Inc. DC offset, re-radiation, and I/Q solutions using universal frequency translation technology
US7110444B1 (en) 1999-08-04 2006-09-19 Parkervision, Inc. Wireless local area network (WLAN) using universal frequency translation technology including multi-phase embodiments and circuit implementations
US7693230B2 (en) 1999-04-16 2010-04-06 Parkervision, Inc. Apparatus and method of differential IQ frequency up-conversion
US7065162B1 (en) 1999-04-16 2006-06-20 Parkervision, Inc. Method and system for down-converting an electromagnetic signal, and transforms for same
US8295406B1 (en) 1999-08-04 2012-10-23 Parkervision, Inc. Universal platform module for a plurality of communication protocols
US7010286B2 (en) * 2000-04-14 2006-03-07 Parkervision, Inc. Apparatus, system, and method for down-converting and up-converting electromagnetic signals
US7010559B2 (en) * 2000-11-14 2006-03-07 Parkervision, Inc. Method and apparatus for a parallel correlator and applications thereof
US7454453B2 (en) 2000-11-14 2008-11-18 Parkervision, Inc. Methods, systems, and computer program products for parallel correlation and applications thereof
US7072427B2 (en) 2001-11-09 2006-07-04 Parkervision, Inc. Method and apparatus for reducing DC offsets in a communication system
US7321640B2 (en) * 2002-06-07 2008-01-22 Parkervision, Inc. Active polyphase inverter filter for quadrature signal generation
US7379883B2 (en) 2002-07-18 2008-05-27 Parkervision, Inc. Networking methods and systems
US7460584B2 (en) 2002-07-18 2008-12-02 Parkervision, Inc. Networking methods and systems
US6806742B1 (en) * 2003-05-23 2004-10-19 Standard Microsystems Corporation Phase detector for low power applications
US7256643B2 (en) * 2005-08-04 2007-08-14 Micron Technology, Inc. Device and method for generating a low-voltage reference
US20070038560A1 (en) * 2005-08-12 2007-02-15 Carl Ansley Transaction payment system and processing
US7705600B1 (en) 2006-02-13 2010-04-27 Cypress Semiconductor Corporation Voltage stress testing of core blocks and regulator transistors
DE102006024210A1 (de) 2006-05-23 2007-11-29 Deutsches Elektronen-Synchrotron Desy Selbstabgleichende driftfreie Hochfrequenz-Phasendetektor-Schaltung
US7872535B2 (en) * 2006-12-06 2011-01-18 Broadcom Corporation Phase locked loop with capacitive loop filter
JP5169008B2 (ja) * 2007-04-27 2013-03-27 日本電気株式会社 電圧制御発振器を内蔵したＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路の位相差検出回路
JP4553062B2 (ja) * 2009-11-09 2010-09-29 富士通株式会社 遅延ロックループ回路
CN105467214B (zh) * 2015-11-20 2018-05-18 珠海格力节能环保制冷技术研究中心有限公司 一种电压相位获取方法和装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55134508A (en) * 1979-04-06 1980-10-20 Mitsubishi Electric Corp Phase difference detecting circuit
NL7905540A (nl) * 1979-07-17 1981-01-20 Philips Nv Fasevergelijkschakeling.
CA1184979A (en) * 1982-08-18 1985-04-02 John G. Hogeboom Phase comparator
US4641324A (en) * 1984-09-14 1987-02-03 Eastman Kodak Company Signal correction apparatus
US4698523A (en) * 1985-11-01 1987-10-06 Advanced Micro Devices, Inc. Servo data demodulator
GB2193406B (en) * 1986-08-02 1990-04-25 Marconi Instruments Ltd Phase detector
JPS63114306A (ja) * 1986-10-31 1988-05-19 Koden Electronics Co Ltd 信号位相差検出装置
US4888558A (en) * 1988-10-26 1989-12-19 Hewlett-Packard Company Phase detector for amplitude modulated radio frequency signals containing a low frequency waveform
JPH02141009A (ja) * 1988-11-21 1990-05-30 Nippon Telegr & Teleph Corp <Ntt> サンプリング位相検波器
NL8901019A (nl) * 1989-04-24 1990-11-16 Philips Nv Sensorschakeling voor gecorreleerde dubbele signaalbemonstering.
GB2235839B (en) * 1989-08-22 1993-06-16 Plessey Co Plc Phase detector
GB2235799A (en) * 1989-09-06 1991-03-13 Philips Electronic Associated Differentiator circuit
US5006817A (en) * 1989-10-13 1991-04-09 Sierra Semiconductor Rail-to-rail CMOS operational amplifier
US5006819A (en) * 1990-05-21 1991-04-09 Archive Corporation Track and hold phase locked loop circuit
US5170075A (en) * 1991-06-11 1992-12-08 Texas Instruments Incorporated Sample and hold circuitry and methods
JP2768070B2 (ja) * 1991-08-02 1998-06-25 日本電気株式会社 位相比較器

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Publication number Publication date
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DE69226417T2 (de) 1998-12-03

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