JPS598919B2 - バケツト・ブリゲ−ド・シフト・レジスタ装置 - Google Patents
バケツト・ブリゲ−ド・シフト・レジスタ装置Info
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- JPS598919B2 JPS598919B2 JP51128421A JP12842176A JPS598919B2 JP S598919 B2 JPS598919 B2 JP S598919B2 JP 51128421 A JP51128421 A JP 51128421A JP 12842176 A JP12842176 A JP 12842176A JP S598919 B2 JPS598919 B2 JP S598919B2
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- input
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/04—Shift registers
Landscapes
- Networks Using Active Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Manipulation Of Pulses (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
本発明は、ディジタル回路に関する。
更に具体的に言うならば本発明は、パケット・ブリゲー
ド・シフト・レジスタ装置に関する。パケット・ブリゲ
ード装置はアナログ信号の処Ｉ理のために用いられてき
ておυ、ここでは信号は入力に入れられそしてパケット
・ブリゲード装置で構成される一連のシフト・レジスタ
を経て出力ヘ伝播する。
ド・シフト・レジスタ装置に関する。パケット・ブリゲ
ード装置はアナログ信号の処Ｉ理のために用いられてき
ておυ、ここでは信号は入力に入れられそしてパケット
・ブリゲード装置で構成される一連のシフト・レジスタ
を経て出力ヘ伝播する。
パケット・ブリゲード装置は、一連の貯蔵コンデンサ及
び電荷転送回路より成るアナ・ ログ・シフト・レジス
タである。米国特許第３７４５３８３号で示されている
如く、従来のパケット・ブリゲード・アナログ・シフト
・レジスタは入力信号に加えられるサンブリング周波数
に等しい周波数の２つの相補的クロックを用いる。フか
くして信号遅延は正確に制御され、又もしも所望される
ならば電子的に変化され得る。ＤＣゲート電流が存在し
ないので、数百ステージ通過後でさえも信号の減衰は無
視することができ、従つて増巾器は必要でない。５ 第
１図に示す如き従来の回路では、入力信号源ＥｉｎはＦ
ＥＴ装置４のソースに於てパケット・ブリゲード回路に
接続されている。
び電荷転送回路より成るアナ・ ログ・シフト・レジス
タである。米国特許第３７４５３８３号で示されている
如く、従来のパケット・ブリゲード・アナログ・シフト
・レジスタは入力信号に加えられるサンブリング周波数
に等しい周波数の２つの相補的クロックを用いる。フか
くして信号遅延は正確に制御され、又もしも所望される
ならば電子的に変化され得る。ＤＣゲート電流が存在し
ないので、数百ステージ通過後でさえも信号の減衰は無
視することができ、従つて増巾器は必要でない。５ 第
１図に示す如き従来の回路では、入力信号源ＥｉｎはＦ
ＥＴ装置４のソースに於てパケット・ブリゲード回路に
接続されている。
ＦＥＴ装置４は第２図に示す如きＶ１クロツク・パルス
により制御される。クロツク・パルスはＦＥＴ４のゲー
トを駆動する。入力信号源２からの入力信号Ｅｌｎは一
単位の電荷としてＦＥＴ装置４を経て接続点１８へ転送
される。接続点１８はＦＥＴ４のドレインをＦＥＴ６の
ソースへ接続する。ＦＥＴ６のゲートは第２図に示され
る如き第２クロツク波形Ｖ２へ接続される。入力信号Ｅ
ｉｎを表わす電荷の単位は、ＦＥＴのゲートにクロツク
・パルスＶ１及びＶ２が印加されこれらが交互に働くこ
とにより一連のＦＥＴ４、６、８、１０及び１２を伝播
する。入力信号Ｅｉｎを表わす電荷単位は最終的には出
力点２６に到達する。ＦＥＴ型のバケツト・プリゲード
装置は標準のＭＯＳＦＥＴ処理技法を用いて製造され得
る。バケツト・ブリゲード装置の設計に於て、転送効果
及びダイナミツク・レンジは重要な基準である。
により制御される。クロツク・パルスはＦＥＴ４のゲー
トを駆動する。入力信号源２からの入力信号Ｅｌｎは一
単位の電荷としてＦＥＴ装置４を経て接続点１８へ転送
される。接続点１８はＦＥＴ４のドレインをＦＥＴ６の
ソースへ接続する。ＦＥＴ６のゲートは第２図に示され
る如き第２クロツク波形Ｖ２へ接続される。入力信号Ｅ
ｉｎを表わす電荷の単位は、ＦＥＴのゲートにクロツク
・パルスＶ１及びＶ２が印加されこれらが交互に働くこ
とにより一連のＦＥＴ４、６、８、１０及び１２を伝播
する。入力信号Ｅｉｎを表わす電荷単位は最終的には出
力点２６に到達する。ＦＥＴ型のバケツト・プリゲード
装置は標準のＭＯＳＦＥＴ処理技法を用いて製造され得
る。バケツト・ブリゲード装置の設計に於て、転送効果
及びダイナミツク・レンジは重要な基準である。
第１図の従来の回路に示されている如く、各ＦＥＴ装置
に関連するのは、４つの特性キヤパシタンス即ちゲート
−ソース・キヤパシタンスＣＯｓ、ソース一基板キヤパ
シタンスＣＳ８、ドレイン一基板キャパシタンスＣ。８
及びゲート−ドレイン・キヤパシタンスＣ。
に関連するのは、４つの特性キヤパシタンス即ちゲート
−ソース・キヤパシタンスＣＯｓ、ソース一基板キヤパ
シタンスＣＳ８、ドレイン一基板キャパシタンスＣ。８
及びゲート−ドレイン・キヤパシタンスＣ。
Ｏである。第１図の従来のバケツト・ブリゲード装置の
接続点１８に於けるキヤパシタンスに基づき、この接点
１８の入力信号を表わす電荷は、Ｖ１クロツク・パルス
の降下時間の間の電荷の再分布及び電圧プルーバツクに
基づき最適レペルに維持されることができない。従つて
、後続の任意の接続点に於ける相時間終了時の電圧は入
力接続点１８のと比べて低くされる。接続点１８に於け
る電荷の再分布及び電圧プルーパツクの問題は次のよう
に説明することができる。ＦＥＴのソースからドレイン
に効率良く電荷を転送するためには、ゲート電圧は、ソ
ースに印加される電圧よりも一閾値電圧Ｖ，（基板のボ
デイ効果を含む）だけ高くなければならない。
接続点１８に於けるキヤパシタンスに基づき、この接点
１８の入力信号を表わす電荷は、Ｖ１クロツク・パルス
の降下時間の間の電荷の再分布及び電圧プルーバツクに
基づき最適レペルに維持されることができない。従つて
、後続の任意の接続点に於ける相時間終了時の電圧は入
力接続点１８のと比べて低くされる。接続点１８に於け
る電荷の再分布及び電圧プルーパツクの問題は次のよう
に説明することができる。ＦＥＴのソースからドレイン
に効率良く電荷を転送するためには、ゲート電圧は、ソ
ースに印加される電圧よりも一閾値電圧Ｖ，（基板のボ
デイ効果を含む）だけ高くなければならない。
このことは第１及び２図で次のように示される。Ｖ１＝
ＥｉＯ＋Ｖ，（１） 位相Ｖ１時間の間、入力信号ＥｉｎはＦＥＴ４を介して
接続点４に完全に転送される。
ＥｉＯ＋Ｖ，（１） 位相Ｖ１時間の間、入力信号ＥｉｎはＦＥＴ４を介して
接続点４に完全に転送される。
接続点の電圧は、ＦＥＴ４のＣＤＳ及びＣ。Ｏ及びＦＥ
Ｔ６のＣ。Ｓ及びＣ８８より成る接続点キヤパシタンス
に貯蔵される電荷によつて表わされる。ＣＧＤは又クロ
ツクＶ１及び接続点１８の間の結合キヤパシタとしても
働く。かくして、接続点の電荷はＶ１の変動により影響
される。クロツクＶ１がプルーバツクする即ち降下する
時、接続点の電荷はＶ１がＥｉｎよりも降下する迄は実
際には変化せずに留まる。次いで接続点電荷は流れ出し
そして結合キヤパシタンスＣＧＯを通してＶ１のプルー
バツクにフオロ一する。位相時間の終了時に於ける結果
的な接続点電圧は、全てのキャパシタの間の電荷の再分
布に基づき低下される。電荷の再分布に基づく電圧損失
の大きさは次の如くに計算される。かくして、位相時間
の終了時に於ける結果的な接続点電圧は次の如くになる
。
Ｔ６のＣ。Ｓ及びＣ８８より成る接続点キヤパシタンス
に貯蔵される電荷によつて表わされる。ＣＧＤは又クロ
ツクＶ１及び接続点１８の間の結合キヤパシタとしても
働く。かくして、接続点の電荷はＶ１の変動により影響
される。クロツクＶ１がプルーバツクする即ち降下する
時、接続点の電荷はＶ１がＥｉｎよりも降下する迄は実
際には変化せずに留まる。次いで接続点電荷は流れ出し
そして結合キヤパシタンスＣＧＯを通してＶ１のプルー
バツクにフオロ一する。位相時間の終了時に於ける結果
的な接続点電圧は、全てのキャパシタの間の電荷の再分
布に基づき低下される。電荷の再分布に基づく電圧損失
の大きさは次の如くに計算される。かくして、位相時間
の終了時に於ける結果的な接続点電圧は次の如くになる
。
ＣＯＤはＦＥＴ装置に於て常に存在するので結果的な電
圧は常にＥｉＯより小さいことは明らかである。
圧は常にＥｉＯより小さいことは明らかである。
このことは、クロツク・プルーバツクに基づく電荷再分
布の結果としてダイナミツク・レンジが減少しそして最
適の転送が達成され得ないことを示す。かくして、この
分野で嘱望されているのは高い転送効率及びダイナミツ
ク・レンジを有するバケツト・プリゲード装置であるこ
とは明らかである。
布の結果としてダイナミツク・レンジが減少しそして最
適の転送が達成され得ないことを示す。かくして、この
分野で嘱望されているのは高い転送効率及びダイナミツ
ク・レンジを有するバケツト・プリゲード装置であるこ
とは明らかである。
従つて本発明の主な目的は、電荷転送効率の改善された
バケツト・ブリゲード・シフト・レジスタ装置を提供す
ることである。本発明の他の目的は、ダイナミツク・レ
ンジの改良されたバ・ゲット・プリゲード・シフト・レ
ジスタ装置を提供することである。
バケツト・ブリゲード・シフト・レジスタ装置を提供す
ることである。本発明の他の目的は、ダイナミツク・レ
ンジの改良されたバ・ゲット・プリゲード・シフト・レ
ジスタ装置を提供することである。
本発明のＦＥＴバケツト・ブリゲード・シフトレジスタ
装置は第１の入力ＦＥＴ装置を有し、そしてこれのゲ・
一トは第１の位相クロツク波形へ接続されており、又第
１接続点にゲート−ドレイン間の特性キヤパシタンスが
接続され、又第２位相クロツク波形・＼の接続がなされ
ている。
装置は第１の入力ＦＥＴ装置を有し、そしてこれのゲ・
一トは第１の位相クロツク波形へ接続されており、又第
１接続点にゲート−ドレイン間の特性キヤパシタンスが
接続され、又第２位相クロツク波形・＼の接続がなされ
ている。
この回路に対する改良点は、バケツト・プリゲード・チ
ェーンの中の第１のＦＥＴスイツチング装置の特性ゲー
ト−ドレイン・キヤパシタンスに等しい大きさのキヤバ
シタを第１接続点及び第１位相クロツク波形の反転波形
源の間に接続することである。このようにして、第１位
相クロツク波形の降下時間の間のバケツト・プリゲード
回路の第１接続点に於ける電圧のプルーバツク及び電荷
の再分布をなくすることができる。このことは、バケツ
ト・プリゲード装置の回路の電荷転送効率及びダイナミ
ツク・レンジを著しく向上する。本発明は又、バイポー
ラ・トランジスタを用いるバケツト・ブリゲード回路に
応用できる。第１図に於ては従来のバケツト・ブリゲー
ド装置が示され、これは、接続点１８に於ける電荷の再
分布及び電圧プルーアツプ現象に基づき電荷転送効率及
びダイナミツク・レンジが低いという欠点を有する。
ェーンの中の第１のＦＥＴスイツチング装置の特性ゲー
ト−ドレイン・キヤパシタンスに等しい大きさのキヤバ
シタを第１接続点及び第１位相クロツク波形の反転波形
源の間に接続することである。このようにして、第１位
相クロツク波形の降下時間の間のバケツト・プリゲード
回路の第１接続点に於ける電圧のプルーバツク及び電荷
の再分布をなくすることができる。このことは、バケツ
ト・プリゲード装置の回路の電荷転送効率及びダイナミ
ツク・レンジを著しく向上する。本発明は又、バイポー
ラ・トランジスタを用いるバケツト・ブリゲード回路に
応用できる。第１図に於ては従来のバケツト・ブリゲー
ド装置が示され、これは、接続点１８に於ける電荷の再
分布及び電圧プルーアツプ現象に基づき電荷転送効率及
びダイナミツク・レンジが低いという欠点を有する。
第３図はこのような電圧プルーバツク及び電荷再分布の
問題を解決した本発明の装置を示している。第３図のバ
ケツト・ブリゲード回路は５つの一連のＦＥＴ装置（Ｆ
ＥＴ）４、６、８、１０及び１２を有して卦り、そして
第１ＦＥＴのドレインは接続点１６で第２ＦＥＴのソー
スへというように順次接続点１８乃至２４に於て接続さ
れている。
問題を解決した本発明の装置を示している。第３図のバ
ケツト・ブリゲード回路は５つの一連のＦＥＴ装置（Ｆ
ＥＴ）４、６、８、１０及び１２を有して卦り、そして
第１ＦＥＴのドレインは接続点１６で第２ＦＥＴのソー
スへというように順次接続点１８乃至２４に於て接続さ
れている。
この例に於ては、バケツト・ブリゲート柵路はＮ１チヤ
ネルのＬＳＩＭＯＳ回路である。各（ＦＥＴのゲート巾
対長さの比は２．１２である。各ＦＥＴのゲート−ソー
ス・キヤパシタンスＣＧＳは０．０８９ＤＦである。各
ＦＥＴのソース一基板キヤパシタンスＣＳ８は０．０１
７５ｐＦである。ＦＥＴ６．８及び１０のゲート−ドレ
イン・キヤパシタンスＣ１は０．２８４ｐＦである。Ｆ
ＥＴ６．８及び１０のドレイン一基板キヤパシタンスは
０．０５ｐＦである。入力ＦＥＴ４のゲート−ドレイン
・キヤバシタンスはＣ２でありこれは０．１２１６ｐＦ
に等しい。
ネルのＬＳＩＭＯＳ回路である。各（ＦＥＴのゲート巾
対長さの比は２．１２である。各ＦＥＴのゲート−ソー
ス・キヤパシタンスＣＧＳは０．０８９ＤＦである。各
ＦＥＴのソース一基板キヤパシタンスＣＳ８は０．０１
７５ｐＦである。ＦＥＴ６．８及び１０のゲート−ドレ
イン・キヤパシタンスＣ１は０．２８４ｐＦである。Ｆ
ＥＴ６．８及び１０のドレイン一基板キヤパシタンスは
０．０５ｐＦである。入力ＦＥＴ４のゲート−ドレイン
・キヤバシタンスはＣ２でありこれは０．１２１６ｐＦ
に等しい。
入力ＦＥＴ４のドレイン一基板キヤパシタンスはＣ１で
あり、これは０．２８４ｐＦに等しい。出力ＦＥＴｌ２
の場合、ゲート−ドレイン・キヤパシタンスＣ３は０．
０８９ｐＦに等しく、そしてドレイン一基板キヤパシタ
ンスＣ。
あり、これは０．２８４ｐＦに等しい。出力ＦＥＴｌ２
の場合、ゲート−ドレイン・キヤパシタンスＣ３は０．
０８９ｐＦに等しく、そしてドレイン一基板キヤパシタ
ンスＣ。
８は、０．０５ｐＦに等しい。
これらの値は第１図の従来の装置及び第３図の本発明の
装置に共通である。第２図に示す如く６入力信号の大き
さＥｉｎが＋５ボルトで基板電位が−５ボルトで、そし
てＶ１及びＶ２クロツク波形が８．５ボルトの場合の接
続点１８、２０、２２及び２４に於ける電圧の大きさは
次の表１に示す如くである。
装置に共通である。第２図に示す如く６入力信号の大き
さＥｉｎが＋５ボルトで基板電位が−５ボルトで、そし
てＶ１及びＶ２クロツク波形が８．５ボルトの場合の接
続点１８、２０、２２及び２４に於ける電圧の大きさは
次の表１に示す如くである。
接続点１８に於ける電圧を見るとＶ１パルスの終了時で
はＥｉＯ＝５ボルトであるのに比べわずか３．８４ボル
トである。
はＥｉＯ＝５ボルトであるのに比べわずか３．８４ボル
トである。
この電圧振巾の損失はクロック１のプルーバックに基づ
く。かくして、後続の接続点は絶対にＥｉｎの値になら
ない。従来のバケツト・ブリゲード回路に於ける出力接
続点２６の信号振巾Ｅ。ｌ，ｔはわずか３・６２ポルト
である。第１ＦＥＴ装置４の特性ゲート−ドレイン・キ
ャバシタンスＣ２に等しいキヤパシタンスを有するキヤ
パシタ３０を第１接続点１８に接続し、そしてこのキヤ
パシタ３０の他の端子を第１位相クロツク波形Ｖ１の反
転信号源に接続することにより、第１位相クロツク波形
１の降下時間の間に第１接続点１８で生じる電圧プルー
バツク及び電荷再分布現象は排除される。
く。かくして、後続の接続点は絶対にＥｉｎの値になら
ない。従来のバケツト・ブリゲード回路に於ける出力接
続点２６の信号振巾Ｅ。ｌ，ｔはわずか３・６２ポルト
である。第１ＦＥＴ装置４の特性ゲート−ドレイン・キ
ャバシタンスＣ２に等しいキヤパシタンスを有するキヤ
パシタ３０を第１接続点１８に接続し、そしてこのキヤ
パシタ３０の他の端子を第１位相クロツク波形Ｖ１の反
転信号源に接続することにより、第１位相クロツク波形
１の降下時間の間に第１接続点１８で生じる電圧プルー
バツク及び電荷再分布現象は排除される。
このことは第３図のバケツト・プリゲード回路の電荷転
送効率及びダィナミツク・レンジを著しく改善する。信
号反転装置４０はＦＥＴ４２及び４４を有しＶ１信号の
反転信号を端子３２に与える。接続点１８の電圧ブルー
バツク及び電荷再分布特性を改善する土でのキヤパシタ
３０の動作は次のように説明することができる。クロツ
ク信号の降下時間の間に電荷が接続点１８から吸い出さ
れる（プル−アウト）ことは前に説明した。
送効率及びダィナミツク・レンジを著しく改善する。信
号反転装置４０はＦＥＴ４２及び４４を有しＶ１信号の
反転信号を端子３２に与える。接続点１８の電圧ブルー
バツク及び電荷再分布特性を改善する土でのキヤパシタ
３０の動作は次のように説明することができる。クロツ
ク信号の降下時間の間に電荷が接続点１８から吸い出さ
れる（プル−アウト）ことは前に説明した。
キャパシタ３０がＣＧＯに等しくされそして第３図に示
す如くにＶ１の反転信号源及び接続点１８の間に接続さ
れているので、クロツクＶ１の降下に対応してクロツク
反転信号が上昇することによりキヤパシタ３０を通して
電荷が接続点に補充される。Ｖ１及びＶ１の立上り及び
降下時間が互いに正確に相補的ならば、キヤパシタ３０
及びＣ。Ｏを夫々経て接続点へ流れ込む又流れ出す電荷
は同じとなり、そして接続点に於けるクロツク・パルス
の終了時の総電荷量は位相パルス継続中のと同じになる
。従つて、接続点１８に於ける電圧は一定に留まりそし
て位相時間の終了時に於てＥｉ。と等しくなる。このこ
とは、クカツクのプルーバツクに基づく電荷の再分布を
なくする。従つて、最適の電荷転送が得られそしてダイ
ナミツク・レンジが著しく改善？れる。ＦＥＴのゲート
の巾対長さの比、キヤパシタンス、入力信号、クロツク
波形及び基板電圧の夫々を第１図の従来の回路と同じに
した場合の第４図の入力信号を用いる第３図の本発明の
回路の電荷転送特性を次の表２に示す。
す如くにＶ１の反転信号源及び接続点１８の間に接続さ
れているので、クロツクＶ１の降下に対応してクロツク
反転信号が上昇することによりキヤパシタ３０を通して
電荷が接続点に補充される。Ｖ１及びＶ１の立上り及び
降下時間が互いに正確に相補的ならば、キヤパシタ３０
及びＣ。Ｏを夫々経て接続点へ流れ込む又流れ出す電荷
は同じとなり、そして接続点に於けるクロツク・パルス
の終了時の総電荷量は位相パルス継続中のと同じになる
。従つて、接続点１８に於ける電圧は一定に留まりそし
て位相時間の終了時に於てＥｉ。と等しくなる。このこ
とは、クカツクのプルーバツクに基づく電荷の再分布を
なくする。従つて、最適の電荷転送が得られそしてダイ
ナミツク・レンジが著しく改善？れる。ＦＥＴのゲート
の巾対長さの比、キヤパシタンス、入力信号、クロツク
波形及び基板電圧の夫々を第１図の従来の回路と同じに
した場合の第４図の入力信号を用いる第３図の本発明の
回路の電荷転送特性を次の表２に示す。
かくして、本発明の如くに、キヤパシタ３０を第１接続
点１８及び信号Ｖ１の反転信号源へ接続することにより
、信号Ｖ１の降下時間の間の接続点１８に於ける電圧ブ
ルーバツク及び電荷再分布二現象は全く生じていないこ
とが明らかである。
点１８及び信号Ｖ１の反転信号源へ接続することにより
、信号Ｖ１の降下時間の間の接続点１８に於ける電圧ブ
ルーバツク及び電荷再分布二現象は全く生じていないこ
とが明らかである。
本発明により、入力接続点から接続点１８へ又後続の各
接続点へ電圧信号が減少することなく次々と転送される
ことが明らかである。この結果、バケツト・プリゲード
回路の電荷転送効率は増大され．そしてダイナミツク・
レンジが改善される。本発明は、電界効果型バケツト・
プリゲード装置にのみ限定されるものではなく、米国特
許第３５４６４８０号に示されている如きバイポーラ・
トランジスタを用いるバケツト・ブリゲード装置５に於
ける電圧プルーバツク及び電荷再分布の問題を解決する
ために用いられ得る。バイポーラ・トランジスタの場合
には、端子３２を第３図のＶ１へ接続されているキヤパ
シタ３０は、第１即ち入力バイポーラ・トランジスタの
コレクタ並びに第２バイポーラ・トランジスタのエミツ
タ（これはこのバケツト・ブリゲード装置の第１バイポ
ーラ・トランジスタに直列に接続されている）の間の接
続点へ接続？れ２る。又、バイボーラ・トランジスタの
場合入力電極はエミツタであり、出力電極はコレクタで
あり、そして制御電極はベースである。
接続点へ電圧信号が減少することなく次々と転送される
ことが明らかである。この結果、バケツト・プリゲード
回路の電荷転送効率は増大され．そしてダイナミツク・
レンジが改善される。本発明は、電界効果型バケツト・
プリゲード装置にのみ限定されるものではなく、米国特
許第３５４６４８０号に示されている如きバイポーラ・
トランジスタを用いるバケツト・ブリゲード装置５に於
ける電圧プルーバツク及び電荷再分布の問題を解決する
ために用いられ得る。バイポーラ・トランジスタの場合
には、端子３２を第３図のＶ１へ接続されているキヤパ
シタ３０は、第１即ち入力バイポーラ・トランジスタの
コレクタ並びに第２バイポーラ・トランジスタのエミツ
タ（これはこのバケツト・ブリゲード装置の第１バイポ
ーラ・トランジスタに直列に接続されている）の間の接
続点へ接続？れ２る。又、バイボーラ・トランジスタの
場合入力電極はエミツタであり、出力電極はコレクタで
あり、そして制御電極はベースである。
第１図は従来のバケツト・プリゲード装置を示す図，第
２図は第１図の従来の回路に印加されるクロツク・パル
ス入力を示す波形図、第３図は本発明のバケツト・ブリ
ゲード装置を示す図、並びに第４図は第３図の回路の装
置へ印加されるクロツク波形を示す図である。 ６、８、１０．１２・・・・・・ＦＥＴ、４・・・・・
・入力ＦＥＴ（入カスイツチ装置）、１８・・・・・・
接続点、４０・・・・・・信号反転装置、３０・・・・
・・キヤパシタ。
２図は第１図の従来の回路に印加されるクロツク・パル
ス入力を示す波形図、第３図は本発明のバケツト・ブリ
ゲード装置を示す図、並びに第４図は第３図の回路の装
置へ印加されるクロツク波形を示す図である。 ６、８、１０．１２・・・・・・ＦＥＴ、４・・・・・
・入力ＦＥＴ（入カスイツチ装置）、１８・・・・・・
接続点、４０・・・・・・信号反転装置、３０・・・・
・・キヤパシタ。
Claims (1)
- 【特許請求の範囲】 １ 入力電極、出力電極及び制御電極を有し該制御電極
は第１位相クロック波形源へ接続され、上記出力電極が
接続される接続点に制御電極−出力電極間の特性キャパ
シタンスを有する入力スイッチ装置並びに上記接続点へ
入力電極を接続され且つ制御電極を第２位相クロック波
形源へ接続されたスイッチ装置を含むバケット・ブリゲ
ート・シフト・レジスタ装置に於て、上記入力スイッチ
装置の上記制御電極−出力電極間の特性キャパシタンス
に等しい大きさのキャパシタが上記第１位相クロック波
形の相補信号源及び上記接続点の間に接続されているこ
とを特徴とする上記バケット・ブリゲード・シフト・レ
ジスタ装置。 ２ 上記入力スイッチ装置はバイポーラ・トランジスタ
であり、上記入力電極はエミッタであり、上記出力電子
はコレクタであり、上記制御電極はベースである特許請
求の範囲第１項記載のバケット・ブリゲード・シフト・
レジスタ装置。 ３ 上記入力スイッチ装置は電界効果トランジスタであ
り、上記入力電極はソースであり、上記出力電極はドレ
インであり、上記制御電極はゲートであり特許請求の範
囲第１項記載のバケット・ブリゲード・シフト・レジス
タ装置。 ４ 上記接続点に於ける上記電界効果トランジスタのゲ
ート−ドレイン間のキャパシタンスは約０．１ｐＦであ
ることを特徴とする特許請求の範囲第３項記載のバケッ
ト・ブリゲード・シフト・レジスタ装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63274775A | 1975-11-17 | 1975-11-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5261935A JPS5261935A (en) | 1977-05-21 |
| JPS598919B2 true JPS598919B2 (ja) | 1984-02-28 |
Family
ID=24536780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51128421A Expired JPS598919B2 (ja) | 1975-11-17 | 1976-10-27 | バケツト・ブリゲ−ド・シフト・レジスタ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4130766A (ja) |
| JP (1) | JPS598919B2 (ja) |
| DE (1) | DE2651422C2 (ja) |
| IT (1) | IT1075851B (ja) |
| NL (1) | NL7612812A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53106552A (en) * | 1977-02-28 | 1978-09-16 | Toshiba Corp | Waveform shaping circuit |
| US4198580A (en) * | 1978-05-30 | 1980-04-15 | National Semiconductor Corporation | MOSFET switching device with charge cancellation |
| US4499387A (en) * | 1981-12-15 | 1985-02-12 | Tokyo Shibaura Denki Kabushiki Kaisha | Integrated circuit formed on a semiconductor substrate with a variable capacitor circuit |
| US4500800A (en) * | 1982-08-30 | 1985-02-19 | International Business Machines Corporation | Logic performing cell for use in array structures |
| DE4338811A1 (de) * | 1993-11-15 | 1995-05-18 | Boehringer Mannheim Gmbh | Verwendung von Teststreifen zur Bestimmung der UV-Intensität oder zur Vorbestimmung der sonnenbrandfreien Aufenthaltsdauer in der Sonne sowie hierfür geeignetes Testsystem und Teststreifenpackung |
| US6215840B1 (en) | 1998-05-06 | 2001-04-10 | Emagin Corporation | Method and apparatus for sequential memory addressing |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3575609A (en) * | 1969-05-27 | 1971-04-20 | Nat Semiconductor Corp | Two-phase ultra-fast micropower dynamic shift register |
| NL165869C (nl) * | 1970-09-25 | 1981-05-15 | Philips Nv | Analoog schuifregister. |
| US3789239A (en) * | 1971-07-12 | 1974-01-29 | Teletype Corp | Signal boost for shift register |
| US3983414A (en) * | 1975-02-10 | 1976-09-28 | Fairchild Camera And Instrument Corporation | Charge cancelling structure and method for integrated circuits |
-
1976
- 1976-09-10 IT IT27049/76A patent/IT1075851B/it active
- 1976-10-27 JP JP51128421A patent/JPS598919B2/ja not_active Expired
- 1976-11-11 DE DE2651422A patent/DE2651422C2/de not_active Expired
- 1976-11-17 NL NL7612812A patent/NL7612812A/xx not_active Application Discontinuation
-
1977
- 1977-10-13 US US05/842,004 patent/US4130766A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4130766A (en) | 1978-12-19 |
| DE2651422C2 (de) | 1982-06-03 |
| JPS5261935A (en) | 1977-05-21 |
| IT1075851B (it) | 1985-04-22 |
| NL7612812A (nl) | 1977-05-20 |
| DE2651422A1 (de) | 1977-05-26 |
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