JP3256283B2

JP3256283B2 - 同時相補出力パルスを生成するためのパルス発生器回路

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Publication number: JP3256283B2
Application number: JP20240992A
Authority: JP
Inventors: ソンノイエンホイ
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-07-29
Filing date: 1992-07-29
Publication date: 2002-02-12
Anticipated expiration: 2017-02-12
Also published as: EP0529328B1; KR930003534A; EP0529328A2; EP0529328A3; KR960011108B1; JPH05315909A; US5130566A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス発生器回路、さ
らに限定的に言うと、ほぼ同時で相補的な出力パルスを
生成するためのパルス発生器回路に関する。

【０００２】

【従来の技術】単一クロック信号に応答して相補的（反
転及非反転）出力パルスを提供するため数多くの回路が
考案されてきた。このような回路は、デジタル論理シス
テムにおいて広い用途範囲をもつ。特に、互いとの関係
において基本的に同時に発生する相補的パルスを提供す
ることが望ましい。同様に、クロック入力信号パルス幅
と独立したパルス幅をもちしかもクロック入力信号の立
上り区間の後最小の遅延で生成されるようなほぼ同時の
相補的出力パルスを提供することが望ましい。

【０００３】M.V.Depaulis Jr に対し１９８６年１０月
１４日に発行された「対称型出力相補形バッファ」とい
う題の米国特許第４，６１７，４７７号は、或る種の設
計条件の下でほぼ対称な相補的出力信号を生成するＣＭ
ＯＳ（相補型金属酸化膜半導体）回路を示しているが、
これらの信号の接続時間は入力信号の接続時間によって
左右される。

【０００４】１９８７年２月２４日にJ. Prak に対して
発行された「クロック駆動機構回路」という題の米国特
許第４，６４５，９４７号は、クロック入力信号の立上
り区間との関係において遅延した相補的パルスを生成す
るＣＭＯＳ回路を示している。

【０００５】

【発明が解決しようとする課題】図１２は、クロック入
力信号の正エッジに応答して相補的出力パルスを生成す
るのに用いられる標準的な先行技術の回路１０を示して
いる。この回路１０は標準的にＣＭＯＳ素子を用いて製
造され、クロック入力信号端子１６に接続された第１の
入力端子１４及び奇数（例えば５）個のインバータ２０
の直列チェーンを通してクロック端子１６に接続されて
いる第２の入力端子１８を有するＮＡＮＤゲート１２を
含む。ゲート１２の出力端子は、偶数個（例えば２つ）
の一連のインバータ２４を通して負のパルス出力端子２
２に接続され、正のパルス出力端子２６は奇数（例えば
１つ）のインバータ２８を介して端子２２に接続されて
いる。

【０００６】回路１０の動作は以下の通りである。端子
１６におけるクロック信号が低状態にある場合、ノード
１４は低く、ノード１８は奇数のインバータ２０からの
信号反転のために高い。従って、ＮＡＮＤゲート１２か
らの出力信号は負のパルス出力端子２２においてと同様
に高くし偶数のインバータ２４のチェーンが全く反転を
生成しないため、正の出力端子２６における信号は、イ
ンバータチェーン２８の反転の結果として低い。

【０００７】端子１６におけるクロック信号が高い状態
に切り換わると、ノード１４は直ちに高くなり、ノード
１８はそのチェーン２０内の各インバータにおける固有
の信号遅延の結果として高い状態にとどまる。ノード１
４及び１８は高いため、ゲート１２からの出力信号は低
く切り換わり、負の出力端子の信号は低く切り換わり、
正の出力端末の信号は高く切換わる。チェーン２０内の
各々のインバータの信号遅延の和に相当する遅延時間の
終わりで、ノード１８は低く切り換わり、ゲート１２出
力信号は負の出力端子２２の信号と同様に高に切り換わ
り、一方正の出力端子における信号は低に切り換わる。

【０００８】上述の説明から、回路１０が、低論理レベ
ルから高論理レベルまでのクロック入力信号の切換えに
応答してそれぞれ出力端子２６及び２２において正負両
方のパルスを生成するように見える。回路１０の動作に
はいくつかの欠点があり、そのうちの１つは、クロック
信号の立上り区間と出力パルス信号の初期遷移の間の著
しい遅延である。この遅延は一部には、出力端子２２及
び２６に接続されている外部負荷からＮＡＮＤゲート１
２を緩衝することを目的とするインバータチェーン２４
に対する必要性に起因している。この回路１０のもう１
つの欠点は、クロック入力信号端子１６と出力端子２２
及び２６の間でゲート遅延の数が等しくないという点に
ある。従って図示されている例においては、負の出力パ
ルス経路には３つのゲート遅延（１２，２４）があり、
正の出力パルス経路には４つのゲート遅延（１２，２
４，２８）がある。この不均等な遅延の効果は、正負出
力パルスが同時に起こらないようその相対的タイミング
をゆがませることにある。回路１０のさらにもう１つの
欠点は、インバータ内のｐチャネル及びｎチャネルＣＭ
ＯＳトランジスタ、特に出力負荷を駆動するトランジス
タが信号レベル変化中に短時間両方共オンになっている
という点にある。その結果、大きな過渡電流スパイクが
電源ライン上に出現し、出力パルスの立上り及び立下り
時間が増大することになる。

【０００９】

【課題を解決するための手段】本発明の前述の及びその
他の目的は、クロック入力信号の正のエッジに応答して
ほぼ同時の論理的な出力パルスを生成するためのパルス
発生器回路を提供することによって達成される。この回
路には、クロック入力信号の相補でありそれから第１の
遅延間隔だけ遅延されている第１のクロック信号を提供
するため、又クロック信号と同位相でかつそれから第２
の遅延間隔だけ遅延されている第２のクロック信号を提
供するため、さらにはクロック入力信号の相補でありそ
れから第３の遅延間隔だけ遅延されている第３のクロッ
ク信号を提供するため、クロック入力信号に対する応答
性をもつクロックセクションが含まれている。

【００１０】２つの入力端子と１つの出力端子をもつＮ
ＡＮＤゲートが具備されている。又各々制御電極、及び
第１及び第２の出力電極をもつ第１の導電率型の第１，
第２及び第３のトランジスタが備わっている、同様に、
制御電極及び第１及び第２の出力電極をもつ、第１の導
電率型とは反対の第２の導電率型の第４，第５，第６及
び第７のトランジスタも具備されている。

【００１１】入力，出力，ゲート及びゲート相補電極を
もつ伝達ゲートが含まれ、こうしてゲートは、ゲート電
極が高論理状態にありゲート相補電極が低論理状態にあ
るとき入力電極と出力電極の間で信号を伝送する。第
１，第２及び第３のトランジスタの第１の出力電極は、
第１の電位供給源に接続され；第４，第５，第６及び第
７のトランジスタの第１の出力端子は第１の電位源のも
のよりも低い電位レベルをもつ第２の電位源に接続さ
れ；第１，第４及び第５のトランジスタの第２の出力電
極は接続されて第１の出力ノードを形成しこのノードに
おいてクロック入力信号の正エッジに応答して正のエッ
ジパルスが生成される。第１及び第５のトランジスタの
制御電極はＮＡＮＤゲート手段の出力端子に接続されて
いる。第２，第３及び第６のトランジスタの第２の出力
電極は合わせて接続され第２の出力ノードを形成し、こ
のノードではクロック入力信号の正エッジに応答して負
のエッジパルスが生成される。第３及び第６のトランジ
スタの制御電極、第７のトランジスタの第２の出力電極
及び伝達ゲート手段の出力端子は、合わせて接続されて
いる。第７のトランジスタの制御電極は伝達ゲートのゲ
ート相補電極に接続されている。クロック入力信号はＮ
ＡＮＤゲートの１つの入力端子及び伝達ゲートの入力電
極に対して供給される。第２のクロック信号はＮＡＮＤ
ゲートのもう１つの入力端子及び伝達ゲートのゲート電
極に対して供給される。第３のクロック信号は第４及び
第７のトランジスタの制御電極に対して供給される。さ
らに、第４のクロック信号は、第２のトランジスタの制
御電極に対して与えられる。

【００１２】本発明の第２の実施態様においては、クロ
ック入力信号の負のエッジに応答してほぼ同時の論理的
に相補的な出力パルスを生成するためのパルス発生器回
路が提供されている。この回路は、クロック入力信号の
相補でありそれから第１の遅延間隔だけ遅延されている
第１のクロック信号を提供するため、又入力クロック信
号と同位相でそれから第２の遅延間隔だけ遅延されてい
る第２のクロック信号を提供するため、さらにはクロッ
ク入力信号の相補でありそれから第３の遅延間隔だけ遅
延されている第３のクロック信号を提供するため、クロ
ック入力信号に対し応答性をもつクロックセクションを
含んでいる。

【００１３】２つの入力端子及び１つの出力端子をもつ
ＮＯＲゲートが具備されている、各々制御電極、及び第
１及び第２の出力電極をもつ第１の導電率型の第１，第
２及び第３のトランジスタが備わっている；同様に、制
御電極及び第１及び第２の出力電極を有する第１の導電
率型のものとは反対の第２の導電率型の第４，第５，第
６及び第７のトランジスタも具備されている。

【００１４】入力，出力，ゲート及びゲート相補電極を
もつ伝達ゲートが含まれており、こうしてゲートは、ゲ
ート電極が高論理状態にありゲート相補電極が低論理状
態にあるとき入力及び出力電極の間で信号を伝送する。
第１，第２及び第３のトランジスタの第１の出力電極は
第１の電位源に接続されており；第４，第５，第６及び
第７のトランジスタの第１の出力端子は、第１の電位源
よりも大きい電位レベルをもつ第２の電位源に接続され
ている；第１，第４及び第５のトランジスタの第２の出
力電極は接続されて第１の出力ノードを形成し、このノ
ードではクロック入力信号の負エッジに応答して負のエ
ッジパルスが生成される；第１及び第５のトランジスタ
の制御電極はＮＯＲゲート手段の出力端子に接続されて
いる；第２，第３及び第６のトランジスタの第２の出力
電極は合わせて接続されて第２の出力ノードを形成し、
このノードではクロック入力信号の負エッジに応答して
正のエッジパルスが生成される；第３及び第６のトラン
ジスタの制御電極、第７のトランジスタの第２の出力電
極及び伝達ゲート手段の出力端子は合わせて接続されて
いる；第７のトランジスタの制御電極は伝達ゲートのゲ
ート電極に接続されている；クロック入力信号は、ＮＯ
Ｒゲートの１入力端子及び伝達ゲートの入力電極に供給
される；第２のクロック信号はＮＯＲゲートのもう１つ
の入力端子及び伝達ゲートのゲート相補電極に供給され
る；第３のクロック信号は、第４及び第７のトランジス
タの制御電極に供給される；そして第４のクロック信号
は第２のトランジスタの制御電極に供給される。

【００１５】

【作用】上記のような構成により、第１及び第２の出力
回路より出力される正負のパルスは、パルスの第１の変
化点がクロック入力信号により規定され、第２の変化点
が第２のクロック信号により規定されるため、同時に発
生し、クロック信号のパルス幅とは独立したパルス幅を
有する。

【００１６】また電源とグランドの間に直列に接続され
た両極性のトランジスタが同時にオン状態になることが
ないため、大きな過渡電流スパイクが出現することもな
い。

【００１７】

【実施例】図１は、クロック入力信号の正エッジに応答
してほぼ同時の相補的出力パルスを生成するため金属酸
化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を用
いる回路５０の形をした本発明の第１の実施例の概略図
である。回路５０のＭＯＳＦＥＴは全て、ゲート、ソー
ス及びドレイン電極を含んでいる。回路５０は、有利な
ことに破線で囲った３つのセクションに分割されてい
る。すなわち、クロック入力端子５４に供給されるクロ
ック入力信号（以下「ＣＫ」と呼ぶ）に対し応答性をも
つクロック生成セクション５２、クロック入力信号の正
エッジに応答して正のパルス出力端子５８で正のエッジ
パルスを供給するべくクロック入力信号及びセクション
５２からの信号に対し応答性をもつ正のパルス発生セク
ション５６、ならびにクロック入力信号の正エッジに応
答して負のパルス出力端子６２で負のエッジパルスを供
給するべくクロック入力信号及びセクション５２からの
信号に対して応答性をもつ負パルス発生回路６０であ
る。

【００１８】回路５０は、それぞれ第１及び第２の入力
端子６６及び６８と出力端子をもつＮＡＮＤゲート６
４；第１，第２及び第３のｐチャネルＭＯＳＦＥＴＳ７
２，７４及び７６；第４，第５，第６及び第７のｎチャ
ネルＭＯＳＦＥＴＳ７８，８０，８２及び８４；及び第
７のｎチャネルＭＯＳＦＥＴ８８と組合さった第８のｐ
チャネルＭＯＳＦＥＴ８６を含む伝達ゲートを含んでい
る。図２の（ａ）はＮＡＮＤゲート６４の図であり、そ
の等価回路６４を図２に示す。ゲート６４は、第１０及
び第１１のｐチャネルＭＯＳＦＥＴＳ９０及び９２、及
び第１２及び第１３のｎチャネルＭＯＳＦＥＴＳ９４及
び９６を含んでいる。

【００１９】トランジスタ９０及び９４のゲート電極は
入力端子６６に合わせて接続されており、トランジスタ
９２及び９６のゲート電極に合わせて入力端子６８に接
続され、トランジスタ９０，９２及び９４のドレイン電
極は出力端子７０に接続され、トランジスタ９０及び９
２のソース電極は電圧源Ｖ＋に接続され、トランジスタ
９４のソース電源はトランジスタ９６のドレイン電極に
接続されトランジスタ９６のソース電極はアースに接続
されている。

【００２０】ここで図１のセクション５６に戻ると、Ｎ
ＡＮＤゲート６４の出力端子７０（以下ノード「ｐ」と
呼ぶ）はトランジスタ７２及び８０のゲート電極に接続
され、トランジスタ７２，７８及び８０のドレイン電極
は合わせて出力端子５８に接続され、トランジスタ７８
及び８０のソース電極はアースに接続され、トランジス
タ７２のソース電極は、標準的に５ボルトである電圧源
Ｖ＋に接続されている。

【００２１】セクション６０では、トランジスタ８６及
び８８は合わせて接続されて、入力端子９８、出力端子
１００（以下ノード「ｐｂ」と呼ぶ）、ゲート端子１０
２及びゲート相補端子１０４を形成する。トランジスタ
８８のドレイン電極はトランジスタ８６のソース電極と
合わせて入力端子９８に接続され、トランジスタ８８の
ソース電極はトランジスタ８６のドレイン端子と共に出
力端子１００に接続され、トランジスタ８８及び８６の
ゲート電極はそれぞれ端子１０２及び１０４に接続され
る。伝達ゲート８６，８８は、ゲート電極１０２が高い
論理状態にありゲート相補電極１０４が低い論理状態に
あるとき入力端子９８から出力端子１００へと信号を伝
送するように作動する。

【００２２】出力端子１００は、トランジスタ７６及び
８２のゲート電極及びトランジスタ８４のドレイン電極
に接続されている。トランジスタ７４，７６及び８２の
ドレイン電極は出力端子６２に合わせて接続され、トラ
ンジスタ７４及び７６のソース端子はＶ＋に接続され、
トランジスタ８２及び８４のソース電極はアースに接続
されており、トランジスタ８４のゲート電極はゲート相
補端子１０４に接続される。

【００２３】セクション５２は、各々入力及び出力端子
を有する３つのインバータ１０６，１０８及び１１０を
含んでいる。これらのインバータは、クロック入力端子
５４と第２のＮＡＮＤゲート１１２の一方の入力端子の
間で直列チェーンの形で接続されている。なおこの第２
のＮＡＮＤゲートのもう一方の入力端子は有効化信号
（ＥＮＡＢＬＥ）入力端子１１４に接続されている。ゲ
ート１１２の出力端子は３つのインバータ１１６，１１
８及び１２０の第２の直列チェーンにそれぞれ接続され
ている。ＮＡＮＤゲート１１２の等価回路は、ＮＡＮＤ
ゲート６４について図２に示されている回路とほぼ同じ
である。

【００２４】セクション５２内の６つのインバータの各
々はほぼ同じ等価回路で形成されている。インバータ１
０６のための標準的な等価回路は図３の（ｂ）に示され
ており、図３の（ａ）はインバータを示している。ｐ−
チャネル及びｎ−チャネルトランジスタ１２４，１２６
のゲート電極は合わせて入力端子５４に接続されてお
り、トランジスタ１２４，１２６のドレイン端子は合わ
せて出力端子１２２に接続され、トランジスタ１２４の
ソース電極はＶ＋に接続され、トランジスタ１２６のソ
ース電極はアースに接続されている。

【００２５】図１に戻ると、インバータ１１６の出力端
子１２８に出現する信号（以下「ｃｋａ」と呼ぶ）は、
ゲート６４の入力端子６８及びトランジスタ８８のゲー
ト電極１０２に供給される；インバータ１１８の出力端
子１３０に出現する信号（以下「ｃｋｂ」と呼ぶ）は、
トランジスタ７８のゲート電極及びトランジスタ８６の
ゲート電極１０４に供給される；インバータ１２０の出
力端子１３２に出現する信号（以下「ｃｋｃ」と呼ぶ）
はトランジスタ７４のゲート端子に供給され、端子５４
に出現するクロック入力信号はゲート６４の入力端子６
６及び伝達ゲート８６，８８の入力端子９８に供給され
る。

【００２６】回路５０の動作は以下のとおりであるが、
ここでは、回路５０内のさまざまな箇所において出現す
る信号の時間的関係を示すタイミングダイヤグラムであ
る図４及び図１を参照する。特に信号ｃｋ，ｃｋａ，ｃ
ｋｂ及びｃｋｃが、それぞれノードｐ及びｐｂならびに
正及び負のエッジパルス出力端子５８及び６２に現われ
る信号と共に示されている。有効化信号端子１１４が高
い論理状態に接続され、かくしてゲート１１２がそのも
う１つの入力端子に現われる信号との関係においてイン
バータとして作用するようになっていると仮定されてい
る。クロック入力信号が時間ゼロで低論理状態にある場
合、ｃｋａは端子５４と１２８の間のインバータ数が奇
数（５）である結果として、高い状態にある。同様にし
て、ｃｋｂはインバータ１３０の結果として低状態にあ
り、ｃｋｃはインバータ１２０の結果として高状態にあ
る。

【００２７】ｃｋａは高く、ｃｋｂは低いことから、伝
達ゲート８６，８８は導通し、ノードｐｂに対して低状
態ｃｋ信号を提供する。ノードｐｂが低い場合、トラン
ジスタ７６はオンで、出力端子６２の負エッジパルス出
力信号レベルを高状態に維持する。低状態ｃｋ信号は同
様にノードｐでゲート６４から高状態の信号を出現さ
せ、トランジスタ７２をオフにトランジスタ８０をオン
にし、これにより、出力端子５８に出現する正エッジパ
ルス信号は低状態に維持される。

【００２８】時間ｔ１において、入力信号ｃｋは高状態
に切り換わる。インバータチェーン１０６，１０８，１
１０，１１２及び１１６によってひき起こされる伝搬遅
延の結果として、信号ｃｋａ及びｃｋｃはなおも高い状
態にとどまり、ｃｋｂは低くとどまる。従って、伝達ゲ
ート８６，８８は導通状態にあり続け、ｃｋの高い値
は、ゲート８６，８８の伝搬遅延だけｔ１から遅延した
時間ｔ２においてノードｐｂへと伝搬する。ノードｐｂ
における高い信号はトランジスタ８２をオンに切換え、
トランジスタ７６をオフに切換え、かくして端子６２に
おける負のパルス出力信号をトランジスタ７６及び８２
の伝搬遅延分だけ時間ｔ２から遅延された時間ｔ３にお
いて低レベルまで引き下げる。

【００２９】セクション５６においては、高状態へのｃ
ｋ切換えの作用により、ゲート６４ひいてはノードｐ
が、ゲート６４の遅延分だけｔ１から遅延された時間ｔ
２において低く切り換わることになる。この作用はトラ
ンジスタ８０をオフにし、トランジスタ７２をオンに
し、端子５８における正エッジのパルス信号を、トラン
ジスタ７２及び８０の遅延分だけｔ２から遅延された時
間ｔ３において、高状態へと引き上げる。

【００３０】インバータ１０６，１０８，１１０，１１
２及び１１６の累積的遅延分だけ時間ｔ１から遅延され
た時間ｔ６において、信号ｃｋの状態変化は端子１２８
まで伝搬し、ｃｋａの低への切換えをひき起こす。イン
バータ１１８の遅延分だけｔ６から遅延された時間ｔ７
で、信号ｃｋｂは高く切換わり、インバータ１２０の遅
延分だけｔ７から遅延された時間ｔ８において、信号ｃ
ｋｃは低く切換わる。伝達ゲート８６，８８はオフに切
換わり、ノードｐｂを時間ｔ８において低状態に引き下
げるトランジスタ８４をオンにし、今度はトランジスタ
８２がオフにされる。ｃｋｃの低い値はトランジスタ７
４をオンにし、かくして端子６２で負エッジパルス出力
信号はトランジスタ７４の遅延分だけｔ８から遅延され
た時間ｔ９で高い値まで引き上げられることになる。

【００３１】セクション５６では、ｃｋａの低レベルに
よりゲート６４はノードｐを時間ｔ７において高レベル
まで引き上げ、トランジスタ７２はオフになる。ｃｋｂ
が高いレベルである場合、トランジスタ７８はオンにな
り、かくして端子５８の正エッジパルス信号は時間ｔ８
において低レベルまで引き下げられる。クロック信号ｃ
ｋがその後低レベルまで戻ると、さまざまな信号の値は
図５において時間ｔ０に示されている値にリセットされ
る。

【００３２】図５は、３ｎｓの立上り時間をもつクロッ
ク入力信号ｃｋの立上り区間に応答して回路５０の端子
５８及び６２のそれぞれにおいて生成される正及び負の
パルスを示すグラフである。クロック信号正エッジの開
始点からのパルス発生の短かい遅延及び、相補的パルス
間のほぼ同時の時間的関係に留意されたい。回路５０の
１つの特徴は、負及び正のパルス出力ドライバトランジ
スタ７４及び７８がそれぞれ、クロック入力信号ｃｋが
低いときにオフとなり、プルアップトランジスタ７６と
プルダウントランジスタ８０のみに適切な出力信号論理
レベルを打ち立てさせる、という点にある。以下に示す
ように、トランジスタ７６及び８０は、相応するドライ
バトランジスタ７４及び７８ならびに相対するドライバ
トランジスタ７２及び８２でのものよりもはるかに低い
トランスコンダクタンス値ひいてはさらに高い切換え速
度を有するように設計されている。この構成は、出力ド
ライバトランジスタ７２及び８２により切換え間隔中に
生成される過渡電流を減少させる。回路５０は標準的
に、それぞれ０．４ｐｆ及び０．５ｐｆという標準値を
もちうる図１内のコンデンサ１３４及び１３６によって
表わされている容量性負荷を駆動するのに用いられる。
トランジスタ７６及び８０のより低いトランスコンダク
タンスは、かくしてひき起こされる装荷ひいては遅延も
比較的わずかなレベルまで低下させる、さらに、クロッ
ク入力信号から正及び負の出力パルスの立上り区間の生
成までの遅延は、これらの相補的パルスがほぼ同時に起
こるように平衡化される。

【００３３】回路５０内のさまざまなトランジスタのト
ランスコンダクタンスは、以下のように回路性能を高め
るため予め定められた関係で設定される。ＭＯＳＦＥＴ
のトランスコンダクタンスｑｍは、次式（１）に正比例
することを立証することが可能である。

【００３４】

【数１】

【００３５】なおここでＷはゲートチャネルの幅であ
り、Ｌはゲートチャネルの長さであり、ｔはゲート絶縁
層の厚み、μは電子の移動度（ｎチャネルＭＯＳＦＥＴ
の場合）又は正孔の移動度（ｐチャネルＭＯＳＦＥＴの
場合）であり、正孔の移動度は電子の移動度の半分であ
る。式（１）から、トランスコンダクタンスがＷ／Ｌの
値又はゲートチャネルの幅対長さ比に正比例することが
わかる。従ってトランスコンダクタンスは同様にＭＯＳ
ＦＥＴの装荷効果（ゲートキャパシタンス）ならびにそ
の応答時間に対しても正比例する。トランスコンダクタ
ンスは、ドレイン電流対ゲート電圧の比に関係すること
から、ＭＯＳＦＥＴの負荷駆動能力の尺度でもある。

【００３６】本発明においては、回路の動作を強化する
ために、いくつかのトランスコンダクタンス比が設定さ
れた。従って、プルダウントランジスタ８０のトランス
コンダクタンスは、相対するドライバトランジスタ７２
のものよりも低く（例えば１／８に）設定される。トラ
ンジスタ８０の目的は単にトランジスタ７２のＰＮ接合
漏れ電流をオフセットすることにあるため、回路の動作
に対するその不利な影響は、そのコンダクタンスを低い
値まで減少させることによって最小限におさえることが
できる。同様にして同様の理由で、プルアップトランジ
スタ７６のトランスコンダクタンスは相対するドライバ
トランジスタ８２のものよりも低く（例えば１／２５
に）設定される。又、トランジスタ７６及び８０のトラ
ンスコンダクタンスはそれぞれトランジスタ７４及び７
８のものよりも低く設定される。ドライバトランジスタ
７２，７４，７８及び８２のトランスコンダクタンス値
は、駆動されるべき負荷のサイズを考慮に入れて望まし
い出力パルス切換え性能を与えるように設定される。

【００３７】トランジスタ８６及び８８のトランスコン
ダクタンスの値は、信号伝送性能を平衡化するため互い
にほぼ等しく設定される。回路５０内のインバータの各
々におけるｐチャネル及びｎチャネルトランジスタのト
ランスコンダクタンス値は、これらの素子の切換え点を
Ｖ＋の値の約半分に設定するため互いにほぼ等しく設定
される。ＮＡＮＤゲート６４内のトランジスタ９０のト
ランスインダクタンスは、ｃｋが高レベルに切換わると
きノードＰでの鋭い立下り時間を確保するべくトランジ
スタ９２のものよりも小さく（例えば１／２に）設定さ
れる。回路５０内のその他のトランジスタのトランスコ
ンダクタンスの値は、その意図された負荷を駆動する能
力を維持しながら配置サイズ及び応答時間を最小限にす
るためできるかぎり低く設定される。回路５０は、全て
のトランジスタが基本的に同じゲート絶縁層厚みをもっ
て製造されているモノリシック集積回路として製造する
ことが考えられている。さらに、製造を容易にするた
め、全てのトランジスタについてゲートチャネルの長さ
は同じ値に設定され、この値は使用された特定の製造プ
ロセスで達成可能な実際的最小値である。図６は、ＭＯ
ＳＦＥＴ１３６のさまざまな素子（ソース，ドレイン，
ゲート，基板）の相対的な位置を示す標準的集積回路
の、一定の縮尺によるものでない概略的上面図である。

【００３８】当該ケースにおいて、回路５０を作るため
に考えられている製造プロセスは、１ミクロンの最小ゲ
ート長及び２．５６ミクロンの最小ゲート幅を達成する
ことのできる日本国東京の富士通マイクロエレクトロニ
クス（株）が用いているものである。上述のことをかん
がみ、制限的意味のない例として、以下の表１の値が、
回路５０内のさまざまなトランジスタの製造に使用する
のに適している。

【００３９】

【表１】

【００４０】図１のセクション５２を参照すると、回路
５０により生成される出力パルスの幅が、端子５４及び
１２８の間のインバータの数と関係づけされている。こ
のような素子が５つ示されているものの、奇数であれば
いかなる数でも使用できる。さらに有効化機能が望まれ
ない場合には、ゲート１１２を１つのインバータで置換
することもできる。かくして、Ｎを１以上の整数として
２Ｎ＋１個のインバータの直列チェーンとしてセクショ
ン５２を考えることが可能である。２Ｎ＋１番目のイン
バータの出力端子は信号ｃｋｃを供給し、２Ｎ番目のイ
ンバータの出力端子は信号ｃｋｂを供給し、２Ｎ−１番
目のインバータの出力端子は信号ｃｋａを供給する。Ｎ
ＡＮＤゲートは２Ｎ−２番目のインバータに置換するこ
とができる。

【００４１】さらに、信号ｃｋｂが信号ｃｋａの生成前
に生成されるか、ｃｋｃが信号ｃｋａとほぼ同時に生成
されるか、又は信号ｃｋｂが信号ｃｋａより前に生成さ
れ且つ信号ｃｋｃが信号ｃｋａとほぼ同時に生成される
ように、信号ｃｋａ，ｃｋｂ及びｃｋｃがチェーン内で
再配置されている回路５０を用いることができるという
ことも立証できる。これらの変形態様は全て、出力パル
スのさまざまな立上り時間及び立下り時間が延びるとい
う欠点を有し、このことは数多くの利用分野において望
ましくない。

【００４２】図７は、クロック入力信号の負エッジに応
答してほぼ同時の相補的出力パルスを生成するため金属
酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を
用いか回路２００の形をした、本発明の第２の実施態様
の概略図である。回路２００内のＭＯＳＦＥＴＳは全
て、ゲート，ソース及びドレイン電極を含んでいる。回
路２００は破線で囲んだ３つのセクションに適切に分割
されている。すなわち、クロック入力端子２０４に供給
されるクロック入力信号（以下（ｃｋ」と呼ぶ）に対し
て応答するクロック生成セクション２０２、クロック入
力信号の負のエッジに応答して負のパルス出力端子２０
８で負のエッジパルスを供給するためクロック入力信号
及びセクション２０２からの信号に対し応答性をもつ負
のパルス発生セクション２０６、及びクロック入力信号
の負エッジに応答して正のパルス出力端子２１２で正の
エッジパルスを供給するためクロック入力信号及びセク
ション２０２からの信号に対し応答性を有する正のパル
ス発生回路２１０である。

【００４３】回路２００は、それぞれ第１及び第２の入
力端子２１６及び２１８及び１つの出力端子２２０を有
するＮＯＲゲート２１４；第１，第２及び第３のｎチャ
ネルＭＯＳＦＥＴＳ２２２，２２４及び２２６；第４，
第５，第６及び第７のｐチャネルＭＯＳＦＥＴＳ２２
８，２３０，２３２及び２３４；そして第９のｎチャネ
ルＭＯＳＦＥＴ２３８と組合さった第８のｐチャネルＭ
ＯＳＦＥＴ２３６を含む伝達ゲートを含んでいる。ＮＯ
Ｒゲート２１４の等価回路は図８の（ｂ）に示されてい
る。なお図８の（ａ）はＮＯＲゲート２１４の図であ
る。ゲート２１４は、第１０及び第１１のｎチャネルＭ
ＯＳＦＥＴＳ２４０及び２４２及び第１２及び第１３の
ｐチャネルＭＯＳＦＥＴＳ２４４及び２４６を含む。

【００４４】トランジスタ２４０及び２４４のゲート電
極は合わせて入力端子２１６に接続され、トランジスタ
２４２及び２４６のゲート電極は入力端子２１８に合わ
せて接続され、トランジスタ２４０，２４２及び２４４
のドレイン電極は合わせて出力端子２２０に接続され、
トランジスタ２４０及び２４２のソース電極はアースに
接続され、トランジスタ２４４のソース電極はトランジ
スタ２４６のドレイン電極に接続され、トランジスタ２
４６のソース電極は電圧源Ｖ＋に接続されている。

【００４５】図７のセクション２０６に戻ると、ＮＯＲ
ゲート２１４の出力端子２２０（以下ノード「ｐｂ」と
呼ぶ）はトランジスタ２２２及び２３０のゲート電極に
接続されており、トランジスタ２２２，２２８及び２３
０のドレイン電極は合わせて出力端子２０８に接続さ
れ、トランジスタ２２８及び２３０のソース電極は、標
準的に５ボルトである電圧源Ｖ＋に接続され、トランジ
スタ２２２のソース電極はアースに接続されている。

【００４６】セクション２１０においては、トランジス
タ２３６及び２３８は合わせて接続され、入力端子２４
８、出力端子２５０（以下ノード「Ｐ」と呼ぶ）、ゲー
ト端子２５２及びゲート相補端子２５４を有する伝達ゲ
ートを形成する。トランジスタ２３８のドレイン電極は
トランジスタ２３６のソース電極と合わせて入力端子２
４８に接続され、トランジスタ２３８のソース電極はト
ランジスタ２３６のドレイン端子と合わせて出力端子２
５０に接続され、トランジスタ２３８及び２３６のゲー
ト電極はそれぞれゲート端子２５２及び２５４に接続さ
れている。伝達ゲート２３６，２３８は、ゲート電極２
５２が高論理状態にありゲート相補電極２５４が低論理
状態にあるとき入力端子２４８から出力端子２５０まで
信号を伝送するように作動する。

【００４７】出力端子２５０はトランジスタ２２６及び
２３２のゲート電極及びトランジスタ２３４のドレイン
電極に接続されている。トランジスタ２２４，２２６及
び２３２のドレイン電極は出力端子２１２に合わせて接
続され、トランジスタ２２４及び２２６のソース端子は
アースに接続されれ、トランジスタ２３２及び２３４の
ソース電極はＶ＋に接続され、トランジスタ２３４のゲ
ート電極はゲート端子２５２に接続されている。

【００４８】セクション２０２は、２入力ＮＡＮＤゲー
ト２６２と各々入力端子と出力端子を１つずつ有する４
つのインバータ２６０，２６６，２６８及び２７０の直
列チェーンを含んでいる。ＮＡＮＤゲート２６２の１つ
の入力端子は有効化信号入力端子２６４に接続されてい
る。ＮＡＮＤゲート２６２の等価回路は、ＮＡＮＤゲー
ト６４について図３に示されている回路とほぼ同じであ
る。

【００４９】セクション２０２の４つのインバータの各
々は、ほぼ同じ等価回路で形成されている。インバータ
のための標準的な等価回路は、図４に示されている上述
の回路１０６である。図８に戻ると、インバータ２６６
の出力端子２７８で出現する信号（以下「ｃｋａ」と呼
ぶ）は、ゲート２１４の入力端子２１８及びトランジス
タ２３６のゲート電極２５４に供給される。インバータ
２６８の出力端子２８０に出現する信号（以下「ｃｋ
ｂ」と呼ぶ）はトランジスタ２２８のゲート電極及びト
ランジスタ２３８のゲート電極に供給される。インバー
タ２７０の出力端子２８２に出現する信号（以下「ｃｋ
ｃ」と呼ぶ）は、トランジスタ２２４のゲート端子に供
給され、端子２０４に出現するクロック入力信号はゲー
ト２１４の入力端子２１６及び伝達ゲート２３６，２３
８の入力端子２４８に供給される。

【００５０】回路２００の動作は以下のとりである。な
おここで、回路２００内のさまざまな箇所に現われる信
号の時間的関係を示すタイミングダイヤグラムである図
９及び図７を参照されたい。特に、ノードｐｂ及び正及
び負のエッジパルス出力端子２１２及び２０８でそれぞ
れ出現する信号と共に、信号ｃｋ，ｃｋａ，ｃｋｂ及び
ｃｋｃが示されている。有効化信号端子２６４が高論理
状態に接続され、かくしてゲート２６２がそのもう１つ
の入力端子で出現する信号との関係においてインバータ
として作用することになるということが仮定されてい
る。クロック入力信号ｃｋが時間ゼロで高い論理状態に
ある場合、ｃｋａは端子２０４と２７８の間のインバー
タ数が奇数（３）である結果として低い状態にある。同
様に、ｃｋｂはインバータ２６８の結果として高い状態
にあり、ｃｋｃはインバータ２７０の結果として低い状
態にある。

【００５１】ｃｋａは低くｃｋｂは高いことから、伝達
ゲート２３６，２３８は導通し、ノードＰに対し高状態
のｃｋ信号を供給する。ｃｋｂは高いことからトランジ
スタ２３４はオフであり、ノードｐに装荷しない。ノー
ドｐが高い場合、トランジスタ２２６はオンであり、出
力端子２１２での正エッジパルス出力信号レベルを低状
態に維持する。高状態のｃｋ信号は同様にノードｐｂで
ゲート２１４から低状態信号を出現させ、トランジスタ
２２２をオフにトランジスタ２３０をオンにし、これに
より、出力端子２０８に出現する負エッジパルス信号は
高状態に維持される。

【００５２】時間ｔ１において入力信号ｃｋは低状態に
切り換わる。インバータチェーン２６２，２６０及び２
６６によってひき起こされる伝搬遅延の結果として、信
号ｃｋａ及びｃｋｃはなおも低い状態にとどまり、ｃｋ
ｂは高くとどまる。従って、伝達ゲート２３６，２３８
は導通状態にありつづけ、ｃｋの低い値は、ゲート２３
６，２３８の伝搬遅延分だけｔ１から遅延された時間ｔ
２においてノードへと伝搬する。ノードｐにおける低い
信号はトランジスタ２３２をオンにしトランジスタ２２
６をオフにし、かくして端子２１２における正のパルス
出力信号をトランジスタ２２６及び２３２の伝搬遅延分
だけ時間ｔ２から遅延された時間ｔ３で高レベルへと引
き上げる。

【００５３】セクション２０６において、低状態へのｃ
ｋ切換えの作用により、ゲート２１４ひいてはノードｐ
ｂが、ゲート２１４の遅延分だけｔ１から遅延された時
間ｔ２において高く切り換わることになる。この作用は
トランジスタ２３０をオフにし、トランジスタ２２２を
オンにし、端子２０８における負エッジのパルス信号
を、トランジスタ２２２及び２３０の遅延分だけｔ２か
ら遅延された時間ｔ３において、低状態に引き下げる。

【００５４】インバータ２６２，２６０及び２６６の累
積的遅延分だけ時間ｔ１から遅延された時間ｔ６におい
て、信号ｃｋの状態変化は端子２７８まで伝搬し、ｃｋ
ａの高への切り換えをひき起こす。インバータ２８０の
遅延分だけｔ６から遅延された時間ｔ７で、信号ｃｋｂ
は低く切り換わり、インバータ２７０の遅延分だけｔ７
から遅延された時間ｔ８において信号ｃｋｃは高く切り
換わる。伝達ゲート２３６，２３８はオフに切換わり、
トランジスタ２３４はオンになり、こうして時間ｔ８に
おいてノードｐは高状態に引き上げられ、今度はトラン
ジスタ２３２がオフになる。ｃｋｃの高い値はトランジ
スタ２２４をオンにし、かくして端子２１２で正エッジ
パルス出力信号はトランジスタ２２４の遅延分だけｔ８
から遅延された時間ｔ９で低い値まで引き下げられるこ
とになる。

【００５５】セクション２０６では、ｃｋａの高レベル
によりゲート２１４はノードｐｂを時間ｔ７において低
レベルまで引き下げ、トランジスタ２２２はオフにな
る。ｃｋｂが低レベルである場合、トランジスタ２２８
はオンになりかくして端子２０８の負エッジパルス信号
は時間ｔ８において高レベルまで引き上げられる。クロ
ック信号ｃｋがその後高レベルまで戻ると、さまざまな
信号の値は図１０において時間ｔ０で示されている値に
リセットされる。

【００５６】図１０は、３ｎｓの立上り時間をもつクロ
ック入力信号ｃｋの立上り区間に応答して回路２００の
端子２１２及び２０８のそれぞれにおいて生成される正
及び負のパルスを示すグラフである。クロック信号負エ
ッジの開始点からのパルス発生の短かい遅延ならびに、
相補的パルス間のほぼ同時の時間的関係にも留意された
い。

【００５７】回路５０に関する前述のトランスコンダク
タンスの論述は、回路５０の双対回路である回路２００
にも同等に適用可能である。従って、プルアップトラン
ジスタ２３０のトランスコンダクタンスは、相対するド
ライバトランジスタ２２２のものより小さく（例えば１
／２０）設定される。トランジスタ２３０の目的は単に
トランジスタ２２２のＰＮ接合漏れ電流をオフセットす
ることにあるため、回路動作に対するその不利な影響
は、そのトランスコンダクタンスを低い値に低減するこ
とによって最小限にすることができる。同様にして、又
同様の理由で、プルダウントランジスタ２２６のトラン
スコンダクタンスは相対するドライバトランジスタ２３
２のものに比べて低く（例えば２／１５）設定される。
同様に、トランジスタ２３０及び２２６のトランスコン
ダクタンスはそれぞれトランジスタ２２８及び２２４の
ものよりも低く設定される。

【００５８】ドライバトランジスタ２２２，２２４，２
２８及び２３２のトランスコンダクタンス値は、駆動さ
れるべき負荷のサイズを考慮に入れて望ましい出力パル
ス切換え性能を与えるように設定される。トランジスタ
２３６及び２３８のトランスコンダクタンスの値は、信
号伝送性能を平衡化するため互いに等しく設定される。
回路２００内のインバータの各々におけるｐチャネル及
びｎチャネルトランジスタのトランスコンダクタンス値
は、これらの素子の切換え点をＶ＋の値の約半分に設定
するように互いにほぼ等しく設定される。ＮＯＲゲート
２１４内のトランジスタ２４０のトランスコンダクタン
スは、ｃｋが低レベルに切換わったときノードｐｂにお
ける鋭い立上り時間を確保するため、トランジスタ２４
２のものよりも小さく（例えば１／２に）設定される。
回路２００内のその他のトランジスタのトランスコンダ
クタンス値は、その意図された負荷を駆動する能力を維
持しながら配置サイズ及び応答時間を最小限にするため
できるかぎり低く設定される。

【００５９】回路５０について上述したものと同じ製造
パラメータを用いて、以下の表２の値が、回路２００内
のさまざまなトランジスタを製造する上で使用するのに
適している：

【００６０】

【表２】

【００６１】図７のセクション２０２を参照すると、回
路２００により生成される出力パルスの幅が、端子２０
４及び２７８の間のインバータの数と関連づけされてい
る。このような素子が３つ示されているものの、奇数で
あればいかなる数でも使用できる。さらに、有効化機能
が望まれないない場合には、ゲート２６２を１つのイン
バータで置換することもできる。かくして、Ｎが１以上
の整数として２Ｎ＋１個のインバータの直列チェーンと
してセクション２０２を考えることが可能である。２Ｎ
＋１番目のインバータの出力端子は信号ｃｋｃを供給
し、２Ｎ番目のインバータの出力端子は信号ｃｋｂを供
給し、２Ｎ−１番目のインバータの出力端子は、信号ｃ
ｋａを供給する。ＮＡＮＤゲートを第１のインバータと
置換することもできる。

【００６２】回路５０及び２００の標準的な利用分野は
図１１に示されている。この図は、回路５０又は２００
からの正及び負のパルスが各段での伝達ゲート３０２を
制御するために用いられるようなｎビットのシフトレジ
スタ３００のブロックダイヤグラムである。ゲートの方
は、２つのインバータ３０４，３０６の逆平行接続によ
って生成されるフリップフロップに対し入力信号を供給
する。

【００６３】本発明の好ましい実施態様が図示され記述
されてきたが、本発明の精神及び範囲内でさまざまなそ
の他の適合及び変更を加えることが可能であるというこ
とも理解すべきである。従って、本発明は冒頭のクレー
ムによってのみその範囲が制限されるべきものである。

【００６４】

【発明の効果】本発明によりクロック入力信号の立上り
又は立下りに応答して正負の相補パルスが同時に発生
し、そのパルス幅はクロック入力信号のパルス幅とは独
立であるパルス発生回路が実現でき、しかも大きな過渡
電流スパイクが出現することのない回路が実現できる。

【図面の簡単な説明】

【図１】クロック入力信号の正エッジに応答してほぼ同
時の相補的出力パルスを生成する、本発明の第１の実施
例に従って構築されたＭＯＳ回路の概略図である。

【図２】図１の回路内で用いられるＮＡＮＤゲートを実
施するのに用いられたＭＯＳ回路を示す概略図である。

【図３】図１の回路内で用いられるインバータを実施す
るのに用いられたＭＯＳ回路を示す概略図である。

【図４】図１の回路内のさまざまな信号の時間的関係を
示すタイミング図である。

【図５】図１の回路の入力及び出力波形を示すグラフで
ある。

【図６】図１の回路で用いられる標準的なＭＯＳトラン
ジスタの、ソース及びドレイン素子との関係におけるゲ
ートの相対的位置及び寸法を示す一定の縮尺でない上面
概略図である。

【図７】クロック入力信号の負エッジに応答してほぼ同
時の相補的出力パルスを生成する、本発明の第２の実施
例に従って作られたＭＯＳ回路の概略図である。

【図８】図７の回路内で用いられるＮＯＲゲートを実施
するのに用いられたＭＯＳ回路を示す概略図である。

【図９】図７の回路内のさまざまな信号の時間的関係を
示すタイミング図である。

【図１０】図７の回路の入力及び出力波形を示すグラフ
である。

【図１１】ｎビットのシフトレジスタを構築する上での
図１又は７の回路の使用を示すブロックダイヤグラムで
ある。

【図１２】相補的出力パルスを発生するための先行技術
に基づく回路の概略図である。

【符号の説明】

１０…先行技術の回路１２…ＮＡＮＤゲート１４…第１の入力端子１６…クロック端子２０…インバータ２２…負のパルス出力端子２４…一連のインバータ２６…正のパルス出力端子２８…インバータ５０，２００…回路５２，２０２…クロック生成セクション５４，２０４…クロック入力端子５６，２０６…パルス発生セクション５８，２１２…正のパルス出力端子６０…負のパルス発生回路 66, 68, 98, 216, 218, 248 …入力端子６４…ＮＡＮＤゲート７０，１００，２２０…出力端子 72,74,76,86,90,92,228,230,232,236,244,246 …ｐチャ
ネルＭＯＳＦＥＴ 78,80,82,84,88,94,96,222,224,226,238,240,242…ｎチ
ャネルＭＯＳＦＥＴ１０２，２５２…ゲート端子１０４，２５４…ゲート相補端子１０６，１０８，１１０…インバータ１１２，２６２…ＮＡＮＤゲート 116,118,120,260,266,268,270,280 …インバータ１２４，１２６…ｎチャネルトランジスタ１２２，１２８，１３０，１３２，２５０…出力端子１３４，１３６…コンデンサ２１０…正のパルス発生回路２１４…ＮＯＲゲート

Claims

(57)【特許請求の範囲】

【請求項１】クロック入力信号に応答して、該クロッ
ク入力信号に対して相補関係にあり、それから第１の遅
延間隔だけ遅延している第１のクロック信号、前記クロ
ック入力信号と同位相でそこから第２の遅延間隔だけ遅
延されている第２のクロック信号及び前記クロック入力
信号に対して相補関係にありそれから第３の遅延間隔だ
け遅延させられている第３のクロック信号を提供するク
ロック手段と、相補出力パルスのうちの１方を出力するための第１の出
力ノード、該第１の出力ノードの電位を引き上げるため
の第１のプルアップトランジスタ及び前記第２のクロッ
ク信号に応答して前記第１の出力ノードの電位を引き下
げるための第１のプルダウントランジスタを有する第１
の出力回路と、前記クロック入力信号及び前記第１のクロック信号に応
答して、前記第１のプルアップトランジスタが前記クロ
ック入力信号の立上りに応答してオンに切換えられ、前
記第１のプルダウントランジスタがオンに切換えられる
前に前記第１のクロック信号の立下りに応答してオフに
切換えられるように前記第１のプルアップトランジスタ
に対して第１の制御信号を提供する第１の論理ゲート回
路と、前記相補出力パルスのうちの他方を出力するための第２
の出力ノード、前記第３のクロック信号に応答して前記
第２の出力ノードの電位を引き上げるための第２のプル
アップトランジスタ及び前記第２の出力ノードの電位を
引き下げるための第２のプルダウントランジスタを有す
る、第２の出力回路と、前記クロック入力信号、前記第１のクロック信号及び前
記第２のクロック信号に応答して、前記第２のプルダウ
ントランジスタが前記クロック入力信号の立上りに応答
してオンに切換えられ、前記第２のプルダウントランジ
スタがオンに切換わる前に第２のクロック信号の立上り
に応答してオフに切換えられるように、第２のプルダウ
ントランジスタに対して第２の制御信号を提供する第２
の論理ゲート回路とを含む、クロック入力信号に応答し
て実質的に相補的な出力パルスを生成するためのパルス
発生器回路。
【請求項２】前記第１の出力ノードに接続され、前記
第１のプルダウントランジスタがオンに切換わる前に前
記第１の制御信号に応答してオンに切換えられる第３の
プルダウントランジスタがさらに含まれ、該第３のプル
ダウントランジスタのトランスコンダクタンスが前記第
１のプルアップトランジスタ及び前記第１のプルダウン
トランジスタのトランスコンダクタンスよりも低い、請
求項１に記載のパルス発生器回路。
【請求項３】前記第２の出力ノードに接続され、前記
第２のプルアップトランジスタがオンに切換えられる前
に前記第２の制御信号に応答してオンに切換えられる第
３のプルアップトランジスタがさらに含まれ、該第３の
プルアップトランジスタのトランスコンダクタンスが前
記第２のプルアップトランジスタ及び前記第２のプルダ
ウントランジスタのトランスコンダクタンスよりも低
い、請求項１に記載のパルス発生器回路。
【請求項４】前記第２の論理ゲート回路には、前記第
１及び第２のクロック信号により制御され前記クロック
入力信号を選択的に転送するＣＭＯＳ伝達ゲート、及び
該ＣＭＯＳ伝達ゲートがオフに切換えられたとき前記第
２のクロック信号に応答して前記ＣＭＯＳ伝達ゲートの
出力の電位を引くための第４のプルダウントランジスタ
が含まれている、請求項１に記載のパルス発生器回路。
【請求項５】第１の論理ゲート回路には、前記クロッ
ク入力信号及び前記第１のクロック信号を受信し前記第
１の制御信号を提供するＮＡＮＤゲートが含まれてい
る、請求項４に記載のパルス発生器回路。
【請求項６】前記クロック入力信号のパルス幅が前記
相補的出力パルスのパルス幅より大きい、請求項１に記
載のパルス発生器回路。
【請求項７】前記第２の遅延間隔が前記第１の遅延間
隔より大きく、前記第３の遅延間隔が前記第２の遅延間
隔より大きい、請求項１に記載のパルス発生器回路。
【請求項８】前記第２の遅延間隔が前記第１の遅延間
隔より小さく、前記第３の遅延間隔が前記第１の遅延間
隔より大きい、請求項１に記載のパルス発生器回路。
【請求項９】前記第２の遅延間隔が前記第１の遅延間
隔よりも大きく、前記第３の遅延間隔が前記第１の遅延
間隔とほぼ等しい、請求項１に記載のパルス発生器回
路。
【請求項１０】前記第２の遅延間隔が前記第１の遅延
間隔よりも小さく、前記第３の遅延間隔が前記第１の遅
延間隔にほぼ等しい、請求項１に記載のパルス発生器回
路。
【請求項１１】クロック入力信号に応答して、該クロ
ック入力信号に対し相補関係にありそれから第１の遅延
間隔だけ遅延している第１のクロック信号、前記クロッ
ク入力信号と同位相でそこから第２の遅延間隔だけ遅延
されている第２のクロック信号及び前記クロック入力信
号に対して相補関係にありそれから第３の遅延間隔だけ
遅延させられている第３のクロック信号を提供するクロ
ック手段と、相補出力パルスのうちの１方を出力するための第１の出
力ノード、該第１の出力ノードの電位を前記第２のクロ
ック信号に応答して引き上げるための第１のプルアップ
トランジスタ及び前記第１の出力ノードの電位を引き下
げるための第１のプルダウントランジスタを有する第１
の出力回路と、前記クロック入力信号及び前記第１のクロック信号に応
答して、前記第１のプルアップトランジスタが前記クロ
ック入力信号の立下りに応答してオンに切換えられ、前
記第１のプルアップトランジスタがオンに切換わる前に
前記第１のクロック信号の立上りに応答してオフに切換
えられるように、前記第１のプルアップトランジスタに
対して第１の制御信号を提供する第１の論理ゲート回路
と、前記相補出力パルスのうちの他方を出力するための第２
の出力ノード、該第２の出力ノードの電位を引き上げる
ための第２のプルアップトランジスタ及び前記第３のク
ロック信号に応答して前記第２の出力ノードの電位を引
き下げるための第２のプルダウントランジスタを有する
第２の出力回路と、前記クロック入力信号、前記第１のクロック信号及び第
２のクロック信号に応答して、前記第２のプルアップト
ランジスタが前記クロック入力信号の立下りに応答して
オンに切換えられ、前記第２のプルダウントランジスタ
がオンに切換わる前に前記第２のクロック信号の立下り
に応答してオフに切換えられるように、第２のプルアッ
プトランジスタに対して第２の制御信号を提供する第２
の論理ゲート回路とを含む、クロック入力信号に応答し
て実質的に相補的な出力パルスを生成するためのパルス
発生器回路。
【請求項１２】前記第１の出力ノードに接続され、前
記第１のプルアップトランジスタがオンに切換わる前に
前記第１の制御信号に応答してオンに切換えられる第３
のプルアップトランジスタがさらに含まれ、該第３のプ
ルアップトランジスタのトランスコンダクタンスが前記
第１のプルアップトランジスタ及び前記第１のプルダウ
ントランジスタのトランスコンダクタンスよりも低い、
請求項１１に記載のパルス発生器回路。
【請求項１３】前記第２の出力ノードに接続され、前
記第２のプルダウントランジスタがオンに切換わる前に
前記第２の制御信号に応答してオンに切換えられる第３
のプルダウントランジスタがさらに含まれ、該第３のプ
ルダウントランジスタのトランスコンダクタンスが前記
第２のプルアップトランジスタ及び前記第２のプルアッ
プトランジスタのトランスコンダクタンスよりも低い、
請求項１１に記載のパルス発生器回路。
【請求項１４】前記第２の論理ゲート回路には、前記
第１及び第２のクロック信号により制御され前記クロッ
ク入力信号を選択的に転送するＣＭＯＳ伝達ゲート、及
び該ＣＭＯＳ伝達ゲートがオフに切換えられたとき前記
第２のクロック信号に応答して前記ＣＭＯＳ伝達ゲート
の出力の電位を引くための第４のプルアップトランジス
タが含まれている、請求項１１に記載のパルス発生器回
路。
【請求項１５】前記第１の論理ゲート回路には、前記
クロック入力信号及び前記第１のクロック信号を受信し
前記第１の制御信号を提供するＮＡＮＤゲートが含まれ
ている、請求項１４に記載のパルス発生器回路。
【請求項１６】前記クロック入力信号のパルス幅が前
記相補的出力パルスのパルス幅より大きい、請求項１１
に記載のパルス発生器回路。
【請求項１７】前記第２の遅延間隔が前記第１の遅延
間隔より大きく、前記第３の遅延間隔が前記第２の遅延
間隔より大きい、請求項１１に記載のパルス発生器回
路。
【請求項１８】前記第２の遅延間隔が前記第１の遅延
間隔より小さく、前記第３の遅延間隔が前記第１の遅延
間隔より大きい、請求項１１に記載のパルス発生器回
路。
【請求項１９】前記第２の遅延間隔が前記第１の遅延
間隔よりも大きく、前記第３の遅延間隔が前記第１の遅
延間隔とほぼ等しい、請求項１１に記載のパルス発生器
回路。
【請求項２０】前記第２の遅延間隔が前記第１の遅延
間隔よりも小さく、前記第３の遅延間隔が前記第１の遅
延間隔にほぼ等しい、請求項１１に記載のパルス発生器
回路。