JPH09162400A - Ｍｉｓトランジスタおよびそれを用いた半導体集積回路装置 - Google Patents
Ｍｉｓトランジスタおよびそれを用いた半導体集積回路装置Info
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- JPH09162400A JPH09162400A JP7325338A JP32533895A JPH09162400A JP H09162400 A JPH09162400 A JP H09162400A JP 7325338 A JP7325338 A JP 7325338A JP 32533895 A JP32533895 A JP 32533895A JP H09162400 A JPH09162400 A JP H09162400A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 しきい値を段階的に変化させ、電流値の変化
を緩やかにし、グランドノイズを低減させる。 【解決手段】 出力バス駆動用のバッファ用のクロック
ドＭＯＳインバータ回路におけるグランド電位に接続さ
れている最終段のトランジスタＱ４のゲート電極１０ｂ
は一方の端部近傍のゲート長Ｌｇ１から他方の端部近傍
のゲート長Ｌｇ３にかけて徐々に広がるテーパが付けら
れている。このゲート電極１０ｂにより、トランジスタ
Ｑ４のしきい値電圧を段階的に変化できる。トランジス
タＱ１〜Ｑ４が同時に動作してもグランド電位に流れ込
む電流値が緩やかな変化となり、グランド電位の変動な
どによるグランドノイズを減少することができる。
を緩やかにし、グランドノイズを低減させる。 【解決手段】 出力バス駆動用のバッファ用のクロック
ドＭＯＳインバータ回路におけるグランド電位に接続さ
れている最終段のトランジスタＱ４のゲート電極１０ｂ
は一方の端部近傍のゲート長Ｌｇ１から他方の端部近傍
のゲート長Ｌｇ３にかけて徐々に広がるテーパが付けら
れている。このゲート電極１０ｂにより、トランジスタ
Ｑ４のしきい値電圧を段階的に変化できる。トランジス
タＱ１〜Ｑ４が同時に動作してもグランド電位に流れ込
む電流値が緩やかな変化となり、グランド電位の変動な
どによるグランドノイズを減少することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳトランジス
タおよびそれを用いた半導体集積回路装置に関し、特
に、２個以上の複数の出力バス駆動用のバッファが用い
られた半導体集積回路装置におけるグランドノイズの低
減に適用して有効な技術に関するものである。
タおよびそれを用いた半導体集積回路装置に関し、特
に、２個以上の複数の出力バス駆動用のバッファが用い
られた半導体集積回路装置におけるグランドノイズの低
減に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置において、ラッチ、
シフトレジスタ、各種フリップフロップなどに応用され
ているＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔ
ａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジッ
クの最も基本の回路としては、クロックドＣＭＯＳイン
バータ（以下、クロックドインバータという）が広く知
られている。
シフトレジスタ、各種フリップフロップなどに応用され
ているＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔ
ａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジッ
クの最も基本の回路としては、クロックドＣＭＯＳイン
バータ（以下、クロックドインバータという）が広く知
られている。
【０００３】本発明者が検討したところによれば、この
クロックドインバータにより複数の出力バス駆動用のバ
ッファを構成した場合、２個以上のクロックドインバー
タを同時に動作させると、その突入電流によりグランド
レベルが変動することによるグランドノイズが発生し、
悪影響を受けてしまう恐れがあるので、たとえば、各ク
ロックドインバータ間にクロックドインバータを動作さ
せる制御信号を遅延させ、時分割動作させる遅延回路が
設けられている。
クロックドインバータにより複数の出力バス駆動用のバ
ッファを構成した場合、２個以上のクロックドインバー
タを同時に動作させると、その突入電流によりグランド
レベルが変動することによるグランドノイズが発生し、
悪影響を受けてしまう恐れがあるので、たとえば、各ク
ロックドインバータ間にクロックドインバータを動作さ
せる制御信号を遅延させ、時分割動作させる遅延回路が
設けられている。
【０００４】なお、クロックドインバータについて詳し
く述べてある例としては、日刊工業新聞社、昭和６２年
９月２９日発行「ＣＭＯＳデバイスハンドブック」ＣＭ
ＯＳデバイスハンドブック編集委員会（編）、Ｐ４４〜
Ｐ４７があり、この文献には、クロックドインバータの
構成ならびに特性などが記載されている。
く述べてある例としては、日刊工業新聞社、昭和６２年
９月２９日発行「ＣＭＯＳデバイスハンドブック」ＣＭ
ＯＳデバイスハンドブック編集委員会（編）、Ｐ４４〜
Ｐ４７があり、この文献には、クロックドインバータの
構成ならびに特性などが記載されている。
【０００５】
【発明が解決しようとする課題】ところが、上記のよう
な遅延回路によるクロックドインバータの時分割動作で
は、次のような問題点があることが本発明者により見い
出された。
な遅延回路によるクロックドインバータの時分割動作で
は、次のような問題点があることが本発明者により見い
出された。
【０００６】すなわち、各クロックドインバータ間に遅
延回路が必要となり、多数のクロックドインバータが設
けられている半導体集積回路装置では、遅延回路の占め
る割合が大きくなってしまい、半導体チップサイズの縮
小化に影響を与えてしまう恐れが生じ、価格競争の激し
い製品には特に好ましくない。
延回路が必要となり、多数のクロックドインバータが設
けられている半導体集積回路装置では、遅延回路の占め
る割合が大きくなってしまい、半導体チップサイズの縮
小化に影響を与えてしまう恐れが生じ、価格競争の激し
い製品には特に好ましくない。
【０００７】本発明の目的は、しきい値を段階的に変化
させ、グランドノイズを低減することにより、グランド
ノイズの低減を行う回路を不要とし、半導体チップのサ
イズを縮小化することのできるＭＩＳトランジスタおよ
びそれを用いた半導体集積回路装置を提供することにあ
る。
させ、グランドノイズを低減することにより、グランド
ノイズの低減を行う回路を不要とし、半導体チップのサ
イズを縮小化することのできるＭＩＳトランジスタおよ
びそれを用いた半導体集積回路装置を提供することにあ
る。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明のＭＩＳトランジスタ
は、電流通路のコンダクタンスを制御するゲートの幅方
向の長さを異なった長さに形成したものである。
は、電流通路のコンダクタンスを制御するゲートの幅方
向の長さを異なった長さに形成したものである。
【００１１】また、本発明のＭＩＳトランジスタは、前
記ゲートが、該ゲートの長手方向の少なくとも１辺に勾
配を設けた形状よりなるものである。
記ゲートが、該ゲートの長手方向の少なくとも１辺に勾
配を設けた形状よりなるものである。
【００１２】さらに、本発明のＭＩＳトランジスタは、
前記ゲートが、該ゲートの長手方向の少なくとも１辺が
段階的に広がった形状よりなるものである。
前記ゲートが、該ゲートの長手方向の少なくとも１辺が
段階的に広がった形状よりなるものである。
【００１３】以上のことより、ＭＩＳトランジスタのし
きい値電圧を段階的に変えることができ、ＭＩＳトラン
ジスタに流れる電流の立ち上がりを緩やかにすることが
できる。
きい値電圧を段階的に変えることができ、ＭＩＳトラン
ジスタに流れる電流の立ち上がりを緩やかにすることが
できる。
【００１４】また、本発明の半導体集積回路装置は、前
記ＭＩＳトランジスタを用いて構成されたものである。
記ＭＩＳトランジスタを用いて構成されたものである。
【００１５】それにより、グランドノイズによる悪影響
を受けることなく、半導体チップのサイズを縮小化する
ことができる。
を受けることなく、半導体チップのサイズを縮小化する
ことができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１７】図１は、本発明の一実施の形態による半導
体集積回路装置に設けられた出力回路の回路構成図、図
２は、本発明の一実施の形態による半導体集積回路装置
に設けられた出力回路におけるクロックドインバータの
素子レイアウト図、図３は、図２のクロックドインバー
タにおけるＡ−Ａ断面図、図４は、本発明の一実施の形
態によるトランジスタのしきい値電圧−電流特性を示す
図である。
体集積回路装置に設けられた出力回路の回路構成図、図
２は、本発明の一実施の形態による半導体集積回路装置
に設けられた出力回路におけるクロックドインバータの
素子レイアウト図、図３は、図２のクロックドインバー
タにおけるＡ−Ａ断面図、図４は、本発明の一実施の形
態によるトランジスタのしきい値電圧−電流特性を示す
図である。
【００１８】本実施の形態において、たとえば、半導体
集積回路装置に設けられた出力バス駆動用のバッファで
ある出力回路１は、複数のクロックドインバータ２〜２
ｎと、該クロックドインバータ２〜２ｎの出力状態の制
御を行う出力制御回路３が設けられている。
集積回路装置に設けられた出力バス駆動用のバッファで
ある出力回路１は、複数のクロックドインバータ２〜２
ｎと、該クロックドインバータ２〜２ｎの出力状態の制
御を行う出力制御回路３が設けられている。
【００１９】また、それぞれのクロックドインバータ２
〜２ｎは、電源電圧ＶCCとグランド電位ＶSS間にトラン
ジスタＱ１、トランジスタＱ２、トランジスタＱ３およ
びトランジスタ（ＭＩＳトランジスタ）Ｑ４が直列接続
されている。
〜２ｎは、電源電圧ＶCCとグランド電位ＶSS間にトラン
ジスタＱ１、トランジスタＱ２、トランジスタＱ３およ
びトランジスタ（ＭＩＳトランジスタ）Ｑ４が直列接続
されている。
【００２０】さらに、トランジスタＱ１，Ｑ２はＰチャ
ネルＭＯＳトランジスタ、トランジスタＱ３，Ｑ４はＮ
チャネルＭＯＳトランジスタによって構成されており、
トランジスタＱ２とトランジスタＱ３との接続間にはク
ロックドインバータ２〜２ｎの出力部である出力端子Ｏ
Ｔが接続されている。
ネルＭＯＳトランジスタ、トランジスタＱ３，Ｑ４はＮ
チャネルＭＯＳトランジスタによって構成されており、
トランジスタＱ２とトランジスタＱ３との接続間にはク
ロックドインバータ２〜２ｎの出力部である出力端子Ｏ
Ｔが接続されている。
【００２１】そして、トランジスタＱ２のゲートには、
出力制御回路１から出力されているクロック信号の出力
部であるクロックパルスＣＫ１が接続され、トランジス
タＱ３のゲートには、同じく出力制御回路１から出力さ
れているクロック信号の出力部であるクロックパルスＣ
Ｋ２と接続されている。
出力制御回路１から出力されているクロック信号の出力
部であるクロックパルスＣＫ１が接続され、トランジス
タＱ３のゲートには、同じく出力制御回路１から出力さ
れているクロック信号の出力部であるクロックパルスＣ
Ｋ２と接続されている。
【００２２】また、トランジスタＱ１，Ｑ４のゲートに
は、出力制御回路１から出力される制御信号を出力する
制御信号出力部ＳＳ１が接続されている。
は、出力制御回路１から出力される制御信号を出力する
制御信号出力部ＳＳ１が接続されている。
【００２３】次に、これらクロックドインバータ２〜２
ｎにおけるトランジスタＱ１〜Ｑ４を図２に示すレイア
ウト図を用いて説明する。
ｎにおけるトランジスタＱ１〜Ｑ４を図２に示すレイア
ウト図を用いて説明する。
【００２４】ここで、トランジスタＱ１，Ｑ２は、Ｐチ
ャネルＭＯＳトランジスタにより構成されているので、
たとえば、Ｐ形半導体基板上にＮ−ＷＥＬＬ４を形成
し、このＮ−ＷＥＬＬ４内にＰチャネルＭＯＳトランジ
スタが形成されている。
ャネルＭＯＳトランジスタにより構成されているので、
たとえば、Ｐ形半導体基板上にＮ−ＷＥＬＬ４を形成
し、このＮ−ＷＥＬＬ４内にＰチャネルＭＯＳトランジ
スタが形成されている。
【００２５】これらトランジスタＱ１，Ｑ２において、
チャネルを挟んだ両側の所定の位置には、半導体領域で
ある拡散層５が形成されている。
チャネルを挟んだ両側の所定の位置には、半導体領域で
ある拡散層５が形成されている。
【００２６】次に、トランジスタＱ３，Ｑ４は、前述し
たようにＮチャネルＭＯＳトランジスタによって構成さ
れているので、Ｐ形半導体基板上に形成されたチャネル
を挟んだ両側の所定の位置には、半導体領域である拡散
層６が形成されている。
たようにＮチャネルＭＯＳトランジスタによって構成さ
れているので、Ｐ形半導体基板上に形成されたチャネル
を挟んだ両側の所定の位置には、半導体領域である拡散
層６が形成されている。
【００２７】また、トランジスタＱ１に形成された一方
の拡散層５には、電源電圧ＶCCの配線７が接続され、ト
ランジスタＱ１の他方の拡散層５とトランジスタＱ２の
一方の拡散層５とが共通となって形成されている。
の拡散層５には、電源電圧ＶCCの配線７が接続され、ト
ランジスタＱ１の他方の拡散層５とトランジスタＱ２の
一方の拡散層５とが共通となって形成されている。
【００２８】さらに、トランジスタＱ２の他方の拡散層
５は、トランジスタＱ３の一方の拡散層６と配線８によ
って電気的に接続されている。
５は、トランジスタＱ３の一方の拡散層６と配線８によ
って電気的に接続されている。
【００２９】また、トランジスタＱ３の他方の拡散層６
は、同様に、トランジスタＱ４の一方の拡散層６と共通
となって形成され、トランジスタＱ４の他方の拡散層６
は、グランド電位ＶSSの配線９が接続されている。
は、同様に、トランジスタＱ４の一方の拡散層６と共通
となって形成され、トランジスタＱ４の他方の拡散層６
は、グランド電位ＶSSの配線９が接続されている。
【００３０】次に、トランジスタＱ１，Ｑ４には、絶縁
膜を介してゲート１０が形成されており、このゲート１
０は、トランジスタＱ１のチャネル上方に形成されたゲ
ート電極１０ａ、トランジスタＱ４のチャネル上方に形
成されたゲート電極（ゲート）１０ｂおよびゲート電極
１０ａ，１０ｂとを接続するゲート配線１０ｃより構成
されている。
膜を介してゲート１０が形成されており、このゲート１
０は、トランジスタＱ１のチャネル上方に形成されたゲ
ート電極１０ａ、トランジスタＱ４のチャネル上方に形
成されたゲート電極（ゲート）１０ｂおよびゲート電極
１０ａ，１０ｂとを接続するゲート配線１０ｃより構成
されている。
【００３１】また、トランジスタＱ１におけるゲート電
極１０ａには、ゲート配線１０ｃを介して出力制御回路
１（図１）から出力される制御信号が入力され、このゲ
ート電極１０ａは、たとえば、２μｍ程度の一定のゲー
ト長により形成されている。
極１０ａには、ゲート配線１０ｃを介して出力制御回路
１（図１）から出力される制御信号が入力され、このゲ
ート電極１０ａは、たとえば、２μｍ程度の一定のゲー
ト長により形成されている。
【００３２】さらに、トランジスタＱ４のゲート電極１
０ｂも、同じくゲート配線１０ｃを介して出力制御回路
１（図１）から出力される制御信号が入力され、このゲ
ート電極１０ｂは、テーパが付いた形状となっている。
０ｂも、同じくゲート配線１０ｃを介して出力制御回路
１（図１）から出力される制御信号が入力され、このゲ
ート電極１０ｂは、テーパが付いた形状となっている。
【００３３】このテーパが付いた形状のゲート電極１０
ｂは、ゲート電極１０ｂの一方の端部近傍のゲート長Ｌ
ｇが２μｍ程度より短く形成されており、ゲート電極１
０ｂの中央部近傍のゲート長Ｌｇが２μｍ程度、すなわ
ち、他のトランジスタＱ１〜Ｑ３のゲート長と同じ程度
の長さに形成されている。
ｂは、ゲート電極１０ｂの一方の端部近傍のゲート長Ｌ
ｇが２μｍ程度より短く形成されており、ゲート電極１
０ｂの中央部近傍のゲート長Ｌｇが２μｍ程度、すなわ
ち、他のトランジスタＱ１〜Ｑ３のゲート長と同じ程度
の長さに形成されている。
【００３４】また、ゲート電極１０ｂにおける他方の端
部近傍のゲート長Ｌｇは、他のトランジスタＱ１〜Ｑ３
のゲート長の２倍程度である４μｍ程度に形成されてい
る。
部近傍のゲート長Ｌｇは、他のトランジスタＱ１〜Ｑ３
のゲート長の２倍程度である４μｍ程度に形成されてい
る。
【００３５】次に、トランジスタＱ２には、絶縁膜を介
してゲート１１が形成されており、このゲート１１は、
トランジスタＱ２のチャネル上方に形成されたゲート電
極１１ａおよびゲート電極１１ａを接続するゲート配線
１１ｂより構成されている。
してゲート１１が形成されており、このゲート１１は、
トランジスタＱ２のチャネル上方に形成されたゲート電
極１１ａおよびゲート電極１１ａを接続するゲート配線
１１ｂより構成されている。
【００３６】また、トランジスタＱ３も、同様に、絶縁
膜を介してゲート１２が形成されており、このゲート１
２は、トランジスタＱ３のチャネル上方に形成されたゲ
ート電極１２ａおよびゲート電極１２ａを接続するゲー
ト配線１２ｂより構成されている。
膜を介してゲート１２が形成されており、このゲート１
２は、トランジスタＱ３のチャネル上方に形成されたゲ
ート電極１２ａおよびゲート電極１２ａを接続するゲー
ト配線１２ｂより構成されている。
【００３７】そして、トランジスタＱ２に形成されたゲ
ート電極１１ａは、出力制御回路３から出力される一方
のクロック信号が入力され、トランジスタＱ３に形成さ
れたゲート電極１２ａは、出力制御回路３から出力され
る他方のクロック信号が入力される。
ート電極１１ａは、出力制御回路３から出力される一方
のクロック信号が入力され、トランジスタＱ３に形成さ
れたゲート電極１２ａは、出力制御回路３から出力され
る他方のクロック信号が入力される。
【００３８】次に、図２におけるＡ−Ａ部分の断面図を
図３に示す。
図３に示す。
【００３９】図３において、トランジスタＱ３，Ｑ４
は、たとえば、Ｐ形のシリコン単結晶基板からなる半導
体基板ＨＫ上に形成されている。
は、たとえば、Ｐ形のシリコン単結晶基板からなる半導
体基板ＨＫ上に形成されている。
【００４０】まず、半導体基板ＨＫ上の所定の位置に
は、トランジスタＱ３，Ｑ４における、たとえば、リン
（Ｐ）などが導入された半導体領域である拡散層６が形
成されている。
は、トランジスタＱ３，Ｑ４における、たとえば、リン
（Ｐ）などが導入された半導体領域である拡散層６が形
成されている。
【００４１】そして、これら拡散層６間に位置するチャ
ネル部分の上方には、二酸化シリコン（ＳｉＯ2)などか
らなる絶縁膜Ｚ１を介して、ポリシリコン（ＰＳｉ）な
どのゲート電極１０ａ，１２ａが形成されている。
ネル部分の上方には、二酸化シリコン（ＳｉＯ2)などか
らなる絶縁膜Ｚ１を介して、ポリシリコン（ＰＳｉ）な
どのゲート電極１０ａ，１２ａが形成されている。
【００４２】また、拡散層６の上部には、たとえば、ア
ルミニウム（Ａｌ）など配線８，９が形成され、この拡
散層６と配線８，９とは所定の接続孔によって接続が行
われ、その他の部分には二酸化シリコンなどからなる絶
縁膜Ｚ２が形成されている。
ルミニウム（Ａｌ）など配線８，９が形成され、この拡
散層６と配線８，９とは所定の接続孔によって接続が行
われ、その他の部分には二酸化シリコンなどからなる絶
縁膜Ｚ２が形成されている。
【００４３】また、形成されたトランジスタＱ３，Ｑ４
の一方の端部には、それぞれ隣接する他の素子を電気的
に分離するチャネルストッパＣＳおよび素子分離を行
う、たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成された二
酸化シリコン（ＳｉＯ2)などからなる絶縁膜Ｚ３が設け
られている。
の一方の端部には、それぞれ隣接する他の素子を電気的
に分離するチャネルストッパＣＳおよび素子分離を行
う、たとえば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔ
ｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により形成された二
酸化シリコン（ＳｉＯ2)などからなる絶縁膜Ｚ３が設け
られている。
【００４４】さらに、図３では、トランジスタＱ３，Ｑ
４におけるＡ−Ａ部分の断面を示したが、トランジスタ
Ｑ１，Ｑ２においては、半導体基板ＨＫ上にＮ−ＷＥＬ
Ｌ４（図２）を形成し、このＮ−ＷＥＬＬ４内に前述し
たトランジスタＱ３，Ｑ４と同様の構成からなるＭＯＳ
トランジスタが形成されている。
４におけるＡ−Ａ部分の断面を示したが、トランジスタ
Ｑ１，Ｑ２においては、半導体基板ＨＫ上にＮ−ＷＥＬ
Ｌ４（図２）を形成し、このＮ−ＷＥＬＬ４内に前述し
たトランジスタＱ３，Ｑ４と同様の構成からなるＭＯＳ
トランジスタが形成されている。
【００４５】次に、本実施の形態の作用について説明す
る。
る。
【００４６】まず、クロックドインバータ２〜２ｎの動
作について説明する。
作について説明する。
【００４７】いま、出力制御回路３におけるクロックパ
ルスＣＫ１からＬｏ信号、クロックパルスＣＫ２からＨ
ｉ信号が供給されているとすると、トランジスタＱ１，
Ｑ４は同時に導通し、クロックドインバータ２〜２ｎ
は、トランジスタＱ２，Ｑ３からなるＣＭＯＳインバー
タとして動作する。
ルスＣＫ１からＬｏ信号、クロックパルスＣＫ２からＨ
ｉ信号が供給されているとすると、トランジスタＱ１，
Ｑ４は同時に導通し、クロックドインバータ２〜２ｎ
は、トランジスタＱ２，Ｑ３からなるＣＭＯＳインバー
タとして動作する。
【００４８】よって、出力制御回路３の制御信号出力部
ＳＳ１からＬｏ信号が出力されると、出力端子ＯＴから
の出力はＨｉ信号となり、制御信号出力部ＳＳ１からＨ
ｉ信号が出力されると、出力端子ＯＴからの出力はＬｏ
信号となる。
ＳＳ１からＬｏ信号が出力されると、出力端子ＯＴから
の出力はＨｉ信号となり、制御信号出力部ＳＳ１からＨ
ｉ信号が出力されると、出力端子ＯＴからの出力はＬｏ
信号となる。
【００４９】次に、クロックパルスＣＫ１からＨｉ信
号、クロックパルスＣＫ２からＬｏ信号が供給されてい
ると、トランジスタＱ１，Ｑ４はどちらも非導通とな
り、トランジスタＱ２，Ｑ３からなるＣＭＯＳインバー
タ部分は、電源電圧ＶCCならびにグランド電位ＶSSより
切り離される。
号、クロックパルスＣＫ２からＬｏ信号が供給されてい
ると、トランジスタＱ１，Ｑ４はどちらも非導通とな
り、トランジスタＱ２，Ｑ３からなるＣＭＯＳインバー
タ部分は、電源電圧ＶCCならびにグランド電位ＶSSより
切り離される。
【００５０】このため、ＣＭＯＳインバータの機能が停
止して、制御信号出力部ＳＳ１から出力される信号は出
力はに伝達されず、出力端子ＯＴはハイインピーダンス
状態となる。
止して、制御信号出力部ＳＳ１から出力される信号は出
力はに伝達されず、出力端子ＯＴはハイインピーダンス
状態となる。
【００５１】次に、それぞれのクロックドインバータ２
〜２ｎにおいて、各々の出力端子ＯＴの信号がＨｉ信号
からＬｏ信号に変わる、すなわち、出力端子ＯＴからの
出力がＬｏ信号の場合、クロックドインバータ２〜２ｎ
におけるトランジスタＱ１〜Ｑ４のすべてが動作する場
合について説明する。
〜２ｎにおいて、各々の出力端子ＯＴの信号がＨｉ信号
からＬｏ信号に変わる、すなわち、出力端子ＯＴからの
出力がＬｏ信号の場合、クロックドインバータ２〜２ｎ
におけるトランジスタＱ１〜Ｑ４のすべてが動作する場
合について説明する。
【００５２】ここで、グランド電位ＶSSに接続されてい
る最終段のトランジスタであるトランジスタＱ４におけ
るゲート電極１０ｂには、前述したようにテーパを付け
て形成されている。
る最終段のトランジスタであるトランジスタＱ４におけ
るゲート電極１０ｂには、前述したようにテーパを付け
て形成されている。
【００５３】よって、このテーパが付けられたゲート電
極１０ｂにより、トランジスタＱ４のしきい値電圧Ｖｔ
ｈを段階的に高くすることができる。
極１０ｂにより、トランジスタＱ４のしきい値電圧Ｖｔ
ｈを段階的に高くすることができる。
【００５４】たとえば、トランジスタＱ４における電流
としきい値電圧との関係は、図４に示すようになり、ト
ランジスタＱ１〜Ｑ４が全て同時に動作した場合のグラ
ンド電位ＶSSに流れ込む電流値も急激に変化することな
く緩やかな変化とすることができるので、電流の時間微
分が減少し、グランド電位の変動などによるグランドノ
イズを減少することができる。
としきい値電圧との関係は、図４に示すようになり、ト
ランジスタＱ１〜Ｑ４が全て同時に動作した場合のグラ
ンド電位ＶSSに流れ込む電流値も急激に変化することな
く緩やかな変化とすることができるので、電流の時間微
分が減少し、グランド電位の変動などによるグランドノ
イズを減少することができる。
【００５５】ここで、図４においては、しきい値電圧Ｖ
ｔｈ１，Ｖｔｈ２，Ｖｔｈ３がそれぞれ図２に示すゲー
ト電極１０ｂにおけるゲート長Ｌｇ１，Ｌｇ２，Ｌｇ３
に対応しているものとする。
ｔｈ１，Ｖｔｈ２，Ｖｔｈ３がそれぞれ図２に示すゲー
ト電極１０ｂにおけるゲート長Ｌｇ１，Ｌｇ２，Ｌｇ３
に対応しているものとする。
【００５６】それにより、本実施の形態では、トランジ
スタＱ４のテーパが付けられたゲート電極１０ｂによ
り、しきい値電圧Ｖｔｈを段階的に高くして、グランド
電位ＶSSに流れ込む電流値を緩やかに変化させるので、
遅延回路などのグランドノイズ低減用の回路を追加する
ことなくグランド電位の変動などによるグランドノイズ
を減少することができる。
スタＱ４のテーパが付けられたゲート電極１０ｂによ
り、しきい値電圧Ｖｔｈを段階的に高くして、グランド
電位ＶSSに流れ込む電流値を緩やかに変化させるので、
遅延回路などのグランドノイズ低減用の回路を追加する
ことなくグランド電位の変動などによるグランドノイズ
を減少することができる。
【００５７】また、本実施の形態では、トランジスタＱ
４（図２）におけるゲート電極１０ｂの形状をテーパが
付いた形状としたが、ゲート電極１０ｂのゲート長が異
なった長さにより形成されていればどのような形状であ
ってもトランジスタＱ４のしきい値電圧を段階的に変化
させることができ、良好に半導体集積回路装置における
グランドノイズを低減することができる。
４（図２）におけるゲート電極１０ｂの形状をテーパが
付いた形状としたが、ゲート電極１０ｂのゲート長が異
なった長さにより形成されていればどのような形状であ
ってもトランジスタＱ４のしきい値電圧を段階的に変化
させることができ、良好に半導体集積回路装置における
グランドノイズを低減することができる。
【００５８】たとえば、図５に示すように、トランジス
タＱ４のゲート電極１０ｂの長手方向の１辺だけが傾い
てリニアに変化している形状、図６に示すように、ゲー
ト電極１０ｂの長手方向の両辺が段階的に広がった形状
ならびに図７に示すように、ゲート電極１０ｂの長手方
向の１辺だけが段階的に広がった形状などでもよい。
タＱ４のゲート電極１０ｂの長手方向の１辺だけが傾い
てリニアに変化している形状、図６に示すように、ゲー
ト電極１０ｂの長手方向の両辺が段階的に広がった形状
ならびに図７に示すように、ゲート電極１０ｂの長手方
向の１辺だけが段階的に広がった形状などでもよい。
【００５９】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００６０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６１】（１）本発明によれば、ＭＩＳトランジス
タにおける電流通路のコンダクタンスを制御するゲート
の幅方向の長さを異なった長さに形成することにより、
しきい値電圧を段階的にに変えることができ、ＭＩＳト
ランジスタに流れる電流の立ち上がりを緩やかにするこ
とができる。
タにおける電流通路のコンダクタンスを制御するゲート
の幅方向の長さを異なった長さに形成することにより、
しきい値電圧を段階的にに変えることができ、ＭＩＳト
ランジスタに流れる電流の立ち上がりを緩やかにするこ
とができる。
【００６２】（２）また、本発明では、上記（１）のＭ
ＩＳトランジスタを用いて半導体集積回路装置を構成す
ることにより、グランドノイズが低減できるので、グラ
ンドノイズ低減用の回路を不要にでき、半導体チップの
サイズを縮小化することができる。
ＩＳトランジスタを用いて半導体集積回路装置を構成す
ることにより、グランドノイズが低減できるので、グラ
ンドノイズ低減用の回路を不要にでき、半導体チップの
サイズを縮小化することができる。
【図１】本発明の一実施の形態による半導体集積回路装
置に設けられた出力回路の回路構成図である。
置に設けられた出力回路の回路構成図である。
【図２】本発明の一実施の形態による半導体集積回路装
置に設けられた出力回路におけるクロックドインバータ
の素子レイアウト図である。
置に設けられた出力回路におけるクロックドインバータ
の素子レイアウト図である。
【図３】図２のクロックドインバータにおけるＡ−Ａ断
面図である。
面図である。
【図４】本発明の一実施の形態によるトランジスタのし
きい値電圧−電流特性を示す図である。
きい値電圧−電流特性を示す図である。
【図５】本発明の他の実施の形態による半導体集積回路
装置に設けられた出力回路におけるクロックドインバー
タの素子レイアウト図である。
装置に設けられた出力回路におけるクロックドインバー
タの素子レイアウト図である。
【図６】本発明の他の実施の形態による半導体集積回路
装置に設けられた出力回路におけるクロックドインバー
タの素子レイアウト図である。
装置に設けられた出力回路におけるクロックドインバー
タの素子レイアウト図である。
【図７】本発明の他の実施の形態による半導体集積回路
装置に設けられた出力回路におけるクロックドインバー
タの素子レイアウト図である。
装置に設けられた出力回路におけるクロックドインバー
タの素子レイアウト図である。
１ 出力回路 ２〜２ｎ クロックドインバータ ３ 出力制御回路 ４ Ｎ−ＷＥＬＬ ５ 拡散層 ６ 拡散層 ７ 配線 ８ 配線 ９ 配線 １０ ゲート １０ａ ゲート電極 １０ｂ ゲート電極（ゲート） １０ｃ ゲート配線 １１ ゲート １１ａ ゲート電極 １１ｂ ゲート配線 １２ ゲート １２ａ ゲート電極 １２ｂ ゲート配線 Ｑ１ トランジスタ Ｑ２ トランジスタ Ｑ３ トランジスタ Ｑ４ トランジスタ（ＭＩＳトランジスタ） ＶCC 電源電圧 ＶSS グランド電位 ＯＴ 出力端子 ＣＫ１ クロックパルス ＣＫ２ クロックパルス ＳＳ１ 制御信号出力部 ＨＫ 半導体基板 Ｚ１〜Ｚ３ 絶縁膜 ＣＳ チャネルストッパ Ｖｔｈ１〜Ｖｔｈ３ しきい値電圧 Ｌｇ１〜Ｌｇ３ ゲート長
Claims (4)
- 【請求項１】 電流通路のコンダクタンスを制御するゲ
ートの幅方向の長さが、異なった長さよりなることを特
徴とするＭＩＳトランジスタ。 - 【請求項２】 請求項１記載のＭＩＳトランジスタにお
いて、前記ゲートが、前記ゲートの長手方向の少なくと
も１辺に勾配を設けた形状よりなることを特徴とするＭ
ＩＳトランジスタ。 - 【請求項３】 請求項１記載のＭＩＳトランジスタにお
いて、前記ゲートが、前記ゲートの長手方向の少なくと
も１辺が段階的に広がった形状よりなることを特徴とす
るＭＩＳトランジスタ。 - 【請求項４】 請求項１〜３のいずれか１項に記載のＭ
ＩＳトランジスタを用いて構成されたことを特徴とする
半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7325338A JPH09162400A (ja) | 1995-12-14 | 1995-12-14 | Ｍｉｓトランジスタおよびそれを用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7325338A JPH09162400A (ja) | 1995-12-14 | 1995-12-14 | Ｍｉｓトランジスタおよびそれを用いた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09162400A true JPH09162400A (ja) | 1997-06-20 |
Family
ID=18175696
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7325338A Pending JPH09162400A (ja) | 1995-12-14 | 1995-12-14 | Ｍｉｓトランジスタおよびそれを用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09162400A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319629A (ja) * | 2000-11-01 | 2002-10-31 | Seiko Instruments Inc | 半導体装置 |
| JP2005012002A (ja) * | 2003-06-19 | 2005-01-13 | Sokichi Hirotsu | 半導体素子およびそれを備えた論理回路 |
| KR100979118B1 (ko) * | 2007-06-29 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 레이아웃 방법 |
-
1995
- 1995-12-14 JP JP7325338A patent/JPH09162400A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002319629A (ja) * | 2000-11-01 | 2002-10-31 | Seiko Instruments Inc | 半導体装置 |
| JP4676116B2 (ja) * | 2000-11-01 | 2011-04-27 | セイコーインスツル株式会社 | 半導体装置 |
| JP2005012002A (ja) * | 2003-06-19 | 2005-01-13 | Sokichi Hirotsu | 半導体素子およびそれを備えた論理回路 |
| JP4603248B2 (ja) * | 2003-06-19 | 2010-12-22 | 株式会社Ｋｅｎｚａｎ | 半導体素子およびそれを備えた論理回路 |
| KR100979118B1 (ko) * | 2007-06-29 | 2010-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 레이아웃 방법 |
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