JPH06101236B2 - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH06101236B2 JPH06101236B2 JP60237422A JP23742285A JPH06101236B2 JP H06101236 B2 JPH06101236 B2 JP H06101236B2 JP 60237422 A JP60237422 A JP 60237422A JP 23742285 A JP23742285 A JP 23742285A JP H06101236 B2 JPH06101236 B2 JP H06101236B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- shift register
- input
- clocked inverter
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Description
【発明の詳細な説明】 〔技術分野〕 この発明は、シフトレジスタに関するもので、例えば、
CMOS回路により構成されたダイナミック型シフトレジス
タに利用して有効な技術に関するものである。
CMOS回路により構成されたダイナミック型シフトレジス
タに利用して有効な技術に関するものである。
CMOS回路として、クロック駆動される各種ダイナミック
ゲート回路が公知である（例えば、1976年『東芝レビュ
ー』誌の第31巻第１号頁66〜頁69参照）。
ゲート回路が公知である（例えば、1976年『東芝レビュ
ー』誌の第31巻第１号頁66〜頁69参照）。
このようなダイナミックゲート回路を２相のクロック信
号φ1,φ２により相補的に動作させることによって、第
３図に示すようなダイナミック型シフトレジスタSRを構
成することができる。このような構成のシフトレジスタ
において、非動作状態における消費電流を低減させるた
めに、クロック信号を停止させると、上記相補的に動作
させられる一方の回路の出力がハイインピーダンス（フ
ローティング）状態となってしまう。このようなハイイ
ンピーダンス状態が長く継続すると、それに結合される
MOSFETのソース，ドレインにおいて生じるリーク電流等
によりその出力信号レベルが中間レベルになって、次段
回路に大きな貫通電流を発生させる。このような貫通電
流の発生は、クロック信号を停止させる目的である低消
費電力化とは逆に消費電流が増大するばかりでなく、過
電流による寄生サイリスタ素子によるラッチアップやア
ルミニュウム等の配線の断線を引き起こす原因となる。
号φ1,φ２により相補的に動作させることによって、第
３図に示すようなダイナミック型シフトレジスタSRを構
成することができる。このような構成のシフトレジスタ
において、非動作状態における消費電流を低減させるた
めに、クロック信号を停止させると、上記相補的に動作
させられる一方の回路の出力がハイインピーダンス（フ
ローティング）状態となってしまう。このようなハイイ
ンピーダンス状態が長く継続すると、それに結合される
MOSFETのソース，ドレインにおいて生じるリーク電流等
によりその出力信号レベルが中間レベルになって、次段
回路に大きな貫通電流を発生させる。このような貫通電
流の発生は、クロック信号を停止させる目的である低消
費電力化とは逆に消費電流が増大するばかりでなく、過
電流による寄生サイリスタ素子によるラッチアップやア
ルミニュウム等の配線の断線を引き起こす原因となる。
また、入力信号Dinを制御信号SGに従ってそのまま出力
させる場合、上記制御信号SGと、インバータ回路N13に
より形成された反転信号とにより相補的に動作させられ
るクロックドインバータ回路N11,N12からなるようなマ
ルチプレクサ回路が必要になってしまう。
させる場合、上記制御信号SGと、インバータ回路N13に
より形成された反転信号とにより相補的に動作させられ
るクロックドインバータ回路N11,N12からなるようなマ
ルチプレクサ回路が必要になってしまう。
この発明の目的は、簡単な構成により多機能化と低消費
電力化を図ったシフトレジスタを提供することにある。
電力化を図ったシフトレジスタを提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、所
定の制御信号に従ってCMOSダイナミック型シフトレジス
タに供給されるクロック信号の供給を停止し、その停止
状態で各単位回路を信号伝達状態にさせるクロック供給
回路を設けるものである。
を簡単に説明すれば、下記の通りである。すなわち、所
定の制御信号に従ってCMOSダイナミック型シフトレジス
タに供給されるクロック信号の供給を停止し、その停止
状態で各単位回路を信号伝達状態にさせるクロック供給
回路を設けるものである。
第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のCMOS（相補型MOS）集
積回路の製造技術によって、１個の単結晶シリコンのよ
うな半導体基板上において形成される。
る。同図の各回路素子は、公知のCMOS（相補型MOS）集
積回路の製造技術によって、１個の単結晶シリコンのよ
うな半導体基板上において形成される。
特に制限されないが、集積回路は、単結晶Ｐ型シリコン
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の電源端子Vccに結合され
る。
からなる半導体基板に形成される。ＮチャンネルMOSFET
は、かかる半導体基板表面に形成されたソース領域、ド
レイン領域及びソース領域とドレイン領域との間の半導
体基板表面に薄い厚さのゲート絶縁膜を介して形成され
たポリシリコンからなるようなゲート電極から構成され
る。ＰチャンネルMOSFETは、上記半導体基板表面に形成
されたＮ型ウェル領域に形成される。これによって、半
導体基板は、その上に形成された複数のＮチャンネルMO
SFETの共通の基板ゲートを構成する。Ｎ型ウェル領域
は、その上に形成されたＰチャンネルMOSFETの基板ゲー
トを構成する。ＰチャンネルMOSFETの基板ゲートすなわ
ちＮ型ウェル領域は、第１図の電源端子Vccに結合され
る。
ダイナミック型シフトレジスタSRは、特に制限されない
が、縦列形態に接続されたクロックドインバータ回路か
ら構成される。単位（１ビット分）回路は、第２図に示
すように２つのクロックドインバータ回路から構成され
る。入力段回路は、直列形態にされたＰチャンネルMOSF
ETQ1,Q2とＮチャンネルMOSFETQ3,Q4及びCMOSインバータ
回路N9から構成される。上記ＰチャンネルMOSFETQ2とＮ
チャンネルMOSFETQ3のゲートは共通接続され、その入力
端子とされる。上記ＮチャンネルMOSFETQ4のゲートに
は、クロック信号φ１が供給され、ＰチャンネルMOSFET
Q1のゲートには、上記クロック信号φ１がインバータ回
路N9によって反転されて供給される。出力段回路は、上
記入力段回路と同様に直列形態にされたＰチャンネルMO
SFETQ5,Q6とＮチャンネルMOSFETQ7,Q8及びCMOSインバー
タ回路N10から構成される。上記ＰチャンネルMOSFETQ6
とＮチャンネルMOSFETQ7のゲートは共通接続され、上記
入力段回路の出力信号が供給される。上記MOSFETQ6,Q7
の共通接続点から次段回路に伝えられる出力信号が形成
される。上記ＮチャンネルMOSFETQ8のゲートには、クロ
ック信号φ２が供給され、ＰチャンネルMOSFETQ5のゲー
トには、上記クロック信号φ２がインバータ回路N10に
よって反転されて供給される。
が、縦列形態に接続されたクロックドインバータ回路か
ら構成される。単位（１ビット分）回路は、第２図に示
すように２つのクロックドインバータ回路から構成され
る。入力段回路は、直列形態にされたＰチャンネルMOSF
ETQ1,Q2とＮチャンネルMOSFETQ3,Q4及びCMOSインバータ
回路N9から構成される。上記ＰチャンネルMOSFETQ2とＮ
チャンネルMOSFETQ3のゲートは共通接続され、その入力
端子とされる。上記ＮチャンネルMOSFETQ4のゲートに
は、クロック信号φ１が供給され、ＰチャンネルMOSFET
Q1のゲートには、上記クロック信号φ１がインバータ回
路N9によって反転されて供給される。出力段回路は、上
記入力段回路と同様に直列形態にされたＰチャンネルMO
SFETQ5,Q6とＮチャンネルMOSFETQ7,Q8及びCMOSインバー
タ回路N10から構成される。上記ＰチャンネルMOSFETQ6
とＮチャンネルMOSFETQ7のゲートは共通接続され、上記
入力段回路の出力信号が供給される。上記MOSFETQ6,Q7
の共通接続点から次段回路に伝えられる出力信号が形成
される。上記ＮチャンネルMOSFETQ8のゲートには、クロ
ック信号φ２が供給され、ＰチャンネルMOSFETQ5のゲー
トには、上記クロック信号φ２がインバータ回路N10に
よって反転されて供給される。
これにより、クロック信号φ１がハイレベルの期間、入
力段回路のＮチャンネルMOSFETQ4とＰチャンネルMOSFET
Q1がオン状態になって、その入力信号を出力段回路の入
力ゲート容量に伝える。次に、クロック信号φ２がハイ
レベルの期間、出力段回路のＮチャンネルMOSFET8とＰ
チャンネルMOSFETQ5がオン状態となって、上記入力段回
路から伝えられた信号を次段単位回路の入力ゲート容量
に伝える。このような２相のクロック信号φ１とφ２に
従った入力段回路と出力段回路との相補的な信号伝達動
作により１ビットのシフト動作が行われる。
力段回路のＮチャンネルMOSFETQ4とＰチャンネルMOSFET
Q1がオン状態になって、その入力信号を出力段回路の入
力ゲート容量に伝える。次に、クロック信号φ２がハイ
レベルの期間、出力段回路のＮチャンネルMOSFET8とＰ
チャンネルMOSFETQ5がオン状態となって、上記入力段回
路から伝えられた信号を次段単位回路の入力ゲート容量
に伝える。このような２相のクロック信号φ１とφ２に
従った入力段回路と出力段回路との相補的な信号伝達動
作により１ビットのシフト動作が行われる。
この実施例では、特に制限されないが、第１図において
シフトレジスタSRの入力端子には、停止信号▲▼
により制御されるアンド（AND）ゲート回路G1を介し
て、入力信号Dinが供給される。
シフトレジスタSRの入力端子には、停止信号▲▼
により制御されるアンド（AND）ゲート回路G1を介し
て、入力信号Dinが供給される。
また、上記クロック信号φ１とφ２が供給されるノード
ＡとＢには、次のクロック供給回路を介して選択的なク
ロック信号φ１とφ２の供給が行われる。特に制限され
ないが、ノードＡには、後述する制御信号によって相補
的に動作させられるクロックドインバータ回路N2とN3
と、これらの出力信号を受けるインバータ回路N1を介し
てクロック信号φ１又はハイレベル（Vcc）の信号が選
択的に供給される。同様に、ノードＢには、後述する制
御信号によって相補的に動作させられるクロックドイン
バータ回路N6とN7と、これらの出力信号を受けるインバ
ータ回路N5を介してクロック信号φ２又はハイレベル
（Vcc）の信号が選択的に供給される。
ＡとＢには、次のクロック供給回路を介して選択的なク
ロック信号φ１とφ２の供給が行われる。特に制限され
ないが、ノードＡには、後述する制御信号によって相補
的に動作させられるクロックドインバータ回路N2とN3
と、これらの出力信号を受けるインバータ回路N1を介し
てクロック信号φ１又はハイレベル（Vcc）の信号が選
択的に供給される。同様に、ノードＢには、後述する制
御信号によって相補的に動作させられるクロックドイン
バータ回路N6とN7と、これらの出力信号を受けるインバ
ータ回路N5を介してクロック信号φ２又はハイレベル
（Vcc）の信号が選択的に供給される。
上記制御信号は、停止信号STBとシグナル信号SGを受け
るオア（OR）ゲート回路G2により形成される。このオア
ゲート回路G2の出力信号は、上記クロックドインバータ
回路N3とN7に供給され、インバータ回路N4とN8によって
その反転信号がそれぞれクロックドインバータ回路N2と
N6に供給される。
るオア（OR）ゲート回路G2により形成される。このオア
ゲート回路G2の出力信号は、上記クロックドインバータ
回路N3とN7に供給され、インバータ回路N4とN8によって
その反転信号がそれぞれクロックドインバータ回路N2と
N6に供給される。
なお、上記クロック信号の供給回路は、同じ半導体集積
回路装置に形成された他のシフトレジスタにも、上記選
択的なクロック信号φ１とφ２の供給を行うもとしても
よい。
回路装置に形成された他のシフトレジスタにも、上記選
択的なクロック信号φ１とφ２の供給を行うもとしても
よい。
この実施例の動作を次に説明する。
停止信号STBとシグナル信号SGが共にロウレベル（論理
“0"）のとき、シフト動作モードにされる。すなわち、
上記信号STBとSGのロウレベルによって、上記オアゲー
ト回路G2の出力信号がロウレベルにされる。したがっ
て、クロックドインバータ回路N2とN6が動作状態に、ク
ロックドインバータ回路N3とN7が非動作状態（出力ハイ
インピーダンス状態）となるため、上記ノードＡにはク
ロック信号φ１が供給され、ノードＢにはクロック信号
φ２が供給される。また、反転の停止信号▲▼の
ハイレベル（論理“1"）によって、アンドゲート回路G1
を介して入力信号DinがシフトレジスタSRの入力端子に
供給される。これにより、上記入力信号Dinのシフト動
作が行われる。
“0"）のとき、シフト動作モードにされる。すなわち、
上記信号STBとSGのロウレベルによって、上記オアゲー
ト回路G2の出力信号がロウレベルにされる。したがっ
て、クロックドインバータ回路N2とN6が動作状態に、ク
ロックドインバータ回路N3とN7が非動作状態（出力ハイ
インピーダンス状態）となるため、上記ノードＡにはク
ロック信号φ１が供給され、ノードＢにはクロック信号
φ２が供給される。また、反転の停止信号▲▼の
ハイレベル（論理“1"）によって、アンドゲート回路G1
を介して入力信号DinがシフトレジスタSRの入力端子に
供給される。これにより、上記入力信号Dinのシフト動
作が行われる。
停止信号STBがハイレベル（反転信号▲▼がロウ
レベル）のとき、動作停止状態（リセット）状態にされ
る。すなわち、停止信号STBのハイレベルによって、オ
アゲート回路G2の出力信号がハイレベルにされる。した
がって、クロックドインバータ回路N2とN6が非動作状態
（出力ハイインピーダンス状態）に、クロックドインバ
ータ回路N3とN7が動作状態となるため、上記ノードＡと
Ｂにはハイレベルの信号が定常的に供給される。これに
よって、シフトレジスタSRを構成する各クロックドイン
バータ回路は、実質的にスタティック型インバータ回路
としての動作を行う。また、反転の停止信号▲▼
のロウレベル（論理“0"）によって、アンドゲート回路
G1の出力信号は、入力信号Dinには無関係にロウレベル
にされる。これにより、シフトレジスタSRを構成する各
単位回路の入力段回路の出力信号がハイレベルに、出力
段回路の出力信号がロウレベルにされる。これにより、
シフトレジスタSRはリセット状態にされ、出力信号Dout
をロウレベルとする。この場合、各単位回路は、実質的
にスタティック型インバータ回路としての動作を行うも
のであるので、直流電流を消費しなくなるため、低消費
電力化を図ることができる。
レベル）のとき、動作停止状態（リセット）状態にされ
る。すなわち、停止信号STBのハイレベルによって、オ
アゲート回路G2の出力信号がハイレベルにされる。した
がって、クロックドインバータ回路N2とN6が非動作状態
（出力ハイインピーダンス状態）に、クロックドインバ
ータ回路N3とN7が動作状態となるため、上記ノードＡと
Ｂにはハイレベルの信号が定常的に供給される。これに
よって、シフトレジスタSRを構成する各クロックドイン
バータ回路は、実質的にスタティック型インバータ回路
としての動作を行う。また、反転の停止信号▲▼
のロウレベル（論理“0"）によって、アンドゲート回路
G1の出力信号は、入力信号Dinには無関係にロウレベル
にされる。これにより、シフトレジスタSRを構成する各
単位回路の入力段回路の出力信号がハイレベルに、出力
段回路の出力信号がロウレベルにされる。これにより、
シフトレジスタSRはリセット状態にされ、出力信号Dout
をロウレベルとする。この場合、各単位回路は、実質的
にスタティック型インバータ回路としての動作を行うも
のであるので、直流電流を消費しなくなるため、低消費
電力化を図ることができる。
シグナル信号SGがハイレベルのとき、入力信号Dinをそ
のまま伝えるスルー動作状態にされる。すなわち、シグ
ナル信号SGのハイレベルによって、オアゲート回路G2の
出力信号がハイレベルにされる。したがって、クロック
ドインバータ回路N2とN6が非動作状態（出力ハイインピ
ーダンス状態）に、クロックドインバータ回路N3とN7が
動作状態となるため、上記ノードＡとＢにはハイレベル
の信号が定常的に供給される。これによって、シフトレ
ジスタSRを構成する各クロックドインバータ回路は、実
質的にスタティック型インバータ回路としての動作を行
う。また、反転の停止信号▲▼のハイレベル（論
理“1"）によって、アンドゲート回路G1を介して入力信
号DinがシフトレジスタSRに伝えられる。これによっ
て、シフトレジスタSRを構成する各単位回路は、上記入
力信号Dinに従った信号を形成するので、入力信号Dinに
従った出力信号Doutを形成することができる。これによ
り、マルチプレクサ回路を設けることなく、シフトレジ
スタSRの出力端子からは、上記シグナル信号SGに従って
選択的に入力信号Dinにシフト信号と、その入力信号Din
をそのまま得ることができる。
のまま伝えるスルー動作状態にされる。すなわち、シグ
ナル信号SGのハイレベルによって、オアゲート回路G2の
出力信号がハイレベルにされる。したがって、クロック
ドインバータ回路N2とN6が非動作状態（出力ハイインピ
ーダンス状態）に、クロックドインバータ回路N3とN7が
動作状態となるため、上記ノードＡとＢにはハイレベル
の信号が定常的に供給される。これによって、シフトレ
ジスタSRを構成する各クロックドインバータ回路は、実
質的にスタティック型インバータ回路としての動作を行
う。また、反転の停止信号▲▼のハイレベル（論
理“1"）によって、アンドゲート回路G1を介して入力信
号DinがシフトレジスタSRに伝えられる。これによっ
て、シフトレジスタSRを構成する各単位回路は、上記入
力信号Dinに従った信号を形成するので、入力信号Dinに
従った出力信号Doutを形成することができる。これによ
り、マルチプレクサ回路を設けることなく、シフトレジ
スタSRの出力端子からは、上記シグナル信号SGに従って
選択的に入力信号Dinにシフト信号と、その入力信号Din
をそのまま得ることができる。
（１）CMOSダイナミック型シフトレジスタに供給するク
ロック信号を、各単位回路が信号伝達状態となるような
レベルに設定することによって、各単位回路をスタティ
ック動作させることができる。これにより、低消費電力
化を図ることができるという効果が得られる。
ロック信号を、各単位回路が信号伝達状態となるような
レベルに設定することによって、各単位回路をスタティ
ック動作させることができる。これにより、低消費電力
化を図ることができるという効果が得られる。
（２）上記動作停止状態において、入力信号に無関係な
一定レベルの信号を供給することによってリセット動作
を行わせることができるという効果が得られる。
一定レベルの信号を供給することによってリセット動作
を行わせることができるという効果が得られる。
（３）上記動作停止状態において、その入力端子に入力
信号を供給することによって、出力部にマルチプレクサ
回路を設けることなく、その出力端子から、上記入力信
号に対応された出力信号を得ることができるという効果
が得られる。
信号を供給することによって、出力部にマルチプレクサ
回路を設けることなく、その出力端子から、上記入力信
号に対応された出力信号を得ることができるという効果
が得られる。
以上本発明によってなされた発明を実施例に基づき具体
的に説明したが、この発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の回路に
おいて、インバータ回路N4を省略して、クロックドイン
バータ回路N2とN6をインバータ回路N8の出力信号により
制御するものとしてもよい。また、これらクロックドイ
ンバータ回路を用いた信号切り換え回路は、例えばアン
ドゲート回路とオアゲート回路との組み合わせから構成
されてもよい。また、第２図に示したシフトレジスタを
構成する単位回路において、入力段回路の出力信号は、
CMOSインバータ回路を介して出力段回路の入力に伝え、
出力段回路の出力信号は、CMOSインバータ回路を介して
次段回路に伝えるものとしてもよい。また、シフトレジ
スタを構成する単位回路は、CMOS型インバータ回路と、
その入力又は出力に設けられたCMOS伝送ゲート回路とか
ら構成されてもよい。
的に説明したが、この発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、第１図の回路に
おいて、インバータ回路N4を省略して、クロックドイン
バータ回路N2とN6をインバータ回路N8の出力信号により
制御するものとしてもよい。また、これらクロックドイ
ンバータ回路を用いた信号切り換え回路は、例えばアン
ドゲート回路とオアゲート回路との組み合わせから構成
されてもよい。また、第２図に示したシフトレジスタを
構成する単位回路において、入力段回路の出力信号は、
CMOSインバータ回路を介して出力段回路の入力に伝え、
出力段回路の出力信号は、CMOSインバータ回路を介して
次段回路に伝えるものとしてもよい。また、シフトレジ
スタを構成する単位回路は、CMOS型インバータ回路と、
その入力又は出力に設けられたCMOS伝送ゲート回路とか
ら構成されてもよい。
さらに、クロック供給回路において、互いに逆相のクロ
ック信号を形成して、各単位回路におけるＰチャンネル
MOSFETとＮチャンネルMOSFETとに供給するものとしても
よい。
ック信号を形成して、各単位回路におけるＰチャンネル
MOSFETとＮチャンネルMOSFETとに供給するものとしても
よい。
この発明は、CMOSシフトレジスタとして広く利用できる
ものである。
ものである。
第１図は、この発明の一実施例を示す回路図、 第２図は、そのシフトレジスタを構成する単位回路の一
実施例を示す回路図、 第３図は、従来のシフトレジスタの一例を示す回路図で
ある。 SR……シフトレジスタ、G1……アンドゲート回路、G2…
…オアゲート回路
実施例を示す回路図、 第３図は、従来のシフトレジスタの一例を示す回路図で
ある。 SR……シフトレジスタ、G1……アンドゲート回路、G2…
…オアゲート回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−79599（ＪＰ，Ａ) 特開 昭55−165030（ＪＰ，Ａ)
Claims (1)
- 【請求項１】相補のクロック信号によってそれぞれが入
力信号に対応した信号伝達状態と出力ハイインピーダン
ス状態とにされる第１と第２のCMOSクロックドインバー
タ回路を縦列接続して単位回路が構成されてなるダイナ
ミック型シフトレジスタと、第１の制御信号により上記
第１と第２のCMOSクロックドインバータ回路のクロック
端子に上記相補のクロック信号に代えてそれぞれのCMOS
クロックドインバータ回路を共に信号伝達状態にさせる
信号レベルを供給するクロック供給回路と、上記クロッ
ク供給回路により第１と第２のCMOSクロックドインバー
タ回路が共に信号伝達状態にされたときに、第２の制御
信号により入力信号を選択的に上記ダイナミック型シフ
トレジスタの入力端子に供給するゲート回路とを具備す
ることを特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237422A JPH06101236B2 (ja) | 1985-10-25 | 1985-10-25 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237422A JPH06101236B2 (ja) | 1985-10-25 | 1985-10-25 | シフトレジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6299998A JPS6299998A (ja) | 1987-05-09 |
| JPH06101236B2 true JPH06101236B2 (ja) | 1994-12-12 |
Family
ID=17015121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237422A Expired - Lifetime JPH06101236B2 (ja) | 1985-10-25 | 1985-10-25 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101236B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4736119A (en) * | 1987-02-04 | 1988-04-05 | American Telephone And Telegraph Company, At&T Bell Laboratories | Dynamic CMOS current surge control |
| JPS6437799A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Dynamic shift register circuit |
| JP3085758B2 (ja) * | 1991-11-08 | 2000-09-11 | ヤマハ株式会社 | 消費電流抑制回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55165030A (en) * | 1979-06-11 | 1980-12-23 | Oki Electric Ind Co Ltd | Signal transmission circuit of dynamic type |
| JPS6079599A (ja) * | 1983-10-05 | 1985-05-07 | Nec Corp | シフトレジスタ回路 |
-
1985
- 1985-10-25 JP JP60237422A patent/JPH06101236B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6299998A (ja) | 1987-05-09 |
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