JPH1127114A - 高ヒステリシス幅入力回路 - Google Patents
高ヒステリシス幅入力回路Info
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- JPH1127114A JPH1127114A JP17862497A JP17862497A JPH1127114A JP H1127114 A JPH1127114 A JP H1127114A JP 17862497 A JP17862497 A JP 17862497A JP 17862497 A JP17862497 A JP 17862497A JP H1127114 A JPH1127114 A JP H1127114A
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- circuit
- type mosfet
- input
- output
- inverter circuit
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Abstract
(57)【要約】
【課題】インバータ回路のβ比の違いによるロジックレ
ベルの差を利用するヒステリシス回路は、低電圧になる
とヒステリシスの幅が極端に小さくなってしまう。 【解決手段】入力信号にのみ制御されるインバータ回路
と、前状態を記憶したラッチ回路の信号のみに制御され
るＭＯＳＦＥＴを負荷とした回路を２組と、ラッチ回路
により、ロジックレベルの差を利用したヒステリシス回
路を構成した。 【効果】負荷となるＭＯＳＦＥＴは入力信号に影響され
ないので、高い方のロジックレベルと低い方のロジック
レベルの設定の自由度が大きくなり、低電圧でもヒステ
リシスの幅を充分大きく確保できる効果がある。また設
計の自由度が高い為、無理のない形状と応答性が確保で
る効果がある。
ベルの差を利用するヒステリシス回路は、低電圧になる
とヒステリシスの幅が極端に小さくなってしまう。 【解決手段】入力信号にのみ制御されるインバータ回路
と、前状態を記憶したラッチ回路の信号のみに制御され
るＭＯＳＦＥＴを負荷とした回路を２組と、ラッチ回路
により、ロジックレベルの差を利用したヒステリシス回
路を構成した。 【効果】負荷となるＭＯＳＦＥＴは入力信号に影響され
ないので、高い方のロジックレベルと低い方のロジック
レベルの設定の自由度が大きくなり、低電圧でもヒステ
リシスの幅を充分大きく確保できる効果がある。また設
計の自由度が高い為、無理のない形状と応答性が確保で
る効果がある。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴをもち
いた半導体集積回路装置において、入力信号のノイズに
よる誤動作や不安定さを除去するために入力回路の入力
信号が高電位から低電位へ、あるいは低電位から高電位
へ遷移する際にロジックレベルにヒステリシスを設けた
入力回路において、低電圧の電源の場合においてもヒス
テリシス幅を充分に大きく確保する回路の構成に関す
る。
いた半導体集積回路装置において、入力信号のノイズに
よる誤動作や不安定さを除去するために入力回路の入力
信号が高電位から低電位へ、あるいは低電位から高電位
へ遷移する際にロジックレベルにヒステリシスを設けた
入力回路において、低電圧の電源の場合においてもヒス
テリシス幅を充分に大きく確保する回路の構成に関す
る。
【０００２】
【従来の技術】従来のヒステリシスを有する入力回路
は、インバータ回路と等価な回路を構成し、入力信号に
必ず支配され、かつそのロジックレベルを決定する大き
な要因であるＰ型ＭＯＳＦＥＴのコンダクタンス定数β
ＰとＮ型ＭＯＳＦＥＴのコンダクタンス定数βＮの比を
２種設け、該２種のβＰとβＮの比を前の状態によって
変える回路構成をとっていた。例えば図７は入力信号が
入力したインバータ回路を２個設け、その内の１個を前
の状態を記憶した信号によってオン（ＯＮ）、オフ（Ｏ
ＦＦ）することによりβＰとβＮの比を変えロジックレ
ベルを変化させることにより、前の状態によってロジッ
クレベルに差をつけていた。つまりヒステリシスを作り
出していた。また、図６は別の回路例であり、特開昭５
８−１８２９１４号公報に示されたものであるが、この
回路もβ比の差によるインバータ回路としてのロジック
レベルの差を利用してヒステリシスを作り出していた。
は、インバータ回路と等価な回路を構成し、入力信号に
必ず支配され、かつそのロジックレベルを決定する大き
な要因であるＰ型ＭＯＳＦＥＴのコンダクタンス定数β
ＰとＮ型ＭＯＳＦＥＴのコンダクタンス定数βＮの比を
２種設け、該２種のβＰとβＮの比を前の状態によって
変える回路構成をとっていた。例えば図７は入力信号が
入力したインバータ回路を２個設け、その内の１個を前
の状態を記憶した信号によってオン（ＯＮ）、オフ（Ｏ
ＦＦ）することによりβＰとβＮの比を変えロジックレ
ベルを変化させることにより、前の状態によってロジッ
クレベルに差をつけていた。つまりヒステリシスを作り
出していた。また、図６は別の回路例であり、特開昭５
８−１８２９１４号公報に示されたものであるが、この
回路もβ比の差によるインバータ回路としてのロジック
レベルの差を利用してヒステリシスを作り出していた。
【０００３】
【発明が解決しようとする課題】さて、前述した従来の
ヒステリシスを有する入力回路は等価回路としてインバ
ータ回路であるが、インバータ回路のロジックレベルは
図５のように、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの
コンダクタンス定数をそれぞれβＰ、βＮとし、またス
レッショルド電圧をそれぞれＶＴＰ、ＶＴＮとする。ま
た電源電圧ＶＤＤ、基準の接地電位０、ロジックレベル
をＶＧＬとすると、このとき、 １／２・βＰ（ＶＤＤ−ＶＧＬ−ＶＴＰ）２＝１／２・
βＮ（ＶＧＬ−ＶＴＮ）２が成立ち、ロックレベルＶ
ＧＬは ＶＧＬ＝｛ＶＤＤ−ＶＴＰ＋（βＮ／βＰ）１／２・Ｖ
ＴＮ｝／｛１＋（βＮ／βＰ）１／２｝ となる。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦ
ＥＴの形状を変えて、（βＮ／βＰ）を０から無限大ま
で変えればロジックレベルが変わるので、 ＶＴＮ≦ＶＧＬ≦ＶＤＤ−ＶＴＰ の範囲に限定され、高い方のロジックレベルＶＩＨは
（βＮ／βＰ）が０のときで ＶＩＨ＝ＶＤＤ−ＶＴＰ となり、また低い方のロジックレベルＶＩＬは（βＮ／
βＰ）が無限大のときで ＶＩＬ＝ＶＴＮ である。したがってヒステリシス幅ＶＷＨＬは ＶＷＨＬ＝ＶＤＤ−ＶＴＰ−ＶＴＮ となる。ただし、（βＮ／βＰ）を０や無限大にするこ
とは実態として不可であるため、実際にはこれより更に
ヒステリシス幅は小さくなる。したがって電源電圧Ｖ
ＤＤが低い電圧、例えば１．５Ｖ程度になるとＶＴＰや
ＶＴＮは０．５Ｖから０．７Ｖ程度であるのでヒステリ
シス幅は非常に小さくなり、当初の目的を果たさなくな
る。なお、この様子を示したのが図４である。したがっ
て従来のヒステリシスを有する入力回路は低電圧ではヒ
ステリシス幅が大きくとれないという問題点があった。
ヒステリシスを有する入力回路は等価回路としてインバ
ータ回路であるが、インバータ回路のロジックレベルは
図５のように、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの
コンダクタンス定数をそれぞれβＰ、βＮとし、またス
レッショルド電圧をそれぞれＶＴＰ、ＶＴＮとする。ま
た電源電圧ＶＤＤ、基準の接地電位０、ロジックレベル
をＶＧＬとすると、このとき、 １／２・βＰ（ＶＤＤ−ＶＧＬ−ＶＴＰ）２＝１／２・
βＮ（ＶＧＬ−ＶＴＮ）２が成立ち、ロックレベルＶ
ＧＬは ＶＧＬ＝｛ＶＤＤ−ＶＴＰ＋（βＮ／βＰ）１／２・Ｖ
ＴＮ｝／｛１＋（βＮ／βＰ）１／２｝ となる。したがって、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦ
ＥＴの形状を変えて、（βＮ／βＰ）を０から無限大ま
で変えればロジックレベルが変わるので、 ＶＴＮ≦ＶＧＬ≦ＶＤＤ−ＶＴＰ の範囲に限定され、高い方のロジックレベルＶＩＨは
（βＮ／βＰ）が０のときで ＶＩＨ＝ＶＤＤ−ＶＴＰ となり、また低い方のロジックレベルＶＩＬは（βＮ／
βＰ）が無限大のときで ＶＩＬ＝ＶＴＮ である。したがってヒステリシス幅ＶＷＨＬは ＶＷＨＬ＝ＶＤＤ−ＶＴＰ−ＶＴＮ となる。ただし、（βＮ／βＰ）を０や無限大にするこ
とは実態として不可であるため、実際にはこれより更に
ヒステリシス幅は小さくなる。したがって電源電圧Ｖ
ＤＤが低い電圧、例えば１．５Ｖ程度になるとＶＴＰや
ＶＴＮは０．５Ｖから０．７Ｖ程度であるのでヒステリ
シス幅は非常に小さくなり、当初の目的を果たさなくな
る。なお、この様子を示したのが図４である。したがっ
て従来のヒステリシスを有する入力回路は低電圧ではヒ
ステリシス幅が大きくとれないという問題点があった。
【０００４】また、（βＮ／βＰ）を変えるためにＰ型
ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を不自然な程、
変える必要があるため大きなチップ面積を占有したり、
駆動能力を小さくして応答性が低下したりする問題点が
あった。
ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴの形状を不自然な程、
変える必要があるため大きなチップ面積を占有したり、
駆動能力を小さくして応答性が低下したりする問題点が
あった。
【０００５】そこで本発明はこのような問題点を解決す
るもので、その目的とするところは低電圧においても比
較的に大きなヒステリシス幅を有する入力回路を提供す
ることである。
るもので、その目的とするところは低電圧においても比
較的に大きなヒステリシス幅を有する入力回路を提供す
ることである。
【０００６】また、比較的に大きなヒステリシス幅を有
する入力回路を妥当なチップ面積で具現化できる回路を
提供することを目的とする。
する入力回路を妥当なチップ面積で具現化できる回路を
提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の高ヒステリシス
幅入力回路は、入力信号によって制御される第１のイン
バータ回路と前の状態を記憶したラッチ回路によって制
御されるＰ型ＭＯＳＦＥＴとによって低い方のロジック
レベルを持つ第１の入力回路と、入力信号によって制御
される第２のインバータ回路と前の状態を記憶したラッ
チ回路によって制御されるＮ型ＭＯＳＦＥＴとによって
高い方のロジックレベルを持つ第２の入力回路と、前の
状態を記憶しているラッチ回路からなることを特徴とす
る。
幅入力回路は、入力信号によって制御される第１のイン
バータ回路と前の状態を記憶したラッチ回路によって制
御されるＰ型ＭＯＳＦＥＴとによって低い方のロジック
レベルを持つ第１の入力回路と、入力信号によって制御
される第２のインバータ回路と前の状態を記憶したラッ
チ回路によって制御されるＮ型ＭＯＳＦＥＴとによって
高い方のロジックレベルを持つ第２の入力回路と、前の
状態を記憶しているラッチ回路からなることを特徴とす
る。
【０００８】
【作用】本発明の上記の構成によれば、ロジックレベル
は入力信号によってのみ制御されるインバータ回路の
（βＮ／βＰ）比だけではなく前の状態を記憶したラッ
チ回路の信号によってのみ制御されるＭＯＳＦＥＴとの
総合効果によって決定されので前述したインバータ回路
のロジックレベルの制限が解除されることとなり、ロジ
ックレベルの設定の自由度の範囲が増す。またＰ型ＭＯ
ＳＦＥＴを付加した第１の入力回路とＮ型ＭＯＳＦＥＴ
を付加した第２の入力回路を設けることにより、（βＮ
／βＰ）の設定の自由度が増し、設計が容易になると同
時にヒステリシス幅を大きく出来る。またラッチ回路を
設けたことにより、ヒステリシスを持たせられると同時
に過渡状態による不安定さが少なくなる。また（βＮ／
βＰ）を無理に極端な値に設定しなくともロジックレベ
ルの値の設定が容易であるので、極端なＭＯＳＦＥＴの
形状が不要となり、妥当なチップ面積の回路が実現す
る。
は入力信号によってのみ制御されるインバータ回路の
（βＮ／βＰ）比だけではなく前の状態を記憶したラッ
チ回路の信号によってのみ制御されるＭＯＳＦＥＴとの
総合効果によって決定されので前述したインバータ回路
のロジックレベルの制限が解除されることとなり、ロジ
ックレベルの設定の自由度の範囲が増す。またＰ型ＭＯ
ＳＦＥＴを付加した第１の入力回路とＮ型ＭＯＳＦＥＴ
を付加した第２の入力回路を設けることにより、（βＮ
／βＰ）の設定の自由度が増し、設計が容易になると同
時にヒステリシス幅を大きく出来る。またラッチ回路を
設けたことにより、ヒステリシスを持たせられると同時
に過渡状態による不安定さが少なくなる。また（βＮ／
βＰ）を無理に極端な値に設定しなくともロジックレベ
ルの値の設定が容易であるので、極端なＭＯＳＦＥＴの
形状が不要となり、妥当なチップ面積の回路が実現す
る。
【０００９】
【発明の実施の形態】以下、実施例により本発明の詳細
を示す。図１は本発明の高ヒステリシス幅入力回路の第
１の実施例を示す回路図である。図１において１１はＰ
型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋Ｖ
ＤＤに接続されている。１２はＮ型ＭＯＳＦＥＴであ
り、ソース電極は負極の電源−ＶＳＳに接続されてい
る。Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２のそ
れぞれのゲート電極は互いに接続され、またそれぞれの
ドレイン電極も互いに接続されインバータ回路１３を構
成している。
を示す。図１は本発明の高ヒステリシス幅入力回路の第
１の実施例を示す回路図である。図１において１１はＰ
型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋Ｖ
ＤＤに接続されている。１２はＮ型ＭＯＳＦＥＴであ
り、ソース電極は負極の電源−ＶＳＳに接続されてい
る。Ｐ型ＭＯＳＦＥＴ１１とＮ型ＭＯＳＦＥＴ１２のそ
れぞれのゲート電極は互いに接続され、またそれぞれの
ドレイン電極も互いに接続されインバータ回路１３を構
成している。
【００１０】また１５はＰ型ＭＯＳＦＥＴであり、ソー
ス電極は正極の電源＋ＶＤＤに接続されている。１６は
Ｎ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−Ｖ
ＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ１５とＮ型Ｍ
ＯＳＦＥＴ１６のそれぞれのゲート電極は互いに接続さ
れ、またそれぞれのドレイン電極も互いに接続されイン
バータ回路１７を構成している。２１、２２はＮＡＮＤ
回路（非論理積回路）である。
ス電極は正極の電源＋ＶＤＤに接続されている。１６は
Ｎ型ＭＯＳＦＥＴであり、ソース電極は負極の電源−Ｖ
ＳＳに接続されている。Ｐ型ＭＯＳＦＥＴ１５とＮ型Ｍ
ＯＳＦＥＴ１６のそれぞれのゲート電極は互いに接続さ
れ、またそれぞれのドレイン電極も互いに接続されイン
バータ回路１７を構成している。２１、２２はＮＡＮＤ
回路（非論理積回路）である。
【００１１】ＮＡＮＤ回路２１の出力はＮＡＮＤ回路２
２の第２ゲートに入力し、ＮＡＮＤ回路２２の出力はＮ
ＡＮＤ回路２１の第２ゲートに入力している。また、イ
ンバータ回路１３の出力はＮＡＮＤ回路２１の第１ゲー
トに入力している。２３はインバータ回路である。イン
バータ回路１７の出力はインバータ回路２３のゲートに
入力し、インバータ回路２３の出力はＮＡＮＤ回路２２
の第１ゲートに入力している。ＮＡＮＤ回路２１、２２
およびインバータ回路２３によって図の破線２０に囲ま
れたラッチ回路を構成している。ラッチ回路の出力端子
１９はＮＡＮＤ回路２１の出力に接続されている。１４
はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋
ＶＤＤに接続され、ドレイン電極はインバータ回路１３
の出力に接続され、ゲート電極はＮＡＮＤ回路２１の出
力に接続されている。１８はＮ型ＭＯＳＦＥＴであり、
ソース電極は負極の電源−ＶＳＳに接続され、ドレイン
電極はインバータ回路１７の出力に接続され、ゲート電
極はＮＡＮＤ回路２１の出力に接続されている。インバ
ータ回路１３とインバータ回路１７のそれぞれの入力は
互いに接続され、入力回路としての入力信号端子１０と
なっている。
２の第２ゲートに入力し、ＮＡＮＤ回路２２の出力はＮ
ＡＮＤ回路２１の第２ゲートに入力している。また、イ
ンバータ回路１３の出力はＮＡＮＤ回路２１の第１ゲー
トに入力している。２３はインバータ回路である。イン
バータ回路１７の出力はインバータ回路２３のゲートに
入力し、インバータ回路２３の出力はＮＡＮＤ回路２２
の第１ゲートに入力している。ＮＡＮＤ回路２１、２２
およびインバータ回路２３によって図の破線２０に囲ま
れたラッチ回路を構成している。ラッチ回路の出力端子
１９はＮＡＮＤ回路２１の出力に接続されている。１４
はＰ型ＭＯＳＦＥＴであり、ソース電極は正極の電源＋
ＶＤＤに接続され、ドレイン電極はインバータ回路１３
の出力に接続され、ゲート電極はＮＡＮＤ回路２１の出
力に接続されている。１８はＮ型ＭＯＳＦＥＴであり、
ソース電極は負極の電源−ＶＳＳに接続され、ドレイン
電極はインバータ回路１７の出力に接続され、ゲート電
極はＮＡＮＤ回路２１の出力に接続されている。インバ
ータ回路１３とインバータ回路１７のそれぞれの入力は
互いに接続され、入力回路としての入力信号端子１０と
なっている。
【００１２】さて、入力信号端子１０が初め低電位であ
るとする。このときラッチ回路２０の出力１９は低電位
であり、Ｐ型ＭＯＳＦＥＴ１４はオン（ＯＮ）、Ｎ型Ｍ
ＯＳＦＥＴ１８はオフ（ＯＦＦ）している。つぎに入力
信号１０の電位が除々に高くなっていくと、まずインバ
ータ回路１７の出力が高電位から低電位に変わるがＮＡ
ＮＤ回路２１の出力は低電位であるのでラッチ回路２０
としての出力は変化しない。そして更に入力信号１０の
電位が高くなって行き、Ｎ型ＭＯＳＦＥＴ１２の駆動能
力がＰ型ＭＯＳＦＥＴ１１とＰ型ＭＯＳＦＥＴ１４の駆
動能力の合計を上回ったとき、インバータ回路１３の出
力は高電位から低電位に変わり、ラッチ回路２０の出力
１９は低電位から高電位に変わり、Ｐ型ＭＯＳＦＥＴ１
４がオフし、またＮ型ＭＯＳＦＥＴ１８がオンする。こ
の結果、インバータ回路１３とＰ型ＭＯＳＦＥＴ１４か
ら決まるロジックレベルは変化するとともに、インバー
タ回路１７とＮ型ＭＯＳＦＥＴ１８から決まるロジック
レベルも変化する。さて、つぎに入力信号１０の電位が
高電位から低電位になっていくと、Ｎ型ＭＯＳＦＥＴ１
８がオンしているため、まずインバータ回路１３の出力
が低電位から高電位に変わるがＮＡＮＤ回路２２の出力
は低電位であるのでラッチ回路２０としての出力は変化
しない。そして更に入力信号１０の電位が低くくなって
行き、Ｐ型ＭＯＳＦＥＴ１５の駆動能力がＮ型ＭＯＳＦ
ＥＴ１６とＮ型ＭＯＳＦＥＴ１８の駆動能力の合計を上
回ったとき、インバータ回路１７の出力は低電位から高
電位に変わり、ラッチ回路２０の出力１９は高電位から
低電位に変わり、Ｐ型ＭＯＳＦＥＴ１４がオンし、また
Ｎ型ＭＯＳＦＥＴ１８がオフする。この結果、インバー
タ回路１３とＰ型ＭＯＳＦＥＴ１４から決まるロジック
レベルは再度変化するとともに、インバータ回路１７と
Ｎ型ＭＯＳＦＥＴ１８から決まるロジックレベルも再び
変化する。このＰ型ＭＯＳＦＥＴ１４とＮ型ＭＯＳＦＥ
Ｔ１８のオン、オフによる相違分がヒステリシスを生じ
る要因である。
るとする。このときラッチ回路２０の出力１９は低電位
であり、Ｐ型ＭＯＳＦＥＴ１４はオン（ＯＮ）、Ｎ型Ｍ
ＯＳＦＥＴ１８はオフ（ＯＦＦ）している。つぎに入力
信号１０の電位が除々に高くなっていくと、まずインバ
ータ回路１７の出力が高電位から低電位に変わるがＮＡ
ＮＤ回路２１の出力は低電位であるのでラッチ回路２０
としての出力は変化しない。そして更に入力信号１０の
電位が高くなって行き、Ｎ型ＭＯＳＦＥＴ１２の駆動能
力がＰ型ＭＯＳＦＥＴ１１とＰ型ＭＯＳＦＥＴ１４の駆
動能力の合計を上回ったとき、インバータ回路１３の出
力は高電位から低電位に変わり、ラッチ回路２０の出力
１９は低電位から高電位に変わり、Ｐ型ＭＯＳＦＥＴ１
４がオフし、またＮ型ＭＯＳＦＥＴ１８がオンする。こ
の結果、インバータ回路１３とＰ型ＭＯＳＦＥＴ１４か
ら決まるロジックレベルは変化するとともに、インバー
タ回路１７とＮ型ＭＯＳＦＥＴ１８から決まるロジック
レベルも変化する。さて、つぎに入力信号１０の電位が
高電位から低電位になっていくと、Ｎ型ＭＯＳＦＥＴ１
８がオンしているため、まずインバータ回路１３の出力
が低電位から高電位に変わるがＮＡＮＤ回路２２の出力
は低電位であるのでラッチ回路２０としての出力は変化
しない。そして更に入力信号１０の電位が低くくなって
行き、Ｐ型ＭＯＳＦＥＴ１５の駆動能力がＮ型ＭＯＳＦ
ＥＴ１６とＮ型ＭＯＳＦＥＴ１８の駆動能力の合計を上
回ったとき、インバータ回路１７の出力は低電位から高
電位に変わり、ラッチ回路２０の出力１９は高電位から
低電位に変わり、Ｐ型ＭＯＳＦＥＴ１４がオンし、また
Ｎ型ＭＯＳＦＥＴ１８がオフする。この結果、インバー
タ回路１３とＰ型ＭＯＳＦＥＴ１４から決まるロジック
レベルは再度変化するとともに、インバータ回路１７と
Ｎ型ＭＯＳＦＥＴ１８から決まるロジックレベルも再び
変化する。このＰ型ＭＯＳＦＥＴ１４とＮ型ＭＯＳＦＥ
Ｔ１８のオン、オフによる相違分がヒステリシスを生じ
る要因である。
【００１３】さて、Ｐ型ＭＯＳＦＥＴ１１、１４とＮ型
ＭＯＳＦＥＴ１２のそれぞれのコンダクタンス定数をβ
Ｐ１、βＰ２、βＮとし、またそれぞれのスレッショル
ド電圧をＶＴＰ、ＶＴＰ、ＶＴＮとし、Ｐ型ＭＯＳＦＥ
Ｔ１４がオンしているときの、Ｐ型ＭＯＳＦＥＴ１４と
インバータ回路１３によるロジックレベルＶＧＬは １／２・βＰ１（ＶＤＤ−ＶＧＬ−ＶＴＰ）２＋１／２
・βＰ２（ＶＤＤ−ＶＴＰ）２＝１／２・βＮ（ＶＧＬ
−ＶＴＮ）２ が成立ち、ロックレベルＶＧＬ（ＶＩＨ）は分かりやす
さの観点からまず、ＶＤＤが低電圧、βＰ１≪βＰ２等
の仮定を入れると ＶＩＨ≒ＶＴＮ＋（βＰ２／βＮ）１／２・（ＶＤＤ−
ＶＴＰ） となる。ここで（βＰ２／βＮ）の値を０から無限大ま
で変化させると ＶＴＮ≦ＶＩＮ≦∞ の電源電位を越えての範囲まで設定できることが解る。
また、このとき仮に （βＰ２／βＮ）１／２＝（ＶＤＤ−ＶＴＮ）／（Ｖ
ＤＤ−ＶＴＰ） に設定すると ＶＩＨ≒ＶＤＤ となり、前述したインバータ回路のＶＩＨの上限が（Ｖ
ＤＤ−ＶＴＰ）までしかないのに比較して広がったこと
が解る。また （βＰ２／βＮ）１／２＝（ＶＤＤ−ＶＴＮ）／（Ｖ
ＤＤ−ＶＴＰ） の設定も容易にできるものであり、レイアウトパターン
の設計においても自然なものであるので、チップ面積の
増大や応答性の低下などの問題を引き起こさないことも
解る。
ＭＯＳＦＥＴ１２のそれぞれのコンダクタンス定数をβ
Ｐ１、βＰ２、βＮとし、またそれぞれのスレッショル
ド電圧をＶＴＰ、ＶＴＰ、ＶＴＮとし、Ｐ型ＭＯＳＦＥ
Ｔ１４がオンしているときの、Ｐ型ＭＯＳＦＥＴ１４と
インバータ回路１３によるロジックレベルＶＧＬは １／２・βＰ１（ＶＤＤ−ＶＧＬ−ＶＴＰ）２＋１／２
・βＰ２（ＶＤＤ−ＶＴＰ）２＝１／２・βＮ（ＶＧＬ
−ＶＴＮ）２ が成立ち、ロックレベルＶＧＬ（ＶＩＨ）は分かりやす
さの観点からまず、ＶＤＤが低電圧、βＰ１≪βＰ２等
の仮定を入れると ＶＩＨ≒ＶＴＮ＋（βＰ２／βＮ）１／２・（ＶＤＤ−
ＶＴＰ） となる。ここで（βＰ２／βＮ）の値を０から無限大ま
で変化させると ＶＴＮ≦ＶＩＮ≦∞ の電源電位を越えての範囲まで設定できることが解る。
また、このとき仮に （βＰ２／βＮ）１／２＝（ＶＤＤ−ＶＴＮ）／（Ｖ
ＤＤ−ＶＴＰ） に設定すると ＶＩＨ≒ＶＤＤ となり、前述したインバータ回路のＶＩＨの上限が（Ｖ
ＤＤ−ＶＴＰ）までしかないのに比較して広がったこと
が解る。また （βＰ２／βＮ）１／２＝（ＶＤＤ−ＶＴＮ）／（Ｖ
ＤＤ−ＶＴＰ） の設定も容易にできるものであり、レイアウトパターン
の設計においても自然なものであるので、チップ面積の
増大や応答性の低下などの問題を引き起こさないことも
解る。
【００１４】さて、Ｎ型ＭＯＳＦＥＴ１６、１８とＰ型
ＭＯＳＦＥＴ１５のそれぞれのコンダクタンス定数をβ
Ｎ１、βＮ２、βＰとし、またそれぞれのスレッショル
ド電圧をＶＴＮ、ＶＴＮ、ＶＴＰとし、Ｎ型ＭＯＳＦＥ
Ｔ１８がオンしているときの、Ｎ型ＭＯＳＦＥＴ１８と
インバータ回路１７によるロジックレベルＶＧＬは １／２・βＮ１（ＶＧＬ−ＶＴＮ）２＋１／２・βＮ２
（ＶＤＤ−ＶＴＮ）２＝１／２・βＰ（ＶＤＤ−ＶＧＬ
−ＶＴＰ）２ が成立ち、ロックレベルＶＧＬ（ＶＩＬ）は分かりやす
さの観点からまず、ＶＤ Ｄが低電圧、βＮ１≪βＮ２等
の仮定を入れると ＶＩＬ≒ＶＤＤ−ＶＴＰ−（βＮ２／βＰ）１／２・
（ＶＤＤ−ＶＴＮ） となる。ここで（βＰ２／βＮ）の値を０から無限大ま
で変化させると −∞≦ＶＩＬ≦ＶＤＤ−ＶＴＰ の電源電位を越えての範囲まで設定できることが解る。
また、このとき仮に （βＮ２／βＰ）１／２＝（ＶＤＤ−ＶＴＰ）／（Ｖ
ＤＤ−ＶＩＮ） に設定すると ＶＩＬ≒０ となり、前述したインバータ回路のＶＩＨの下限がＶ
ＴＮまでしかないのに比較して広がったことが解る。ま
た （βＮ２／βＰ）１／２＝（ＶＤＤ−ＶＴＰ）／（Ｖ
ＤＤ−ＶＴＮ） の設定も容易にできるものであり、レイアウトパターン
の設計においても自然なものであるので、チップ面積の
増大や応答性の低下などの問題を引き起こさないことも
解る。
ＭＯＳＦＥＴ１５のそれぞれのコンダクタンス定数をβ
Ｎ１、βＮ２、βＰとし、またそれぞれのスレッショル
ド電圧をＶＴＮ、ＶＴＮ、ＶＴＰとし、Ｎ型ＭＯＳＦＥ
Ｔ１８がオンしているときの、Ｎ型ＭＯＳＦＥＴ１８と
インバータ回路１７によるロジックレベルＶＧＬは １／２・βＮ１（ＶＧＬ−ＶＴＮ）２＋１／２・βＮ２
（ＶＤＤ−ＶＴＮ）２＝１／２・βＰ（ＶＤＤ−ＶＧＬ
−ＶＴＰ）２ が成立ち、ロックレベルＶＧＬ（ＶＩＬ）は分かりやす
さの観点からまず、ＶＤ Ｄが低電圧、βＮ１≪βＮ２等
の仮定を入れると ＶＩＬ≒ＶＤＤ−ＶＴＰ−（βＮ２／βＰ）１／２・
（ＶＤＤ−ＶＴＮ） となる。ここで（βＰ２／βＮ）の値を０から無限大ま
で変化させると −∞≦ＶＩＬ≦ＶＤＤ−ＶＴＰ の電源電位を越えての範囲まで設定できることが解る。
また、このとき仮に （βＮ２／βＰ）１／２＝（ＶＤＤ−ＶＴＰ）／（Ｖ
ＤＤ−ＶＩＮ） に設定すると ＶＩＬ≒０ となり、前述したインバータ回路のＶＩＨの下限がＶ
ＴＮまでしかないのに比較して広がったことが解る。ま
た （βＮ２／βＰ）１／２＝（ＶＤＤ−ＶＴＰ）／（Ｖ
ＤＤ−ＶＴＮ） の設定も容易にできるものであり、レイアウトパターン
の設計においても自然なものであるので、チップ面積の
増大や応答性の低下などの問題を引き起こさないことも
解る。
【００１５】以上のＶＩＨ，ＶＩＬをラッチ回路によっ
て使いわければ −∞≦ＶＧＬ≦＋∞ まで原理的には設定可能である。そこまで範囲を広げな
くとも前述した自然な条件設定によって ０≦ＶＧＬ≦＋ＶＤＤ が容易に可能となる。これは従来のインバータ回路の切
り替えによる ＶＴＮ≦ＶＧＬ≦ＶＤＤ−ＶＴＰ に比較すると範囲が大きく広がり、ヒステリシス幅が大
きくとれることが解る。またこの効果は低電圧の際に大
きい。なお、以上の様子を図示したのが図３である。
て使いわければ −∞≦ＶＧＬ≦＋∞ まで原理的には設定可能である。そこまで範囲を広げな
くとも前述した自然な条件設定によって ０≦ＶＧＬ≦＋ＶＤＤ が容易に可能となる。これは従来のインバータ回路の切
り替えによる ＶＴＮ≦ＶＧＬ≦ＶＤＤ−ＶＴＰ に比較すると範囲が大きく広がり、ヒステリシス幅が大
きくとれることが解る。またこの効果は低電圧の際に大
きい。なお、以上の様子を図示したのが図３である。
【００１６】さて、図１のラッチ回路は単なる一例であ
り、別のラッチ回路の例を図２に示す。
り、別のラッチ回路の例を図２に示す。
【００１７】また、図１の実施例のとき解り易さのため
に βＰ１≪βＰ２やβＮ１≪βＮ２ の仮定を設けたが、これらの仮定は必ずしも必要はな
い。
に βＰ１≪βＰ２やβＮ１≪βＮ２ の仮定を設けたが、これらの仮定は必ずしも必要はな
い。
【００１８】
【発明の効果】以上、述べたように本発明によれば、低
電圧においてもヒステリシス幅の大きなヒステリシス入
力回路が提供できるという効果がある。
電圧においてもヒステリシス幅の大きなヒステリシス入
力回路が提供できるという効果がある。
【００１９】したがって、低電圧においてもノイズに強
いヒステリシス入力回路が提供できるという効果があ
る。
いヒステリシス入力回路が提供できるという効果があ
る。
【００２０】また、Ｐ型ＭＯＳＦＥＴを付加した第１の
入力回路とＮ型ＭＯＳＦＥＴを付加した第２の入力回路
を設けることにより、ＶＩＨ、ＶＩＬの設定が設計上、
容易であり、かつ製造上の変動も安定するという効果が
ある。
入力回路とＮ型ＭＯＳＦＥＴを付加した第２の入力回路
を設けることにより、ＶＩＨ、ＶＩＬの設定が設計上、
容易であり、かつ製造上の変動も安定するという効果が
ある。
【００２１】また、Ｐ型ＭＯＳＦＥＴを付加した第１の
入力回路とＮ型ＭＯＳＦＥＴを付加した第２の入力回路
とラッチ回路を設けることにより、過渡状態においても
不安定さの少ないヒステリシス回路を提供できるという
効果がある。
入力回路とＮ型ＭＯＳＦＥＴを付加した第２の入力回路
とラッチ回路を設けることにより、過渡状態においても
不安定さの少ないヒステリシス回路を提供できるという
効果がある。
【００２２】また、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥ
Ｔの形状比に無理がないので妥当なチップ面積と応答性
で具現化できるという効果がある。
Ｔの形状比に無理がないので妥当なチップ面積と応答性
で具現化できるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の中に用いるラッチ回路の第２の実施例
を示す回路図である。
を示す回路図である。
【図３】本発明の回路のヒステリシスを持つ様子を図示
した電気特性図である。
した電気特性図である。
【図４】従来の回路のヒステリシスを持つ様子を図示し
た電気特性図である。
た電気特性図である。
【図５】本発明の回路および従来回路において用いるイ
ンバータ回路の構成を示す回路図である。
ンバータ回路の構成を示す回路図である。
【図６】従来回路の例を示す回路図である。
【図７】従来回路の例を示す回路図である。
１０・・・入力信号端子 １１、１４、１５・・・Ｐ型ＭＯＳＦＥＴ １２、１６、１８・・・Ｎ型ＭＯＳＦＥＴ １３、１７、２３・・・インバータ回路 １９・・・出力端子 ２０・・・ラッチ回路 ２１、２２・・・ＮＡＮＤ回路
Claims (1)
- 【請求項１】ａ）絶縁ゲート電界効果型トランジスタ
（以下ＭＯＳＦＥＴと略す）を用いた半導体集積回路装
置のヒステリシス入力回路において、 ｂ）ソース電極が正極の電源＋ＶＤＤに接続された第１
のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−ＶＳＳ
に接続された第１のＮ型ＭＯＳＦＥＴとからなり、かつ
前記第１のＰ型ＭＯＳＦＥＴと第１のＮ型ＭＯＳＦＥＴ
のそれぞれのゲート電極は互いに接続され、かつそれぞ
れのドレイン電極も互いに接続された構成による第１の
インバータ回路と、 ｃ）ソース電極が正極の電源＋ＶＤＤに接続された第２
のＰ型ＭＯＳＦＥＴとソース電極が負極の電源−ＶＳＳ
に接続された第２のＮ型ＭＯＳＦＥＴとからなり、かつ
前記第２のＰ型ＭＯＳＦＥＴと第２のＮ型ＭＯＳＦＥＴ
のそれぞれのゲート電極は互いに接続され、かつそれぞ
れのドレイン電極も互いに接続された構成による第２の
インバータ回路と、 ｄ）ソース電極が正極の電源＋ＶＤＤに接続され、ドレ
イン電極は前記第１のインバータ回路のなかの第１のＰ
型ＭＯＳＦＥＴのドレイン電極に接続された第３のＰ型
ＭＯＳＦＥＴと、 ｅ）ソース電極が負極の電源−ＶＳＳに接続され、ドレ
イン電極は前記第２のインバータ回路のなかの第２のＮ
型ＭＯＳＦＥＴのドレイン電極に接続された第３のＮ型
ＭＯＳＦＥＴと、 ｆ）前記第１のインバータ回路と第２のインバータ回路
の出力信号を入力し、前記第１、第２のインバータ回路
の入力信号が高電位から低電位へ、あるいは低電位から
高電位へ遷移する際に第１、第２のインバータ回路の出
力がともに変化するまで前の状態を記憶しておくラッチ
回路からなり、 ｇ）前記ラッチ回路の出力信号は前記第３のＰ型ＭＯＳ
ＦＥＴのゲート電極と、前記第３のＮ型ＭＯＳＦＥＴの
ゲート電極とに接続され、かつヒステリシス入力回路と
しての出力端子となり、 ｈ）前記第１のインバータ回路と第２のインバータ回路
のそれぞれの入力端子は互いに接続され、かつヒステリ
シス入力回路の入力端子となっていることを特徴とする
高ヒステリシス幅入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17862497A JP3550954B2 (ja) | 1997-07-03 | 1997-07-03 | 高ヒステリシス幅入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17862497A JP3550954B2 (ja) | 1997-07-03 | 1997-07-03 | 高ヒステリシス幅入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1127114A true JPH1127114A (ja) | 1999-01-29 |
| JP3550954B2 JP3550954B2 (ja) | 2004-08-04 |
Family
ID=16051714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17862497A Expired - Fee Related JP3550954B2 (ja) | 1997-07-03 | 1997-07-03 | 高ヒステリシス幅入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3550954B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| US7183826B2 (en) | 2004-03-11 | 2007-02-27 | Seiko Epson Corporation | High hysteresis width input circuit |
| JP2009124465A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
-
1997
- 1997-07-03 JP JP17862497A patent/JP3550954B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260602A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| US7183826B2 (en) | 2004-03-11 | 2007-02-27 | Seiko Epson Corporation | High hysteresis width input circuit |
| JP2009124465A (ja) * | 2007-11-15 | 2009-06-04 | Seiko Epson Corp | ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム |
| US7839180B2 (en) | 2007-11-15 | 2010-11-23 | Seiko Epson Corporation | Noise filter circuit, noise filtering method, thermal head driver, thermal head, electronic instrument, and printing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3550954B2 (ja) | 2004-08-04 |
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