JP2009124465A - ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム - Google Patents

Abstract

【課題】 簡易な構造を有するノイズフィルタ回路等を提供する。
【解決手段】 ノイズフィルタ回路（１０；６０）は、入力信号（ＩＮ）を入力するラッチ回路（１４；６４）を備える。ラッチ回路（１４；６４）は、第１および第２の論理演算回路（たとえば、ＮＡＮＤ回路）を含む。第１および第２のＮＡＮＤ回路のそれぞれにおいて、セット信号（Ｓ）またはリセット（Ｒ）信号を入力するＰ型トランジスタ（Ｐ１）の能力は、セット信号（Ｓ）またはリセット（Ｒ）信号を入力するＮ型トランジスタ（Ｎ１）の能力、および、このＮ型トランジスタ（Ｎ１）と直列に接続されるＮ型トランジスタ（Ｎ２）の能力（トータルな能力）より低い。ノイズフィルタ回路（１０；６０）は、ラッチ回路（１４；６４）からの出力信号（ＯＵＴ（ＸＱ；Ｑ））を入力する波形整形回路（１６）を、備えてもよい。
【選択図】 図７

Description

本発明は、ノイズフィルタ回路、およびその方法、ならびに、サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システムに関する。

幾つかの電子機器は、信号に含まれるノイズを除去するために、ノイズフィルタ回路を備えることができる（たとえば、特許文献１）。
特開２００３−１６３５８３号公報（図１）

一般に、電子機器又はそれに含まれる回路（たとえば、ノイズフィルタ回路）は、簡易な構造を有することが望ましい。しかしながら、簡易な構造を有する回路を設計することは、当業者にとって困難である。
本発明に従う複数の形態のうち少なくとも１つの形態において、簡易な構造を有する回路が提供される。当業者は、（必要に応じて、本明細書およびそれに添付される図面（および、場合によって技術常識）を参照することによって、）本発明に従う各形態によって提供される少なくとも１つのさらなる利点を容易に理解することができるであろう。

以下に、本発明に従う複数の形態を例示する。以下に例示される複数の形態において、添付の図面で示される参照符号は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、参照符号によって不当に限定されないことを留意すべきである。

本発明に従う第１の形態は、ノイズフィルタ回路（１０；６０）に関係する。たとえば、ノイズフィルタ回路（１０；６０）は、入力信号（ＩＮ）を入力するラッチ回路（１４；６４）を備えるノイズフィルタ回路（１０；６０）である。ラッチ回路（１４；６４）は、第１および第２の論理演算回路を含む。第１および第２の論理演算回路のそれぞれは、第１および第２の導電型の第１のトランジスタ（Ｐ１、Ｎ１）と、第１および第２の導電型の第２のトランジスタ（Ｐ２、Ｎ２）と、を含む。
第１および第２の論理演算回路の一方における第１および第２の導電型の第１のトランジスタ（Ｐ１、Ｎ１）は、セット信号（Ｓ）を入力し、第１の出力レベル（ＸＱ）を出力する。第１および第２の論理演算回路の他方における第１および第２の導電型の第１のトランジスタ（Ｐ１、Ｎ１）は、リセット信号（Ｒ）を入力し、第２の出力レベル（Ｑ）を出力する。第１および第２の論理演算回路の一方における第１および第２の導電型の第２のトランジスタ（Ｐ２、Ｎ２）は、第２の出力レベル（Ｑ）を入力する。第１および第２の論理演算回路の他方における第１および第２の導電型の第２のトランジスタ（Ｐ２、Ｎ２）は、第１の出力レベル（ＸＱ）を入力する。
第１および第２の論理演算回路のそれぞれにおいて、第１のトランジスタに属する第１および第２の導電型の一方の型のトランジスタ（Ｎ１；Ｐ１）は、第２のトランジスタに属する第１および第２の導電型の一方の型のトランジスタ（Ｎ２；Ｐ２）と並列に接続される。また、第１のトランジスタに属する第１および第２の導電型の他方の型のトランジスタ（Ｐ１；Ｎ１）は、第２のトランジスタに属する第１および第２の導電型の他方の型のトランジスタ（Ｐ２；Ｎ２）と直列に接続される。さらに、第１のトランジスタに属する第１および第２の導電型の一方の型のトランジスタ（Ｎ１；Ｐ１）の能力は、第１のトランジスタに属する第１および第２の導電型の他方の型のトランジスタ（Ｐ１；Ｎ１）の能力、および、第２のトランジスタに属する第１および第２の導電型の他方の型のトランジスタ（Ｐ２；Ｎ２）の能力（トータルな能力）より低い。
ラッチ回路（１４；６４）は、第１または第２の出力レベル（ＸＱ、Ｑ）を出力信号（ＯＵＴ）として出力する。
本発明に従う第１の形態において、ラッチ回路（１４；６４）は、セット信号（Ｓ）およびリセット（Ｒ）信号を遅延させることが可能であり、入力信号（ＩＮ）に含まれるノイズ（４２、５２；９２、１０２）を軽減することができる。また、ノイズフィルタ回路（１０；６０）は、簡易な構造を有する。

本発明に従う第１形態において、たとえば、第１および第２の論理演算回路のそれぞれは、論理和回路である（たとえば、図２）。第１の論理和回路は、Ｐ型およびＮ型の第１のトランジスタ（Ｐ１１、Ｎ１１）と、Ｐ型およびＮ型の第２のトランジスタ（Ｐ２１、Ｎ２１）と、を含む。第２の論理和回路は、Ｐ型およびＮ型の第１のトランジスタ（Ｐ１２、Ｎ１２）と、Ｐ型およびＮ型の第２のトランジスタ（Ｐ２２、Ｎ２２）と、を含む。第１の論理和回路における第１および第２の導電型の第１のトランジスタ（Ｐ１１、Ｎ１１）は、セット信号（Ｓ）を入力し、第１の出力レベル（ＸＱ）を出力する。第２の論理和回路における第１および第２の導電型の第１のトランジスタ（Ｐ１２、Ｎ１２）は、リセット信号（Ｒ）を入力し、第２の出力レベル（Ｑ）を出力する。第１の論理和回路における第１および第２の導電型の第２のトランジスタ（Ｐ２１、Ｎ２１）は、第２の出力レベル（Ｑ）を入力する。第２の論理和回路における第１および第２の導電型の第２のトランジスタ（Ｐ２２、Ｎ２２）は、第１の出力レベル（ＸＱ）を入力する。
第１の論理和回路において、Ｎ型の第１トランジスタ（Ｎ１１）は、Ｎ型の第２トランジスタ（Ｎ２１）と並列に接続される。また、Ｐ型の第１トランジスタ（Ｐ１１）は、Ｐ型の第２トランジスタ（Ｐ２１）と直列に接続される。さらに、Ｎ型の第１トランジスタ（Ｎ１１）の能力は、Ｐ型の第１トランジスタ（Ｐ１１）の能力およびＰ型の第２トランジスタ（Ｐ２１）の能力（トータルな能力）より低い。
第２の論理和回路において、Ｎ型の第１トランジスタ（Ｎ１２）は、Ｎ型の第２トランジスタ（Ｎ２２）と並列に接続される。また、Ｐ型の第１トランジスタ（Ｐ１２）は、Ｐ型の第２トランジスタ（Ｐ２２）と直列に接続される。さらに、Ｎ型の第１トランジスタ（Ｎ１２）の能力は、Ｐ型の第１トランジスタ（Ｐ１１）の能力およびＰ型の第２トランジスタ（Ｐ２２）の能力より低い。

本発明に従う第１形態において、たとえば、第１および第２の論理演算回路のそれぞれは、論理積回路である（たとえば、図７）。第１の論理積回路は、Ｐ型およびＮ型の第１のトランジスタ（Ｐ１１、Ｎ１１）と、Ｐ型およびＮ型の第２のトランジスタ（Ｐ２１、Ｎ２１）と、を含む。第２の論理積回路は、Ｐ型およびＮ型の第１のトランジスタ（Ｐ１２、Ｎ１２）と、Ｐ型およびＮ型の第２のトランジスタ（Ｐ２２、Ｎ２２）と、を含む。第１の論理積回路における第１および第２の導電型の第１のトランジスタ（Ｐ１１、Ｎ１１）は、セット信号（Ｓ）を入力し、第１の出力レベル（ＸＱ）を出力する。第２の論理積回路における第１および第２の導電型の第１のトランジスタ（Ｐ１２、Ｎ１２）は、リセット信号（Ｒ）を入力し、第２の出力レベル（Ｑ）を出力する。第１の論理積回路における第１および第２の導電型の第２のトランジスタ（Ｐ２１、Ｎ２１）は、第２の出力レベル（Ｑ）を入力する。第２の論理積回路における第１および第２の導電型の第２のトランジスタ（Ｐ２２、Ｎ２２）は、第１の出力レベル（ＸＱ）を入力する。
第１の論理積回路において、Ｐ型の第１トランジスタ（Ｐ１１）は、Ｐ型の第２トランジスタ（Ｐ２１）と並列に接続される。また、Ｎ型の第１トランジスタ（Ｎ１１）は、Ｎ型の第２トランジスタ（Ｎ２１）と直列に接続される。さらに、Ｐ型の第１トランジスタ（Ｐ１１）の能力は、Ｎ型の第１トランジスタ（Ｎ１１）の能力およびＮ型の第２トランジスタ（Ｎ２１）の能力（トータルな能力）より低い。
第２の論理積回路において、Ｐ型の第１トランジスタ（Ｐ１２）は、Ｐ型の第２トランジスタ（Ｐ２２）と並列に接続される。また、Ｎ型の第１トランジスタ（Ｎ１２）は、Ｎ型の第２トランジスタ（Ｎ２２）と直列に接続される。さらに、Ｐ型の第１トランジスタ（Ｐ１２）の能力は、Ｎ型の第１トランジスタ（Ｎ１１）の能力およびＮ型の第２トランジスタ（Ｎ２２）の能力より低い。

本発明に従う第１形態において、たとえば、ノイズフィルタ回路（１０；６０）は、入力信号（ＩＮ）を入力するインバータ回路（１２；６２）を、さらに備える。ラッチ（１４；６４）は、入力信号（ＩＮ）およびインバータ回路（１２；６２）からの信号を、セット信号（Ｓ）およびリセット信号（Ｒ）として入力する。

本発明に従う第１の形態において、たとえば、第１および第２の論理演算回路のそれぞれにおいて、第１のトランジスタに属する第１および第２の導電型の一方の型のトランジスタ（Ｎ１；Ｐ１）の能力は、第２のトランジスタに属する第１および第２の導電型の一方の型のトランジスタ（Ｎ２；Ｐ２）の能力より低い。
ノイズフィルタ回路（１０；６０）は、ノイズ軽減特性のばらつきを小さくすることが可能となる。

本発明に従う第１の形態において、たとえば、ラッチ回路（１４；６４）における対称的な２つトランジスタの少なくとも１組（Ｐ１−Ｐ１、Ｐ２−Ｐ２、Ｎ１−Ｎ１、Ｎ２−Ｎ２）において、対称的な２つトランジスタの能力は、等しい。
ノイズフィルタ回路（１０；６０）は、ＨＩＧＨ側のノイズ（５２；９２）およびＬＯＷ側のノイズ（４２；１０２）に対して、等しいノイズ軽減特性を有することが可能となる。

本発明に従う第１の形態において、たとえば、第１および第２の出力レベル（ＸＱ、Ｑ）の一方（ＸＱ）の立ち上がりは、変化点を介して、緩やかな部分（３６；８２）およびそれに続く急激な部分（３８；８４）を有し、変化点は、ラッチ回路（１４；６４）の電源電圧（ＶＤＤ）の１／２よりも高い。第１および第２の出力レベル（ＸＱ、Ｑ）の他方（Ｑ）の立ち下がりは、変化点（３３）を介して、緩やかな部分（３２；８６）およびそれに続く急激な部分（３４；８８）を有し、変化点（３３）は、電源電圧の１／２よりも低い。
ノイズフィルタ回路（１０；６０）の出力信号（ＯＵＴ）は、入力信号（ＩＮ）に対してより多くの遅延量（ｄ１、ｄ２）を有することが可能となる。

本発明に従う第１の形態において、たとえば、ノイズフィルタ回路（１０；６０）は、ラッチ回路（１４；６４）からの出力信号（ＯＵＴ（ＸＱ、Ｑ））を入力する波形整形回路（１６）を、さらに備える。ノイズフィルタ回路（１０；６０）は、波形整形回路（１６）からの信号を出力信号（ＯＵＴ）として出力する。
ノイズフィルタ回路（１０；６０）は、それ自身で、入力信号（ＩＮ）に含まれるノイズ（４２、５２；９２、１０２）を除去することができる。

本発明に従う第１の形態において、たとえば、ラッチ回路（１４；６４）からの出力信号（ＯＵＴ（ＸＱ、Ｑ））の立ち上がりは、変化点を介して、緩やかな部分およびそれに続く急激な部分を有し、波形整形回路（１６）の第１の入力閾値（３９）は、変化点よりも急激な部分に設定される。ラッチ回路（１４；６４）からの出力信号（ＯＵＴ（ＸＱ、Ｑ））の立ち下がりは、変化点を介して、緩やかな部分およびそれに続く急激な部分を有し、波形整形回路（１６）の第２の入力閾値は、変化点よりも急激な部分に設定される。
ノイズフィルタ回路（１０；６０）は、遅延量（ｄ１、ｄ２）のばらつきを小さくすることが可能となる。

本発明に従う第１の形態において、ノイズフィルタ回路（１０；６０）は、たとえば、サーマルヘッドドライバ（２９０）、サーマルヘッド（１１０）、電子機器（１３０、１４４、１４５、１４６、１４７、１４８）、および、印刷システム（１４０）に適用することができる。
したがって、サーマルヘッドドライバ（２９０）、サーマルヘッド（１１０）、電子機器（１３０、１４４、１４５、１４６、１４７、１４８）、および、印刷システム（１４０）を低コストで提供することができる。

本発明に従う第２の形態は、ノイズフィルタ方法に関係すえる。たとえば、ノイズフィルタ方法は、入力信号（ＩＮ）を準備すること、入力信号（ＩＮ）を反転させること、入力信号（ＩＮ）および反転させた信号を、セット信号（Ｓ）及びリセット信号（Ｒ）としてラッチ回路（１４；６４）に入力すること、２つの出力レベル（Ｑ、ＸＱ）の一方（ＸＱ）の立ち上がりが緩やかな部分（３６；８２）を有して、２つの出力レベル（Ｑ、ＸＱ）の一方（ＸＱ）が遅延するように、ラッチ回路（１４；６４）を動作させること、２つの出力レベル（Ｑ、ＸＱ）の他方（Ｑ）の立ち下がりが緩やかな部分（３２；８６）を有して、２つの出力レベル（Ｑ、ＸＱ）の他方（Ｑ）が遅延するように、ラッチ回路（１４；６４）を動作させること、および、２つの出力レベル（Ｑ、ＸＱ）の一方（ＸＱ）または他方（Ｑ）を出力信号（ＯＵＴ）として出力すること、を含む。
ノイズフィルタ方法を実施するノイズフィルタ回路（１０；６０）は、簡易な構造を有する。

本発明に従う第２の形態において、たとえば、ノイズフィルタ方法は、２つの出力レベル（Ｑ、ＸＱ）の一方（ＸＱ）の立ち上がりが、緩やかな部分（３６；８２）およびそれに続く急激な部分（３８；８４）を有するように、ラッチ回路（１４；６４）を動作させること、および、２つの出力レベル（Ｑ、ＸＱ）の他方（Ｑ）の立ち下がりが、緩やかな部分（３２；８６）およびそれに続く急激な部分（３４；８８）を有するように、ラッチ回路（１４；６４）を動作させること、をさらに含む。
ノイズフィルタ方法を実施するノイズフィルタ回路（１０；６０）は、ノイズ軽減特性のばらつきを小さくすることが可能となる。

本発明に従う第２の形態において、たとえば、ノイズフィルタ方法は、２つの出力レベル（Ｑ、ＸＱ）の一方（ＸＱ）または他方（Ｑ）の急激な部分（３８、８４、３４、８８）に閾値（３９）を設定すること、閾値（３９）によって、２つの出力レベル（Ｑ、ＸＱ）の一方（ＸＱ）または他方（Ｑ）の波形を整形すること、および、波形整形された信号を出力信号（ＯＵＴ）として出力すること、をさらに含む。
ノイズフィルタ方法を実施するノイズフィルタ回路（１０；６０）は、それ自身で、入力信号（ＩＮ）に含まれるノイズ（４２、５２；９２、１０２）を除去することができる。

当業者は、上述した本発明に従う各形態が、本発明の精神を逸脱することなく、変形され得ることを容易に理解できるであろう。たとえば、本発明に従うある形態を構成する少なくとも１つの要素は、本発明に従う他の形態に加えることができる。代替的に、本発明に従うある形態を構成する少なくとも１つの要素は、本発明に従う他の形態を構成する少なくとも１つの要素に組み替えることができる。

以下に、添付の図面を参照しながら、本発明に従う複数の実施形態を説明する。以下に説明する各実施形態は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に説明される各実施形態によって不当に限定されないことを留意すべきである。

１． ノイズフィルタ回路
１．１ 第１の実施形態
図１は、本発明に従うノイズフィルタ回路の概略ブロック図を示す。
図１に示されるノイズフィルタ回路１０は、入力信号（ＩＮ）を入力するインバータ回路１２と、入力信号（ＩＮ）およびインバータ回路１２からの信号を、セット信号（Ｓ）及びリセット信号（Ｒ）として入力するラッチ回路１４と、ラッチ回路１４からの信号を波形整形する波形整形回路１６と、を備える。なお、たとえば、小チップ化を優先させる場合、ノイズフィルタ回路１０は、波形整形回路１６を省略してもよい。言い換えれば、図示しない次段の回路が、ラッチ回路１４からの信号の波形を整形してもよい。

インバータ回路１２は、入力信号（ＩＮ）を反転し、それを出力する。第１のインバータ回路１２は、たとえば、ＣＭＯＳトランジスタで構成され、第１および第２の導電型のトランジスタを含む。第１および第２の導電型のトランジスタの一方の能力（電流駆動能力）は、第１および第２の導電型のトランジスタの他方の能力と等しい。

ラッチ回路１４は、入力信号（ＩＮ）をセット信号（Ｓ）として、入力する。ラッチ回路１４はさらに、インバータ回路１２からの信号をリセット信号（Ｒ）として、入力する。ラッチ回路１４は、セット信号（Ｓ）およびリセット信号（Ｒ）のタイミングに応じて、２つの出力のレベル（Ｑ、ＸＱ）を記憶する。ラッチ回路１４は、２つの出力のレベル（Ｑ、ＸＱ）のいずれか１つ（たとえば、ＸＱ）を出力することができる。ラッチ回路１４は、論理和型ラッチ回路（具体的には、ＮＯＲ型ラッチ回路）で構成される。
なお、ＸＱは、Ｑを反転させたものである。

波形整形回路１６は、ラッチ回路１４からの信号（ＸＱ）の波形を整形し、それを出力信号（ＯＵＴ）として出力する。なお、ノイズフィルタ回路１０が、波形整形回路１６を備えない場合、ラッチ回路１４からの信号（ＸＱ）が、出力信号（ＯＵＴ）となる。

波形整形回路１６は、たとえば、インバータ回路である。インバータ回路１６は、たとえば、ＣＭＯＳトランジスタで構成され、第１および第２の導電型のトランジスタを含む。第１および第２の導電型のトランジスタの一方の能力（電流駆動能力）は、第１および第２の導電型のトランジスタの他方の能力と等しい。なお、波形整形回路１６は、複数の直列接続されたインバータ回路で構成することもでき、非反転型の波形整形回路（偶数個のインバータ回路）と、反転型の波形整形回路（奇数個のインバータ回路）と、を含む。

図２は、図１に示されるラッチ回路１４の具体例を示す。
図１および図２に示されるように、ラッチ回路１４は、１組のＮＯＲ回路で構成され、１組のＮＯＲ回路は、２つのＮＯＲ回路で構成される。２つのＮＯＲ回路の一方は、入力信号（ＩＮ）（セット信号（Ｓ））と、２つのＮＯＲ回路の他方からの信号（Ｑ）と、を入力する。２つのＮＯＲ回路の他方は、インバータ回路１２からの信号（リセット信号（Ｒ）、入力信号が反転された信号）と、２つのＮＯＲ回路の一方からの信号（ＸＱ）と、を入力する。
図２に示されるように、ラッチ回路１４を構成する２つのＮＯＲ回路のそれぞれは、互いに直列接続された２つのＰ型（第１の伝導型）のトランジスタＰ１、Ｐ２と、互いに並列接続された２つのＮ型（第２の伝導型）のトランジスタＮ１、Ｎ２と、を含む。

２つのＮＯＲ回路の一方は、入力信号（ＩＮ）（セット信号（Ｓ））を、２つのＰ型のトランジスタの一方Ｐ１のゲートと、２つのＮ型のトランジスタの一方Ｎ１のゲートと、で入力する。２つのＮＯＲ回路の一方はさらに、２つのＮＯＲ回路の他方からの信号（Ｑ）を、２つのＰ型のトランジスタの他方Ｐ２のゲートと、２つのＮ型のトランジスタの他方Ｎ２のゲートと、で入力する。２つのＮＯＲ回路の一方はさらに、２つのＰ型のトランジスタの一方Ｐ１のドレインと、２つのＮ型のトランジスタの一方Ｎ１のドレインと、で信号（ＸＱ）を出力する。

２つのＮＯＲ回路の他方は、インバータ回路１２からの信号（リセット信号（Ｒ））を、２つのＰ型のトランジスタの一方Ｐ１のゲートと、２つのＮ型のトランジスタの一方Ｎ１のゲートと、で入力する。２つのＮＯＲ回路の他方はさらに、２つのＮＯＲ回路の一方からの信号（ＸＱ）を、２つのＰ型のトランジスタの他方Ｐ２のゲートと、２つのＮ型のトランジスタの他方Ｎ２のゲートと、で入力する。２つのＮＯＲ回路の他方はさらに、２つのＰ型のトランジスタの一方Ｐ１のドレインと、２つのＮ型のトランジスタの一方Ｎ１のドレインと、で信号（Ｑ）を出力する。

ラッチ回路１４を構成する２つのＮＯＲ回路のそれぞれにおいて、トランジスタＰ１のドレインは、２つのトランジスタＮ１、Ｎ２のドレインに接続される。トランジスタＰ１のソースは、トランジスタＰ２のドレインに接続される。トランジスタＰ２のソースは、第１の電位（ＶＤＤ）に接続される。２つのトランジスタＮ１、Ｎ２のソースは、第２の電位（ＧＮＤ）に接続される。なお、２つのトランジスタＰ１、Ｐ２のサブストレートは、第１の電位（ＶＤＤ）に接続され、２つのトランジスタＮ１、Ｎ２のサブストレートは、第２の電位（ＧＮＤ）に接続される。

図２に示されるラッチ回路１４は、以下の点で、一般のラッチ回路と異なる。２つのＮＯＲ回路のそれぞれにおいて、トランジスタＮ１の能力は、互いに直列接続された２つトランジスタＰ１、Ｐ２と等価なトランジスタの能力より低い。
Ｐ型のトランジスタのチャネル長およびチャネル幅がそれぞれＬｐおよびＷｐであり、Ｎ型のトランジスタのチャネル長およびチャネル幅がそれぞれＬｎおよびＷｎであると想定する。たとえば、２つのトランジスタＰ１、Ｐ２のＷｐ／Ｌｐが同じである場合、Ｗｎ／Ｌｎを１／２〜１／３倍したものが、２つのＷｐ／Ｌｐの等価な値（Ｗｐ／Ｌｐを１／２倍したもの（トータルな能力））より小さい場合、Ｎ型のトランジスタＮ１のＯＮ抵抗は、２つのＰ型のトランジスタＰ１、Ｐ２の等価なトランジスタのＯＮ抵抗より高い。このように、２つのＮＯＲ回路のそれぞれにおいて、Ｎ型のトランジスタＮ１の能力は、２つのＰ型のトランジスタＰ１、Ｐ２の等価なトランジスタの能力（トータルな能力）より低い。なお、電子の移動度は、正孔の移動度よりも大きいため、Ｗｐ／Ｌｐ＝Ｗｎ／Ｌｎの場合、一般に、Ｐ型のトランジスタの能力は、Ｎ型のトランジスタの能力の１／２〜１／３倍である。

好ましくは、２つのＮＯＲ回路のそれぞれにおいて、トランジスタＮ１の能力は、トランジスタＮ２の能力より低い。また、好ましくは、ラッチ回路１４において、２つの対称的なトランジスタのすべての組（２つのトランジスタＰ１（Ｐ１１）、Ｐ１（Ｐ１２）；２つのトランジスタＰ２（Ｐ２１）、Ｐ２（Ｐ２２）；２つのトランジスタＮ１（Ｎ１１）、Ｎ１（Ｎ１２）；２つのトランジスタＮ２（Ｎ２１）、Ｎ２（Ｎ２２））の能力は、等しい。言い換えれば、ラッチ回路１４において、２つの対称的なトランジスタＰ１１およびＰ１２の能力は、等しく、２つの対称的なトランジスタＰ２１およびＰ２２の能力は、等しく、２つの対称的なトランジスタＮ１１およびＮ１２の能力は、等しく、２つの対称的なトランジスタＮ２１およびＮ２２の能力は、等しい。なお、２つの対称的なトランジスタの少なくとも１組において、２つの対称的なトランジスタの能力が、等しくてもよい。

たとえば、２つのＮＯＲ回路のそれぞれにおいて、２つのトランジスタＰ１、Ｐ２のそれぞれの能力は、図１のインバータ回路１２を構成するＰ型のトランジスタの能力、および／または、図１の波形整形回路１６を構成するＰ型のトランジスタの能力と等しい。

図２に示されるトランジスタの具体的な例は、以下の通りである。トランジスタＰ１のＷｐ／Ｌｐは、１０［μｍ］／１［μｍ］であり、トランジスタＰ２のＷｐ／Ｌｐは、１０［μｍ］／１［μｍ］であり、トランジスタＮ１のＷｎ／Ｌｎは、１．８［μｍ］／１０［μｍ］であり、トランジスタＮ２のＷｎ／Ｌｎは、２［μｍ］／１［μｍ］である。

図３は、図１に示されるノイズフィルタ回路１０の動作を理解するためのタイミング図を示す。
図３において、記号Ｓ（ＩＮ）は、ラッチ回路１４に入力されるセット信号（Ｓ）、すなわち、入力信号（ＩＮ）を表す。記号Ｒは、ラッチ回路１４に入力されるリセット信号（入力信号（ＩＮ）がインバータ回路１２によって反転された信号）を表す。記号Ｑ、ＸＱは、ラッチ回路１４の２つの出力のレベルを表す。記号１６（ＯＵＴ）は、ラッチ回路１４からの信号（ＸＱ）の信号の波形を整形する波形整形回路１６からの信号、すなわち、出力信号（ＯＵＴ）を表す。なお、ノイズフィルタ回路１０が、波形整形回路１６を備えない場合、ラッチ回路１４の２つの出力のレベルの一方（たとえば、Ｑ）を出力信号（ＯＵＴ）とすることができる。なお、図３に例として示される入力信号（ＩＮ）（セット信号（Ｓ））は、ノイズを含まない周期性の矩形波を用いて表されている。

上述の通り、ラッチ回路１４を構成する２つのＮＯＲ回路のそれぞれにおいて、トランジスタＮ１の能力は、互いに直列接続された２つトランジスタＰ１、Ｐ２と等価なトランジスタの能力より低い。したがって、リセット信号（Ｒ）を入力するトランジスタＮ１がＯＮするとき、すなわち、ラッチ回路１４の１つの出力（Ｑ）の立ち下がりにおいて、緩やかな立ち下がり（矢印３２参照）が生じる。また、上述の通り、トランジスタＮ２の能力は、トランジスタＮ１の能力より高い。したがって、ラッチ回路１４の出力信号（ＸＱ）を入力するトランジスタＮ２がＯＮするとき、トランジスタＮ２による帰還が発生し、ラッチ回路１４の１つの出力（Ｑ）の立ち下がりにおいて、急激な立ち下がり（矢印３４参照）が生じる。このように、ラッチ回路１４の１つの出力（Ｑ）は、緩やかな立ち下がりとそれに続く急激な立ち下がりを有する。言い換えれば、ラッチ回路１４の１つの出力（Ｑ）の立ち下がりは、変化点（矢印３３）を有する。ラッチ回路１４のもう１つの出力（ＸＱ）は、ラッチ回路１４の１つの出力（Ｑ）の立ち下がりに応じて、緩やかな立ち上がり（矢印３６）とそれに続く急激な立ち上がり（矢印３８）を有する。

ラッチ回路１４を構成する２つのＮＯＲ回路が、互いに対称的であれば、ラッチ回路１４のもう１つの出力（ＸＱ）の立ち下がり（３２、３４）は、ラッチ回路１４の１つの出力（Ｑ）の立ち下がりと同じ振る舞いをする。同様に、ラッチ回路１４のもう１つの出力（ＸＱ）の立ち上がり（３６、３８）は、ラッチ回路１４の１つの出力（Ｑ）の立ち上がりと同じ振る舞いをする。

図３において、波線３９は、波形整形回路１６の入力閾値３９（たとえば、ラッチ回路１４の電源電圧ＶＤＤの１／２）を表す。したがって、図３に示すように、ノイズフィルタ回路１０（波形整形回路１６）の出力信号（ＯＵＴ）は、入力信号（ＩＮ）に対して遅延量（ｄ１、ｄ２）を有する。言い換えれば、ラッチ回路１４は、セット信号（Ｓ）およびリセット（Ｒ）信号を遅延させることが可能である。この点が、一般のラッチ回路と大きく異なる。

図４は、図１に示されるノイズフィルタ回路１０の動作を理解するためのもう１つのタイミング図を示す。
図４に例として示される入力信号（ＩＮ）（セット信号（Ｓ））は、ＬＯＷ側のノイズ４２を有する。ノイズ４２のパルス幅が、第１の遅延量ｄ１を超えない限り、ノイズ４２は、入力閾値３９を超えない。したがって、ノイズフィルタ回路１０は、第１の遅延量ｄ１より小さいパルス幅を有するノイズ、すなわち第１の遅延量ｄ１より小さいパルス幅を有するＬＯＷ側のノイズ４２を除去できる。

トランジスタＮ２の能力が、トランジスタＮ１の能力より高い場合、ラッチ回路１４の１つの出力（Ｑ）は、急激な立ち下がり（３４）を有し、ラッチ回路１４のもう１つの出力（ＸＱ）は、急激な立ち上がり（３８）を有する。この急激な立ち上がり（３８）が、入力閾値３９を横切るので、第１の遅延量ｄ１のばらつきを小さくすることができる。言い換えれば、ノイズフィルタ回路１０の特性のばらつきを小さくすることができる。なお、トランジスタＮ２の能力と、互いに直列接続された２つトランジスタＰ１、Ｐ２と等価なトランジスタの能力との関係により、変化点（３３）を上下させることも可能である。また、入力閾値３９は、ラッチ回路１４の電源電圧ＶＤＤの１／２に設定されるが、入力閾値３９（たとえば、シュミット回路の２つの入力閾値）を調整して、変化点（３３）よりも急激な領域（３４、３８）に設定することも可能である。

ノイズフィルタ回路１０が、波形整形回路１６を備えない場合、ノイズフィルタ回路１０は、ラッチ回路１４の２つの出力の何れか一方（たとえば、Ｑ）を出力信号（ＯＵＴ）として出力することもできる。あるいは、図１において、ノイズフィルタ回路１０は、インバータ回路１２をリセット（Ｒ）側からセット（Ｓ）信号側に配置し、ラッチ回路１４の２つの出力の何れか一方（たとえば、ＸＱ）を出力信号（ＯＵＴ）として出力することもできる。

図５は、図１に示されるノイズフィルタ回路１０の動作を理解するための更なるタイミング図を示す。
図５に例として示される入力信号（ＩＮ）（セット信号（Ｓ））は、ＨＩＧＨ側のノイズ５２を有する。ノイズ５２のパルス幅が、第２の遅延量ｄ２を超えない限り、ノイズ５２は、入力閾値３９を超えない。したがって、ノイズフィルタ回路１０は、第２の遅延量ｄ２より小さいパルス幅を有するＨＩＧＨ側のノイズ５２を除去できる。

ラッチ回路１４において、２つの対称的なトランジスタ（２つのトランジスタＰ１、Ｐ１；２つのトランジスタＰ２、Ｐ２；２つのトランジスタＮ１、Ｎ１；２つのトランジスタＮ２、Ｎ２）の能力が、等しい場合、第２の遅延量ｄ２は、第１の遅延量ｄ１と等しい。言い換えれば、ノイズフィルタ回路１０は、ＨＩＧＨ側のノイズ５２およびＬＯＷ側のノイズ４２に対して、等しいノイズ特性を有することが可能となる。

ところで、従来のノイズフィルタ回路は、たとえば、特許文献１（特開２００３−１６３５８３号公報）の図１に開示され、入力信号とラッチ回路との間に、遅延回路、ＮＡＮＤ回路およびＯＲ回路が配置される。一方、図１に示すように、本発明に従うノイズフィルタ回路１０は、遅延回路、ＮＡＮＤ回路およびＯＲ回路の代わりに、簡易な構造を有するインバータ回路１２を備えることができる。このように、図１に示されるノイズフィルタ回路１０は、簡易な構造を有する。したがって、ノイズフィルタ回路１０は、従来のノイズフィルタ回路と比較して、小さいチップサイズを有することが可能となる。

さらに、入力信号（ＩＮ）が、連続ノイズ（たとえば、図５のＨＩＧＨ側ノイズ５２が間隔Ｄｉを経て２つ存在する）を有することを想定する場合、従来のノイズフィルタ回路において、ＨＩＧＨ側の連続ノイズの間隔Ｄｉが、遅延回路の遅延量Ｄ１と連続ノイズの各ノイズのパルス幅Ｄｐとの和より小さい場合（Ｄｉ＜Ｄ１＋Ｄｐ）、ＮＡＮＤ回路は、ＨＩＧＨ側の連続ノイズに対応するノイズを有する。このような場合、従来のノイズフィルタ回路において、ＮＡＮＤ回路１２２からの信号そのものが、ラッチ回路のセット信号を構成していた。したがって、従来のノイズフィルタ回路の出力信号は、ＨＩＧＨ側の連続ノイズに起因するノイズを有する。同様に、従来のノイズフィルタ回路の出力信号は、ＬＯＷ側の連続ノイズに起因するノイズを有する。

これに対し、図１に示されるノイズフィルタ回路１０において、ＨＩＧＨ側のノイズ５２が連続した場合であっても、連続ノイズは、入力閾値３９を超えない。したがって、ノイズフィルタ回路１０は、第２の遅延量ｄ２より小さいパルス幅を有するＨＩＧＨ側の連続ノイズを除去できる。同様に、ノイズフィルタ回路１０は、ＬＯＷ側の連続ノイズも除去できる。

１．２ 第２の実施形態
図６は、本発明に従うもう１つのノイズフィルタ回路の概略ブロック図を示す。
図６に示されるノイズフィルタ回路６０は、入力信号（ＩＮ）を入力するインバータ回路６２と、インバータ回路６２からの信号および入力信号（ＩＮ）を、セット信号（Ｓ）及びリセット信号（Ｒ）として入力するラッチ回路６４と、を備える。なお、ノイズフィルタ回路６０は、ラッチ回路６４からの信号の波形を整形する波形整形回路（たとえば、非反転型の波形整形回路）を備えてもよい。

インバータ回路６２は、入力信号（ＩＮ）を反転し、それを出力する。第１のインバータ回路６２は、たとえば、ＣＭＯＳトランジスタで構成される。

ラッチ回路６４は、インバータ回路６２からの信号をセット信号（Ｓ）として、入力する。ラッチ回路６４はさらに、入力信号（ＩＮ）をリセット信号（Ｒ）として、入力する。ラッチ回路６４は、セット信号（Ｓ）およびリセット信号（Ｒ）のタイミングに応じて、２つの出力のレベル（Ｑ、ＸＱ）を記憶する。ラッチ回路６４は、２つの出力のレベル（Ｑ、ＸＱ）のいずれか１つ（たとえば、ＸＱ）を出力することができる。ラッチ回路６４は、論理積型ラッチ回路（具体的には、ＮＡＮＤ型ラッチ回路）で構成される。

なお、ラッチ回路６４は、２つの出力のレベルの一方（たとえば、Ｑ）を出力信号（ＯＵＴ）とすることができ、ノイズフィルタ回路６０は、反転型の波形整形回路を備えてもよい。

図７は、図６に示されるラッチ回路６４の具体例を示す。
図６および図７に示されるように、ラッチ回路６４は、１組のＮＡＮＤ回路で構成され、１組のＮＡＮＤ回路は、２つのＮＡＮＤ回路で構成される。２つのＮＡＮＤ回路の一方は、インバータ回路６２からの信号（セット信号（Ｓ）、入力信号が反転された信号）と、２つのＮＡＮＤ回路の他方からの信号（Ｑ）と、を入力する。２つのＮＡＮＤ回路の他方は、入力信号（ＩＮ）（リセット信号（Ｒ））と、２つのＮＡＮＤ回路の一方からの信号（ＸＱ）と、を入力する。
図７に示されるように、ラッチ回路６４を構成する２つのＮＡＮＤ回路のそれぞれは、互いに並列接続された２つのＰ型（第１の伝導型）のトランジスタＰ１、Ｐ２と、互いに直列接続された２つのＮ型（第２の伝導型）のトランジスタＮ１、Ｎ２と、を含む。

２つのＮＡＮＤ回路の一方は、セット信号（Ｓ）を、２つのＰ型のトランジスタの一方Ｐ１のゲートと、２つのＮ型のトランジスタの一方Ｎ１のゲートと、で入力する。２つのＮＡＮＤ回路の一方はさらに、２つのＮＡＮＤ回路の他方からの信号（Ｑ）を、２つのＰ型のトランジスタの他方Ｐ２のゲートと、２つのＮ型のトランジスタの他方Ｎ２のゲートと、で入力する。２つのＮＡＮＤ回路の一方はさらに、２つのＰ型のトランジスタの一方Ｐ１のドレインと、２つのＮ型のトランジスタの一方Ｎ１のドレインと、で信号（ＸＱ）を出力する。

２つのＮＡＮＤ回路の他方は、リセット信号（Ｒ）を、２つのＰ型のトランジスタの一方Ｐ１のゲートと、２つのＮ型のトランジスタの一方Ｎ１のゲートと、で入力する。２つのＮＡＮＤ回路の他方はさらに、２つのＮＡＮＤ回路の一方からの信号（ＸＱ）を、２つのＰ型のトランジスタの他方Ｐ２のゲートと、２つのＮ型のトランジスタの他方Ｎ２のゲートと、で入力する。２つのＮＡＮＤ回路の他方はさらに、２つのＰ型のトランジスタの一方Ｐ１のドレインと、２つのＮ型のトランジスタの一方Ｎ１のドレインと、で信号（Ｑ）を出力する。

ラッチ回路６４を構成する２つのＮＡＮＤ回路のそれぞれにおいて、トランジスタＮ１のドレインは、２つのトランジスタＰ１、Ｐ２のドレインに接続される。トランジスタＮ１のソースは、トランジスタＮ２のドレインに接続される。トランジスタＮ２のソースは、第２の電位（ＧＮＤ）に接続される。２つのトランジスタＰ１、Ｐ２のソースは、第１の電位（ＶＤＤ）に接続される。なお、２つのトランジスタＮ１、Ｎ２のサブストレートは、第２の電位（ＧＮＤ）に接続され、２つのトランジスタＰ１、Ｐ２のサブストレートは、第１の電位（ＶＤＤ）に接続される。

図７に示されるラッチ回路６４は、以下の点で、一般のラッチ回路と異なる。２つのＮＡＮＤ回路のそれぞれにおいて、トランジスタＰ１の能力は、互いに直列接続された２つトランジスタＮ１、Ｎ２と等価なトランジスタの能力より低い。

好ましくは、２つのＮＡＮＤ回路のそれぞれにおいて、トランジスタＰ１の能力は、トランジスタＰ２の能力より低い。また、好ましくは、ラッチ回路６４において、２つの対称的なトランジスタ（２つのトランジスタＰ１、Ｐ１；２つのトランジスタＰ２、Ｐ２；２つのトランジスタＮ１、Ｎ１；２つのトランジスタＮ２、Ｎ２）の能力は、等しい。

たとえば、２つのＮＡＮＤ回路のそれぞれにおいて、２つのトランジスタＮ１、Ｎ２のそれぞれの能力は、図６のインバータ回路６２を構成するＮ型のトランジスタの能力と等しい。

図７に示されるトランジスタの具体的な例は、以下の通りである。トランジスタＰ１のＷｐ／Ｌｐは、１．８［μｍ］／６［μｍ］であり、トランジスタＰ２のＷｐ／Ｌｐは、５［μｍ］／１［μｍ］であり、トランジスタＮ１のＷｎ／Ｌｎは、５［μｍ］／１［μｍ］であり、トランジスタＮ２のＷｎ／Ｌｎは、５［μｍ］／１［μｍ］である。
図２に示されるトランジスタの具体的な例と比べて、Ｐ型のトランジスタの能力を低くする図７に示されるトランジスタの具体的な例は、ゲート面積を小さくすることが可能である。したがって、ノイズフィルタ回路６０は、ノイズフィルタ回路１０よりも小さいチップサイズを有することが可能となる。

図８は、図６に示されるノイズフィルタ回路６０の動作を理解するためのタイミング図を示す。
図８において、記号Ｓは、ラッチ回路６４に入力されるセット信号（Ｓ）（入力信号（ＩＮ）がインバータ回路６２によって反転された信号）を表す。記号Ｒ（ＩＮ）は、ラッチ回路１４に入力されるリセット信号、すなわち、入力信号（ＩＮ）を表す。記号Ｑ、ＸＱは、ラッチ回路６４の２つの出力のレベルを表す。なお、図８に例として示される入力信号（ＩＮ）（リセット信号（Ｒ））は、ノイズを含まない周期性の矩形波を用いて表されている。

上述の通り、ラッチ回路６４を構成する２つのＮＡＮＤ回路のそれぞれにおいて、トランジスタＰ１の能力は、互いに直列接続された２つトランジスタＮ１、Ｎ２と等価なトランジスタの能力より低い。したがって、セット信号（Ｓ）を入力するトランジスタＰ１がＯＮするとき、すなわち、ラッチ回路６４の１つの出力（ＸＱ）の立ち上がりにおいて、緩やかな立ち上がり（矢印８２参照）が生じる。また、上述の通り、トランジスタＰ２の能力は、トランジスタＰ１の能力より高い。したがって、ラッチ回路６４の出力信号（Ｑ）を入力するトランジスタＰ２がＯＮするとき、トランジスタＰ２による帰還が発生し、ラッチ回路６４の１つの出力（ＸＱ）の立ち上がりにおいて、急激な立ち上がり（矢印８４参照）が生じる。このように、ラッチ回路６４の１つの出力（ＸＱ）は、緩やかな立ち上がりとそれに続く急激な立ち上がりを有する。言い換えれば、ラッチ回路６４の１つの出力（ＸＱ）の立ち上がりは、変化点を有する。ラッチ回路６４のもう１つの出力（Ｑ）は、ラッチ回路６４の１つの出力（ＸＱ）の立ち上がりに応じて、緩やかな立ち下がり（矢印８６）とそれに続く急激な立ち下がり（矢印８８）を有する。ラッチ回路６４は、セット信号（Ｓ）およびリセット（Ｒ）信号を遅延させることが可能である。

図９は、図６に示されるノイズフィルタ回路６０の動作を理解するためのもう１つのタイミング図を示す。
図９に例として示される入力信号（ＩＮ）（リセット信号（Ｒ））は、ＨＩＧＨ側のノイズ９２を有する。ラッチ回路６４からの出力信号（ＸＱ、ＯＵＴ）は、緩やかに立ち上がるので、ノイズフィルタ回路６０は、ノイズ９２を軽減することができる。

図１０は、図６に示されるノイズフィルタ回路６０の動作を理解するための更なるタイミング図を示す。
図１０に例として示される入力信号（ＩＮ）（リセット信号（Ｒ））は、ＬＯＷ側のノイズ１０２を有する。ラッチ回路６４からの出力信号（ＸＱ、ＯＵＴ）は、緩やかに立ち下がるので、ノイズフィルタ回路６０は、ノイズ１０２を軽減することができる。

なお、図示しない次段の回路が、ラッチ回路６４からの信号の波形を整形することで、ノイズ９２、１０２は、除去される。言い換えれば、ノイズフィルタ回路６０によって軽減されたノイズ９２、１０２は、次段の回路に影響を与えない。

２． サーマルヘッドドライバ、サーマルヘッド、電子機器、および印刷システム
２．１ サーマルヘッド
図１１は、本発明に従うサーマルヘッドの概略ブロック図を示す。
図１１に示されるサーマルヘッド１１０は、セラミック板１１２の上に、複数のサーマル抵抗素子（広義には発熱素子、発熱抵抗体）が形成されている。図１１において、セラミック板１１２の長辺の１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子が配列されている。複数のサーマル抵抗素子の一端には、電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド１１０（セラミック板１１２）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッド１１０は、第１〜第Ｍ（Ｍは２以上の整数）のサーマルヘッドドライバ１２０−１、１２０−２、…、１２０−Ｍを含む。複数のサーマル抵抗素子の他端には、第１〜第Ｍのサーマルヘッドドライバ１２０−１、１２０−２、…、１２０−Ｍの出力が電気的に接続される。

第１〜第Ｍのサーマルヘッドドライバ１２０−１、１２０−２、…、１２０−Ｍの各サーマルヘッドドライバは、サーマル抵抗素子に接続される出力ドライバの出力を例えば接地電源電圧に設定することで、該サーマル抵抗素子に電流を流す（駆動する）ことができる。

２．２ サーマルヘッドドライバ
図１２は、図１１に示される各サーマルヘッドドライバ１２０の具体例を示す。
図１２に示されるサーマルヘッドドライバ１２０は、入力部に、ノイズフィルタ回路１２２−１、１２２−２、１２２−３、１２２−４を備える。ノイズフィルタ回路１２２−１、１２２−２、１２２−３、１２２−４は、上述のノイズフィルタ回路（たとえば、図１または図６に示されるノイズフィルタ回路１０，６０）で、構成される。
ノイズフィルタ回路１２２−１、１２２−２、１２２−３、１２２−４は、小さいチップサイズを有することが可能であり、したがって、小型なサーマルヘッドドライバを低コストで提供することができる。

サーマルヘッドドライバ１２０は、複数のドライバブロックＤＢ_１〜ＤＢ_Ｎ（Ｎは２以上の整数）を含む。ドライバブロックＤＢ_ｊ（１≦ｊ≦Ｎ、ｊは整数）は、出力ドライバＯＤ_ｊと、ラッチＬＴ_ｊと、フリップフロップＤＦＦ_ｊとを含むことができる。

サーマルヘッドドライバ１２０には、クロック信号ＣＬＫ、シリアルデータＳＩ、ラッチ信号ＬＡＴおよびストローブ信号ＳＴＢが、ノイズフィルタ回路１２２−１、１２２−２、１２２−３、１２２−３を介して、入力される。画素データは、シリアルデータＳＩとして、クロック信号ＣＬＫに同期してシリアルに入力される。ラッチ信号ＬＡＴは、ラッチＬＴ_１〜ＬＴ_Ｎに１ライン分の画素データを取り込むための信号である。ストローブ信号ＳＴＢは、ドライバブロックＤＢ_１〜ＤＢ_Ｎに供給される。

ドライバブロックＤＢ_１〜ＤＢ_ＮのフリップフロップＤＦＦ_１〜ＤＦＦ_Ｎは、シリアルデータＳＩとして入力される画素データがシフト方向ＳＤＲにシフトされるシフトレジスタを構成する。シフトレジスタを構成する各フリップフロップは、クロック信号ＣＬＫの変化タイミングに同期して、前段のフリップフロップの出力を取り込むと共に、フリップフロップに取り込んだデータを出力する。

ラッチＬＴ_ｊは、ラッチ信号ＬＡＴが例えばＨレベルのとき、フリップフロップＤＦＦ_ｊに取り込んだデータをラッチ（保持）する。ラッチＬＴ_ｊにラッチされたデータは、出力制御回路ＯＣ_ｊに入力される。出力制御回路ＯＣ_ｊは、出力ドライバＯＤ_１の出力制御を行う出力制御信号ｃｎｔ_１を生成する。

出力ドライバＯＤ_ｊは、Ｎ型金属酸化膜半導体（Metal Oxide Semiconductor:ＭＯＳ）トランジスタ（以下、単にＭＯＳトランジスタと略す）により構成される。このＭＯＳトランジスタのドレインが、ドライバ出力ＤＯｊとなる。ドライバブロックＤＢ_１〜ＤＢ_Ｎの出力ドライバＯＤ_１〜ＯＤ_Ｎを構成するＭＯＳトランジスタのソースには、接地電源電圧ＧＮＤが供給される。出力ドライバＯＤ_ｊを構成するＭＯＳトランジスタのゲートには、出力制御回路ＯＣ_ｊからの出力制御信号ｃｎｔ_ｊが供給される。図１２では、出力制御信号ｃｎｔ_ｊにより、出力ドライバＯＤ_ｊを構成するＭＯＳトランジスタのソース・ドレイン間が電気的に導通することで、ドライバ出力ＤＯｊが接地電源電圧ＧＮＤに設定される。

出力制御回路ＯＣ_ｊは、ストローブ信号ＳＴＢと、ドライバブロックＤＢ_ｊに対応した画素データ（ラッチＬＴ_ｊにラッチされた画素データ）とに基づいて、出力制御信号ｃｎｔ_ｊを生成する。

２．２．１ 変形例
サーマルヘッドドライバ１２０以外の集積回路（たとえば、表示用ドライバ（たとえば、液晶ドライバ、プラズマパネルドライバ、ＬＥＤ表示ドライバ、有機ＥＬ表示ドライバ）、プリンタ用のドライバ（たとえば、ＬＥＤプリントヘッドドライバ、有機ＥＬプリントヘッドドライバ）などのドライバ）も、入力部に、または集積回路の内部（たとえば、集積回路内のノイズの発生しやすい回路の近くの回路、集積回路内のノイズの発生しやすい回路の近くに配置される信号配線を入力する回路）に、上述のノイズフィルタ回路を備えることができる。また、ディスクリート素子を使用する回路も、上述のノイズフィルタ回路を備えることができる。

２．３ 電子機器
図１３は、図１１に示されるサーマルヘッド１１０を備えるサーマルプリンタの具体例の主要部分のみの縦断面図を示す。
プリンタ装置１３０内には、感熱紙がロール紙１３２としてセットされる用に構成されている。ロール紙１３２の印刷対象部分は、所与の紙送り機構（紙送り手段）により１ラインずつ紙送り方向１３３の方向に送り出される。そして、この印刷対象部分は、ハウジング１３４内で印刷ヘッド１３５の方に導かれる。印刷ヘッド１３５は、図１１のサーマルヘッド１１０を搭載する。ロール紙１３２の印刷対象部分が、印刷ヘッド１３５およびプラテン１３６の間を通過する際に、印刷ヘッド１３５により該印刷対象部分に所定の印刷が行われる。

紙送り機構は、印刷対象部分を更に紙送り方向１３３に送り出し、カッター１３７によりロール紙１３２が切断されて、切断後の用紙がレシート１３８として取り出し可能となる。

またハウジング１３４内には、印刷ヘッド１３５の前段に、用紙エンドセンサ１３９が設けられており、ロール紙１３２が紙送り方向１３３に送られる際にロール紙１３２の端を検知できる。

２．３．１ 変形例
サーマルプリンタ１３０以外の電子機器（たとえば、液晶装置）も、上述のノイズフィルタ回路を含む制御回路を備えることができる。

２．４ 印刷システム
図１４は、図１１に示されるサーマルヘッド１１０を含む印刷システムの具体例を示す。
図１４に示される印刷システム１４０は、ホストコンピュータ１４２（広義には制御部）と、レシート１３８等を発行するプリンタ装置１４４とを含む。ホストコンピュータ１４２は、本体１４５と、表示装置１４６と、キーボード１４７と、ポインティングデバイスとしてのマウス１４８とを含む。
プリンタ装置１４４は、たとえば、図１３に示されるプリンタ装置１３０で構成される。

図１５は、図１４に示されるホストコンピュータ１４２の概略ブロック図を示す。
ホストコンピュータ１４２では、ＣＰＵ（Central Processing Unit)１５１に、バスライン１５２を介して、プログラムデータ等が格納されたＲＯＭ（Read Only Memory）１５３、データ処理の作業エリアや印刷データがバッファリングされるＲＡＭ（Random Access Memory）１５４、プリンタ装置１４４に印刷データや印刷コマンド等を送信する通信インタフェース１５５、表示装置１４６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラ１５６、キーボード１４７から入力キーに対応するキー信号を取り込むキーボードコントローラ１５７、マウス１４８とのデータ等のやり取りを制御するマウスコントローラ１５８が接続されている。また、プリンタ装置１４４は、通信インタフェース１５５からの印刷データ等を受信する通信インタフェース１５９を含む。

ＣＰＵ１５１は、ＲＯＭ１５３又はＲＡＭ１５４に格納されたプログラムに従って所定の印刷処理を実行し、印刷データをＲＡＭ１５４に展開したり、ＲＡＭ１５４の印刷データを、通信インタフェース１５５を介してプリンタ装置１４４に転送したりすることができる。

２．４．１ 変形例
印刷システム１４０以外のシステムも、上述のノイズフィルタ回路を含む電子機器を備えることができる。

当業者は、上述した本発明に従う各実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。

本発明に従うノイズフィルタ回路（第１実施形態）の概略ブロック図。 図１に示されるラッチ回路１４の具体例。 図１に示されるノイズフィルタ回路１０の動作を理解するためのタイミング図。 図１に示されるノイズフィルタ回路１０の動作を理解するためのもう１つのタイミング図。 図１に示されるノイズフィルタ回路１０の動作を理解するための更なるタイミング図。 本発明に従うもう１つのノイズフィルタ回路（第２実施形態）の概略ブロック図。 図６に示されるラッチ回路６４の具体例。 図６に示されるノイズフィルタ回路６０の動作を理解するためのタイミング図。 図６に示されるノイズフィルタ回路６０の動作を理解するためのもう１つのタイミング図。 図６に示されるノイズフィルタ回路６０の動作を理解するための更なるタイミング図。 本発明に従うサーマルヘッドの概略ブロック図。 図１１に示される各サーマルヘッドドライバ１２０の具体例。 図１１に示されるサーマルヘッド１１０を備えるサーマルプリンタの具体例の主要部分のみの縦断面図。 図１１に示されるサーマルヘッド１１０を含む印刷システムの具体例。 図１４に示されるホストコンピュータ１４２の概略ブロック図。

符号の説明

１０、６０ ノイズフィルタ回路、 １２、６２ インバータ回路、
１４、６４ ラッチ回路、 １６ 波形整形回路、 １１０ サーマルヘッド、
１１２ セラミック板、 １２０、１２０−１〜１２０−Ｍ サーマルヘッドドライバ、
１３０ プリンタ装置、 １３２ ロール紙、 １３３ 紙送り方向、
１３４ ハウジング、 １３５ 印刷ヘッド、 １３６ プラテン、
１３７ カッター、 １３８ レシート、 １４０ 印刷システム、
１４２ ホストコンピュータ、 １４５ 本体、 １４６ 表示装置、
１４７ キーボード、 １４８ マウス、 ＣＬＫ クロック信号、
ＤＢ_１〜ＤＢ_Ｎ ドライバブロック、 ＤＦＦ_１〜ＤＦＦ_Ｎ フリップフロップ、
ＤＯ１〜ＤＯＮ ドライバ出力、 ｄ１、ｄ２ 遅延量、 ＩＮ 入力信号、
ＬＴ_１〜ＬＴ_Ｎ ラッチ、 ＬＡＴ ラッチ信号、 ＯＣ_１〜ＯＣ_Ｎ 出力制御回路、
ＯＤ_１〜ＯＤ_Ｎ 出力ドライバ、 ＯＵＴ 出力信号、 Ｑ、ＸＱ 出力レベル、
Ｒ リセット信号、 Ｓ セット信号、 ＳＩ シリアルデータ、
ＳＴＢ ストローブ信号、 ＶＤＤ、ＶＨ 電源電圧

Claims (16)

1. 入力信号を入力するラッチ回路を備えるノイズフィルタ回路であって、
   前記ラッチ回路は、第１および第２の論理演算回路を含み、
   前記第１および第２の論理演算回路のそれぞれは、第１および第２の導電型の第１のトランジスタと、第１および第２の導電型の第２のトランジスタと、を含み、
   前記第１および第２の論理演算回路の一方における第１および第２の導電型の第１のトランジスタは、セット信号を入力し、第１の出力レベルを出力し、
   前記第１および第２の論理演算回路の他方における第１および第２の導電型の第１のトランジスタは、リセット信号を入力し、第２の出力レベルを出力し、
   前記第１および第２の論理演算回路の一方における第１および第２の導電型の第２のトランジスタは、前記第２の出力レベルを入力し、
   前記第１および第２の論理演算回路の他方における第１および第２の導電型の第２のトランジスタは、前記第１の出力レベルを入力し、
   前記第１および第２の論理演算回路のそれぞれにおいて、
   前記第１のトランジスタに属する第１および第２の導電型の一方の型のトランジスタは、前記第２のトランジスタに属する第１および第２の導電型の一方の型のトランジスタと並列に接続され、
   前記第１のトランジスタに属する第１および第２の導電型の他方の型のトランジスタは、前記第２のトランジスタに属する第１および第２の導電型の他方の型のトランジスタと直列に接続され、
   前記第１のトランジスタに属する第１および第２の導電型の一方の型の前記トランジスタの能力は、前記第１のトランジスタに属する第１および第２の導電型の他方の型の前記トランジスタの能力、および、前記第２のトランジスタに属する第１および第２の導電型の他方の型の前記トランジスタの能力より低く、
   前記ラッチ回路は、前記第１または第２の出力レベルを出力信号として出力する、ノイズフィルタ回路。
2. 請求項１において、
   前記第１および第２の論理演算回路のそれぞれは、論理和回路であり、
   前記第１の論理和回路は、Ｐ型およびＮ型の第１のトランジスタと、Ｐ型およびＮ型の第２のトランジスタと、を含み、
   前記第２の論理和回路は、Ｐ型およびＮ型の第１のトランジスタと、Ｐ型およびＮ型の第２のトランジスタと、を含み、
   前記第１の論理和回路における前記第１および第２の導電型の第１のトランジスタは、セット信号を入力し、第１の出力レベルを出力し、
   前記第２の論理和回路における前記第１および第２の導電型の第１のトランジスタは、リセット信号を入力し、第２の出力レベルを出力し、
   前記第１の論理和回路における前記第１および第２の導電型の第２のトランジスタは、前記第２の出力レベルを入力し、
   前記第２の論理和回路における前記第１および第２の導電型の第２のトランジスタは、前記第１の出力レベルを入力し、
   前記第１の論理和回路において、前記Ｎ型の第１トランジスタは、前記Ｎ型の第２トランジスタと並列に接続され、前記Ｐ型の第１トランジスタは、前記Ｐ型の第２トランジスタと直列に接続され、前記Ｎ型の第１トランジスタの能力は、前記Ｐ型の第１トランジスタの能力および前記Ｐ型の第２トランジスタの能力より低く、
   前記第２の論理和回路において、前記Ｎ型の第１トランジスタは、前記Ｎ型の第２トランジスタと並列に接続され、前記Ｐ型の第１トランジスタは、前記Ｐ型の第２トランジスタと直列に接続され、前記Ｎ型の第１トランジスタの能力は、前記Ｐ型の第１トランジスタの能力および前記Ｐ型の第２トランジスタの能力より低い、ノイズフィルタ回路。
3. 請求項１において、
   前記第１および第２の論理演算回路のそれぞれは、論理積回路であり、
   前記第１の論理積回路は、Ｐ型およびＮ型の第１のトランジスタと、Ｐ型およびＮ型の第２のトランジスタと、を含み、
   前記第２の論理積回路は、Ｐ型およびＮ型の第１のトランジスタと、Ｐ型およびＮ型の第２のトランジスタと、を含み、
   前記第１の論理積回路における前記第１および第２の導電型の第１のトランジスタは、セット信号を入力し、第１の出力レベルを出力し、
   前記第２の論理積回路における前記第１および第２の導電型の第１のトランジスタは、リセット信号を入力し、第２の出力レベルを出力し、
   前記第１の論理積回路における前記第１および第２の導電型の第２のトランジスタは、前記第２の出力レベルを入力し、
   前記第２の論理積回路における前記第１および第２の導電型の第２のトランジスタは、前記第１の出力レベルを入力し、
   前記第１の論理積回路において、前記Ｐ型の第１トランジスタは、前記Ｐ型の第２トランジスタと並列に接続され、前記Ｎ型の第１トランジスタは、前記Ｎ型の第２トランジスタと直列に接続され、前記Ｐ型の第１トランジスタの能力は、前記Ｎ型の第１トランジスタの能力および前記Ｎ型の第２トランジスタの能力より低く、
   前記第２の論理積回路において、前記Ｐ型の第１トランジスタは、前記Ｐ型の第２トランジスタと並列に接続され、前記Ｎ型の第１トランジスタは、前記Ｎ型の第２トランジスタと直列に接続され、前記Ｐ型の第１トランジスタの能力は、前記Ｎ型の第１トランジスタの能力および前記Ｎ型の第２トランジスタの能力より低い、ノイズフィルタ回路。
4. 請求項１乃至３のいずれかにおいて、
   前記入力信号を入力するインバータ回路を、
   さらに備え、
   前記ラッチは、前記入力信号および前記インバータ回路からの信号を、前記セット信号および前記リセット信号として入力する、ノイズフィルタ回路。
5. 請求項１乃至４のいずれかにおいて、
   前記第１および第２の論理演算回路のそれぞれにおいて、前記第１のトランジスタに属する第１および第２の導電型の一方の型の前記トランジスタの能力は、前記第２のトランジスタに属する第１および第２の導電型の一方の型の前記トランジスタの能力より低い、ノイズフィルタ回路。
6. 請求項１乃至５のいずれかにおいて、
   前記ラッチ回路における対称的な２つトランジスタの少なくとも１組において、前記対称的な２つのトランジスタの能力は、等しい、ノイズフィルタ回路。
7. 請求項１乃至６のいずれかにおいて、
   前記第１および第２の出力レベルの一方の立ち上がりは、変化点を介して、緩やかな部分およびそれに続く急激な部分を有し、前記変化点は、前記ラッチ回路の電源電圧の１／２よりも高く、
   前記第１および第２の出力レベルの他方の立ち下がりは、変化点を介して、緩やかな部分およびそれに続く急激な部分を有し、前記変化点は、前記電源電圧の１／２よりも低い、ノイズフィルタ回路。
8. 請求項１乃至７のいずれかにおいて、
   前記ラッチ回路からの前記出力信号を入力する波形整形回路を、
   さらに備え、
   前記波形整形回路からの信号を出力信号として出力するノイズフィルタ回路。
9. 請求項８において、
   前記ラッチ回路からの前記出力信号の立ち上がりは、変化点を介して、緩やかな部分およびそれに続く急激な部分を有し、前記波形整形回路の第１の入力閾値は、前記変化点よりも急激な部分に設定され、
   前記ラッチ回路からの前記出力信号の立ち下がりは、変化点を介して、緩やかな部分およびそれに続く急激な部分を有し、前記波形整形回路の第２の入力閾値は、前記変化点よりも急激な部分に設定される、ノイズフィルタ回路。
10. 請求項１乃至９のいずれかのノイズフィルタ回路を備えるサーマルヘッドドライバ。
11. 請求項１０のサーマルヘッドドライバを備えるサーマルヘッド。
12. 請求項１乃至９のいずれかのノイズフィルタ回路を備える電子機器。
13. 請求項１乃至９のいずれかのノイズフィルタ回路を含むプリンタ装置を備える印刷システム。
14. ノイズフィルタ方法であって、
    入力信号を準備すること、
    前記入力信号を反転させること、
    前記入力信号および前記反転させた信号を、セット信号及びリセット信号としてラッチ回路に入力すること、
    ２つの出力レベルの一方の立ち上がりが緩やかな部分を有して、前記２つの出力レベルの前記一方が遅延するように、ラッチ回路を動作させること、
    前記２つの出力レベルの他方の立ち下がりが緩やかな部分を有して、前記２つの出力レベルの前記他方が遅延するように、前記ラッチ回路を動作させること、
    前記２つの出力レベルの前記一方または他方を出力信号として出力すること、
    を含むノイズフィルタ方法。
15. 請求項１４において、
    前記２つの出力レベルの前記一方の前記立ち上がりが、前記緩やかな部分およびそれに続く急激な部分を有するように、前記ラッチ回路を動作させること、および
    前記２つの出力レベルの前記他方の前記立ち下がりが、前記緩やかな部分およびそれに続く急激な部分を有するように、前記ラッチ回路を動作させること、
    をさらに含むノイズフィルタ方法。
16. 請求項１５において、
    前記２つの出力レベルの前記一方または他方の前記急激な部分に閾値を設定すること、
    前記閾値によって、前記２つの出力レベルの前記一方または他方の波形を整形すること、および
    前記波形整形された信号を出力信号として出力すること、
    をさらに含むノイズフィルタ方法。

Images