CN108667446A - 一种sr锁存器 - Google Patents

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王芳芳
曾传滨
高林春
罗家俊
韩郑生
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Abstract

本发明提供了一种SR锁存器，所述锁存器包括：至少四个门结构，至少所述四个门结构的输出端构成至少四个数据存储节点；其中，所述门结构包括：与非门结构或或非门结构；如此，利用增加数据存储节点的方式加固与非门结构的SR锁存器，电路设计简单，因此数据处理速度不会受到影响；锁存数据由数据存储节点中的数据直接输出，提高电路的输出驱动能力及处理速度；并且，当某一个数据存储节点电压被上拉或下拉时，节点电压由导通着的MOS管还原到原节点电压，从而防止该数据存储节点意外翻转，实现SR锁存器的保持功能，降低了电路的单粒子瞬变敏感性，有效提高了电路的抗SEU能力。

Description

一种SR锁存器
技术领域
本发明属于电路设计技术领域，尤其涉及一种SR锁存器。
背景技术
空间辐射环境中充斥着大量的高能粒子，它们对半导体器件造成复杂的影响，其中影响较为显著的是单粒子效应。所谓单粒子效应为：当单粒子入射MOSFET时，电离电荷漂移、扩散以及寄生双极效应导致漏端短时间内收集到大量电荷，产生瞬态电流脉冲，瞬态电流脉冲导致电路电压抖动，即单粒子瞬变(SET，Single Event Transient)，瞬态电流脉冲向后端电路传播导致电路逻辑发生改变，即单粒子翻转(SEU，Single Event Upset)。
现有技术中，大多数抗单粒子效应的SRAM存储单元由锁存器构成，锁存器一般会利用双互锁存储单元(DICE，Dual Interlocked storage Cell)或者通过增加额外逻辑提高集成电路的抗SEU能力；但是上述方式会增加电路版图设计的难度及周围电路的复杂度、并会导致电路驱动能力降低、增大功耗甚至存储不确定的问题。
由此可见，现有技术中存在因为了提高电路的抗SEU能力，导致锁存器电路的规模及复杂度增大，且电路处理速度降低的技术问题。
发明内容
针对现有技术存在的问题，本发明实施例提供了一种(SR，Set-Reset Latch)锁存器，用于解决现有技术中，为了提高电路的抗SEU能力，导致锁存器电路的规模及复杂度增大，且电路处理速度及驱动能力降低的技术问题。
本发明提供一种SR锁存器，所述锁存器包括：至少四个门结构，至少所述四个门结构的输出端构成至少四个数据存储节点；其中，所述门结构包括：与非门结构或或非门结构。
上述方案中，若所述门结构为与非门结构，所述门结构包括：第一与非门、第二与非门、第三与非门及第四与非门；其中，
所述第一与非门包括：第一N型金属-氧化物-半导体管(NMOS，N-Metal-Oxide-Semiconductor)、第二NMOS管、第一n型衬底、p沟道，靠空穴的流动运送电流的MOS管(PMOS，positive channel Metal Oxide Semiconductor)管及第二PMOS管；所述第一与非门的输出端为第一数据存储节点；
所述第二与非门包括：第三NMOS管、第四NMOS管、第三PMOS管、及第四PMOS管；所述第二与非门的输出端为第二数据存储节点；
所述第三与非门包括：第五NMOS管、第六NMOS管、第五PMOS管、及第六PMOS管；所述第三与非门的输出端为第三数据存储节点；
所述第四与非门包括：第七NMOS管、第八NMOS管、第七PMOS管、及第八PMOS管；所述第四与非门的输出端为第四数据存储节点。
上述方案中，所述第一PMOS管的源极及第二PMOS管的源极接地，所述第一PMOS管的源极及第二PMOS管的漏极与所述第一数据存储节点相连；所述第一PMOS管的栅极与所述第四数据存储节点相连；所述第二PMOS管的栅极为第一S输入端；
所述第一NMOS管的源极与所述第二NMOS管的漏极相连，所述第一NMOS管的漏极与所述第一数据存储节点相连，所述第一NMOS管的栅极与所述第二数据存储节点相连，所述第二NMOS管的源极接地，所述第二NMOS管的漏极与所述第一NMOS管的源极相连，所述第二NMOS管的栅极为第二S输入端。
上述方案中，所述第三PMOS管的源极及所述第四PMOS管的源极接地，所述第三PMOS管的漏极及所述第四PMOS管的漏极与所述第二数据存储节点相连，所述第三PMOS管的栅极与所述第一数据存储节点相连，所述第四PMOS管的栅极为第一R输入端；
所述第三NMOS管的源极与所述第四NMOS管的漏极相连，所述第三NMOS管的漏极与所述第二数据存储节点相连，所述第三NMOS管的栅极与所述第三数据存储节点相连，所述第四NMOS管的源极接地，所述第四NMOS管漏极与所述第三NMOS管的源极相连，所述第四NMOS管的栅极为第二R输入端。
上述方案中，所述第五PMOS管的源极与所述第六PMOS管的源极接地，所述第五PMOS管的漏极与所述第六PMOS管的漏极与所述第三数据存储节点相连，所述第五PMOS管的栅极与所述第二数据存储节点相连，所述第六PMOS管的栅极为第三S输入端；
所述第五NMOS管的源极与所述第六NMOS管的漏极相连，所述第五NMOS管的漏极与所述第三数据存储节点相连，所述第五NMOS管的栅极与所述第四数据存储节点相连，所述第六NMOS管的源极接地，所述第六NMOS管的漏极与所述第五NMOS管的源极相连，所述第六NMOS管的栅极为第四S输入端。
上述方案中，所述第七PMOS管的源极及所述第八PMOS管的源极接地，所述第七PMOS管的漏极及所述第八PMOS管的漏极与所述第四数据存储节点相连，所述第七PMOS管的栅极与所述第三数据存储节点相连，所述第八PMOS管的栅极为第三R输入端；
所述第七NMOS管的源极与所述第八NMOS管的漏极相连，所述第七NMOS管的漏极与所述第四数据存储节点相连，所述第七NMOS管的栅极与所述第一数据存储节点相连，所述第八NMOS管的源极接地，所述第八NMOS管的漏极与所述第七NMOS管的源极相连，所述第八NMOS管的栅极为第四R输入端。
上述方案中，若所述门结构为或非门结构时，所述锁存器包括：第一或非门、第二或非门、第三或非门及第四或非门；其中，
所述第一或非门包括：第九PMOS管、第十PMOS管、第九NMOS管及第十NMOS管；所述第一或非门的输出端为第五数据存储节点；
所述第二或非门包括：第十一PMOS管、第十二PMOS管、第十一NMOS管及第十二NMOS管；所述第二或非门的输出端为第六数据存储节点；
所述第三或非门包括：第十三PMOS管、第十四PMOS管、第十三NMOS管及第十四NMOS管；所述第三或非门的输出端为第七数据存储节点；
所述第四或非门包括：第十五PMOS管、第十六PMOS管、第十五NMOS管及第十六NMOS管；所述第四或非门的输出端为第八数据存储节点。
上述方案中，所述第九PMOS管的栅极为第五R输入端，所述第九PMOS管的源极接地，所述第九PMOS管的漏极与所述第十PMOS管的源极相连，所述第十PMOS管的栅极与所述第八数据存储节点相连，所述第十PMOS管的源极与所述第九PMOS管的漏极相连，所述第十PMOS管的漏极与所述第五数据存储节点相连；
所述第九NMOS管的源极及所述第十NMOS管的源极接地，所述第九NMOS管的漏极、所述第十NMOS管的漏极均与所述第五数据存储节点相连；所述第九NMOS管的栅极为第六R输入端，所述第十NMOS管的栅极与所述第六数据存储节点相连。
上述方案中，所述第十一PMOS管的栅极为第五S输入端，所述第十一PMOS管的源极接地，所述第十一PMOS管的漏极与所述第十二PMOS管的源极相连，所述第十二PMOS管的栅极与所述第五数据存储节点相连，所述第十二PMOS管的源极与所述第十一PMOS管的漏极相连，所述第十二PMOS管的漏极与所述第六数据存储节点相连；
所述第十一NMOS管的源极及所述第十二NMOS管的源极接地，所述第十一NMOS管的漏极、所述第十二NMOS管的漏极与所述第六数据存储节点相连；所述第十一NMOS管的栅极为第六S输入端，所述第十二NMOS管的栅极与所述第七数据存储节点相连。
上述方案中，所述第十三PMOS管的栅极为第七R输入端，所述第十三PMOS管的源极接地，所述第十三PMOS管的漏极与所述第十四PMOS管的源极相连，所述第十四PMOS管的栅极与所述第六数据存储节点相连，所述第十四PMOS管的源极与所述第十三PMOS管的漏极相连，所述第十四PMOS管的漏极与所述第七数据存储节点相连；
所述第十三NMOS管的源极及所述第十四NMOS管的源极接地，所述第十三NMOS管的漏极、所述第十四NMOS管的漏极与所述第七数据存储节点相连；所述第十三NMOS管的栅极为第八R输入端，所述第十四NMOS管的栅极与所述第八数据存储节点相连。
本发明提供了一种SR锁存器，所述锁存器包括：至少四个门结构，至少所述四个门结构的输出端构成至少四个数据存储节点；其中，所述门结构包括：与非门结构或或非门结构；如此，利用增加数据存储节点的方式加固与非门结构的SR锁存器，电路设计简单，因此数据处理速度不会受到影响；锁存数据由数据存储节点中的数据直接输出，提高电路的输出驱动能力及处理速度；并且，当某一个数据存储节点电压被上拉或下拉时，节点电压由导通着的MOS管还原到原节点电压，从而防止该数据存储节点意外翻转，实现SR锁存器的保持功能，降低了电路的单粒子瞬变敏感性，有效提高了电路的抗SEU能力。
附图说明
图1为本发明实施例提供的与非门结构的SR锁存器的整体结构示意图；
图2为本发明实施例提供的SR锁存器中输入端S的输入电平信号示意图；
图3为本发明实施例提供的SR锁存器中输入端R的输入电平信号示意图；
图4为本发明实施例提供的SR锁存器中输出端Q的输出电平信号示意图；
图5为本发明实施例提供的SR锁存器中输出端QB的输出电平信号示意图；
图6为本发明实施例提供的SR锁存器中SET注入示意图；
图7为本发明实施例提供的或非门结构的SR锁存器的整体结构示意图。
具体实施方式
为了解决现有技术中，为了提高电路的抗SEU能力，导致锁存器电路的规模及复杂度增大，且电路处理速度及驱动能力降低的技术问题，本发明提供了一种SR锁存器，所述锁存器包括：至少四个门结构，至少所述四个门结构的输出端构成至少四个数据存储节点；其中，所述门结构包括：与非门结构或或非门结构。
下面通过附图及具体实施例对本发明的技术方案做进一步的详细说明。
本实施例提供一种SR锁存器，所述锁存器包括：所述锁存器包括：至少四个门结构，至少所述四个门结构的输出端构成至少四个数据存储节点；其中，所述门结构包括：与非门结构或或非门结构。本实施例均是以四个门结构为例进行介绍的。
若所述门结构为与非门结构，如图1所示，所述锁存器包括：第一与非门、第二与非门、第三与非门及第四与非门；其中，所述第一与非门包括：第一NMOS管(NMOS0)、第二NMOS管(NMOS1)、第一PMOS管(PMOS0)及第二PMOS管(PMOS1)；所述第一NMOS管与所述第二NMOS管构成与门，所述第一PMOS管及第二PMOS管构成非门。所述第一与非门的输出端为第一数据存储节点A。
所述第二与非门包括：第三NMOS管(NMOS2)、第四NMOS管(NMOS3)、第三PMOS管(PMOS2)及第四PMOS管(PMOS3)；所述第三NMOS管与所述第四NMOS管构成与门，所述第三PMOS管及第四PMOS管构成非门。所述第二与非门的输出端为第二数据存储节点B。
所述第三与非门包括：第五NMOS管(NMOS4)、第六NMOS管(NMOS5)、第五PMOS管(PMOS4)、及第六PMOS管(PMOS5)；所述第五NMOS管与所述第六NMOS管构成与门，所述第五PMOS管及第六PMOS管构成非门。所述第三与非门的输出端为第三数据存储节点C；
所述第四与非门包括：第七NMOS管(NMOS6)、第八NMOS管(NMOS7)、第七PMOS管(PMOS6)及第八PMOS管(PMOS7)；所述第七NMOS管与所述第八NMOS管构成与门，所述第七PMOS管及第八PMOS管构成非门。所述第四与非门的输出端为第四数据存储节点D。
具体地，继续参见图1，所述第一PMOS管的源极及第二PMOS管的源极接地，所述第一PMOS管的源极及第二PMOS管的漏极与所述第一数据存储节点相连；所述第一PMOS管的栅极与所述第四数据存储节点相连；所述第二PMOS管的栅极为第一S输入端。所述第一NMOS管的源极与所述第二NMOS管的漏极相连，所述第一NMOS管的漏极与所述第一数据存储节点相连，所述第一NMOS管的栅极与所述第二数据存储节点相连，所述第二NMOS管的源极接地，所述第二NMOS管的漏极与所述第一NMOS管的源极相连，所述第二NMOS管的栅极为第二S输入端。
所述第三PMOS管的源极及所述第四PMOS管的源极接地，所述第三PMOS管的漏极及所述第四PMOS管的漏极与所述第二数据存储节点相连，所述第三PMOS管的栅极与所述第一数据存储节点相连，所述第四PMOS管的栅极为第一R输入端。所述第三NMOS管的源极与所述第四NMOS管的漏极相连，所述第三NMOS管的漏极与所述第二数据存储节点相连，所述第三NMOS管的栅极与所述第三数据存储节点相连，所述第四NMOS管的源极接地，所述第四NMOS管漏极与所述第三NMOS管的源极相连，所述第四NMOS管的栅极为第二R输入端。
所述第五PMOS管的源极与所述第六PMOS管的源极接地，所述第五PMOS管的漏极与所述第六PMOS管的漏极与所述第三数据存储节点相连，所述第五PMOS管的栅极与所述第二数据存储节点相连，所述第六PMOS管的栅极为第三S输入端。所述第五NMOS管的源极与所述第六NMOS管的漏极相连，所述第五NMOS管的漏极与所述第三数据存储节点相连，所述第五NMOS管的栅极与所述第四数据存储节点相连，所述第六NMOS管的源极接地，所述第六NMOS管的漏极与所述第五NMOS管的源极相连，所述第六NMOS管的栅极为第四S输入端。
所述第七PMOS管的源极及所述第八PMOS管的源极接地，所述第七PMOS管的漏极及所述第八PMOS管的漏极与所述第四数据存储节点相连，所述第七PMOS管的栅极与所述第三数据存储节点相连，所述第八PMOS管的栅极为第三R输入端。所述第七NMOS管的源极与所述第八NMOS管的漏极相连，所述第七NMOS管的漏极与所述第四数据存储节点相连，所述第七NMOS管的栅极与所述第一数据存储节点相连，所述第八NMOS管的源极接地，所述第八NMOS管的漏极与所述第七NMOS管的源极相连，所述第八NMOS管的栅极为第四R输入端。
而数据存储节点既作为上个与非门的输出端口，又作为下个与非门的输入端，A既作为第一与非门的输出端，又作为第三PMOS管和第七NMOS管的输入端；B既作为第二与非门的输出端，又作为第五PMOS管和第一NMOS管的输入端；C既作为第三与非门的输出端，又作为第七PMOS管和第三NMOS管的输入端；D既作为第四与非门的输出端，又作为第一PMOS管和第五NMOS管的输入端。
在具体工作时，整个与非门SR锁存器的输入端为S输入端及R输入端，输出端为Q和QB。当S输入端为高电平，R输入端为低电平，即S＝1，R＝0时，第四PMOS管导通，第二数据存储节点B被置1；第五PMOS管及第六PMOS管截止，第三数据存储节点C被置0；第七PMOS管及第八PMOS管导通，第四数据存储节点D被置1；第一PMOS管及第二PMOS管截止，第一数据存储节点A被置0。即数据存储节点ABCD分别被置位为0101，用于实现SR锁存器的置位功能，SET注入不会导致数据节点翻转。
当S输入端为低电平，R输入端为高电平，即S＝0，R＝1时，第二PMOS管导通，第一数据存储节点A被置1；第三PMOS管及第四PMOS管截止，第二数据存储节点B被置0；第五PMOS管及第六PMOS管导通，第三数据存储节点C被置1；第七PMOS管及第八PMOS管截止，第四数据存储节点D被置0。即数据存储节点ABCD分别被置位为1010，用于实现SR锁存器的复位功能，SET注入不会导致数据节点翻转。
当S输入端为高电平，R输入端为高电平，即S＝1，R＝1时，第二PMOS管、第四PMOS管、第六PMOS管、第八PMOS管截止，第二NMOS管、第四NMOS管、第六NMOS管、第八NMOS管导通。当某一个数据存储节点的电压被上拉或下拉时，节点的电压由导通着的MOS管还原到原节点电压，从而防止该单元意外翻转，实现SR锁存器的保持功能，即SET注入不会导致数据节点翻转。比如：若节点A与节点C同为高电位，节点B与节点D同为低电位，如果SET注入第三PMOS管，节点B的电位短暂上拉，第五PMOS管截止，但节点C的电位短时间内保持不变，第三NMOS管持续导通，SET作用结束后节点B的电位就会恢复；与此同时，因为节点C的电位短时间内保持不变，就没有电流向节点D补充电荷，所以即使节点A在第一NMOS管的下拉电流作用下出现短暂下降，使第七NMOS管截止，但节点D的电压仍然保持不变，也即第一PMOS管持续导通，在SET作用结束后节点A的电压也会恢复。总之，SET注入结束后电路恢复，锁存器工作状态恢复正常。
当S＝0，R＝0时，电路输出电位不确定，规定这种逻辑不能出现。
仿真过程中，图2为S输入端的输入信号，图3为R输入端的输入信号，图4为输出端Q的输出信号，图5为输出端QB的输出信号，图6为提供的SET注入；图2至图6的横坐标均为时间，这样的话，在不同的时刻，S和R输入端可以提供不同的输入电平。这样可以对S＝1，R＝0；S＝0，R＝1；以及S＝1，R＝1的情况进行仿真。
图6中在10ns左右，SET注入，可以看出QB和Q在此时出现一个短暂的翻转后立即回复正常，也就是说，该锁存器可以实现良好的抗SEU能力。
当所述门结构为或非门结构时，所述锁存器包括：第一或非门、第二或非门、第三或非门及第四或非门；其中，
所述第一或非门包括：第九PMOS管(PMOS9)、第十PMOS管(PMOS10)、第九NMOS管(NMOS9)及第十NMOS管(NMOS10)；所述第九PMOS管及第十PMOS管构成非门，所述第九NMOS管及第十NMOS管构成与门；所述第一或非门的输出端为第五数据存储节点A1。
所述第二或非门包括：第十一PMOS管(PMOS11)、第十二PMOS管(PMOS12)、第十一NMOS管(NMOS11)及第十二NMOS管(NMOS12)；所述第十一PMOS管及第十二PMOS管构成非门，所述第十一NMOS管及第十二NMOS管构成与门；所述第二或非门的输出端为第六数据存储节点B1；
所述第三或非门包括：第十三PMOS管(PMOS13)、第十四PMOS管(PMOS14)、第十三NMOS管(NMOS13)及第十四NMOS管(NMOS14)；所述第十三PMOS管及第十四PMOS管构成非门，所述第十三NMOS管及第十四NMOS管构成与门；所述第三或非门的输出端为第七数据存储节点C1；
所述第四或非门包括：第十五PMOS管(PMOS15)、第十六PMOS管(PMOS16)、第十五NMOS管(NMOS15)及第十六NMOS(NMOS16)管；所述第十五PMOS管及第十六PMOS管构成非门，所述第十五NMOS管及第十六NMOS管构成与门；所述第四或非门的输出端为第八数据存储节点D1。
具体地，继续参见图7，所述第九PMOS管的栅极为第五R输入端，所述第九PMOS管的源极接地，所述第九PMOS管的漏极与所述第十PMOS管的源极相连，所述第十PMOS管的栅极与所述第八数据存储节点相连，所述第十PMOS管的源极与所述第九PMOS管的漏极相连，所述第十PMOS管的漏极与所述第五数据存储节点相连；
所述第九NMOS管的源极及所述第十NMOS管的源极接地，所述第九NMOS管的漏极、所述第十NMOS管的漏极均与所述第五数据存储节点相连；所述第九NMOS管的栅极为第六R输入端，所述第十NMOS管的栅极与所述第六数据存储节点相连。
所述第十一PMOS管的栅极为第五S输入端，所述第十一PMOS管的源极接地，所述第十一PMOS管的漏极与所述第十二PMOS管的源极相连，所述第十二PMOS管的栅极与所述第五数据存储节点相连，所述第十二PMOS管的源极与所述第十一PMOS管的漏极相连，所述第十二PMOS管的漏极与所述第六数据存储节点相连；
所述第十一NMOS管的源极及所述第十二NMOS管的源极接地，所述第十一NMOS管的漏极、所述第十二NMOS管的漏极与所述第六数据存储节点相连；所述第十一NMOS管的栅极为第六S输入端，所述第十二NMOS管的栅极与所述第七数据存储节点相连。
所述第十三PMOS管的栅极为第七R输入端，所述第十三PMOS管的源极接地，所述第十三PMOS管的漏极与所述第十四PMOS管的源极相连，所述第十四PMOS管的栅极与所述第六数据存储节点相连，所述第十四PMOS管的源极与所述第十三PMOS管的漏极相连，所述第十四PMOS管的漏极与所述第七数据存储节点相连；
所述第十三NMOS管的源极及所述第十四NMOS管的源极接地，所述第十三NMOS管的漏极、所述第十四NMOS管的漏极与所述第七数据存储节点相连；所述第十三NMOS管的栅极为第八R输入端，所述第十四NMOS管的栅极与所述第八数据存储节点相连。
所述第十五PMOS管的栅极为第七S输入端，所述第十五PMOS管的源极接地，所述第十五三PMOS管的漏极与所述第十六PMOS管的源极相连，所述第十六PMOS管的栅极与所述第七数据存储节点相连，所述第十六PMOS管的源极与所述第十五PMOS管的漏极相连，所述第十六PMOS管的漏极与所述第八数据存储节点相连；
所述第十五NMOS管的源极及所述第十六NMOS管的源极接地，所述第十五NMOS管的漏极、所述第十六NMOS管的漏极与所述第八数据存储节点相连；所述第十五NMOS管的栅极为第八S输入端，所述第十六NMOS管的栅极与所述第五数据存储节点相连。
而数据存储节点既作为上个或非门的输出端口，又作为下个或非门的输入端，A1既作为第一或非门的输出端，又作为第十二PMOS管和第十六NMOS管的输入端；B1既作为第二或非门的输出端，又作为第十四PMOS管和第十NMOS管的输入端；C1既作为第三或非门的输出端，又作为第十六PMOS管和第十二NMOS管的输入端；D1既作为第四或非门的输出端，又作为第十PMOS管和第十四NMOS管的输入端。
在具体工作时，整个或非门SR锁存器的输入端为S输入端及R输入端，输出端为Q1和QB1。当S输入端为高电平，R输入端为低电平，即S＝1，R＝0时，第十一PMOS管截止，第六数据存储节点B1被置0；第十三PMOS管、第十四PMOS管导通，第七数据存储节点C1被置1；第十五PMOS管、第十六PMOS管截止，第八数据存储节点D1被置0；第九PMOS管、第十PMOS管导通，第五数据存储节点A1被置1。即数据存储节点A1B1C1D1分别被置位为1010，用于实现SR锁存器的置位功能，SET注入不会导致数据节点翻转。
当S输入端为低电平，R输入端为高电平，即S＝0，R＝1时，第九PMOS管截止，第五数据存储节点A1被置0；第十一PMOS管、第十二PMOS管导通，第六数据存储节点B1被置1；第十三PMOS管、第十四PMOS管截止，第七数据存储节点C1被置0；第十五PMOS管、第十六PMOS管导通，第八数据存储节点D1被置1。即逻辑节点A1B1C1D1分别被置位为0101，用于实现SR锁存器的复位功能，SET注入不会导致数据存储节点翻转。
当S输入端为低电平，R输入端为低电平时，即S＝0，R＝0时，第九PMOS管、第十一PMOS管、第十三PMOS管、第十五PMOS管导通，第九NMOS管、第十一NMOS管、第十三NMOS管、第十五NMOS6管截止。当某一个数据存储节点的电压被上拉或下拉时，节点电压由导通着的MOS管还原到原节点电压，从而防止该单元意外翻转，实现SR锁存器的保持功能，即SET注入不会导致数据节点翻转。
当S＝1，R＝1时，电路输出电位不确定，规定这种逻辑不能出现。
本发明实施例提供的SR锁存器带来的有益效果至少是：
本发明提供了一种SR锁存器，所述锁存器包括：至少四个门结构，至少所述四个门结构的输出端构成至少四个数据存储节点；其中，所述门结构包括：与非门结构或或非门结构；如此，利用增加数据存储节点的方式加固与非门结构的SR锁存器，电路设计简单，不会增加电路版图设计的复杂度；而且该电路模块能直接替换未加固的SR锁存器，无须改变周围电路。锁存数据由数据存储节点中的数据直接输出，提高电路的输出驱动能力及处理速度；并且，当某一个数据存储节点电压被上拉或下拉时，节点电压由导通着的MOS管还原到原节点电压，从而防止该数据存储节点意外翻转，实现SR锁存器的保持功能，降低了电路的单粒子瞬变敏感性，有效提高了电路的抗SEU能力。另外，本发明实施例提供的SR锁存器可以与现有的CMOS设计可以兼容，即所有的输入都是晶体管栅极，所有的输出都是晶体管漏极，具有从一个工艺到另一个工艺移植设计的高扩展性。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种SR锁存器，其特征在于，所述锁存器包括：至少四个门结构，至少所述四个门结构的输出端构成至少四个数据存储节点；其中，所述门结构包括：与非门结构或或非门结构。
2.如权利要求1所述的锁存器，其特征在于，若所述门结构为与非门结构，所述门结构包括：第一与非门、第二与非门、第三与非门及第四与非门；其中，
所述第一与非门包括：第一NMOS管、第二NMOS管、第一PMOS管及第二PMOS管；所述第一与非门的输出端为第一数据存储节点；
所述第二与非门包括：第三NMOS管、第四NMOS管、第三PMOS管、及第四PMOS管；所述第二与非门的输出端为第二数据存储节点；
所述第三与非门包括：第五NMOS管、第六NMOS管、第五PMOS管、及第六PMOS管；所述第三与非门的输出端为第三数据存储节点；
所述第四与非门包括：第七NMOS管、第八NMOS管、第七PMOS管、及第八PMOS管；所述第四与非门的输出端为第四数据存储节点。
3.如权利要求2所述的锁存器，其特征在于，所述第一PMOS管的源极及第二PMOS管的源极接地，所述第一PMOS管的源极及第二PMOS管的漏极与所述第一数据存储节点相连；所述第一PMOS管的栅极与所述第四数据存储节点相连；所述第二PMOS管的栅极为第一S输入端；
所述第一NMOS管的源极与所述第二NMOS管的漏极相连，所述第一NMOS管的漏极与所述第一数据存储节点相连，所述第一NMOS管的栅极与所述第二数据存储节点相连，所述第二NMOS管的源极接地，所述第二NMOS管的漏极与所述第一NMOS管的源极相连，所述第二NMOS管的栅极为第二S输入端。
4.如权利要求2所述的锁存器，其特征在于，所述第三PMOS管的源极及所述第四PMOS管的源极接地，所述第三PMOS管的漏极及所述第四PMOS管的漏极与所述第二数据存储节点相连，所述第三PMOS管的栅极与所述第一数据存储节点相连，所述第四PMOS管的栅极为第一R输入端；
所述第三NMOS管的源极与所述第四NMOS管的漏极相连，所述第三NMOS管的漏极与所述第二数据存储节点相连，所述第三NMOS管的栅极与所述第三数据存储节点相连，所述第四NMOS管的源极接地，所述第四NMOS管漏极与所述第三NMOS管的源极相连，所述第四NMOS管的栅极为第二R输入端。
5.如权利要求2所述的锁存器，其特征在于，所述第五PMOS管的源极与所述第六PMOS管的源极接地，所述第五PMOS管的漏极与所述第六PMOS管的漏极与所述第三数据存储节点相连，所述第五PMOS管的栅极与所述第二数据存储节点相连，所述第六PMOS管的栅极为第三S输入端；
所述第五NMOS管的源极与所述第六NMOS管的漏极相连，所述第五NMOS管的漏极与所述第三数据存储节点相连，所述第五NMOS管的栅极与所述第四数据存储节点相连，所述第六NMOS管的源极接地，所述第六NMOS管的漏极与所述第五NMOS管的源极相连，所述第六NMOS管的栅极为第四S输入端。
6.如权利要求1所述的锁存器，其特征在于，所述第七PMOS管的源极及所述第八PMOS管的源极接地，所述第七PMOS管的漏极及所述第八PMOS管的漏极与所述第四数据存储节点相连，所述第七PMOS管的栅极与所述第三数据存储节点相连，所述第八PMOS管的栅极为第三R输入端；
所述第七NMOS管的源极与所述第八NMOS管的漏极相连，所述第七NMOS管的漏极与所述第四数据存储节点相连，所述第七NMOS管的栅极与所述第一数据存储节点相连，所述第八NMOS管的源极接地，所述第八NMOS管的漏极与所述第七NMOS管的源极相连，所述第八NMOS管的栅极为第四R输入端。
7.如权利要求1所述的锁存器，其特征在于，若所述门结构为或非门结构时，所述锁存器包括：第一或非门、第二或非门、第三或非门及第四或非门；其中，
所述第一或非门包括：第九PMOS管、第十PMOS管、第九NMOS管及第十NMOS管；所述第一或非门的输出端为第五数据存储节点；
所述第二或非门包括：第十一PMOS管、第十二PMOS管、第十一NMOS管及第十二NMOS管；所述第二或非门的输出端为第六数据存储节点；
所述第三或非门包括：第十三PMOS管、第十四PMOS管、第十三NMOS管及第十四NMOS管；所述第三或非门的输出端为第七数据存储节点；
所述第四或非门包括：第十五PMOS管、第十六PMOS管、第十五NMOS管及第十六NMOS管；所述第四或非门的输出端为第八数据存储节点。
8.如权利要求7所述的锁存器，其特征在于，所述第九PMOS管的栅极为第五R输入端，所述第九PMOS管的源极接地，所述第九PMOS管的漏极与所述第十PMOS管的源极相连，所述第十PMOS管的栅极与所述第八数据存储节点相连，所述第十PMOS管的源极与所述第九PMOS管的漏极相连，所述第十PMOS管的漏极与所述第五数据存储节点相连；
所述第九NMOS管的源极及所述第十NMOS管的源极接地，所述第九NMOS管的漏极、所述第十NMOS管的漏极均与所述第五数据存储节点相连；所述第九NMOS管的栅极为第六R输入端，所述第十NMOS管的栅极与所述第六数据存储节点相连。
9.如权利要求7所述的锁存器，其特征在于，所述第十一PMOS管的栅极为第五S输入端，所述第十一PMOS管的源极接地，所述第十一PMOS管的漏极与所述第十二PMOS管的源极相连，所述第十二PMOS管的栅极与所述第五数据存储节点相连，所述第十二PMOS管的源极与所述第十一PMOS管的漏极相连，所述第十二PMOS管的漏极与所述第六数据存储节点相连；
所述第十一NMOS管的源极及所述第十二NMOS管的源极接地，所述第十一NMOS管的漏极、所述第十二NMOS管的漏极与所述第六数据存储节点相连；所述第十一NMOS管的栅极为第六S输入端，所述第十二NMOS管的栅极与所述第七数据存储节点相连。
10.如权利要求7所述的锁存器，其特征在于，所述第十三PMOS管的栅极为第七R输入端，所述第十三PMOS管的源极接地，所述第十三PMOS管的漏极与所述第十四PMOS管的源极相连，所述第十四PMOS管的栅极与所述第六数据存储节点相连，所述第十四PMOS管的源极与所述第十三PMOS管的漏极相连，所述第十四PMOS管的漏极与所述第七数据存储节点相连；
所述第十三NMOS管的源极及所述第十四NMOS管的源极接地，所述第十三NMOS管的漏极、所述第十四NMOS管的漏极与所述第七数据存储节点相连；所述第十三NMOS管的栅极为第八R输入端，所述第十四NMOS管的栅极与所述第八数据存储节点相连。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111313886A (zh) * 2019-11-26 2020-06-19 宁波大学 一种基于互连线电容的sr锁存电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050127971A1 (en) * 2003-12-12 2005-06-16 Hoff James R. Redundant single event upset supression system
CN1953328A (zh) * 2006-11-03 2007-04-25 清华大学 具有自修正功能的cmos对称输出sr锁存器
US20090128211A1 (en) * 2007-11-15 2009-05-21 Seiko Epson Corporation Noise filter circuit, noise filtering method, thermal head driver, thermal head, electronic instrument, and printing system
CN102437836A (zh) * 2011-12-19 2012-05-02 宁波大学 一种低功耗短脉冲产生电路及低功耗脉冲型d触发器
CN104022773A (zh) * 2014-06-24 2014-09-03 河海大学常州校区 一种基于dice单元的新型抗seu加固的sr锁存器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050127971A1 (en) * 2003-12-12 2005-06-16 Hoff James R. Redundant single event upset supression system
CN1953328A (zh) * 2006-11-03 2007-04-25 清华大学 具有自修正功能的cmos对称输出sr锁存器
US20090128211A1 (en) * 2007-11-15 2009-05-21 Seiko Epson Corporation Noise filter circuit, noise filtering method, thermal head driver, thermal head, electronic instrument, and printing system
CN102437836A (zh) * 2011-12-19 2012-05-02 宁波大学 一种低功耗短脉冲产生电路及低功耗脉冲型d触发器
CN104022773A (zh) * 2014-06-24 2014-09-03 河海大学常州校区 一种基于dice单元的新型抗seu加固的sr锁存器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111313886A (zh) * 2019-11-26 2020-06-19 宁波大学 一种基于互连线电容的sr锁存电路
CN111313886B (zh) * 2019-11-26 2023-04-28 宁波大学 一种基于互连线电容的sr锁存电路

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