CN107634751A - 一种基于多路锁存的抗辐射锁存器电路 - Google Patents

Abstract

本发明公开了一种基于多路锁存的抗辐射锁存器电路，该抗辐射锁存器电路是由时钟产生电路、D输入滤波电路、多路锁存电路、C单元电路和表决电路组成；所述C单元电路有三路相同电路组成；外部的时钟信号CK经时钟产生电路生成时钟信号和外部数据信号D经D输入滤波电路生成数据信号经多路锁存电路和C单元电路后，输出的数据信号经表决电路输出整个触发器的输出信号Q。本发明的技术方案采用多路锁存技术，能使锁存器输出信号的翻转概率大幅下降，同时减少了触发器的版图面积，降低了功耗，大幅提高了电路的抗SET能力。

Description

一种基于多路锁存的抗辐射锁存器电路

技术领域

本发明涉及抗辐射电路的设计，具体是涉及单粒子翻转的一种基于多路锁存的抗辐射锁存器电路。

背景技术

随着集成电路制造工艺的进步、器件尺寸的缩小和工作速度的提升,辐射对电路的影响也变得越来越严重。辐射对数字电路的主要影响体现为单粒子效应(Single EventEffect, SEE)和总剂量效应(Total Ionizing Dose, TID),随着深亚微米MOS器件成为主流,尤其是MOS电路的工艺节点达到65nm以下时，单粒子效应已经成为影响MOS器件最主要的辐射效应。单粒子效应主要分为单粒子瞬态 (Single Event Transient, SET) 和单粒子翻转 (Single Event Upset, SEU)。

在辐射环境下，MOS集成电路被高能的带电粒子轰击。当带电粒子轰击到原本截止的MOS管漏区时，由于高能带电粒子的能量传递，短时间内会产生大量可以自由移动的载流子，即空穴和电子，从而使原本截止的MOS管导通，从而改变器件的输出电平。由于高能粒子产生的载流子随时间推移会很快复合或泄放并回到轰击前的载流子浓度状态，因此被击中的MOS管会有一个从截止到导通到再截止的过程，反映在MOS管输出上，就会产生一个正脉冲或负脉冲的波形。这种瞬态的脉冲效应称作单粒子瞬态。对于组合逻辑电路来说，单粒子瞬态效应会影响电路的输出。而在时序电路中，当单粒子瞬态产生的正脉冲或负脉冲被触发器或其他存储电路接收，或者电路的存储部分直接被高能粒子击中而产生翻转，由于电路的记忆功能，使得这种翻转无法恢复，从而使整个电路的输出产生错误，这种效应称作单粒子翻转。

无论是单粒子瞬态效应还是单粒子翻转效应都会影响电路的正常工作，因此有必要对辐射环境下工作的MOS集成电路进行加固（Radiation Harden）。目前对时序电路的加固方案主要包括系统级加固、电路级加固和版图级加固，或是采用SOI等工艺进行加固。而针对时序电路中的触发器进行电路级加固，目前主要采用三模冗余 (Triple ModularRedundancy，TMR)和双互锁存结构 (Dual Interlocked Storage Cell，DICE)技术进行加固。

TMR加固技术的主要原理是将触发器复制三份，将三个触发器电路的输出经过表决电路形成一个最终输出，由于表决电路具有三选二的功能。因此，即便有一路触发器产生翻转，也不会影响整个电路的输出。而DICE加固技术的原理是在触发器中加入一个双互锁存结构，在双互锁存结构中有一对敏感节点，触发器整体的输出取决于这一对敏感节点的电平。在没有辐照的情况下，这一对敏感节点的电平是一致的。而当收到辐照时，一对敏感节点中的一个节点受到高能粒子的作用而产生翻转时电路的输出能够维持不变，同时在另一个敏感节点的作用下，翻转的节点会迅速恢复到正常状态，从而使整个电路保持稳定，不受辐照的影响。但TMR电路加固技术和DICE电路加固技术的主要缺点是可靠性不够高，假设没有采用电路级加固技术的触发器的翻转概率为，在不考虑敏感节点相关性和节点对注入电荷耐受差异的前提下，采用TMR加固后，触发器输出的翻转概率下降至，而采用DICE加固技术的触发器翻转概率为。因此，为了保证电路的长时间正常工作，一般会采用电路级的DICE加固和系统级的三模冗余加固结合的办法，而采用这种方法必然会带来电路面积和功耗的成倍上升，同时还会使得电路的时序性能恶化，工作频率下降。

发明内容

本发明的目的在于提供一种基于多路锁存的抗辐射锁存器电路，该抗辐射锁存器电路克服了现有技术的不足，采用了多路锁存技术，能使锁存器输出信号的翻转概率大幅下降，同时减少了触发器的版图面积，降低了功耗，大幅提高了电路的抗SET能力。

为达到上述目的，本发明解决其技术问题所采用的技术方案是：一种基于多路锁存的抗辐射锁存器电路，包括时钟产生电路、D输入滤波电路、C单元电路和表决电路，所述C单元电路由三路相同的电路组成；其特征是：该抗辐射锁存器电路还包括多路锁存电路；外部的时钟信号CK经时钟产生电路生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3；外部数据信号D经D输入滤波电路生成三路数据信号D1、D2和D3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及三路数据信号D1、D2和D3输入到多路锁存电路，经多路锁存电路后输出三路数据信号T1、T2和T3；多路锁存电路输出的两路数据信号T1和T2、T1和T3、T2和T3分别输入到三路C单元电路，并由三路C单元电路分别产生数据信号Q3、Q2和Q1，数据信号Q1、Q2和Q3输入到表决电路输出整个触发器的输出信号Q；

所述多路锁存电路是由6个PMOS管PM1、PM2、PM3、PM4、PM5、PM6和6个NMOS管NM1 、NM2、NM3、NM4、NM5、NM6以及6个传输门TM1、TM2、TM3、 TM4、TM5、TM6组成；

所述传输门TM1、TM2、TM3的同相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的同相时钟信号bclk1、 bclk2 、bclk3的信号输出端连接；所述传输门TM4、TM5、TM6的同相控制端分别与时钟产生电路生成的同相时钟信号bclk1、 bclk2 、bclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接；

所述传输门TM1的左侧双向数据端口与D输入滤波电路的数据信号D1的信号输出端连接，其右侧双向数据端口分别与TM4的右侧双向数据端口和NM6的栅极连接；传输门TM2的左侧双向数据端口与D输入滤波电路的数据信号D2的信号输出端连接，其右侧双向数据端口分别与TM5的右侧双向数据端口和NM2的栅极连接；传输门TM3的左侧双向数据端口分别与D输入滤波电路的数据信号D3的信号输出端连接，其右侧双向数据端口分别与TM6的右侧双向数据端口和NM4的栅极连接；所述传输门TM4的左侧双向数据端口分别与PM1和NM1的漏级相连；所述传输门TM5的左侧双向数据端口分别与PM3和NM3的漏级相连；所述传输门TM6的左侧双向数据端口分别与PM5和NM5的漏级相连；

所述传输门TM1、TM2、TM3分别由D输入滤波电路的三组数据信号D1、D2、D3控制，当数据信号有效，nclki=1且bclki=0时，三组数据信号D1、D2和D3传送到多路锁存电路中保存起来，当nclki=0且bclki=1时， 多路锁存电路中的锁存信号反相传递到T1、T2和T3三个节点输入到三个C单元电路中；

所述PM1的栅极分别与PM6和NM6的漏极以及NM5的栅极相连，PM1的源极外接电源，漏极与NM1的漏极相接，PM6和NM6的漏极输出数据信号T3；所述PM2的栅极与传输门TM4的右侧双向数据端口相连，PM2的源极外接电源，漏极分别与NM1的栅极和NM2的漏极相接；所述PM3的栅极与PM2的漏极相连，所述PM3的栅极分别与PM2和NM2的漏极以及NM1的栅极相连，PM3的源极外接电源，漏极与NM3的漏极相接，PM2和NM2的漏极输出数据信号T1；所述PM4的栅极与传输门TM5的右侧双向数据端口相连，PM4的源极外接电源，漏极分别与NM3的栅极和NM4的漏极相接；所述PM5的栅极分别与PM4和NM4的漏极以及NM3的栅极相连，PM5的源极外接电源，漏极与NM5的漏极相接，PM4和NM4的漏极输出数据信号T2；所述PM6的栅极与传输门TM6的右侧双向数据端口相连，PM6的源极外接电源，漏极分别与NM5的栅极和NM6的漏极相接；

所述NM1、NM2、NM3、NM4、NM5、NM5的源极均接地。

在上述技术方案中，本抗辐射锁存器电路的三个输出信号T1、T2和T3，假设在粒子作用下T1和T2被打翻，那么根据C单元电路的工作原理，Q1和Q2保持不变，Q3输出翻转，而Q1、Q2和Q3输入表决器电路后，整个电路的输出Q保持不变。因此，该触发器的三个敏感节点即使被打翻两个，电路输出依然保持不变。本电路具有以下有益效果：第一，本电路采用了一种新型的多路锁存技术，在电路结构中设置了一组三个敏感节点，当三个敏感节点中的两个节点受到辐照翻转时，电路的输出能维持不变，从而使锁存器输出信号的翻转概率大幅下降；第二，本电路采用多路锁存技术，减少了触发器的版图面积，降低了功耗；第三，本电路采用多路锁存技术，使电路的抗SET能力有大幅提高。

附图说明

图1是本发明一种基于多路锁存的抗辐射锁存器电路的原理结构框图；

图2是本发明一种基于多路锁存的抗辐射锁存器电路中时钟产生电路的电路原理图；

图3是本发明一种基于多路锁存的抗辐射锁存器电路中D输入滤波电路的电路原理图；

图4是本发明一种基于多路锁存的抗辐射锁存器电路中多路锁存电路的电路原理图；

图5是本发明一种基于多路锁存的抗辐射锁存器电路中C单元电路的电路原理图；

图6是本发明一种基于多路锁存的抗辐射锁存器电路中表决电路的电路原理图。

具体实施方式

下面结合附图和实施例对本发明一种基于多路锁存的抗辐射锁存器电路作进一步详细说明。构成本申请的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。

由图1—图6可见，本实施例的一种基于多路锁存的抗辐射锁存器电路是由时钟产生电路（Clock generator）、D输入滤波电路（D inputfilter）、多路锁存电路、C单元电路（Celement）和表决电路（voter）组成。本实施例的C单元电路是由三路相同的电路组成。本实施例中，外部的时钟信号CK经时钟产生电路生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3。外部数据信号D经D输入滤波电路生成三路数据信号D1、D2和D3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及三路数据信号D1、D2和D3输入到多路锁存电路，经多路锁存电路后输出三路数据信号T1、T2和T3；多路锁存电路输出的两路数据信号T1和T2、T1和T3、T2和T3分别输入到三路C单元电路，并由三路C单元电路分别产生数据信号Q3、Q2和Q1，数据信号Q1、Q2和Q3输入到表决电路输出整个触发器的输出信号Q。

由图2可见，本实施例的时钟产生电路（clock generator）负责将外部的CK信号通过反相器链生成三路时钟信号及相应的反相时钟信号，三路时钟信号由于经过不同的反相器链会有不同的延时，其主要目的是为了使CK端输入的SET (Single Event Transient,SET)脉冲在不同时刻到达DICE (双互锁存结构，Dual Interlocked Storage Cell，DICE)电路部分，通过DICE的互锁存机制，使电路不受CK信号上的SET影响，同时该电路还能增加时钟信号的驱动能力。

由图3可见，本实施例的D输入滤波电路（D input filter）负责将输入的D信号通过反相器和C单元电路生成三路信号D1、D2和D3供DICE电路使用。本实施例恰当的设置电路中两个反相器的宽长比，可以得到不同的延时，从而能够滤除D输入端的SET脉冲。

由图1、图4可见，本实施例的多路锁存电路是由6个PMOS管PM1、PM2、PM3、PM4、PM5、PM6和6个NMOS管NM1 、NM2、NM3、NM4、NM5、NM6以及6个传输门TM1、TM2、TM3、 TM4、TM5、TM6组成。

本实施例的传输门TM1、TM2、TM3分别由D输入滤波电路的三组数据信号D1、D2、D3控制，当时钟信号有效，nclki=1且bclki=0时，三组数据信号D1、D2和D3传送到多路锁存电路中保存起来，当nclki=0且bclki=1时， 多路锁存电路中的锁存信号反相传递到T1、T2和T3三个节点输入到三个C单元电路中。本实施例中，电路的抗SEU原理类似DICE，当电路的任意敏感节点被打翻，由于电路的互锁存机制，T1、T2和T3三路输出会迅速恢复。

本实施例中，所述传输门TM1、TM2、TM3的同相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的同相时钟信号bclk1、 bclk2 、bclk3的信号输出端连接；所述传输门TM4、TM5、TM6的同相控制端分别与时钟产生电路生成的同相时钟信号bclk1、 bclk2 、bclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接。

本实施例中，传输门TM1的左侧双向数据端口与D输入滤波电路的数据信号D1的信号输出端连接，其右侧双向数据端口分别与TM4的右侧双向数据端口和NM6的栅极连接；传输门TM2的左侧双向数据端口与D输入滤波电路的数据信号D2的信号输出端连接，其右侧双向数据端口分别与TM5的右侧双向数据端口和NM2的栅极连接；传输门TM3的左侧双向数据端口分别与D输入滤波电路的数据信号D3的信号输出端连接，其右侧双向数据端口分别与TM6的右侧双向数据端口和NM4的栅极连接；传输门TM4的左侧双向数据端口分别与PM1和NM1的漏级相连；传输门TM5的左侧双向数据端口分别与PM3和NM3的漏级相接。传输门TM6的左侧双向数据端口分别与PM5和NM5的漏级相连。

本实施例中，PM1的栅极分别与PM6和NM6的漏极以及NM5的栅极相连，PM1的源极外接电源，漏极与NM1的漏极相接，PM6和NM6的漏极输出数据信号T3；所述PM2的栅极与传输门TM4的右侧双向数据端口相连，PM2的源极外接电源，漏极分别与NM1的栅极和NM2的漏极相接；所述PM3的栅极与PM2的漏极相连，所述PM3的栅极分别与PM2和NM2的漏极以及NM1的栅极相连，PM3的源极外接电源，漏极与NM3的漏极相接，PM2和NM2的漏极输出数据信号T1；所述PM4的栅极与传输门TM5的右侧双向数据端口相连，PM4的源极外接电源，漏极分别与NM3的栅极和NM4的漏极相接；所述PM5的栅极分别与PM4和NM4的漏极以及NM3的栅极相连，PM5的源极外接电源，漏极与NM5的漏极相接，PM4和NM4的漏极输出数据信号T2；所述PM6的栅极与传输门TM6的右侧双向数据端口相连，PM6的源极外接电源，漏极分别与NM5的栅极和NM6的漏极相接。

本实施例中，NM1、NM2、NM3、NM4、NM5、NM5的源极均接地。

图5是本实施例的 C单元电路（C element），由图5可见，当D1和D2两个信号相同时，C单元电路相当于反相器，输出Y与输入信号D1、D2反相。当D1和D2两路信号不同时，上拉网络和下拉网络同时断开，输出Y依靠电容存储的电荷，维持输出信号不变。

图6是本实施例的 表决电路（Voter），由图6可见，当Q1、Q2和Q3中有两个或两个以上信号为高电平时，输出Q为高电平，反之，当三路信号中有两路或两路以上信号为低电平时，输出Q为低电平。

本实施例的图1可以看出，本实施例的抗辐射锁存器电路与DICE结构锁存器相比，本实施例抗辐射锁存器电路的三个输出信号T1、T2和T3，假设在粒子作用下T1和T2被打翻，那么根据C单元电路的工作原理，Q1和Q2保持不变，Q3输出翻转，而Q1、Q2和Q3输入表决器电路后，整个电路的输出Q保持不变。因此，该触发器的三个敏感节点即使被打翻两个，电路输出依然保持不变。

以上所述，仅是本发明的实施例，并非对本发明作任何限制，凡是根据本发明技术实质对以上实施例所作的任何简单修改、变更以及等效方法的变化，均仍属于本发明技术方案的保护范围内。

Claims (1)

1.一种基于多路锁存的抗辐射锁存器电路，包括时钟产生电路、D输入滤波电路、C单元电路和表决电路，所述C单元电路由三路相同的电路组成；其特征是：该抗辐射锁存器电路还包括多路锁存电路；外部的时钟信号CK经时钟产生电路生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3；外部数据信号D经D输入滤波电路生成三路数据信号D1、D2和D3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及三路数据信号D1、D2和D3输入到多路锁存电路，经多路锁存电路后输出三路数据信号T1、T2和T3；多路锁存电路输出的两路数据信号T1和T2、T1和T3、T2和T3分别输入到三路C单元电路，并由三路C单元电路分别产生数据信号Q3、Q2和Q1，数据信号Q1、Q2和Q3输入到表决电路输出整个触发器的输出信号Q；

所述多路锁存电路是由6个PMOS管PM1、PM2、PM3、PM4、PM5、PM6和6个NMOS管NM1 、NM2、NM3、NM4、NM5、NM6以及6个传输门TM1、TM2、TM3、 TM4、TM5、TM6组成；

所述传输门TM1、TM2、TM3的同相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的同相时钟信号bclk1、 bclk2 、bclk3的信号输出端连接；所述传输门TM4、TM5、TM6的同相控制端分别与时钟产生电路生成的同相时钟信号bclk1、 bclk2 、bclk3的信号输出端连接，反相控制端分别与时钟产生电路生成的反相时钟信号nclk1、nclk2、nclk3的信号输出端连接；

所述传输门TM1的左侧双向数据端口与D输入滤波电路的数据信号D1的信号输出端连接，其右侧双向数据端口分别与TM4的右侧双向数据端口和NM6的栅极连接；传输门TM2的左侧双向数据端口与D输入滤波电路的数据信号D2的信号输出端连接，其右侧双向数据端口分别与TM5的右侧双向数据端口和NM2的栅极连接；传输门TM3的左侧双向数据端口分别与D输入滤波电路的数据信号D3的信号输出端连接，其右侧双向数据端口分别与TM6的右侧双向数据端口和NM4的栅极连接；所述传输门TM4的左侧双向数据端口分别与PM1和NM1的漏级相连；所述传输门TM5的左侧双向数据端口分别与PM3和NM3的漏级相连；所述传输门TM6的左侧双向数据端口分别与PM5和NM5的漏级相连；

所述传输门TM1、TM2、TM3分别由D输入滤波电路的三组数据信号D1、D2、D3控制，当数据信号有效，nclki=1且bclki=0时，三组数据信号D1、D2和D3传送到多路锁存电路中保存起来，当nclki=0且bclki=1时， 多路锁存电路中的锁存信号反相传递到T1、T2和T3三个节点输入到三个C单元电路中；

所述PM1的栅极分别与PM6和NM6的漏极以及NM5的栅极相连，PM1的源极外接电源，漏极与NM1的漏极相接，PM6和NM6的漏极输出数据信号T3；所述PM2的栅极与传输门TM4的右侧双向数据端口相连，PM2的源极外接电源，漏极分别与NM1的栅极和NM2的漏极相接；所述PM3的栅极与PM2的漏极相连，所述PM3的栅极分别与PM2和NM2的漏极以及NM1的栅极相连，PM3的源极外接电源，漏极与NM3的漏极相接，PM2和NM2的漏极输出数据信号T1；所述PM4的栅极与传输门TM5的右侧双向数据端口相连，PM4的源极外接电源，漏极分别与NM3的栅极和NM4的漏极相接；所述PM5的栅极分别与PM4和NM4的漏极以及NM3的栅极相连，PM5的源极外接电源，漏极与NM5的漏极相接，PM4和NM4的漏极输出数据信号T2；所述PM6的栅极与传输门TM6的右侧双向数据端口相连，PM6的源极外接电源，漏极分别与NM5的栅极和NM6的漏极相接；

所述NM1、NM2、NM3、NM4、NM5、NM5的源极均接地。