CN109450407A - 基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法 - Google Patents

基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法 Download PDF

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赖晓玲
周国昌
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Abstract

本发明公开了一种基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，首先使用堆叠CMOS电路替代DICE触发器上的输入电路，实现输入电路的抗SET加固设计；然后对DICE触发器上的主锁存器和从锁存器进行处理，减小SET脉冲宽度和电荷共享效应的作用距离，实现抗SEU加固；最后使用C‑element电路替代DICE触发器上的输出电路，以滤除锁存器中传播到输出端的SET。本发明采用堆叠CMOS电路、C‑element电路配合填充MOS管和源隔离MOS管实现DICE触发器的电路设计，可靠性高，解决了使用延迟滤波电路实现SET加固带来过大时序开销的问题，有效提高了DICE触发器抗SEU和SET的能力，达到了预期的防护效果，实现代价小。

Description

基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计 方法
技术领域
本发明涉及一种基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，属于CMOS集成电路空间单粒子效应防护领域。
背景技术
在空间辐射环境下，CMOS集成电路易受到单粒子翻转和单粒子瞬态的影响。SET/SEU的产生是当有高能离子入射关态MOS管的漏区，在其路径上会产生电子-空穴对。在电场的作用下，对于NMOS管，电子向漏极漂移，对于PMOS，空穴向漏极漂移，从而产生瞬态脉冲(SET)，若该SET产生的区域存在反向正反馈电路，且SET的脉冲能量被正反馈回路收集且改变了反馈回路的逻辑状态，便会产生SEU。由于MOS管双极效应的存在增加了SET的脉冲宽度和SEU的发生几率。
DICE锁存器内部有4个电荷存储节点，如图1所示。其中每2个存储节点存储相同的逻辑电平值，当高能粒子入射使其中某个节点的电位发生翻转，其余3个存储节点可通过DICE的双互锁存结构将其电平值恢复。只有相关(存储相同逻辑电平的节点)的两个存储节点同时受到高能粒子的影响时，才能引发整个电路的翻转。因此DICE结构能够有效提高触发器抗单粒子翻转的能力，在较大尺寸集成电路中，DICE结构所构成的触发器被大量使用。
然而随着工艺尺寸的减小，使得电荷共享效应的影响增强，当工艺尺寸到达65nm节点时，基于DICE结构的触发器很难达到预期的防护效果；同时DICE结构并未提升触发器抗SET能力，在纳米工艺的高速ASIC中，SET更易被捕获而发生单粒子软错误。
发明内容
本发明的技术解决问题是：克服现有技术的不足，提供基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，有效提高DICE触发器抗SEU和SET的能力，达到预期的防护效果，实现代价小、可靠性高。
本发明的技术解决方案是：基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，包括如下步骤：
(1)使用堆叠CMOS电路替代DICE触发器上的输入电路，实现输入电路的抗SET加固设计；
(2)对DICE触发器上的主锁存器和从锁存器进行处理，减小SET脉冲宽度和电荷共享效应的作用距离，实现抗SEU加固；
(3)使用C-element电路替代DICE触发器上的输出电路，以滤除锁存器中传播到输出端的SET。
所述步骤(1)中，堆叠CMOS电路包括PMOS管P1、PMOS管P2、NMOS管N1和NMOS管N2，P1的源极连接外部供电电源，P1的漏极连接P2的源极，P2的漏极连接N1的漏极，N1的源极连接N2的漏极，N2的源极接地。
所述步骤(2)中，对DICE触发器上的锁存器和从锁存器进行加固的步骤如下：
(3.1)对主锁存器和从锁存器中的PMOS管进行加固；
(3.2)对主锁存器和从锁存器中的NMOS管进行加固；
(3.3)对主锁存器和从锁存器的存储节点进行交叉布局，增加DICE触发器相关敏感节点之间的距离。
所述步骤(3.1)的实现方法如下：
记主锁存器和从锁存器中的时钟控制PMOS管为待加固PMOS管；在待加固PMOS管源极和漏极各添加一个PMOS管，源极一侧添加的PMOS管作为源极隔离PMOS管，与待加固PMOS管串联，漏极一侧添加的PMOS管作为填充PMOS管，与待加固PMOS管并联。
源极隔离PMOS管与待加固PMOS管串联的具体方式为：待加固PMOS管的源极与源极隔离PMOS管的漏极通过金属连接，有源区用STI隔离。
填充PMOS管与待加固PMOS管并联的具体方式为：填充PMOS管漏极与待加固PMOS管漏极并联在同一个有源区上，填充PMOS管栅极和体区均连接外部供电电源，填充PMOS管源极接地。
所述步骤(3.2)的实现方法如下：
记主锁存器和从锁存器中的时钟控制NMOS管为待加固NMOS管；在待加固NMOS管漏极一侧添加一个NMOS管，添加的NMOS管作为填充NMOS管，与待加固NMOS管并联。
填充NMOS管与待加固NMOS管并联的具体方式为：填充NMOS管漏极与待加固NMOS管漏极并联在同一有源区，填充NMOS管栅极和体区均接地，填充NMOS管源极连接外部供电电源。
所述步骤(3.3)的实现方法如下：
记主锁存器存储节点从左至右依次为MA、MB、MC、MD，其中MA和MC、MB和MD分别存储相同的逻辑电平值；
记从锁存器存储节点从左至右依次为SA、SB、SC、SD；
对上述存储节点进行交叉布局，使得从左到右依次为MC、SD、MD、SC、MA、SB、MB、SA。
所述步骤(3)中，C-element电路包括PMOS管P3、PMOS管P4、NMOS管N3和NMOS管N4，P3的源极连接外部供电电源，P3的漏极连接P4的源极，P4的漏极连接N3的漏极，N3的源极连接N4的漏极，N4的源极接地，P3的栅极与N4的栅极连接后接从锁存器的存储节点SA，P2的栅极与N3的栅极连接后接从锁存器的存储节点SC。
本发明与现有技术相比具有如下有益效果：
(1)针对SMIC 65nm商用工艺的SET和电荷共享效应机理进行研究，得出了通过使用针对电路中的MOS管使用填充MOS管和源极隔离MOS管减小电荷共享效应的影响距离的有效措施，针对性强，解决了基于SMIC 65nm商用工艺DICE触发器设计中为保证安全距离而过多的增加版图面积的问题；
(2)提出了填充MOS管+主从锁存器交叉的版图设计方法保证相关敏感节点的安全距离，提高抗SEU/SET的可靠性，解决了只通过版图布局或电路上冗余实现电荷共享效应的加固引发过大面积或性能开销的问题；
(3)采用堆叠CMOS、C-element配合填充MOS管和源隔离MOS管实现DICE触发器的电路设计，可靠性高，解决了使用延迟滤波电路实现SET加固带来过大时序开销的问题，有效提高了DICE触发器抗SEU和SET的能力，达到了预期的防护效果，实现代价小。
附图说明
图1为DICE锁存器和触发器电路原理图；
图2为堆叠CMOS电路结构；
图3为待加固PMOS管的SET加固剖面图；
图4为待加固NMOS的SET加固剖面图；
图5为相关敏感节点为4um的仿真结果；
图6为使用本发明SEU加固措施前后版图面积增加对比，其中(a)为普通DICE中某一敏点版图，(b)为本发明DICE中某一节点版图；
图7为C-elemen电路结构；
图8为本发明触发器电路；
图9为本发明的触发器TT条件下的后仿真结果。
具体实施方式
下面结合附图和实施例对本发明作进一步详细说明。
为提升使用65nm抗加库开发的ASIC抗SEU/SET的防护能力，并最大限度的减小性能开销，本发明提出了一种基于SMIC 65nm商用工艺的抗SEU和SET触发器设计方法，该方法是在不影响芯片设计流程的情况下，从65nm商用MOS器件SEU和SET发生机理出发，对触发器单元的电路结构和物理版图层面实现抗SEU/SET的加固设计，实现代价小、可靠性高。
DICE结构本身不具备SET防护能力，传统的DICE触发器的SET加固是通过时间冗余来实现的，为了达到理想的SET加固效果，相关输入数据的时间差要求非常大，这样极大增加了触发器建立时间，从而影响基于该触发器设计的ASIC的最高工作频率。为了提升65nm工艺DICE触发器的SET防护效果，并最大限度减小时序开销，本发明提出了一种对触发器的输入电路、锁存器和数据输出电路分别进行加固的设计方法。其具体步骤如下：
(1)使用堆叠CMOS电路替代DICE触发器上的输入电路，减小SET发生概率，实现输入电路的抗SET加固设计；
传统的DICE触发器输入电路使用被时钟控制的传输门结构实现，这种结构是NMOS管和PMOS管并联实现的，可减小DICE触发器的建立时间和传播延迟，提高DICE触发器的速度。然而当时钟网络上出现SET时，同时关闭的NMOS和PMOS会出现一个导通一个关闭的情况，而一个MOS管导通就会使传输门导通，从而使不期望的数据写入锁存器或传播到数据输出电路；本发明DICE触发器的输入电路使用如图2所示的堆叠CMOS电路，这样当输入信号为逻辑0时，只有钟控PMOS管上受时钟网络的SET影响才会出现SET输入；同理，输入信号为逻辑1时，只有钟控NMOS管上受时钟网络的SET影响才会出现SET输入，使得SET产生概率减小一半。
堆叠CMOS电路包括PMOS管P1、PMOS管P2、NMOS管N1和NMOS管N2，P1的源极连接外部供电电源，P1的漏极连接P2的源极，P2的漏极连接N1的漏极，N1的源极连接N2的漏极，N2的源极接地。
(2)对DICE触发器上的主锁存器和从锁存器进行处理，减小SET脉冲宽度和电荷共享效应的作用距离，实现抗SEU加固；
通过分析高能粒子入射产生电荷共享效应引起相关敏感节点翻转的发生机理，得出了减小关态MOS管漏极SET脉冲宽度可减小电荷共享效应的作用距离，以及增大相关敏感节点距离保证相关敏感节点的距离在电荷共享效应及作用的距离之外的方法实现SEU加固。
具体加固的步骤如下：
(3.1)对主锁存器和从锁存器中的PMOS管进行加固；
记主锁存器和从锁存器中的时钟控制PMOS管为待加固PMOS管；在待加固PMOS管源极和漏极各添加一个PMOS管，源极一侧添加的PMOS管作为源极隔离PMOS管，与待加固PMOS管串联，漏极一侧添加的PMOS管作为填充PMOS管，与待加固PMOS管并联。填充PMOS管与待加固PMOS管并联的具体方式为：填充PMOS管漏极与待加固PMOS管漏极并联在同一个有源区上，填充PMOS管栅极和体区均连接外部供电电源，填充PMOS管源极接地。剖面图如图3所示，源极隔离PMOS管与待加固PMOS管串联的具体方式为：待加固PMOS管的源极与源极隔离PMOS管的漏极通过金属连接，有源区用STI隔离。当高能离子入射关态待加固PMOS管时，空穴向该待加固PMOS管和源极隔离PMOS管、填充PMOS管的公共漏区漂移而抬高漏极电势产生SET，电子使得该待加固PMOS管和左右两侧PMOS管的寄生PNP管基极电势降低而产生双极效应，源极隔离PMOS管、填充PMOS管的双极效应泄放正电荷到VSS(地)，从而减小正电荷收集；待加固PMOS管的双极效应由于受到源极隔离PMOS管的阻隔无法从VDD向漏区填充正电荷，从而减小双击效应对漏区的影响。该结构通过减小双极效应和漏极电荷收集两个方向出发提高待加固PMOS管的抗SET的能力和电荷共享效应的作用距离。
(3.2)对主锁存器和从锁存器中的NMOS管进行加固；
记主锁存器和从锁存器中的时钟控制NMOS管为待加固NMOS管；在待加固NMOS管的漏极一侧添加一个NMOS管，作为填充NMOS管，与待加固NMOS管并联。并联的具体方式为：填充NMOS管漏极与待加固NMOS管漏极并联在同一有源区，填充NMOS管栅极和体区均接地，填充NMOS管源极连接外部供电电源。剖面图如图4所示。
当高能离子入射关态待加固NMOS管时，电子向填充NMOS管的公共漏区漂移而降低漏极电势产生SET，空穴使得该待加固NMOS管和填充NMOS管的寄生NPN管基极电势升高而产生双极效应，填充NMOS管的双极效应泄放负电荷到VDD，从而减小正电荷收集；填充NMOS管的源极由于反偏PN结的存在吸收由于高能离子入射而产生的电子，进一步减小关态待加固NMOS管的漏端电荷收集。保护漏技术是一种常用的针对关态待加固NMOS的SET加固技术，而本发明通过用填充NMOS作为保护漏，除了具备原有保护漏的作用外还利用了NMOS的双极效应进一步加强了抗SET的能力。
(3.3)对主锁存器和从锁存器的存储节点进行交叉布局，增加DICE触发器相关敏感节点之间的距离。
增大相关敏感节点的距离，是提升DICE锁存器抗SEU能力的有效手段，但过大的距离增加了DICE锁存器的面积开销，在65nm工艺下，传统的DICE结构电荷共享效应的影响距离达到8.5um，为保证DICE触发器一对相关敏感节点的安全距离，这样对于65nm工艺的DICE触发器的版图设计增大的面积开销超过了普通存储单元的4倍，这极大的增加面积开销，使得方案很不实用。
本发明通过引入MOS管实现SEU加固，构建的反相器链SET脉冲宽度减小69.5％，通过对本发明的加固措施进行建模仿真，其电荷共享效应影响的距离不到4um，如图5所示。
本发明虽然增加了MOS管数量，使得版图面积有所增加，如图6所示。但减小了一对相关敏感节点的安全距离要求，使得在DICE存储单元的版图设计中，无需为增大相关敏感节点的距离而引入填充单元(FILL)额外增加版图面积，只通过主从锁存器交叉布局的方式增加DICE触发器相关存储节点间的距离便可满足安全距离要求(对于DICE触发器，主锁存器存储节点从左至右依次为MA、MB、MC、MD，MA和MC、MB和MD分别存储相同的逻辑电平值；从锁存器存储节点从左至右依次为SA、SB、SC、SD，因此应通过交叉布局拉大MA和MC、MB和MD、SA和SC、SB和SD的距离，具体布局方法从左到右依次为MC、SD、MD、SC、MA、SB、MB、SA。从图6中可以看出，本发明的触发器单元高度不变，宽度较普通DICE触发器增加仅为2um。触发器的整体面积为14.4*2.4um，普通结构触发器面积为5.6*2.4um(两款触发器均含有保护带结构)，是普通触发器的2.57倍。图6中(a)为普通DICE中某一敏点版图，(b)为本发明DICE中某一节点版图。
(3)使用C-element电路替代DICE触发器上的输出电路，以滤除锁存器中传播到输出端的SET。C-element电路如图7所示。C-element电路包括PMOS管P3、PMOS管P4、NMOS管N3和NMOS管N4，P3的源极连接外部供电电源，P3的漏极连接P4的源极，P4的漏极连接N3的漏极，N3的源极连接N4的漏极，N4的源极接地，P3的栅极与N4的栅极连接后接从锁存器的存储节点SA，P2的栅极与N3的栅极连接后接从锁存器的存储节点SC。
本发明结合基本的DICE结构，采用65nm体硅CMOS工艺，提出了一种基于SMIC 65nm商用工艺抗SEU/SET的触发器电路设计方法，具体电路如图8所示。
本发明的DICE触发器中，堆叠CMOS结构较原有的输入电路传输门结构、C-element结构较原有的输出电路反向器结构延迟均有所增加，但增加很小，TT条件下的后仿真结果如图9所示，本发明DICE触发器建立时间为70ps，传输延迟为177ps，建立时间和传输延迟与传统DICE触发器相比增加量小于10％。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。
本发明未作详细描述的内容属于本领域技术人员公知常识。

Claims (10)

1.基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，其特征在于包括如下步骤：
(1)使用堆叠CMOS电路替代DICE触发器上的输入电路，实现输入电路的抗SET加固设计；
(2)对DICE触发器上的主锁存器和从锁存器进行处理，减小SET脉冲宽度和电荷共享效应的作用距离，实现抗SEU加固；
(3)使用C-element电路替代DICE触发器上的输出电路，以滤除锁存器中传播到输出端的SET。
2.根据权利要求1所述的基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，其特征在于：所述步骤(1)中，堆叠CMOS电路包括PMOS管P1、PMOS管P2、NMOS管N1和NMOS管N2，P1的源极连接外部供电电源，P1的漏极连接P2的源极，P2的漏极连接N1的漏极，N1的源极连接N2的漏极，N2的源极接地。
3.根据权利要求1所述的基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，其特征在于：所述步骤(2)中，对DICE触发器上的锁存器和从锁存器进行加固的步骤如下：
(3.1)对主锁存器和从锁存器中的PMOS管进行加固；
(3.2)对主锁存器和从锁存器中的NMOS管进行加固；
(3.3)对主锁存器和从锁存器的存储节点进行交叉布局，增加DICE触发器相关敏感节点之间的距离。
4.根据权利要求3所述的基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，其特征在于：所述步骤(3.1)的实现方法如下：
记主锁存器和从锁存器中的时钟控制PMOS管为待加固PMOS管；在待加固PMOS管源极和漏极各添加一个PMOS管，源极一侧添加的PMOS管作为源极隔离PMOS管，与待加固PMOS管串联，漏极一侧添加的PMOS管作为填充PMOS管，与待加固PMOS管并联。
5.根据权利要求4所述的基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，其特征在于：源极隔离PMOS管与待加固PMOS管串联的具体方式为：待加固PMOS管的源极与源极隔离PMOS管的漏极通过金属连接，有源区用STI隔离。
6.根据权利要求4所述的基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，其特征在于：填充PMOS管与待加固PMOS管并联的具体方式为：填充PMOS管漏极与待加固PMOS管漏极并联在同一个有源区上，填充PMOS管栅极和体区均连接外部供电电源，填充PMOS管源极接地。
7.根据权利要求3所述的基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，其特征在于：所述步骤(3.2)的实现方法如下：
记主锁存器和从锁存器中的时钟控制NMOS管为待加固NMOS管；在待加固NMOS管漏极一侧添加一个NMOS管，添加的NMOS管作为填充NMOS管，与待加固NMOS管并联。
8.根据权利要求7所述的基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，其特征在于：填充NMOS管与待加固NMOS管并联的具体方式为：填充NMOS管漏极与待加固NMOS管漏极并联在同一有源区，填充NMOS管栅极和体区均接地，填充NMOS管源极连接外部供电电源。
9.根据权利要求3所述的基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，其特征在于：所述步骤(3.3)的实现方法如下：
记主锁存器存储节点从左至右依次为MA、MB、MC、MD，其中MA和MC、MB和MD分别存储相同的逻辑电平值；
记从锁存器存储节点从左至右依次为SA、SB、SC、SD；
对上述存储节点进行交叉布局，使得从左到右依次为MC、SD、MD、SC、MA、SB、MB、SA。
10.根据权利要求9所述的基于SMIC 65nm商用工艺的抗SEU和SET的DICE触发器设计方法，其特征在于：所述步骤(3)中，C-element电路包括PMOS管P3、PMOS管P4、NMOS管N3和NMOS管N4，P3的源极连接外部供电电源，P3的漏极连接P4的源极，P4的漏极连接N3的漏极，N3的源极连接N4的漏极，N4的源极接地，P3的栅极与N4的栅极连接后接从锁存器的存储节点SA，P2的栅极与N3的栅极连接后接从锁存器的存储节点SC。
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