CN104410389B - 一种基于复杂三互锁存单元的抗辐射加固触发器电路 - Google Patents
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Abstract
本发明公开了一种基于复杂三互锁存单元的抗辐射加固触发器电路，该抗辐射加固触发器电路是由时钟信号产生电路、D输入滤波电路、C单元电路和表决电路、主互锁存电路和从互锁存电路组成；所述C单元电路包括第一C单元电路、第二C单元电路和第三C单元电路；外部的时钟信号CK经时钟信号产生电路生成时钟信号和外部数据信号D经D输入滤波电路生成数据信号经主互锁存电路、从互锁存电路和C单元电路后，输出的数据信号经表决电路输出整个触发器的输出信号Q。本发明的技术方案采用复杂三互锁存电路加固触发器技术，在触发器电路受到辐射等干扰而导致电路翻转时能保证整个触发器电路输出稳定，增强了其可靠性，大幅提高了触发器电路的抗辐射能力。
Description
技术领域
本发明涉及抗辐射电路的设计，具体是涉及一种基于复杂三互锁存单元的抗辐射加固触发器电路。
背景技术
随着集成电路制造工艺的进步、器件尺寸的缩小和工作速度的提升，辐射对电路的影响也变得越来越严重。辐射对数字电路的主要影响体现为单粒子效应和总剂量效应，随着深亚微米MOS器件成为主流,尤其是MOS电路的工艺节点达到65nm以下时，单粒子效应已经成为影响MOS器件最主要的辐射效应。单粒子效应主要分为单粒子瞬态和单粒子翻转。
在辐射环境下，MOS集成电路被高能的带电粒子轰击，特别是在航天设备中的电路，容易受到辐射，在带电粒子的轰击下，设备极易损坏。当带电粒子轰击到原本截止的MOS管漏区时，由于高能带电粒子的能量传递，短时间内会产生大量可以自由移动的载流子，即空穴和电子，从而使原本截止的MOS管导通，从而改变器件的输出电平。由于高能粒子产生的载流子随时间推移会很快复合或泄放并回到轰击前的载流子浓度状态，因此被击中的MOS管会有一个从截止到导通到再截止的过程，反映在电路输出上，就会产生一个正脉冲或负脉冲的波形。这种瞬态的脉冲效应称作单粒子瞬态。对于组合逻辑电路来说，单粒子瞬态效应会影响电路的输出。而在时序电路中，当单粒子瞬态产生的正脉冲或负脉冲被触发器或其他存储电路接收，或者电路的存储部分直接被高能粒子击中而产生翻转，由于电路的记忆功能，使得这种翻转无法恢复，从而使整个时序逻辑电路的输出产生错误，这种效应称作单粒子翻转。无论是单粒子瞬态效应还是单粒子翻转效应都会影响电路的正常工作，因此有必要对辐射环境下工作的MOS数字集成电路进行加固。目前对时序电路的加固方案主要包括系统级加固、电路级加固和版图级加固，或是采用SOI等工艺进行加固。而针对时序电路中的触发器进行电路级加固，目前主要采用三模冗余和双互锁存结构技术进行加固。
三模冗余加固技术的主要原理是将触发器复制三份，将三个触发器电路的输出经过表决电路形成一个最终输出，由于表决电路具有三选二的功能。因此，即便有一路触发器产生翻转，也不会影响整个电路的输出，而双互锁存加固技术的原理是在触发器中加入一个双互锁存结构，在双互锁存结构中有一对敏感节点，触发器整体的输出取决于这一对敏感节点的电平。在没有辐照的情况下，这一对敏感节点的电平是一致的。而当收到辐照时，一对敏感节点中的一个节点受到高能粒子的作用而产生翻转时电路的输出能够维持不变，同时在另一个敏感节点的作用下，翻转的节点会迅速恢复到正常状态，从而使整个电路保持稳定，不受辐照的影响。但三模冗余和双互锁存电路加固技术的主要缺点是可靠性不高，假设没有采用电路级加固技术的触发器的翻转概率为P，在不考虑敏感节点相关性和节点对注入电荷耐受差异的前提下，采用三模冗余加固后，触发器输出的翻转概率下降至3P2-2P3，而采用双互锁存加固技术的触发器翻转概率为P2。因此，为了保证电路的长时间正常工作，一般会采用电路级的双互锁存加固和系统级的三模冗余加固结合的办法，而采用这种方法必然会带来电路面积和功耗的成倍上升，同时还会使得电路的时序性能恶化，工作频率下降。
发明内容
本发明的目的在于提供一种基于复杂三互锁存单元的抗辐射加固触发器电路，该抗辐射加固触发器电路克服了现有技术的不足，采用复杂三互锁存电路加固技术，在触发器电路受到辐射等干扰而导致电路翻转时能保证整个触发器电路输出稳定，增强了其可靠性，提高了触发器电路的抗辐射和抗干扰能力。
为达到上述目的，本发明解决其技术问题所采用的技术方案是：一种基于复杂三互锁存单元的抗辐射加固触发器电路，包括时钟信号产生电路、D输入滤波电路、C单元电路和表决电路，其特征是：该抗辐射D触发器电路还包括主互锁存电路和从互锁存电路；所述C单元电路包括第一C单元电路、第二C单元电路和第三C单元电路；外部的时钟信号CK经时钟信号产生电路生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3；外部数据信号D经D输入滤波电路生成三路数据信号D1、D2和D3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及三路数据信号D1、D2和D3输入到主互锁存电路，经主互锁存电路后输出三路数据信号M1、M2和M3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及主互锁存电路输出的三路数据信号M1、M2和M3均输入到从互锁存电路，然后经从互锁存电路后产生三路数据信号S1、S2和S3，从互锁存电路输出的两路数据信号S1和S2输入到第一C单元电路产生数据信号Q3，从互锁存电路输出的两路数据信号S2和S3输入到第三C单元电路产生数据信号Q1，从互锁存电路输出的两路数据信号S1和S3输入到第二C单元电路产生数据信号Q2，数据信号Q1、Q2和Q3输入到表决电路输出整个触发器的输出信号Q；
所述主互锁存电路是由15个PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、PM11、PM12、PM13、PM14、PM15和15个NMOS管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10、NM11、NM12、NM13、NM14、NM15以及三个传输门TM1、TM2、TM3组成；所述传输门TM1的同相控制端与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，传输门TM1的反相控制端与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，所述传输门TM2的同相控制端与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，传输门TM2的反相控制端与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，所述传输门TM3的同相控制端与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，传输门TM3的反相控制端与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接；所述传输门TM1的左侧双向数据端口与D输入滤波电路的数据信号D1的信号输出端连接，传输门TM2的左侧双向数据端口与D输入滤波电路的数据信号D2的信号输出端连接，传输门TM3的左侧双向数据端口与D输入滤波电路的数据信号D3的信号输出端连接，传输门TM1的右侧双向数据端口D11分别与PM3的漏极、PM5的栅极、PM9的栅极和NM1的漏极、NM10的栅极、NM14的栅极连接，传输门TM2的右侧双向数据端口D22分别与PM8的漏极、PM10的栅极、PM14的栅极和NM6的漏极、NM4的栅极、NM15的栅极连接，传输门TM3的右侧双向数据端口D33分别与PM4的栅极、PM13的漏极、PM15的栅极和NM5的栅极、NM11的漏极、NM9的栅极连接；所述PM1的栅极与数据信号M2的输出端连接，PM1的源极外接电源，漏极与PM2的源极相接，PM2的栅极分别与PM15的漏极、NM14的漏极、NM12的栅极相连，PM2的漏极与PM3的源极相连，PM3的栅极与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接；所述PM4的源极外接电源，PM4的漏极与PM5的源极相连，PM5的漏极分别与NM2的栅极、NM4的漏极、PM7的栅极连接，PM5的漏极输出数据信号M1；所述PM6的源极外接电源，PM6的栅极与数据信号M3的输出端连接，PM6的漏极与PM7的源极相连，PM7的漏极与PM8的源极相连，PM8的栅极与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，PM8的漏极分别与NM6的漏极、PM10的栅极、NM4的栅极连接；所述PM9的源极外接电源，PM9的漏极与PM10的源极相连，PM10的漏极分别与NM9的漏极、PM12的栅极、NM7的栅极连接，PM10的漏极输出数据信号M2；所述PM11的源极外接电源，PM11的栅极与数据信号M1的输出端连接，PM11的漏极与PM12的源极连接，PM12的漏极与PM13的源极相连，PM13的栅极与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，PM13的漏极分别与NM11的漏极、PM15的栅极、NM9的栅极连接，所述PM14的源极外接电源，PM14的漏极与PM15的源极相连；PM15的漏极分别与NM14的漏极、NM12的栅极连接，PM15的漏极输出数据信号M3；所述NM1的栅极与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，NM1的源极与NM2的漏极连接，NM2的源极与NM3的漏极连接，NM3的栅极与数据信号M2的输出端连接，NM4的源极与NM5的漏极连接；所述NM6的栅极与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，NM6的源极与NM7的漏极连接，NM7的源极与NM8的漏极连接，NM8的栅极数据信号M3的输出端连接，NM9的源极与NM10的漏极连接；所述NM11的栅极与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，NM11的源极与NM12的漏极连接，NM12的源极与NM13的漏极连接，NM14的源极与NM15的漏极连接；所述NM3、NM5、NM8、NM10、NM13、NM15的源极均接地；
所述从互锁存电路是由15个PMOS管PM16、PM17、PM18、PM19、PM20、PM21、PM22、PM23、PM24、PM25、PM26、PM27、PM28、PM29、PM30和15个NMOS管NM16、NM17、NM18、NM19、NM20、NM21、NM22、NM23、NM24、NM25、NM26、NM27、NM28、NM29、NM30以及三个传输门TS1、TS2、TS3组成；所述传输门TS1的同相控制端与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，传输门TS1的反相控制端与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，所述传输门TS2的同相控制端与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，传输门TS2的反相控制端与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，所述传输门TS3的同相控制端与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，传输门TS3的反相控制端与时钟信号产生电路生成的反相时钟信号和nclk3的信号输出端连接，所述传输门TS1的左侧双向数据端口与主互锁存电路的数据信号M1的信号输出端连接，传输门TS2的左侧双向数据端口与主互锁存电路的数据信号M2的信号输出端连接，传输门TS3的左侧双向数据端口与主互锁存电路的数据信号M3的信号输出端连接，传输门TS1的右侧双向数据端口M11分别与PM18的漏极、PM20的栅极、PM24的栅极和NM16的漏极、NM25的栅极、NM29的栅极连接，传输门TS2的右侧双向数据端口M22分别与PM23的漏极、PM25的栅极、PM29的栅极和NM21的漏极、NM19的栅极、NM30的栅极连接，传输门TS3的右侧双向数据端口M33分别与PM19的栅极、PM28的漏极、PM30的栅极和NM20的栅极、NM26的漏极、NM24的栅极连接；所述PM16的栅极与数据信号S2的输出端连接，PM16的源极外接电源，漏极与PM17的源极相接，PM17的栅极分别与PM30的漏极、NM29的漏极、NM27的栅极相连，PM17的漏极与PM18的源极相连，PM18的栅极与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接；所述PM19的源极外接电源，PM19的漏极与PM20的源极相连，PM20的漏极分别与NM17的栅极、NM19的漏极、PM22的栅极连接，PM20的漏极输出数据信号S1；所述PM21的源极外接电源，PM21的栅极与数据信号S3的输出端连接，PM21的漏极与PM22的源极相连，PM22的漏极与PM23的源极相连，PM23的栅极与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，PM23的漏极分别与NM21的漏极、PM25的栅极、NM19的栅极连接；所述PM24的源极外接电源，PM24的漏极与PM25的源极相连，PM25的漏极分别与NM24的漏极、PM27的栅极、NM22的栅极连接，PM25的漏极输出数据信号S2；所述PM26的源极外接电源，PM26的栅极与数据信号S1的输出端连接，PM26的漏极与PM27的源极连接，PM27的漏极与PM28的源极相连，PM28的栅极与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，PM28的漏极分别与NM26的漏极、PM30的栅极、NM24的栅极连接，所述PM29的源极外接电源，PM29的漏极与PM30的源极相连；PM30的漏极分别与NM29的漏极、NM27的栅极连接，PM30的漏极输出数据信号S3；所述NM16的栅极与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，NM16的源极与NM17的漏极连接，NM17的源极与NM18的漏极连接，NM18的栅极与数据信号S2的输出端连接，NM19的源极与NM20的漏极连接；所述NM21的栅极与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，NM21的源极与NM22的漏极连接，NM22的源极与NM23的漏极连接，NM23的栅极数据信号S3的输出端连接，NM24的源极与NM25的漏极连接；所述NM26的栅极与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，NM26的源极与NM27的漏极连接，NM27的源极与NM28的漏极连接，NM29的源极与NM30的漏极连接；所述NM18、NM20、NM23、NM25、NM28、NM30的源极均接地。
在上述技术方案中，本实用新型抗辐射加固触发器电路采用了复杂三互锁存电路技术，在电路结构中设置了三个敏感节点，触发器整体的输出取决于这三个敏感节点的电平，在没有辐射等干扰的情况下，这三个敏感节点的电平是一致的。而当收到辐射等干扰情况时，即使三个敏感节点中的二个节点受到高能粒子的作用而产生翻转时，电路的输出能维持不变，同时在另一个敏感节点的作用下，翻转的节点会迅速恢复到正常状态，从而使整个电路保持稳定，不受辐射等干扰因素的影响，从而使整个触发器电路的输出信号的翻转概率大幅下降，同时这种该触发器电路与基于双互锁存电路或三模冗余技术的触发器电路相比版图面积和功耗变化不大。本发明的技术方案克服了现有技术的不足，采用三互锁存电路加固技术，在受到辐射等干扰而导致电路翻转时能保证整个触发器电路输出稳定，增强了其可靠性，大幅提高了触发器电路的抗辐射和抗干扰能力。
附图说明
图1是本发明一种基于复杂三互锁存单元的抗辐射加固触发器电路的原理结构框图；
图2是本发明一种基于复杂三互锁存单元的抗辐射加固触发器电路中时钟信号产生电路的信号输入和输出关系的结构示意图；
图3是本发明一种基于复杂三互锁存单元的抗辐射加固触发器电路中D输入滤波电路的信号输入和输出关系的结构示意图；
图4是本发明一种基于复杂三互锁存单元的抗辐射加固触发器电路中表决电路的信号输入和输出关系的结构示意图；
图5是本发明一种基于复杂三互锁存单元的抗辐射加固触发器电路中主互锁存电路的电路原理图；
图6是图5中主互锁存电路的信号输入和信号输出关系的结构示意图；
图7是本发明一种基于复杂三互锁存单元的抗辐射加固触发器电路中从互锁存电路的电路原理图；
图8是图7中从互锁存电路的信号输入和信号输出关系的结构示意图。
具体实施方式
下面结合附图和实施例对本发明一种基于复杂三互锁存单元的抗辐射加固触发器电路作进一步详细说明。构成本申请的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。
由图1、图2、图3、图4、图5、图6、图7、图8可见，本实施例的一种基于复杂三互锁存单元(Triple Interlocked storage Cell——DICE)的抗辐射加固触发器电路是由时钟信号产生电路(Clock generator)、D输入滤波电路(D inputfilter)、C单元电路(C element)和表决电路(voter)、主互锁存电路(Master DICE)和从互锁存电路(Slave DICE)。所述C单元电路是由第一C单元电路、第二C单元电路和第三C单元电路三个相同的电路组成；外部的时钟信号CK经时钟信号产生电路生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3；外部数据信号D经D输入滤波电路生成三路数据信号D1、D2和D3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及三路数据信号D1、D2和D3输入到主互锁存电路，经主互锁存电路后输出三路数据信号M1、M2和M3，三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及主互锁存电路输出的三路数据信号M1、M2和M3均输入到从互锁存电路，然后经从互锁存电路后产生三路数据信号S1、S2和S3，从互锁存电路输出的两路数据信号S1和S2输入到第一C单元电路产生数据信号Q3，从互锁存电路输出的两路数据信号S2和S3输入到第三C单元电路产生数据信号Q1，从互锁存电路输出的两路数据信号S1和S3输入到第二C单元电路产生数据信号Q2，数据信号Q1、Q2和Q3输入到表决电路输出整个触发器的输出信号Q。
在本实施例中，如图2，时钟信号产生电路(clock generator)是负责将外部的时钟信号CK通过反相器链生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3，三路同相时钟信号和三路反相时钟信号由于经过不同的反相器链会有不同的延时，其主要目的是为了使外部的时钟信号CK端输入的干扰(SET)脉冲在不同时刻到达三互锁存单元电路(DICE)部分，通过主互锁存电路和从互锁存电路的互锁存机制，使电路不受CK信号上的干扰(SET)影响，同时该电路还能增加时钟信号的驱动能力。
如图3，D输入滤波电路(D input filter)是负责将输入的D信号通过反相器和C单元生成三路数据信号D1、D2和D3供主互锁存电路主互锁存电路(Master DICE)电路使用。恰当的设置电路中两个反相器的宽长比，可以得到不同的延时，从而能够滤除D输入端的干扰(SET)脉冲。
C单元电路(C element)中，当从互锁存电路(Slave TICE)输出的数据信号S1和S2、S2和S3、S1和S3分别输入到三个C单元电路，当两个信号相同时，C单元电路相当于反相器，经三C单元电路后分别输出信号Q3、Q1、Q2，与输入信号反相。当从互锁存电路(SlaveTICE)输出的数据信号S1和S2、S2和S3、S1和S3分别输入到三个C单元电路的两路信号不同时，C单元电路的上拉网络和下拉网络同时断开，输出信号依靠电容存储的电荷，维持输出信号不变。
如图4，表决电路(Voter)中，当C单元电路(C element)输出信号Q1、Q2和Q3中有两个或两个以上信号为高电平时，表决电路中输出数据信号Q为高电平，反之，当三路信号中有两路或两路以上信号为低电平时，输出信号Q为低电平。
本实施例中，由图1可以看出本实施例的一种基于复杂三互锁存单元的抗辐射加固触发器电路在从互锁存电路(Slave TICE)处有三个输出信号S1、S2和S3，假设在粒子作用下S1和S2被打翻，那么根据C单元电路的工作原理，Q1和Q2保持不变，Q3输出翻转，而Q1、Q2和Q3输入到表决器电路后，整个电路的输出Q保持不变。因此，该触发器的三个敏感节点即使被打翻两个，电路输出依然保持不变。
如图5、图6所示，本实施例的主互锁存电路(Master DICE)是由15个PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、PM11、PM12、PM13、PM14、PM15和15个NMOS管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10、NM11、NM12、NM13、NM14、NM15以及三个传输门TM1、TM2、TM3组成；所述传输门TM1的同相控制端与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，传输门TM1的反相控制端与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，所述传输门TM2的同相控制端与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，传输门TM2的反相控制端与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，所述传输门TM3的同相控制端与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，传输门TM3的反相控制端与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接；所述传输门TM1的左侧双向数据端口与D输入滤波电路的数据信号D1的信号输出端连接，传输门TM2的左侧双向数据端口与D输入滤波电路的数据信号D2的信号输出端连接，传输门TM3的左侧双向数据端口与D输入滤波电路的数据信号D3的信号输出端连接，传输门TM1的右侧双向数据端口D11分别与PM3的漏极、PM5的栅极、PM9的栅极和NM1的漏极、NM10的栅极、NM14的栅极连接，传输门TM2的右侧双向数据端口D22分别与PM8的漏极、PM10的栅极、PM14的栅极和NM6的漏极、NM4的栅极、NM15的栅极连接，传输门TM3的右侧双向数据端口D33分别与PM4的栅极、PM13的漏极、PM15的栅极和NM5的栅极、NM11的漏极、NM9的栅极连接；所述PM1的栅极与数据信号M2的输出端连接，PM1的源极外接电源，漏极与PM2的源极相接，PM2的栅极分别与PM15的漏极、NM14的漏极、NM12的栅极相连，PM2的漏极与PM3的源极相连，PM3的栅极与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，PM3的漏极分别与NM1的漏极、PM5的栅极、NM14的栅极相连；所述PM4的源极外接电源，PM4的漏极与PM5的源极相连，PM5的漏极分别与NM2的栅极、NM4的漏极、PM7的栅极连接，PM5的漏极输出数据信号M1；所述PM6的源极外接电源，PM6的栅极与数据信号M3的输出端连接，PM6的漏极与PM7的源极相连，PM7的漏极与PM8的源极相连，PM8的栅极与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，PM8的漏极分别与NM6的漏极、PM10的栅极、NM4的栅极连接；所述PM9的源极外接电源，PM9的漏极与PM10的源极相连，PM10的漏极分别与NM9的漏极、PM12的栅极、NM7的栅极连接，PM10的漏极输出数据信号M2；所述PM11的源极外接电源，PM11的栅极与数据信号M1的输出端连接，PM11的漏极与PM12的源极连接，PM12的漏极与PM13的源极相连，PM13的栅极与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，PM13的漏极分别与NM11的漏极、PM15的栅极、NM9的栅极连接，所述PM14的源极外接电源，PM14的漏极与PM15的源极相连；PM15的漏极分别与NM14的漏极、NM12的栅极连接，PM15的漏极输出数据信号M3。本实施例中，NM1的栅极与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，NM1的源极与NM2的漏极连接，NM2的源极与NM3的漏极连接，NM3的栅极与数据信号M2的输出端连接，NM4的源极与NM5的漏极连接；所述NM6的栅极与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，NM6的源极与NM7的漏极连接，NM7的源极与NM8的漏极连接，NM8的栅极数据信号M3的输出端连接，NM9的源极与NM10的漏极连接；所述NM11的栅极与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，NM11的源极与NM12的漏极连接，NM12的源极与NM13的漏极连接，NM14的源极与NM15的漏极连接；所述NM3、NM5、NM8、NM10、NM13、NM15的源极均接地。本实施例中，如图5、图6所示的主互锁存电路(Master TICE)。电路的最下方是三组由时钟信号控制的传输门TM1、TM2和TM3，当时钟信号CK有效，反相时钟信号nclk1＝1；nclk2＝1；nclk3＝1且同相时钟信号bclk1＝0；bclk2＝0；bclk3＝0时，D输入滤波电路生成的三路数据信号D1、D2和D3将会被传送到主互锁存电路(Master TICE)中锁存起来，而当反相时钟信号nclk1＝0；nclk2＝0；nclk3＝0且同相时钟信号bclk1＝1；bclk2＝1；bclk3＝1时，主互锁存电路(Master TICE)中锁存的信号反相传递到M1，M2和M3三个节点供从互锁存电路(Slave TICE)使用。当电路的任意敏感节点被打翻，由于电路的互锁存机制，主互锁存电路(Master TICE)产生的M1、M2和M3三路输出会迅速恢复。
如图7、图8所示，本实施例的从互锁存电路是由15个PMOS管PM16、PM17、PM18、PM19、PM20、PM21、PM22、PM23、PM24、PM25、PM26、PM27、PM28、PM29、PM30和15个NMOS管NM16、NM17、NM18、NM19、NM20、NM21、NM22、NM23、NM24、NM25、NM26、NM27、NM28、NM29、NM30以及三个传输门TS1、TS2、TS3组成；所述传输门TS1的同相控制端与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，传输门TS1的反相控制端与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，所述传输门TS2的同相控制端与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，传输门TS2的反相控制端与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，所述传输门TS3的同相控制端与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，传输门TS3的反相控制端与时钟信号产生电路生成的反相时钟信号和nclk3的信号输出端连接，所述传输门TS1的左侧双向数据端口与主互锁存电路的数据信号M1的信号输出端连接，传输门TS2的左侧双向数据端口与主互锁存电路的数据信号M2的信号输出端连接，传输门TS3的左侧双向数据端口与主互锁存电路的数据信号M3的信号输出端连接，传输门TS1的右侧双向数据端口M11分别与PM18的漏极、PM20的栅极、PM24的栅极和NM16的漏极、NM25的栅极、NM29的栅极连接，传输门TS2的右侧双向数据端口M22分别与PM23的漏极、PM25的栅极、PM29的栅极和NM21的漏极、NM19的栅极、NM30的栅极连接，传输门TS3的右侧双向数据端口M33分别与PM19的栅极、PM28的漏极、PM30的栅极和NM20的栅极、NM26的漏极、NM24的栅极连接；所述PM16的栅极与数据信号S2的输出端连接，PM16的源极外接电源，漏极与PM17的源极相接，PM17的栅极分别与PM30的漏极、NM29的漏极、NM27的栅极相连，PM17的漏极与PM18的源极相连，PM18的栅极与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，PM18的漏极分别与NM16的漏极、PM20的栅极、NM29的栅极相连；所述PM19的源极外接电源，PM19的漏极与PM20的源极相连，PM20的漏极分别与NM17的栅极、NM19的漏极、PM22的栅极连接，PM20的漏极输出数据信号S1；所述PM21的源极外接电源，PM21的栅极与数据信号S3的输出端连接，PM21的漏极与PM22的源极相连，PM22的漏极与PM23的源极相连，PM23的栅极与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，PM23的漏极分别与NM21的漏极、PM25的栅极、NM19的栅极连接；所述PM24的源极外接电源，PM24的漏极与PM25的源极相连，PM25的漏极分别与NM24的漏极、PM27的栅极、NM22的栅极连接，PM25的漏极输出数据信号S2；所述PM26的源极外接电源，PM26的栅极与数据信号S1的输出端连接，PM26的漏极与PM27的源极连接，PM27的漏极与PM28的源极相连，PM28的栅极与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，PM28的漏极分别与NM26的漏极、PM30的栅极、NM24的栅极连接，所述PM29的源极外接电源，PM29的漏极与PM30的源极相连；PM30的漏极分别与NM29的漏极、NM27的栅极连接，PM30的漏极输出数据信号S3。本实施例中，NM16的栅极与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，NM16的源极与NM17的漏极连接，NM17的源极与NM18的漏极连接，NM18的栅极与数据信号S2的输出端连接，NM19的源极与NM20的漏极连接；所述NM21的栅极与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，NM21的源极与NM22的漏极连接，NM22的源极与NM23的漏极连接，NM23的栅极数据信号S3的输出端连接，NM24的源极与NM25的漏极连接；所述NM26的栅极与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，NM26的源极与NM27的漏极连接，NM27的源极与NM28的漏极连接，NM29的源极与NM30的漏极连接；所述NM18、NM20、NM23、NM25、NM28、NM30的源极均接地。本实施例的从互锁存电路(Master TICE)的电路结构和工作原理类似图5、图6的主互锁存电路(Master TICE)。区别是当反相时钟信号nclk1＝0；nclk2＝0；nclk3＝0且同相时钟信号bclk1＝1；bclk2＝1；bclk3＝1时，信号被锁存，当反相时钟信号nclk1＝1；nclk2＝1；nclk3＝1且同相时钟信号bclk1＝0；bclk2＝0；bclk3＝0时，信号经反相输出。主互锁存电路(Master TICE)和从互锁存电路(Slave TICE)一起构成具有主从结构的触发器。
以上所述，仅是本发明的实施例，并非对本发明作任何限制，凡是根据本发明技术实质对以上实施例所作的任何简单修改、变更以及等效方法的变化，均仍属于本发明技术方案的保护范围内。
Claims (1)
1.一种基于复杂三互锁存单元的抗辐射加固触发器电路，包括时钟信号产生电路、D输入滤波电路、C单元电路和表决电路，其特征是：该抗辐射D触发器电路还包括主互锁存电路和从互锁存电路；所述C单元电路包括第一C单元电路、第二C单元电路和第三C单元电路；外部的时钟信号CK经时钟信号产生电路生成三路同相时钟信号bclk1、bclk2和bclk3以及三路反相时钟信号nclk1、nclk2和nclk3；所述的三路同相时钟信号和三路反相时钟信号有不同的延时；外部数据信号D经D输入滤波电路生成三路数据信号D1、D2和D3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及三路数据信号D1、D2和D3输入到主互锁存电路，经主互锁存电路后输出三路数据信号M1、M2和M3；三路同相时钟信号bclk1、bclk2和bclk3、三路反相时钟信号nclk1、nclk2和nclk3以及主互锁存电路输出的三路数据信号M1、M2和M3均输入到从互锁存电路，然后经从互锁存电路后产生三路数据信号S1、S2和S3，从互锁存电路输出的两路数据信号S1和S2输入到第一C单元电路产生数据信号Q3，从互锁存电路输出的两路数据信号S2和S3输入到第三C单元电路产生数据信号Q1，从互锁存电路输出的两路数据信号S1和S3输入到第二C单元电路产生数据信号Q2，数据信号Q1、Q2和Q3输入到表决电路输出整个触发器的输出信号Q；
所述主互锁存电路是由15个PMOS管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9 、PM10、PM11、PM12、PM13、PM14、PM15和15个NMOS管NM1 、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10、NM11、NM12、NM13、NM14、NM15以及三个传输门TM1、TM2、TM3组成；所述传输门TM1的同相控制端与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，传输门TM1的反相控制端与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，所述传输门TM2的同相控制端与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，传输门TM2的反相控制端与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，所述传输门TM3的同相控制端与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，传输门TM3的反相控制端与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接；所述传输门TM1的左侧双向数据端口与D输入滤波电路的数据信号D1的信号输出端连接，传输门TM2的左侧双向数据端口与D输入滤波电路的数据信号D2的信号输出端连接，传输门TM3的左侧双向数据端口与D输入滤波电路的数据信号D3的信号输出端连接，传输门TM1的右侧双向数据端口D11分别与PM3的漏极、PM5的栅极、PM9的栅极和NM1的漏极、NM10的栅极、NM14的栅极连接，传输门TM2的右侧双向数据端口D22分别与PM8的漏极、PM10的栅极、PM14的栅极和NM6的漏极、NM4的栅极、NM15的栅极连接，传输门TM3的右侧双向数据端口D33分别与PM4的栅极、PM13的漏极、PM15的栅极和NM5的栅极、NM11的漏极、NM9的栅极连接；所述PM1的栅极与数据信号M2的输出端连接，PM1的源极外接电源，漏极与PM2的源极相接，PM2的栅极分别与PM15的漏极、NM14的漏极、NM12的栅极相连，PM2的漏极与PM3的源极相连，PM3的栅极与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接；所述PM4的源极外接电源，PM4的漏极与PM5的源极相连，PM5的漏极分别与NM2的栅极、NM4的漏极、PM7的栅极连接，PM5的漏极输出数据信号M1；所述PM6的源极外接电源，PM6的栅极与数据信号M3的输出端连接，PM6的漏极与PM7的源极相连，PM7的漏极与PM8的源极相连，PM8的栅极与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，PM8的漏极分别与NM6的漏极、PM10的栅极、NM4的栅极连接；所述PM9的源极外接电源，PM9的漏极与PM10的源极相连，PM10的漏极分别与NM9的漏极、PM12的栅极、NM7的栅极连接，PM10的漏极输出数据信号M2；所述PM11的源极外接电源，PM11的栅极与数据信号M1的输出端连接，PM11的漏极与PM12的源极连接，PM12的漏极与PM13的源极相连，PM13的栅极与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，PM13的漏极分别与NM11的漏极、PM15的栅极、NM9的栅极连接，所述PM14的源极外接电源，PM14的漏极与PM15的源极相连；PM15的漏极分别与NM14的漏极、NM12的栅极连接，PM15的漏极输出数据信号M3；所述NM1的栅极与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，NM1的源极与NM2的漏极连接，NM2的源极与NM3的漏极连接，NM3的栅极与数据信号M2的输出端连接，NM4的源极与NM5的漏极连接；所述NM6的栅极与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，NM6的源极与NM7的漏极连接，NM7的源极与NM8的漏极连接，NM8的栅极数据信号M3的输出端连接，NM9的源极与NM10的漏极连接；所述NM11的栅极与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，NM11的源极与NM12的漏极连接，NM12的源极与NM13的漏极连接，NM14的源极与NM15的漏极连接；所述NM3、NM5、NM8、NM10、NM13、NM15的源极均接地；
所述从互锁存电路是由15个PMOS管PM16、PM17、PM18、PM19、PM20、PM21、PM22、PM23、PM24、PM25、PM26、PM27、PM28、PM29、PM30和15个NMOS管NM16 、NM17、NM18、NM19、NM20、NM21、NM22、NM23、NM24、NM25、NM26、NM27、NM28、NM29、NM30以及三个传输门TS1、TS2、TS3组成；所述传输门TS1的同相控制端与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接，传输门TS1的反相控制端与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，所述传输门TS2的同相控制端与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，传输门TS2的反相控制端与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，所述传输门TS3的同相控制端与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，传输门TS3的反相控制端与时钟信号产生电路生成的反相时钟信号和nclk3的信号输出端连接，所述传输门TS1的左侧双向数据端口与主互锁存电路的数据信号M1的信号输出端连接，传输门TS2的左侧双向数据端口与主互锁存电路的数据信号M2的信号输出端连接，传输门TS3的左侧双向数据端口与主互锁存电路的数据信号M3的信号输出端连接，传输门TS1的右侧双向数据端口M11分别与PM18的漏极、PM20的栅极、PM24的栅极和NM16的漏极、NM25的栅极、NM29的栅极连接，传输门TS2的右侧双向数据端口M22分别与PM23的漏极、PM25的栅极、PM29的栅极和NM21的漏极、NM19的栅极、NM30的栅极连接，传输门TS3的右侧双向数据端口M33分别与PM19的栅极、PM28的漏极、PM30的栅极和NM20的栅极、NM26的漏极、NM24的栅极连接；所述PM16的栅极与数据信号S2的输出端连接，PM16的源极外接电源，漏极与PM17的源极相接，PM17的栅极分别与PM30的漏极、NM29的漏极、NM27的栅极相连，PM17的漏极与PM18的源极相连，PM18的栅极与时钟信号产生电路生成的同相时钟信号bclk1的信号输出端连接；所述PM19的源极外接电源，PM19的漏极与PM20的源极相连，PM20的漏极分别与NM17的栅极、NM19的漏极、PM22的栅极连接，PM20的漏极输出数据信号S1；所述PM21的源极外接电源，PM21的栅极与数据信号S3的输出端连接，PM21的漏极与PM22的源极相连，PM22的漏极与PM23的源极相连，PM23的栅极与时钟信号产生电路生成的同相时钟信号bclk2的信号输出端连接，PM23的漏极分别与NM21的漏极、PM25的栅极、NM19的栅极连接；所述PM24的源极外接电源，PM24的漏极与PM25的源极相连，PM25的漏极分别与NM24的漏极、PM27的栅极、NM22的栅极连接，PM25的漏极输出数据信号S2；所述PM26的源极外接电源，PM26的栅极与数据信号S1的输出端连接，PM26的漏极与PM27的源极连接，PM27的漏极与PM28的源极相连，PM28的栅极与时钟信号产生电路生成的同相时钟信号bclk3的信号输出端连接，PM28的漏极分别与NM26的漏极、PM30的栅极、NM24的栅极连接，所述PM29的源极外接电源，PM29的漏极与PM30的源极相连；PM30的漏极分别与NM29的漏极、NM27的栅极连接，PM30的漏极输出数据信号S3；所述NM16的栅极与时钟信号产生电路生成的反相时钟信号nclk1的信号输出端连接，NM16的源极与NM17的漏极连接，NM17的源极与NM18的漏极连接，NM18的栅极与数据信号S2的输出端连接，NM19的源极与NM20的漏极连接；所述NM21的栅极与时钟信号产生电路生成的反相时钟信号nclk2的信号输出端连接，NM21的源极与NM22的漏极连接，NM22的源极与NM23的漏极连接，NM23的栅极数据信号S3的输出端连接，NM24的源极与NM25的漏极连接；所述NM26的栅极与时钟信号产生电路生成的反相时钟信号nclk3的信号输出端连接，NM26的源极与NM27的漏极连接，NM27的源极与NM28的漏极连接，NM29的源极与NM30的漏极连接；所述NM18、NM20、NM23、NM25、NM28、NM30的源极均接地。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170329 Termination date: 20171121 |
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