CN103093824A - 一种抗单粒子翻转的寄存器电路 - Google Patents

一种抗单粒子翻转的寄存器电路 Download PDF

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CN103093824A CN2013100080923A CN201310008092A CN103093824A CN 103093824 A CN103093824 A CN 103093824A CN 2013100080923 A CN2013100080923 A CN 2013100080923A CN 201310008092 A CN201310008092 A CN 201310008092A CN 103093824 A CN103093824 A CN 103093824A
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吴利华
于芳
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Abstract

本发明公开了一种抗单粒子翻转的寄存器电路，包括第一级主锁存器、第二级从锁存器、第一反相器和第二反相器。第一级主锁存器有2个数据输入，分别来自寄存器的数据输入di及寄存器的互补数据输入dib；第一级主锁存器有1个时钟输入ck；第一级主锁存器有2个数据输出，分别为锁存数据ql及互补的锁存数据qlb；第二级从锁存器有2个数据输入，分别来自第一级主锁存器的数据输出ql及互补的数据输出qlb；第二级从锁存器有1个时钟输入ck，来自寄存器的互补时钟输入ckn；第二级从锁存器有2个数据输出，分别为寄存器的寄存数据rq及互补的寄存数据rqb。利用本发明，显著增强了该寄存器的抗辐照性能。

Description

一种抗单粒子翻转的寄存器电路
技术领域
本发明涉及集成电路技术领域，更具体地涉及一种抗单粒子翻转的寄存器电路。
背景技术
在数字电路的世界里，电路的实现主要包括一系列的组合逻辑电路及时序逻辑电路，组合逻辑电路状态仅与当前的输入有关，时序逻辑电路一般均与当前时钟之前的输入有关。基于这些特点，数字电路中控制状态机的实现离不开时序逻辑电路，此外数字电路中常采用的流水线技术、时钟同步技术等均离不开时序逻辑电路，而时序逻辑电路中最重要的组成部分就是数据寄存器，因此在当今广泛应用的数字电路中，寄存器电路具有重要的意义。
一般广泛使用的寄存器电路均由主从两级锁存器构成，基于锁存器结构的电路在空间、宇航等应用领域中，由于大量存在的高能粒子、宇宙射线等产生的辐射效应，将会对电路中的锁存器带来严重影响。如单粒子翻转等辐射效应，会造成锁存数据的翻转，由此破坏寄存器寄存的数据，且随着集成特征电路尺寸的不断减小，辐射效应对于寄存器电路的影响随之加重。为满足空间、宇航等应用领域的特殊需求，对寄存器电路的辐射加固设计变得非常重要。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的主要目的在于提供一种抗单粒子翻转的寄存器电路，以提高寄存器的抗辐照性能。
(二)技术方案
为达到上述目的，本发明提供了一种抗单粒子翻转的寄存器电路，该寄存器电路包括第一级主锁存器1、第二级从锁存器2、第一反相器3和第二反相器4，其中：
第一级主锁存器1有2个数据输入，分别来自寄存器的数据输入di及寄存器的互补数据输入dib；第一级主锁存器1有1个时钟输入ck；第一级主锁存器1有2个数据输出，分别为锁存数据ql及互补的锁存数据qlb；
第二级从锁存器2有2个数据输入，分别来自第一级主锁存器1的数据输出ql及互补的数据输出qlb；第二级从锁存器2有1个时钟输入ck，来自寄存器的互补时钟输入ckn；第二级从锁存器2有2个数据输出，分别为寄存器的寄存数据rq及互补的寄存数据rqb；
第一反相器3的输入为寄存器的数据输入di，输出为寄存器的互补数据输入dib；
第二反相器4的输入为寄存器的时钟输入ck，输出为寄存器的互补时钟输入ckn。
上述方案中，所述第一级主锁存器1与所述第二级从锁存器2结构相同，均包括第一差分串联电压开关逻辑单元10、第二差分串联电压开关逻辑单元20、第一PMOS晶体管电阻108、第二PMOS晶体管电阻109、第一传输管NMOS晶体管103和第二传输管NMOS晶体管203，其中：第一存取NMOS晶体管103连接于第一差分串联电压开关逻辑单元10，第二存取NMOS晶体管203连接于第二差分串联电压开关逻辑单元20，第一PMOS晶体管电阻108和第二PMOS晶体管电阻109并行地连接于第一差分串联电压开关逻辑单元10与第二差分串联电压开关逻辑单元20之间，第一差分串联电压开关逻辑单元10与第二差分串联电压开关逻辑单元20构成交叉耦合的锁存器。
上述方案中，所述第一差分串联电压开关逻辑单元10包括第一输入PMOS晶体管104、第二输入PMOS晶体管106、第一负载NMOS晶体管105和第二负载NMOS晶体管107，其中：
第一输入PMOS晶体管104的源端或漏端与第一负载NMOS晶体管105的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第一输出out10；
第一负载NMOS晶体管105的栅端接第一差分串联电压开关逻辑单元的第二输出out11；
第二输入PMOS晶体管106的源端或漏端与第二负载NMOS晶体管107的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第二输出out11；
第二负载NMOS晶体管107的栅端接第一差分串联电压开关逻辑单元的第一输出out10。
上述方案中，所述第一输入PMOS晶体管104的栅端为第一差分串联电压开关逻辑单元的第一输入in10；所述第二输入PMOS晶体管106的栅端为第一差分串联电压开关逻辑单元的第二输入in11。
上述方案中，所述第二差分串联电压开关逻辑单元20包括第三输入PMOS晶体管204、第四输入PMOS晶体管206、第三负载NMOS晶体管205和第四负载NMOS晶体管207，其中：
第三输入PMOS晶体管204的源端或漏端与第三负载NMOS晶体管205的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第一输出q；
第三负载NMOS晶体管205的栅端接第二差分串联电压开关逻辑单元的第二输出qb；
第四输入PMOS晶体管206的源端或漏端与第四负载NMOS晶体管207的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第二输出qb；
第四负载NMOS晶体管207的栅端接第二差分串联电压开关逻辑单元的第一输出q。
上述方案中，所述第三输入PMOS晶体管204的栅端为第二差分串联电压开关逻辑单元的第一输入in20；所述第四输入PMOS晶体管206的栅端为第二差分串联电压开关逻辑单元的第二输入in21。
上述方案中，所述第一PMOS晶体管电阻108的漏端或源端与第一差分串联电压开关逻辑单元的第一输出out10相连，其栅端与电源地连接，其源端或漏端与第二差分串联电压开关逻辑单元的第一输入in20连接。
上述方案中，所述第二PMOS晶体管电阻109的漏端或源端与第一差分串联电压开关逻辑单元的第二输出out11相连，其栅端与电源地连接，其源端或漏端与第二差分串联电压开关逻辑单元的第二输入in21连接。
上述方案中，所述第一传输管NMOS晶体管103，其漏端或源端与第一差分串联电压开关逻辑单元的第一输入in10相连，其栅极与时钟信号ck连接，其源端或漏端与数据输入d连接。
上述方案中，所述第二传输管NMOS晶体管203，其漏端或源端与第一差分串联电压开关逻辑单元的第二输入in11相连，其栅极与时钟信号ck连接，源端或漏端与互补的数据输入db连接。
(三)有益效果
从上述技术方案可以看出，本发明提供的抗单粒子翻转的寄存器电路，基于两个辐射加固设计的锁存器构成，第一级主锁存器与第二级从锁存器结构相同，采用2个差分串联电压开关逻辑单元构成锁存器结构，总共4个锁存节点(out10、out11、q、qb)，其中任何一个锁存节点都受其他2个锁存节点的控制。因此，当其中任意一个锁存节点在单粒子事件中发生翻转时，其他锁存节点发生翻转的概率大大降低，降低了锁存器单元在单粒子事件发生时发生数据翻转的可能性，进而大大提高寄存器的抗辐照性能。此外，2个差分串联电压开关逻辑单元之间插入的2个晶体管电阻，能进一步增大单粒子事件发生时晶体管电阻两端节点的耦合时间，进而进一步提高锁存器单元的抗辐照性能，因而能够进一步增强该寄存器的抗辐照性能。
附图说明
通过附图形象而详细地对上述发明内容进行描述，以使本发明的特点和优点变得更加清晰，这些附图包括：
图1示出的是本发明提供抗单粒子翻转的寄存器电路的结构框图；
图2示出的是图1所示寄存器电路中锁存器的电路图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，在下文中，通过参照附图，本发明实施例将被详细地描述。但是，本发明可以以许多不同的形式加以实施，并不应限定于这里给出的实例，该实例的提供是为了使本公开是彻底的和完整的，并且向熟悉本领域的人员全面地传达本发明的思想。
如图1所示，图1是本发明提供抗单粒子翻转的寄存器电路的结构框图，该寄存器电路包括第一级主锁存器1、第二级从锁存器2、第一反相器3和第二反相器4。其中，第一级主锁存器1与第二级从锁存器2结构相同。第一级主锁存器1有2个数据输入，分别来自寄存器的数据输入di及寄存器的互补数据输入dib；第一级主锁存器1有1个时钟输入ck；第一级主锁存器1有2个数据输出，分别为锁存数据ql及互补的锁存数据qlb。第二级从锁存器2有2个数据输入，分别来自第一级主锁存器1的数据输出ql及互补的数据输出qlb；第二级从锁存器2有1个时钟输入ck，来自寄存器的互补时钟输入ckn；第二级从锁存器2有2个数据输出，分别为寄存器的寄存数据rq及互补的寄存数据rqb。第一反相器3的输入为寄存器的数据输入di，输出为寄存器的互补数据输入dib。第二反相器4的输入为寄存器的时钟输入ck，输出为寄存器的互补时钟输入ckn。
如图2所示，图2是图1所示寄存器电路中锁存器的电路图，该锁存器包括第一差分串联电压开关逻辑单元10、第二差分串联电压开关逻辑单元20、第一PMOS晶体管电阻108、第二PMOS晶体管电阻109、第一传输管NMOS晶体管103和第二传输管NMOS晶体管203，其中，第一存取NMOS晶体管103连接于第一差分串联电压开关逻辑单元10，第二存取NMOS晶体管203连接于第二差分串联电压开关逻辑单元20，第一PMOS晶体管电阻108和第二PMOS晶体管电阻109并行地连接于第一差分串联电压开关逻辑单元10与第二差分串联电压开关逻辑单元20之间，第一差分串联电压开关逻辑单元10与第二差分串联电压开关逻辑单元20构成交叉耦合的锁存器。
第一差分串联电压开关逻辑单元10包括第一输入PMOS晶体管104、第二输入PMOS晶体管106、第一负载NMOS晶体管105和第二负载NMOS晶体管107。第一输入PMOS晶体管104的源端或漏端与第一负载NMOS晶体管105的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第一输出out10；第二输入PMOS晶体管106的源端或漏端与第二负载NMOS晶体管107的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第二输出out11；第一输入PMOS晶体管104的栅端为第一差分串联电压开关逻辑单元的第一输入in10；第二输入PMOS晶体管106的栅端为第一差分串联电压开关逻辑单元的第二输入in11；第一负载NMOS晶体管105的栅端接第一差分串联电压开关逻辑单元的第二输出out11；第二负载NMOS晶体管107的栅端接第一差分串联电压开关逻辑单元的第一输出out10。
上述第一输入PMOS晶体管104的源端或漏端与第一负载NMOS晶体管105的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第一输出out10时，既可以是第一输入PMOS晶体管104的源端与第一负载NMOS晶体管105的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第一输出out10，也可以是第一输入PMOS晶体管104的漏端与第一负载NMOS晶体管105的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第一输出out10。上述第二输入PMOS晶体管106的源端或漏端与第二负载NMOS晶体管107的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第二输出out11时，既可以是第二输入PMOS晶体管106的源端与第二负载NMOS晶体管107的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第二输出out11，也可以是第二输入PMOS晶体管106的漏端与第二负载NMOS晶体管107的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第二输出out11。
第二差分串联电压开关逻辑单元20包括第三输入PMOS晶体管204、第四输入PMOS晶体管206、第三负载NMOS晶体管205和第四负载NMOS晶体管207。第三输入PMOS晶体管204的源端或漏端与第三负载NMOS晶体管205的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第一输出q；第四输入PMOS晶体管206的源端或漏端与第四负载NMOS晶体管207的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第二输出qb；第三输入PMOS晶体管204的栅端为第二差分串联电压开关逻辑单元的第一输入in20；第四输入PMOS晶体管206的栅端为第二差分串联电压开关逻辑单元的第二输入in21；第三负载NMOS晶体管205的栅端接第二差分串联电压开关逻辑单元的第二输出qb；第四负载NMOS晶体管207的栅端接第二差分串联电压开关逻辑单元的第一输出q。
上述第三输入PMOS晶体管204的源端或漏端与第三负载NMOS晶体管205的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第一输出q时，既可以是第三输入PMOS晶体管204的源端与第三负载NMOS晶体管205的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第一输出q，也可以是第三输入PMOS晶体管204的漏端与第三负载NMOS晶体管205的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第一输出q。上述第四输入PMOS晶体管206的源端或漏端与第四负载NMOS晶体管207的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第二输出qb时，既可以是第四输入PMOS晶体管206的源端与第四负载NMOS晶体管207的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第二输出qb，也可以是第四输入PMOS晶体管206的漏端与第四负载NMOS晶体管207的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第二输出qb。
第一PMOS晶体管电阻108的漏端或源端与第一差分串联电压开关逻辑单元的第一输出out10相连，其栅端与电源地连接，其源端或漏端与第二差分串联电压开关逻辑单元的第一输入in20连接。
第二PMOS晶体管电阻109的漏端或源端与第一差分串联电压开关逻辑单元的第二输出out11相连，其栅端与电源地连接，其源端或漏端与第二差分串联电压开关逻辑单元的第二输入in21连接。
第一差分串联电压开关逻辑单元的第一输入in10与第二差分串联电压开关逻辑单元的第一输出q相连；第一差分串联电压开关逻辑单元的第二输入in11与第二差分串联电压开关逻辑单元的第二输出qb相连；第一差分串联电压开关逻辑单元的第一输出out10经导通的第一PMOS晶体管电阻108与第二差分串联电压开关逻辑单元的第一输入in20相连；第一差分串联电压开关逻辑单元的第二输出out11经导通的第二PMOS晶体管电阻109与第二差分串联电压开关逻辑单元的第二输入in21相连；由此，第一差分串联电压开关逻辑单元10与第二差分串联电压开关逻辑单元20构成交叉耦合的锁存器，该锁存器连接在正电源电压和电源地之间。
第一传输管NMOS晶体管103，其漏端或源端与第一差分串联电压开关逻辑单元的第一输入in10相连，其栅极与时钟信号ck连接，其源端或漏端与数据输入d连接。
第二传输管NMOS晶体管203，其漏端或源端与第一差分串联电压开关逻辑单元的第二输入in11相连，其栅极与时钟信号ck连接，源端或漏端与互补的数据输入db连接。
结合图1、图2所示，第一级主锁存器1的数据输入d与寄存器的数据输入di连接，第一级主锁存器1数据输入db与寄存器的互补数据输入dib连接，第一级主锁存器1的输出q与寄存器的锁存数据ql连接，第一级主锁存器1的输出qb与寄存器的互补锁存数据qlb连接。第二级从锁存器2的数据输入d与寄存器的锁存数据ql连接，第二级从锁存器2数据输入db与寄存器的互补锁存数据qlb连接，第二级从锁存器2的输出q与寄存器的寄存数据rq连接，第二级从锁存器2的输出qb与寄存器的互补锁存数据rqb连接。
下面对该寄存器的数据寄存工作过程进行详细描述：
当对寄存器进行数据“1”寄存时，可分为第一级主寄存器写入“1”工作、第一级主寄存器锁存“1”及第二级从寄存器写入“1”工作两个过程：
第一级主寄存器写入“1”工作：寄存器时钟ck为高电平，第一传输管NMOS晶体管103及第二传输管NMOS晶体管203均打开，寄存器数据输入di上的高电平及寄存器互补数据输入dib上的低电平将分别接入到第一差分串联电压开关逻辑单元的第一输入in10及第二输入in11上，第一差分串联电压开关逻辑单元的第一输出out10出及第二输出out11将分别得到低电平和高电平；根据锁存器的连接关系，第二差分串联电压开关逻辑单元的第一输入in20及第二输入in21将分别得到低电平和高电平，第二差分串联电压开关逻辑单元的第一输出q及第二输出qb将分别得到高电平和低电平，且分别与第一差分串联电压开关逻辑单元的第一输入in10及第二输入in11上的高电平与低电平耦合，第一级主寄存器完成写“1”操作。
第一级主寄存器锁存“1”及第二级从寄存器写入“1”工作：当寄存器时钟ck为低电平时，第一级主锁存器的第一差分串联电压开关逻辑单元及第二差分串联电压开关逻辑单元构成锁存器结构，锁存写入的“1”值，即第一级主锁存器锁存“1”；同时第二级从锁存器的时钟输入ckn为高电平，第二级从锁存器的第一传输管NMOS晶体管103及第二传输管NMOS晶体管203均打开，第一级主锁存器的锁存数据ql(高电平“1”)及第一级主锁存器的互补锁存数据qlb(低电平“0”)将分别接入到第一差分串联电压开关逻辑单元的第一输入in10及第二输入in11上(第二级从锁存器的写入“1”工作与上述的第一主寄存器写入“1”工作工程完全相同)，直至完成第二级从锁存器的写入“1”工作。
当第二级从锁存器完成写入“1”工作时，寄存器得到寄存的数据rq(高电平“1”)及互补的寄存数据rqb(低电平“0”)。
当对寄存器进行数据“0”寄存时，可分为第一级主寄存器写入“0”工作、第一级主寄存器锁存“0”及第二级从寄存器写入“0”工作两个过程：
第一级主寄存器写入“0”工作：寄存器时钟ck为高电平，第一传输管NMOS晶体管103及第二传输管NMOS晶体管203均打开，寄存器数据输入di上的低电平及寄存器互补数据输入dib上的高电平将分别接入到第一差分串联电压开关逻辑单元的第一输入in10及第二输入in11上，第一差分串联电压开关逻辑单元的第一输出out10出及第二输出out11将分别得到低电平和高电平；根据锁存器的连接关系，第二差分串联电压开关逻辑单元的第一输入in20及第二输入in21将分别得到高电平和低电平，第二差分串联电压开关逻辑单元的第一输出q及第二输出qb将分别得到低电平和高电平，且分别与第一差分串联电压开关逻辑单元的第一输入in10及第二输入in11上的低电平与高电平耦合，第一级主寄存器完成写“0”操作。
第一级主寄存器锁存“0”及第二级从寄存器写入“0”工作：当寄存器时钟ck为低电平时，第一级主锁存器的第一差分串联电压开关逻辑单元及第二差分串联电压开关逻辑单元构成锁存器结构，锁存写入的“0”值，即第一级主锁存器锁存“0”；同时第二级从锁存器的时钟输入ckn为高电平，第二级从锁存器的第一传输管NMOS晶体管103及第二传输管NMOS晶体管203均打开，第一级主锁存器的锁存数据ql(低电平“0”)及第一级主锁存器的互补锁存数据qlb(高电平“0”)将分别接入到第一差分串联电压开关逻辑单元的第一输入in10及第二输入in11上(第二级从锁存器的写入“0”工作与上述的第一主寄存器写入“0”工作工程完全相同)，直至完成第二级从锁存器的写入“0”工作。
当第二级从锁存器完成写入“0”工作时，寄存器得到寄存的数据rq(低电平“0”)及互补的寄存数据rqb(高电平“1”)。
从上述寄存器的工作过程及原理可以看出，寄存器的抗辐照性能完全取决于第一级主锁存器及第二级从锁存器的抗辐照性能，下面进一步对该寄存器中所采用的锁存器的抗辐照性能进行分析说明：
若静态随机存储单元锁存数据为“1”时，即第一差分串联电压开关逻辑单元的第二输出out11及第二差分串联电压开关逻辑单元的第一输出q为高电平，第一差分串联电压开关逻辑单元的第一输出out10及第二差分串联电压开关逻辑单元的第二输出qb为低电平，考虑在辐射环境中发生单粒子事件时，假设高能粒子作用在第二差分串联电压开关逻辑单元的第一输出q上，第一输出q由高电平翻转为低电平，由于第一差分串联电压开关逻辑单元的第一输出out10上的高电平及第二输出out11上的低电平均未发生翻转，其将作用于第二差分串联电压开关逻辑单元上，恢复第二差分串联电压开关逻辑单元的第一输出q为高电平。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种抗单粒子翻转的寄存器电路，其特征在于，该寄存器电路包括第一级主锁存器(1)、第二级从锁存器(2)、第一反相器(3)和第二反相器(4)，其中：
第一级主锁存器(1)有2个数据输入，分别来自寄存器的数据输入di及寄存器的互补数据输入dib；第一级主锁存器(1)有1个时钟输入ck；第一级主锁存器(1)有2个数据输出，分别为锁存数据ql及互补的锁存数据qlb；
第二级从锁存器(2)有2个数据输入，分别来自第一级主锁存器(1)的数据输出ql及互补的数据输出qlb；第二级从锁存器(2)有1个时钟输入ck，来自寄存器的互补时钟输入ckn；第二级从锁存器(2)有2个数据输出，分别为寄存器的寄存数据rq及互补的寄存数据rqb；
第一反相器(3)的输入为寄存器的数据输入di，输出为寄存器的互补数据输入dib；
第二反相器(4)的输入为寄存器的时钟输入ck，输出为寄存器的互补时钟输入ckn。
2.根据权利要求1所述的抗单粒子翻转的寄存器电路，其特征在于，所述第一级主锁存器(1)与所述第二级从锁存器(2)结构相同，均包括第一差分串联电压开关逻辑单元(10)、第二差分串联电压开关逻辑单元(20)、第一PMOS晶体管电阻(108)、第二PMOS晶体管电阻(109)、第一传输管NMOS晶体管(103)和第二传输管NMOS晶体管(203)，其中：
第一存取NMOS晶体管(103)连接于第一差分串联电压开关逻辑单元(10)，第二存取NMOS晶体管(203)连接于第二差分串联电压开关逻辑单元(20)，第一PMOS晶体管电阻(108)和第二PMOS晶体管电阻(109)并行地连接于第一差分串联电压开关逻辑单元(10)与第二差分串联电压开关逻辑单元(20)之间，第一差分串联电压开关逻辑单元(10)与第二差分串联电压开关逻辑单元(20)构成交叉耦合的锁存器。
3.根据权利要求2所述的抗单粒子翻转的寄存器电路，其特征在于，所述第一差分串联电压开关逻辑单元(10)包括第一输入PMOS晶体管(104)、第二输入PMOS晶体管(106)、第一负载NMOS晶体管(105)和第二负载NMOS晶体管(107)，其中：
第一输入PMOS晶体管(104)的源端或漏端与第一负载NMOS晶体管(105)的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第一输出out10；
第一负载NMOS晶体管(105)的栅端接第一差分串联电压开关逻辑单元的第二输出out11；
第二输入PMOS晶体管(106)的源端或漏端与第二负载NMOS晶体管(107)的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第二输出out11；
第二负载NMOS晶体管(107)的栅端接第一差分串联电压开关逻辑单元的第一输出out10。
4.根据权利要求3所述的抗单粒子翻转的寄存器电路，其特征在于，所述第一输入PMOS晶体管(104)的栅端为第一差分串联电压开关逻辑单元的第一输入in10；所述第二输入PMOS晶体管(106)的栅端为第一差分串联电压开关逻辑单元的第二输入in11。
5.根据权利要求2所述的抗单粒子翻转的寄存器电路，其特征在于，所述第二差分串联电压开关逻辑单元(20)包括第三输入PMOS晶体管(204)、第四输入PMOS晶体管(206)、第三负载NMOS晶体管(205)和第四负载NMOS晶体管(207)，其中：
第三输入PMOS晶体管(204)的源端或漏端与第三负载NMOS晶体管(205)的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第一输出q；
第三负载NMOS晶体管(205)的栅端接第二差分串联电压开关逻辑单元的第二输出qb；
第四输入PMOS晶体管(206)的源端或漏端与第四负载NMOS晶体管(207)的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第二输出qb；
第四负载NMOS晶体管(207)的栅端接第二差分串联电压开关逻辑单元的第一输出q。
6.根据权利要求5所述的抗单粒子翻转的寄存器电路，其特征在于，所述第三输入PMOS晶体管(204)的栅端为第二差分串联电压开关逻辑单元的第一输入in20；所述第四输入PMOS晶体管(206)的栅端为第二差分串联电压开关逻辑单元的第二输入in21。
7.根据权利要求2所述的抗单粒子翻转的寄存器电路，其特征在于，所述第一PMOS晶体管电阻(108)的漏端或源端与第一差分串联电压开关逻辑单元的第一输出out10相连，其栅端与电源地连接，其源端或漏端与第二差分串联电压开关逻辑单元的第一输入in20连接。
8.根据权利要求2所述的抗单粒子翻转的寄存器电路，其特征在于，所述第二PMOS晶体管电阻(109)的漏端或源端与第一差分串联电压开关逻辑单元的第二输出out11相连，其栅端与电源地连接，其源端或漏端与第二差分串联电压开关逻辑单元的第二输入in21连接。
9.根据权利要求2所述的抗单粒子翻转的寄存器电路，其特征在于，所述第一传输管NMOS晶体管(103)，其漏端或源端与第一差分串联电压开关逻辑单元的第一输入in10相连，其栅极与时钟信号ck连接，其源端或漏端与数据输入d连接。
10.根据权利要求2所述的抗单粒子翻转的寄存器电路，其特征在于，所述第二传输管NMOS晶体管(203)，其漏端或源端与第一差分串联电压开关逻辑单元的第二输入in11相连，其栅极与时钟信号ck连接，源端或漏端与互补的数据输入db连接。
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