CN105790755A - 一种单粒子加固的可编程用户寄存器电路 - Google Patents

一种单粒子加固的可编程用户寄存器电路 Download PDF

Info

Publication number
CN105790755A
CN105790755A CN201610109372.7A CN201610109372A CN105790755A CN 105790755 A CN105790755 A CN 105790755A CN 201610109372 A CN201610109372 A CN 201610109372A CN 105790755 A CN105790755 A CN 105790755A
Authority
CN
China
Prior art keywords
programmable
switch
programmable switch
connects
memory node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610109372.7A
Other languages
English (en)
Other versions
CN105790755B (zh
Inventor
张彦龙
张进成
倪劼
赵元富
李学武
孙华波
王文锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Microelectronic Technology Institute
Mxtronics Corp
Original Assignee
Beijing Microelectronic Technology Institute
Mxtronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Microelectronic Technology Institute, Mxtronics Corp filed Critical Beijing Microelectronic Technology Institute
Priority to CN201610109372.7A priority Critical patent/CN105790755B/zh
Publication of CN105790755A publication Critical patent/CN105790755A/zh
Application granted granted Critical
Publication of CN105790755B publication Critical patent/CN105790755B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays

Abstract

一种单粒子加固的可编程用户寄存器电路，通过对传统锁存器采用双冗余互锁结构的电路实现用户寄存器的单粒子加固设计，在此基础上加入多模可编程控制开关使用户寄存器能够在多种工作模式间切换，采用了多电源多模控制器电路，在数据路径上使用用户逻辑电源，在可编程开关上使用多模开关控制电源能够完全消除双冗余互锁结构的单粒子加固设计和可编程开关产生的时序影响。本发明单粒子加固指标比传统寄存器提高3个数量级，并且可以实现边沿触发器、电平锁存器、同步/异步的置位/复位、数据保持等可编程功能，使用户在使用可编程用户寄存器时具有更高的灵活性、更好的时序性能和极高的抗单粒子加固指标。

Description

一种单粒子加固的可编程用户寄存器电路
技术领域
本发明涉及一种单粒子加固的可编程用户寄存器电路，特别是一种针对可编程逻辑器件应用需求而优化设计的可编程的单粒子加固寄存器电路，属于集成电路领域。
背景技术
可编程逻辑器件具有灵活性高、成本低、周期短等优点，能够大大缩短了产品的研制周期和最大化降低了风险，已经成为集成电路产业中的核心元器件。其中的可编程用户寄存器是可编程逻辑器件中实现用户时序逻辑功能的核心电路，可以根据用户的需求编程实现多种时序功能。
另一方面，由于空间单粒子效应的影响，会使可编程用户寄存器中的数据发生单粒子翻转，造成用户存储数据的错误，如果发生单粒子翻转的可编程用户寄存器作为关键状态机时，会使这个用户功能中断。
传统的单粒子加固方法通过使用双模冗余、三模冗余等方法进行存储器、触发器的加固设计，而对于可编程逻辑器件的加固能力有限。同时，这些可编程用户寄存器需要能够工作在很高的频率，其建立/保持时间需要严格设计。因此，必须针对可编程逻辑器件的空间应用环境设计针对性的单粒子加固的用户寄存器电路。既保证存储数据的抗单粒子翻转能力，又具有灵活的可编程特性，同时满足用户的速度和时序的设计要求。
发明内容
本发明技术解决的问题是：克服现有技术的不足之处，针对可编程逻辑器件的空间应用环境，提供了一种单粒子加固的用户寄存器电路，既解决了存储数据的抗单粒子翻转能力，又具有灵活的可编程特性，同时满足用户的速度和时序的设计要求。
本发明解决的技术方案为：一种单粒子加固的可编程用户寄存器电路，包括：两个双冗余互锁结构的加固寄存器、三组多模可编程控制开关和多电源多模控制器(106)、用户逻辑电源和多模开关控制电源；
两个双冗余互锁结构的加固寄存器，分别为：第一双冗余互锁结构的加固寄存器(103)、第二双冗余互锁结构的加固寄存器(105)；
三组多模可编程控制开关，分别为：第一组多模可编程控制开关(101)、第二组多模可编程控制开关(102)、第三组多模可编程控制开关(104)；
第一组多模可编程控制开关(101)，包括三个可编程开关，分别为可编程开关K1(208)、可编程开关K2(209)、可编程开关K3(210)；每个可编程开关包括两个固定端和一个控制端，控制端能够将两个固定端连接导通或断开，使可编程开关闭合或断开；可编程开关K1(208)中两个固定端的一个固定端连接输入端D1，可编程开关K1(208)中两个固定端的另一个固定端连接输出端Q，即第一组多模可编程控制开关(101)的输出，可编程开关K1(208)的控制端为DEN(205)；
可编程开关K2(209)中两个固定端的一个固定端连接输入端D2，可编程开关K2(209)中两个固定端的另一个固定端连接输出端Q，即第一组多模可编程控制开关(101)的输出，可编程开关K2(209)的控制端为REN(206)；
可编程开关K3(210)中两个固定端的一个固定端连接输入端D3，可编程开关K3(210)中两个固定端的另一个固定端连接输出端Q，即第一组多模可编程控制开关(101)的输出，可编程开关K3(210)的控制端为OEN(207)；
第二组多模可编程控制开关(102)，包括四个可编程开关，分别为可编程开关K4(306)、可编程开关K5(307)、可编程开关K6(308)、可编程开关K7(309)；
可编程开关K4(306)中两个固定端的一个固定端连接输入端D4，可编程开关K4(306)中两个固定端的另一个固定端连接输出端Q1，即第二组多模可编程控制开关(102)的第一个输出，可编程开关K4(306)的控制端为SRP(304)；
可编程开关K5(307)中两个固定端的一个固定端连接输入端D4，可编程开关K5(307)中两个固定端的另一个固定端连接输出端Q1，即第二组多模可编程控制开关(102)的第一个输出，可编程开关K5(307)的控制端为CPN(305)；
可编程开关K6(308)中两个固定端的一个固定端连接输入端D4，可编程开关K6(308)中两个固定端的另一个固定端连接输出端Q2，即第二组多模可编程控制开关(102)的第二个输出，可编程开关K6(308)的控制端为SRP(304)；
可编程开关K7(309)中两个固定端的一个固定端连接输入端D4，可编程开关K7(309)中两个固定端的另一个固定端连接输出端Q2，即第二组多模可编程控制开关(102)的第二个输出，可编程开关K7(309)的控制端为CPN(305)；
第一双冗余互锁结构的加固寄存器(103)，包括四个存储节点和四个可编程开关；存储节点X1(423)、存储节点X2(424)、存储节点X3(425)、存储节点X4(426)；每个存储节点都包括一个P沟道MOS管和一个N沟道MOS管；四个可编程开关分别为可编程开关K8(407)、可编程开关K9(408)、可编程开关K10(409)、可编程开关K11(410)；
存储节点X2(424)的P沟道MOS管P2(417)的源极接用户逻辑电源，P沟道MOS管P2(417)的栅极作为第一双冗余互锁结构的加固寄存器(103)的第二个输入D6，P沟道MOS管P2(417)的漏极作为存储节点X2(424)的输出端O2(412)，即第一双冗余互锁结构的加固寄存器(103)的第一个输出Q3；
存储节点X2(424)的N沟道MOS管N2(418)的源极接地，N沟道MOS管N2(418)的栅极作为第一双冗余互锁结构的加固寄存器(103)的第一个输入D5，N沟道MOS管N2(418)的漏极作为存储节点X2(424)的输出端O2(412)；
存储节点X4(426)的P沟道MOS管P4(421)的源极接用户逻辑电源，P沟道MOS管P4(421)的栅极作为第一双冗余互锁结构的加固寄存器(103)的第一个输入D5，P沟道MOS管P4(421)的漏极作为存储节点X4(426)的输出端O4(414)，即第一双冗余互锁结构的加固寄存器(103)的第二个输出Q4；
存储节点X4(426)的N沟道MOS管N4(422)的源极接地，N沟道MOS管N4(422)的栅极作为第一双冗余互锁结构的加固寄存器(103)的第二个输入D6，N沟道MOS管N4(422)的漏极作为存储节点X4(426)的输出端O4(414)；
存储节点X1(423)的P沟道MOS管P1(415)的源极接用户逻辑电源，P沟道MOS管P1(415)的栅极连接存储节点X2(424)的输出端O2(412)，P沟道MOS管P1(415)的漏极作为存储节点X1(423)的输出端O1(411)；
存储节点X1(423)的N沟道MOS管N1(416)的源极接地，N沟道MOS管N1(416)的栅极连接存储节点X4(426)的输出端O4(414)，N沟道MOS管N1(416)的漏极作为存储节点X1(423)的输出端O1(411)；
存储节点X3(425)的P沟道MOS管P3(419)的源极接用户逻辑电源，P沟道MOS管P3(419)的栅极连接存储节点X4(426)的输出端O4(414)，P沟道MOS管P3(419)的漏极作为存储节点X3(425)的输出端O3(413)；
存储节点X3(425)的N沟道MOS管N3(420)的源极接地，N沟道MOS管N3(420)的栅极连接存储节点X2(424)的输出端O2(412)，N沟道MOS管N3(420)的漏极作为存储节点X3(425)的输出端O3(413)；
可编程开关K8(407)中两个固定端的一个固定端连接存储节点X1(423)的输出端O1(411)，可编程开关K8(407)中两个固定端的另一个固定端连接可编程开关K9(408)中两个固定端的一个固定端，可编程开关K8(407)的控制端为SRN(405)；
可编程开关K9(408)的另一个固定端连接第一双冗余互锁结构的加固寄存器(103)的第一个输入D5，可编程开关K9(408)的控制端为CPP(406)；
可编程开关K10(409)中两个固定端的一个固定端连接存储节点X3(425)的输出端O3(413)，可编程开关K10(409)中两个固定端的另一个固定端连接可编程开关K11(410)中两个固定端的一个固定端，可编程开关K8(407)的控制端连接到SRN(405)；
可编程开关K11(410)的另一个固定端连接第一双冗余互锁结构的加固寄存器(103)的第二个输入D6，可编程开关K11(410)的控制端连接到CPP(406)；
第三组多模可编程控制开关(104)，包括六个可编程开关，分别为可编程开关K12(508)、可编程开关K13(509)、可编程开关K14(510)、可编程开关K15(511)、可编程开关K16(512)、可编程开关K17(513)；
可编程开关K12(508)中两个固定端的一个固定端连接输入端D7，可编程开关K12(508)中两个固定端的另一个固定端连接输出端Q5，即第三组多模可编程控制开关(104)的第一个输出，可编程开关K12(508)的控制端为CPP(505)；
可编程开关K13(509)中两个固定端的一个固定端连接输入端D7，可编程开关K13(509)中两个固定端的另一个固定端连接输出端Q5，即第三组多模可编程控制开关(104)的第一个输出，可编程开关K13(509)的控制端为SRP(506)；
可编程开关K14(510)中两个固定端的一个固定端连接输入端D7，可编程开关K14(510)中两个固定端的另一个固定端连接输出端Q5，即第三组多模可编程控制开关(104)的第一个输出，可编程开关K14(510)的控制端为LAP(507)；
可编程开关K15(511)中两个固定端的一个固定端连接输入端D8，可编程开关K15(511)中两个固定端的另一个固定端连接输出端Q6，即第三组多模可编程控制开关(104)的第二个输出，可编程开关K15(511)的控制端为CPP(505)；
可编程开关K16(512)中两个固定端的一个固定端连接输入端D8，可编程开关K16(512)中两个固定端的另一个固定端连接输出端Q6，即第三组多模可编程控制开关(104)的第二个输出，可编程开关K16(512)的控制端为SRP(506)；
可编程开关K17(513)中两个固定端的一个固定端连接输入端D8，可编程开关K17(513)中两个固定端的另一个固定端连接输出端Q6，即第三组多模可编程控制开关(104)的第二个输出，可编程开关K17(513)的控制端为LAP(507)；
第二双冗余互锁结构的加固寄存器(105)，包括四个存储节点和六个可编程开关；四个存储节点分别为存储节点X5(626)、存储节点X6(627)、存储节点X7(628)、存储节点X8(629)；每个存储节点都包括一个P沟道MOS管和一个N沟道MOS管；六个可编程开关分别为可编程开关K18(608)、可编程开关K19(609)、可编程开关K20(610)、可编程开关K21(611)、可编程开关K22(612)、可编程开关K23(613)；
存储节点X6(627)的P沟道MOS管P6(620)的源极接用户逻辑电源，P沟道MOS管P6(620)的栅极作为第二双冗余互锁结构的加固寄存器(105)的第二个输入D10，P沟道MOS管P6(620)的漏极作为存储节点X6(627)的输出端O6(615)，即第二双冗余互锁结构的加固寄存器(105)的第一个输出Q7；
存储节点X6(627)的N沟道MOS管N6(621)的源极接地，N沟道MOS管N6(621)的栅极作为第二双冗余互锁结构的加固寄存器(105)的第一个输入D9，N沟道MOS管N6(621)的漏极作为存储节点X6(627)的输出端O6(615)；
存储节点X8(629)的P沟道MOS管P8(624)的源极接用户逻辑电源，P沟道MOS管P8(624)的栅极作为第二双冗余互锁结构的加固寄存器(105)的第一个输入D9，P沟道MOS管P8(624)的漏极作为存储节点X8(629)的输出端O8(617)，即第二双冗余互锁结构的加固寄存器(105)的第二个输出Q8；
存储节点X8(629)的N沟道MOS管N8(624)的源极接地，N沟道MOS管N8(625)的栅极作为第二双冗余互锁结构的加固寄存器(105)的第二个输入D10，N沟道MOS管N8(624)的漏极作为存储节点X8(629)的输出端O8(617)；
存储节点X5(626)的P沟道MOS管P5(618)的源极接用户逻辑电源，P沟道MOS管P5(618)的栅极连接存储节点X6(627)的输出端O6(615)，P沟道MOS管P5(618)的漏极作为存储节点X5(625)的输出端O5(614)；
存储节点X5(626)的N沟道MOS管N5(619)的源极接地，N沟道MOS管N5(619)的栅极连接存储节点X8(629)的输出端O8(617)，N沟道MOS管N5(619)的漏极作为存储节点X5(626)的输出端O5(614)；
存储节点X7(628)的P沟道MOS管P7(622)的源极接用户逻辑电源，P沟道MOS管P7(622)的栅极连接存储节点X8(629)的输出端O8(617)，P沟道MOS管P7(622)的漏极作为存储节点X7(628)的输出端O7(616)；
存储节点X7(628)的N沟道MOS管N7(623)的源极接地，N沟道MOS管N7(623)的栅极连接存储节点X6(627)的输出端O6(615)，N沟道MOS管N7(623)的漏极作为存储节点X7(628)的输出端O7(616)；
可编程开关K18(608)中两个固定端的一个固定端连接存储节点X5(626)的输出端O5(614)，可编程开关K18(608)中两个固定端的另一个固定端连接可编程开关K19(609)中两个固定端的一个固定端，可编程开关K18(608)的控制端为SRN(605)；
可编程开关K19(609)的另一个固定端连接可编程开关K20(610)中两个固定端的一个固定端，可编程开关K19(609)的控制端为CPN(606)；
可编程开关K20(610)的另一个固定端连接第二双冗余互锁结构的加固寄存器(105)的第一个输入D9，可编程开关K20(610)的控制端为LAN(607)；
可编程开关K21(611)中两个固定端的一个固定端连接存储节点X7(628)的输出端O7(616)，可编程开关K21(611)中两个固定端的另一个固定端连接可编程开关K22(612)中两个固定端的一个固定端，可编程开关K21(611)的控制端为SRN(605)；
可编程开关K22(612)的另一个固定端连接可编程开关K23(613)中两个固定端的一个固定端，可编程开关K22(612)的控制端为CPN(606)；
可编程开关K23(613)的另一个固定端连接第二双冗余互锁结构的加固寄存器(105)的第二个输入D10，可编程开关K23(613)的控制端为LAN(607)；
多电源多模控制器(106)，包括电压转换模块V1(716)、电压转换模块V2(717)、电压转换模块V3(718)、电压转换模块V4(719)、电压转换模块V5(720)、电压转换模块V6(721)、反相器I1(722)、反相器I2(723)、反相器I3(725)、反相器I4(728)、反相器I5(729)、反相器I6(730)、反相器I7(731)、反相器I8(733)、反相器I9(734)、与非门A1(727)、或非门R1(724)、或非门R2(726)、或非门R3(732)；
电压转换模块V1(716)的输入作为多电源多模控制器(106)的第一输入端SY(701)，电压转换模块V1(716)的输出连接反相器I1(722)的输入，反相器I1(722)的输出连接或非门R2(726)的一个输入；
电压转换模块V2(717)的输入作为多电源多模控制器(106)的第二输入端CE(702)，电压转换模块V2(717)的输出的第一路连接与非门A1(727)的一个输入，电压转换模块V2(717)的输出的第二路连接或非门R3(732)的一个输入；
电压转换模块V3(718)的输入作为多电源多模控制器(106)的第三输入端CLK(703)，电压转换模块V3(718)的输出连接反相器I2(723)的输入，反相器I2(723)的输出连接反相器I7(731)的输入，同时作为多电源多模控制器(106)的第五个输出CPN；反相器I7(731)的输出作为多电源多模控制器(106)的第四个输出CPP(712)；
电压转换模块V4(719)的输入作为多电源多模控制器(106)的第四输入端SR(704)，电压转换模块V4(719)的输出连接或非门R1(724)的一个输入，
电压转换模块V5(720)的输入作为多电源多模控制器(106)的第五输入端REV(705)，电压转换模块V5(720)的输出连接或非门R1(724)的另一个输入，
电压转换模块V6(721)的输入作为多电源多模控制器(106)的第六输入端LA(706)，电压转换模块V6(721)的输出连接反相器I3(725)的输入，反相器I3(725)的输出连接反相器I8(733)的输入，同时作为多电源多模控制器(106)的第九个输出LAN(715)；反相器I8(733)的输出作为多电源多模控制器(106)的第八个输出LAP(714)；
或非门R1(724)的输出第一路连接或非门R2(726)的另一个输入，或非门R1(724)的输出第二路连接与非门A1(727)的另一个输入，或非门R1(724)的输出第三路连接反相器I4(728)的输入，反相器I4(728)的输出连接或非门R3(732)的另一个输入，同时作为多电源多模控制器(106)的第七个输出REN(708)；或非门R3(732)的输出作为多电源多模控制器(106)的第六个输出DEN(707)；
非门A1(727)的输出连接反相器I6(730)的输入，反相器I6(730)的输出作为多电源多模控制器(106)的第三个输出OEN(709)；
或非门R2(726)的输出连接反相器I5(729)的输入，反相器I5(729)的输出连接反相器I9(734)的输入，同时作为多电源多模控制器(106)的第二个输出SRN(711)，反相器I9(734)的输出作为多电源多模控制器(106)的第一个输出SRP(710)。
所有所有可编程开关(以K开头作为编号的开关)的控制电压均由多模开关控制电源提供，所有存储节点的电压均由用户逻辑电源提供，多模开关控制电源正常工作电压高于用户逻辑电源正常工作电压。
多模开关控制电源正常工作电压高于用户逻辑电源正常工作电压一个N沟道MOS管阈值电压，或者多模开关控制电源正常工作电压高于用户逻辑电源正常工作电压的1.15倍。
本发明与现有技术相比的优点在于：
(1)本发明通过使用第一个双冗余互锁结果的加固寄存器，能够大幅提升可编程用户寄存器被编程为锁存器状态的抗单粒子翻转能力，与传统锁存器相比，抗单粒子指标至少提高3个数量级。
(2)本发明通过使用第一个双冗余互锁结果的加固寄存器和第二个双冗余互锁结果的加固寄存器的组合，能够大幅提升可编程用户寄存器被编程为触发器状态的抗单粒子翻转能力，与传统触发器相比，抗单粒子指标至少提高3个数量级。
(3)本发明通过使用三组多模可编程开关和多电源多模控制器，能够为用户提供灵活的可编程能力，使本发明的单粒子加固的可编程用户寄存器电路可以实现边沿触发器、电平锁存器、同步/异步的置位/复位、数据保持等可编程功能。
(4)本发明通过使用比用户逻辑电源更高电压的多模开关控制电源电压，降低了可编程开关的阻抗，能够使可编程开关的在传输用户逻辑电源电平时阻抗降低15％～20％，从而保证了本发明的单粒子加固的可编程用户寄存器电路的时序性能。
(5)本发明使用的多模开关控制电源电压高于逻辑电源电压一个N沟道MOS管阈值，可以保证可编程开关完全开启，或者当多模开关控制电源电压高于用户逻辑电源电压的1.15倍，可以保证可编程开关的开启速度，使本发明设计的单粒子加固可编程用户寄存器电路速度提高15％～20％，达到用户使用的更高的时序性能。
附图说明
图1是本发明单粒子加固的可编程用户寄存器电路示意图；
图2是本发明第一组多模可编程控制开关电路示意图；
图3是本发明第二组多模可编程控制开关电路示意图；
图4是本发明第一个双冗余互锁结构的加固寄存器电路示意图；
图5是本发明第三组多模可编程控制开关电路示意图；
图6是本发明第二个双冗余互锁结构的加固寄存器电路示意图；
图7是本发明多电源多模控制器电路示意图。
具体实施方式
本发明的基本思路为：一种单粒子加固的可编程用户寄存器电路，包括两个双冗余互锁结构的加固寄存器、三组多模可编程控制开关和一个多电源多模控制器。通过对传统锁存器采用双冗余互锁结构的电路实现用户寄存器的单粒子加固设计，在此基础上加入多模可编程控制开关使用户寄存器能够在多种工作模式间切换，通过对可编程开关点的控制实现不同的用户逻辑功能，为消除由多模可编程控制开关引入的延时和双冗余互锁结构引入的负载，采用了多电源多模控制器电路，在数据路径上使用用户逻辑电源，在可编程开关上使用多模开关控制电源能够完全消除双冗余互锁结构的单粒子加固设计和可编程开关产生的时序影响。采用此结构的单粒子加固可编程用户寄存器，在传输延时、建立/保持时间参数上与传统触发器、锁存器结构相同，单粒子加固指标比传统触发器、锁存器提高5个数量级，并且可以实现边沿触发器、电平锁存器、同步/异步的置位/复位、数据保持等可编程功能，使用户在使用可编程用户寄存器时具有更高的灵活性、更好的时序性能和极高的抗单粒子加固指标。
下面结合附图和具体实施例对本发明做进一步详细描述，
一种单粒子加固的可编程用户寄存器电路，如图1所示，其特征在于包括：两个双冗余互锁结构的加固寄存器、三组多模可编程控制开关和多电源多模控制器106、用户逻辑电源和多模开关控制电源；
两个双冗余互锁结构的加固寄存器，分别为：第一双冗余互锁结构的加固寄存器103、第二双冗余互锁结构的加固寄存器105；
三组多模可编程控制开关，分别为：第一组多模可编程控制开关101、第二组多模可编程控制开关102、第三组多模可编程控制开关104；
第一组多模可编程控制开关101，如图2所示，包括三个可编程开关，分别为可编程开关K1208、可编程开关K2209、可编程开关K3210；每个可编程开关包括两个固定端和一个控制端，控制端能够将两个固定端连接导通或断开，使可编程开关闭合或断开；可编程开关K1208中两个固定端的一个固定端连接输入端D1，可编程开关K1208中两个固定端的另一个固定端连接输出端Q，即第一组多模可编程控制开关101的输出，可编程开关K1208的控制端为DEN205；
可编程开关K2209中两个固定端的一个固定端连接输入端D2，可编程开关K2209中两个固定端的另一个固定端连接输出端Q，即第一组多模可编程控制开关101的输出，可编程开关K2209的控制端为REN206；
可编程开关K3210中两个固定端的一个固定端连接输入端D3，可编程开关K3210中两个固定端的另一个固定端连接输出端Q，即第一组多模可编程控制开关101的输出，可编程开关K3210的控制端为OEN207；
第一组多模可编程控制开关101中的三个可编程开关能够选择三个输入中的一个写入后续的双冗余互锁结构中，其中可编程开关K1208导通时用户数据写入后续的双冗余互锁结构；可编程开关K2209导通时本发明单粒子加固的可编程用户寄存器的输出数据写入后续的双冗余互锁结构，形成数据的保持；可编程开关K3210导通时置位/复位数据写入后续的双冗余互锁结构。这三个可编程开关在一个时刻仅有一个可以导通，其中可编程开关K3210具有导通的优先权。
第二组多模可编程控制开关102，如图3所示，包括四个可编程开关，分别为可编程开关K4306、可编程开关K5307、可编程开关K6308、可编程开关K7309；
可编程开关K4306中两个固定端的一个固定端连接输入端D4，可编程开关K4306中两个固定端的另一个固定端连接输出端Q1，即第二组多模可编程控制开关102的第一个输出，可编程开关K4306的控制端为SRP304；
可编程开关K5307中两个固定端的一个固定端连接输入端D4，可编程开关K5307中两个固定端的另一个固定端连接输出端Q1，即第二组多模可编程控制开关102的第一个输出，可编程开关K5307的控制端为CPN305；
可编程开关K6308中两个固定端的一个固定端连接输入端D4，可编程开关K6308中两个固定端的另一个固定端连接输出端Q2，即第二组多模可编程控制开关102的第二个输出，可编程开关K6308的控制端为SRP304；
可编程开关K7309中两个固定端的一个固定端连接输入端D4，可编程开关K7309中两个固定端的另一个固定端连接输出端Q2，即第二组多模可编程控制开关102的第二个输出，可编程开关K7309的控制端为CPN305；
第二组多模可编程控制开关102中的四个可编程开关分为两组，可编程开关K4306、可编程开关K5305是一组，将第二组多模可编程控制开关102的输入D4传输给第二组多模可编程控制开关102的第一个输出Q1；可编程开关K6308、可编程开关K7309是另一组，将第二组多模可编程控制开关102的输入D4传输给第二组多模可编程控制开关102的第二个输出Q2。每组可编程控制开关都由控制信号SRP304和CPN305控制，这两个控制信号可以同时开启，但是控制信号SRP304具有导通的优先权，用以实现置位/复位的功能。
第一双冗余互锁结构的加固寄存器103，如图4所示，包括四个存储节点和四个可编程开关；存储节点X1423、存储节点X2424、存储节点X3425、存储节点X4426；每个存储节点都包括一个P沟道MOS管和一个N沟道MOS管；四个可编程开关分别为可编程开关K8407、可编程开关K9408、可编程开关K10409、可编程开关K11410；
存储节点X2424的P沟道MOS管P2417的源极接用户逻辑电源，P沟道MOS管P2417的栅极作为第一双冗余互锁结构的加固寄存器103的第二个输入D6，P沟道MOS管P2417的漏极作为存储节点X2424的输出端O2412，即第一双冗余互锁结构的加固寄存器103的第一个输出Q3；
存储节点X2424的N沟道MOS管N2418的源极接地，N沟道MOS管N2418的栅极作为第一双冗余互锁结构的加固寄存器103的第一个输入D5，N沟道MOS管N2418的漏极作为存储节点X2424的输出端O2412；
存储节点X4426的P沟道MOS管P4421的源极接用户逻辑电源，P沟道MOS管P4421的栅极作为第一双冗余互锁结构的加固寄存器103的第一个输入D5，P沟道MOS管P4421的漏极作为存储节点X4426的输出端O4414，即第一双冗余互锁结构的加固寄存器103的第二个输出Q4；
存储节点X4426的N沟道MOS管N4422的源极接地，N沟道MOS管N4422的栅极作为第一双冗余互锁结构的加固寄存器103的第二个输入D6，N沟道MOS管N4422的漏极作为存储节点X4426的输出端O4414；
存储节点X1423的P沟道MOS管P1415的源极接用户逻辑电源，P沟道MOS管P1415的栅极连接存储节点X2424的输出端O2412，P沟道MOS管P1415的漏极作为存储节点X1423的输出端O1411；
存储节点X1423的N沟道MOS管N1416的源极接地，N沟道MOS管N1416的栅极连接存储节点X4426的输出端O4414，N沟道MOS管N1416的漏极作为存储节点X1423的输出端O1411；
存储节点X3425的P沟道MOS管P3419的源极接用户逻辑电源，P沟道MOS管P3419的栅极连接存储节点X4426的输出端O4414，P沟道MOS管P3419的漏极作为存储节点X3425的输出端O3413；
存储节点X3425的N沟道MOS管N3420的源极接地，N沟道MOS管N3420的栅极连接存储节点X2424的输出端O2412，N沟道MOS管N3420的漏极作为存储节点X3425的输出端O3413；
可编程开关K8407中两个固定端的一个固定端连接存储节点X1423的输出端O1411，可编程开关K8407中两个固定端的另一个固定端连接可编程开关K9408中两个固定端的一个固定端，可编程开关K8407的控制端为SRN405；
可编程开关K9408的另一个固定端连接第一双冗余互锁结构的加固寄存器103的第一个输入D5，可编程开关K9408的控制端为CPP406；
可编程开关K10409中两个固定端的一个固定端连接存储节点X3425的输出端O3413，可编程开关K10409中两个固定端的另一个固定端连接可编程开关K11410中两个固定端的一个固定端，可编程开关K8407的控制端连接到SRN405；
可编程开关K11410的另一个固定端连接第一双冗余互锁结构的加固寄存器103的第二个输入D6，可编程开关K11410的控制端连接到CPP406；
第一双冗余互锁结构的加固寄存器103中的四个可编程开关：可编程开关K8407、可编程开关K9408、可编程开关K10408、可编程开关K11410同时导通时，四个存储节点：存储节点X1423、存储节点X2424、存储节点X3425、存储节点X4426形成锁存状态，作为电平锁存器状态下的锁存器或者作为边沿触发器状态下的主锁存器。当两个控制端SRN405和CPP406中的一个断开时，第一双冗余互锁结构的加固寄存器103不能存储数据，只提供输入端D5、D6到输出端Q3、Q4的导通路径。控制端CPP406作为电平锁存器状态下的使能信号或作为边沿触发器状态下的时钟信号；控制端SRN405有置位/复位信号控制。
第三组多模可编程控制开关104，如图5所示，包括六个可编程开关，分别为可编程开关K12508、可编程开关K13509、可编程开关K14510、可编程开关K15511、可编程开关K16512、可编程开关K17513；
可编程开关K12508中两个固定端的一个固定端连接输入端D7，可编程开关K12508中两个固定端的另一个固定端连接输出端Q5，即第三组多模可编程控制开关104的第一个输出，可编程开关K12508的控制端为CPP505；
可编程开关K13509中两个固定端的一个固定端连接输入端D7，可编程开关K13509中两个固定端的另一个固定端连接输出端Q5，即第三组多模可编程控制开关104的第一个输出，可编程开关K13509的控制端为SRP506；
可编程开关K14510中两个固定端的一个固定端连接输入端D7，可编程开关K14510中两个固定端的另一个固定端连接输出端Q5，即第三组多模可编程控制开关104的第一个输出，可编程开关K14510的控制端为LAP507；
可编程开关K15511中两个固定端的一个固定端连接输入端D8，可编程开关K15511中两个固定端的另一个固定端连接输出端Q6，即第三组多模可编程控制开关104的第二个输出，可编程开关K15511的控制端为CPP505；
可编程开关K16512中两个固定端的一个固定端连接输入端D8，可编程开关K16512中两个固定端的另一个固定端连接输出端Q6，即第三组多模可编程控制开关104的第二个输出，可编程开关K16512的控制端为SRP506；
可编程开关K17513中两个固定端的一个固定端连接输入端D8，可编程开关K17513中两个固定端的另一个固定端连接输出端Q6，即第三组多模可编程控制开关104的第二个输出，可编程开关K17513的控制端为LAP507；
第三组多模可编程控制开关104中的六个可编程开关分为两组，可编程开关K12508、可编程开关K13509、可编程开关K14510是一组，将第三组多模可编程控制开关104的第一个输入D7传输给第三组多模可编程控制开关104的第一个输出Q5；可编程开关K15511、可编程开关K16512、可编程开关K16513是另一组，将第三组多模可编程控制开关104的第二个输入D8传输给第三组多模可编程控制开关104的第二个输出Q6。每组可编程控制开关都由控制信号CPP505、SRP506和LAP507控制，控制信号LAP507决定第二双冗余互锁结构的加固寄存器105是否使用，当控制信号LAP507有效时，本发明的单粒子加固的可编程用户寄存器工作在电平锁存器状态，第二双冗余互锁结构的加固寄存器105不使用；当控制信号LAP507无效时，本发明的单粒子加固的可编程用户寄存器工作在边沿触发器状态。这三个控制信号可以同时开启，但是控制信号LAP507具有最高的导通的优先权，控制信号SRP506具有次一级的导通的优先权，用以实现置位/复位的功能。
第二双冗余互锁结构的加固寄存器105，如图6所示，包括四个存储节点和六个可编程开关；四个存储节点分别为存储节点X5626、存储节点X6627、存储节点X7628、存储节点X8629；每个存储节点都包括一个P沟道MOS管和一个N沟道MOS管；六个可编程开关分别为可编程开关K18608、可编程开关K19609、可编程开关K20610、可编程开关K21611、可编程开关K22612、可编程开关K23613；
存储节点X6627的P沟道MOS管P6620的源极接用户逻辑电源，P沟道MOS管P6620的栅极作为第二双冗余互锁结构的加固寄存器105的第二个输入D10，P沟道MOS管P6620的漏极作为存储节点X6627的输出端O6615，即第二双冗余互锁结构的加固寄存器105的第一个输出Q7；
存储节点X6627的N沟道MOS管N6621的源极接地，N沟道MOS管N6621的栅极作为第二双冗余互锁结构的加固寄存器105的第一个输入D9，N沟道MOS管N6621的漏极作为存储节点X6627的输出端O6615；
存储节点X8629的P沟道MOS管P8624的源极接用户逻辑电源，P沟道MOS管P8624的栅极作为第二双冗余互锁结构的加固寄存器105的第一个输入D9，P沟道MOS管P8624的漏极作为存储节点X8629的输出端O8617，即第二双冗余互锁结构的加固寄存器105的第二个输出Q8；
存储节点X8629的N沟道MOS管N8624的源极接地，N沟道MOS管N8625的栅极作为第二双冗余互锁结构的加固寄存器105的第二个输入D10，N沟道MOS管N8624的漏极作为存储节点X8629的输出端O8617；
存储节点X5626的P沟道MOS管P5618的源极接用户逻辑电源，P沟道MOS管P5618的栅极连接存储节点X6627的输出端O6615，P沟道MOS管P5618的漏极作为存储节点X5625的输出端O5614；
存储节点X5626的N沟道MOS管N5619的源极接地，N沟道MOS管N5619的栅极连接存储节点X8629的输出端O8617，N沟道MOS管N5619的漏极作为存储节点X5626的输出端O5614；
存储节点X7628的P沟道MOS管P7622的源极接用户逻辑电源，P沟道MOS管P7622的栅极连接存储节点X8629的输出端O8617，P沟道MOS管P7622的漏极作为存储节点X7628的输出端O7616；
存储节点X7628的N沟道MOS管N7623的源极接地，N沟道MOS管N7623的栅极连接存储节点X6627的输出端O6615，N沟道MOS管N7623的漏极作为存储节点X7628的输出端O7616；
可编程开关K18608中两个固定端的一个固定端连接存储节点X5626的输出端O5614，可编程开关K18608中两个固定端的另一个固定端连接可编程开关K19609中两个固定端的一个固定端，可编程开关K18608的控制端为SRN605；
可编程开关K19609的另一个固定端连接可编程开关K20610中两个固定端的一个固定端，可编程开关K19609的控制端为CPN606；
可编程开关K20610的另一个固定端连接第二双冗余互锁结构的加固寄存器105的第一个输入D9，可编程开关K20610的控制端为LAN607；
可编程开关K21611中两个固定端的一个固定端连接存储节点X7628的输出端O7616，可编程开关K21611中两个固定端的另一个固定端连接可编程开关K22612中两个固定端的一个固定端，可编程开关K21611的控制端为SRN605；
可编程开关K22612的另一个固定端连接可编程开关K23613中两个固定端的一个固定端，可编程开关K22612的控制端为CPN606；
可编程开关K23613的另一个固定端连接第二双冗余互锁结构的加固寄存器105的第二个输入D10，可编程开关K23613的控制端为LAN607；
第二双冗余互锁结构的加固寄存器105中的六个可编程开关：可编程开关K18608、可编程开关K19609、可编程开关K20610、可编程开关K21611、可编程开关K22612、可编程开关K23613同时导通时，四个存储节点：X5626、存储节点X6627、存储节点X7628、存储节点X8629形成锁存状态，作为边沿触发器状态下的从锁存器。当三个控制端SRN605、CPN606、LAN607中的一个断开时，第二双冗余互锁结构的加固寄存器105不能存储数据，只提供输入端D9、D10到输出端Q7、Q8的导通路径。控制端CPN606作为电平锁存器状态下的使能信号或作为边沿触发器状态下的时钟信号；控制端SRN605有置位/复位信号控制；当控制信号LAN607有效时，本发明的单粒子加固的可编程用户寄存器工作在边沿触发器状态。。
多电源多模控制器106，如图7所示，包括电压转换模块V1716、电压转换模块V2717、电压转换模块V3718、电压转换模块V4719、电压转换模块V5720、电压转换模块V6721、反相器I1722、反相器I2723、反相器I3725、反相器I4728、反相器I5729、反相器I6730、反相器I7731、反相器I8733、反相器I9734、与非门A1727、或非门R1724、或非门R2726、或非门R3732；
电压转换模块V1716的输入作为多电源多模控制器106的第一输入端SY701，电压转换模块V1716的输出连接反相器I1722的输入，反相器I1722的输出连接或非门R2726的一个输入；
电压转换模块V2717的输入作为多电源多模控制器106的第二输入端CE702，电压转换模块V2717的输出的第一路连接与非门A1727的一个输入，电压转换模块V2717的输出的第二路连接或非门R3732的一个输入；
电压转换模块V3718的输入作为多电源多模控制器106的第三输入端CLK703，电压转换模块V3718的输出连接反相器I2723的输入，反相器I2723的输出连接反相器I7731的输入，同时作为多电源多模控制器106的第五个输出CPN；反相器I7731的输出作为多电源多模控制器106的第四个输出CPP712；
电压转换模块V4719的输入作为多电源多模控制器106的第四输入端SR704，电压转换模块V4719的输出连接或非门R1724的一个输入，
电压转换模块V5720的输入作为多电源多模控制器106的第五输入端REV705，电压转换模块V5720的输出连接或非门R1724的另一个输入，
电压转换模块V6721的输入作为多电源多模控制器106的第六输入端LA706，电压转换模块V6721的输出连接反相器I3725的输入，反相器I3725的输出连接反相器I8733的输入，同时作为多电源多模控制器106的第九个输出LAN715；反相器I8733的输出作为多电源多模控制器106的第八个输出LAP714；
或非门R1724的输出第一路连接或非门R2726的另一个输入，或非门R1724的输出第二路连接与非门A1727的另一个输入，或非门R1724的输出第三路连接反相器I4728的输入，反相器I4728的输出连接或非门R3732的另一个输入，同时作为多电源多模控制器106的第七个输出REN708；或非门R3732的输出作为多电源多模控制器106的第六个输出DEN707；
非门A1727的输出连接反相器I6730的输入，反相器I6730的输出作为多电源多模控制器106的第三个输出OEN709；
或非门R2726的输出连接反相器I5729的输入，反相器I5729的输出连接反相器I9734的输入，同时作为多电源多模控制器106的第二个输出SRN711，反相器I9734的输出作为多电源多模控制器106的第一个输出SRP710。
所有可编程开关的控制电压均由多模开关控制电源提供，所有存储节点的电压均由用户逻辑电源提供，多模开关控制电源正常工作电压高于用户逻辑电源正常工作电压。
多模开关控制电源正常工作电压高于用户逻辑电源正常工作电压一个N沟道MOS管阈值电压，或者多模开关控制电源正常工作电压高于用户逻辑电源正常工作电压的1.15倍。
多电源多模控制器106包括六个输入信号，SY701信号控制同步/异步功能，CE702信号控制数据使能功能，CLK703信号控制时钟信号功能或电平使能信号，SR704信号控制复位功能，REV705信号控制置位功能，LA706控制触发器/锁存器功能。多电源多模控制器106包括九个输出信号，DEN707、OEN709信号由输入CE702信号产生，REN708信号由输入SR704、REV705信号产生，SRP710、SRN711信号由输入SY701、SR704、REV705信号产生，CPP712、CPN713信号由输入CLK703信号产生，LAP714、LAN715信号由输入LA706信号产生。多电源多模控制器包括两组电源，多电源多模控制器的输入信号使用用户逻辑电源，多电源多模控制器的输出信号使用多模开关控制电源，多模开关控制电源的电压高于用户逻辑电源，用户逻辑电源电压向多模开关控制电源电压的转换是在多电源多模控制器内部完成。
本发明中设计的双冗余互锁结构的工作方法如下：当可编程开关K8407、当可编程开关K9408、当可编程开关K10409、当可编程开关K11410同时开启，双冗余互锁结构中的存储节点X1423、存储节点X2424、存储节点X3425、存储节点X4426形成单粒子加固存储结构。存储节点X1423和存储节点X3425存储相同的值，存储节点X2424和存储节点X4426存储相同的值，存储节点X1423、存储节点X3425和存储节点X2424、存储节点X4426存储相反的值。当单粒子事件发生时，如存储节点X1423、存储节点X3425存储0信号，存储节点X2424、存储节点X4426存储1信号，存储节点X2424发生单粒子翻转存储值由1变为0信号，此时存储节点X1423处于不定态，存储节点X3425保持存储0信号，存储节点X4426保持存储1信号。当单粒子事件结束后，由于存储节点X3425保持存储0信号，存储节点X4426保持存储1信号，存储节点X3425和存储节点X4426存储的信号驱动存储节点X2424和存储节点X1423的输入，使存储节点X2424回复存储1信号，存储节点X1423恢复存储0信号，形成了抵抗单粒子翻转的功能。
本发明中设计的多电源多模控制器电路的工作方法如下：当LA706信号有效时，SRP710信号有效，SRN711信号有效，第三组多模可编程控制开关501的可编程开关K13509、可编程开关K16512开启，第二双冗余互锁结构的加固寄存器105的可编程开关K18608、可编程开关K21611关闭，使得只有双冗余互锁结构的加固寄存器103能够使用，这时本发明的单粒子加固的可编程用户寄存器工作在电平锁存器状态，CLK703信号作为电平锁存器的使能信号。当LA706信号无效时，本发明的单粒子加固的可编程用户寄存器工作在边沿触发器状态，CLK703信号作为边沿触发器的时钟信号。当CE702信号有效时，OEN709信号有效，DEN707信号无效，此时第一组多模可编程控制开关101的可编程开关K3210开启，第一组多模可编程控制开关101的可编程开关K1208关闭，这时本发明的单粒子加固的可编程用户寄存器的用户数据输入107不能写入本发明的单粒子加固的可编程用户寄存器，处于输入保持状态。当SR704信号或REV705信号有效时，并且SY701信号有效，SRP710信号有效，SRN711信号无效，REN708信号708，此时第一组多模可编程控制开关102的可编程开关K2209有效，置位/复位数据输入108写入本发明的单粒子加固的可编程用户寄存器，第二组多模可编程控制开关103的可编程开关K4306、可编程开关K6308有效，第三组多模可编程控制开关105的可编程开关K13509、可编程开关K16512有效，置位/复位数据输入108输出到单粒子加固可编程用户寄存器的输出109，此时本发明的单粒子加固的可编程用户寄存器工作在异步置位/复位状态。当SY701信号无效时，本发明的单粒子加固的可编程用户寄存器工作在同步置位/复位状态。
表1本发明的单粒子加固的可编程用户寄存器与传统寄存器的单粒子试验数据的对比表
表1说明了本发明的单粒子加固的可编程用户寄存器与传统寄存器的单粒子试验数据的对比，在Si粒子下，本发明电路的单粒子翻转率比传统寄存器的单粒子翻转率下降5个数量级，当LET能量达到37MeVcm2/mg也具有极低的翻转率，表明本发明的单粒子加固的可编程用户寄存器达到很好的单粒子加固的效果。

Claims (3)

1.一种单粒子加固的可编程用户寄存器电路，其特征在于包括：两个双冗余互锁结构的加固寄存器、三组多模可编程控制开关和多电源多模控制器(106)、用户逻辑电源和多模开关控制电源；
两个双冗余互锁结构的加固寄存器，分别为：第一双冗余互锁结构的加固寄存器(103)、第二双冗余互锁结构的加固寄存器(105)；
三组多模可编程控制开关，分别为：第一组多模可编程控制开关(101)、第二组多模可编程控制开关(102)、第三组多模可编程控制开关(104)；
第一组多模可编程控制开关(101)，包括三个可编程开关，分别为可编程开关K1(208)、可编程开关K2(209)、可编程开关K3(210)；每个可编程开关包括两个固定端和一个控制端，控制端能够将两个固定端连接导通或断开，使可编程开关闭合或断开；可编程开关K1(208)中两个固定端的一个固定端连接输入端D1，可编程开关K1(208)中两个固定端的另一个固定端连接输出端Q，即第一组多模可编程控制开关(101)的输出，可编程开关K1(208)的控制端为DEN(205)；
可编程开关K2(209)中两个固定端的一个固定端连接输入端D2，可编程开关K2(209)中两个固定端的另一个固定端连接输出端Q，即第一组多模可编程控制开关(101)的输出，可编程开关K2(209)的控制端为REN(206)；
可编程开关K3(210)中两个固定端的一个固定端连接输入端D3，可编程开关K3(210)中两个固定端的另一个固定端连接输出端Q，即第一组多模可编程控制开关(101)的输出，可编程开关K3(210)的控制端为OEN(207)；
第二组多模可编程控制开关(102)，包括四个可编程开关，分别为可编程开关K4(306)、可编程开关K5(307)、可编程开关K6(308)、可编程开关K7(309)；
可编程开关K4(306)中两个固定端的一个固定端连接输入端D4，可编程开关K4(306)中两个固定端的另一个固定端连接输出端Q1，即第二组多模可编程控制开关(102)的第一个输出，可编程开关K4(306)的控制端为SRP(304)；
可编程开关K5(307)中两个固定端的一个固定端连接输入端D4，可编程开关K5(307)中两个固定端的另一个固定端连接输出端Q1，即第二组多模可编程控制开关(102)的第一个输出，可编程开关K5(307)的控制端为CPN(305)；
可编程开关K6(308)中两个固定端的一个固定端连接输入端D4，可编程开关K6(308)中两个固定端的另一个固定端连接输出端Q2，即第二组多模可编程控制开关(102)的第二个输出，可编程开关K6(308)的控制端为SRP(304)；
可编程开关K7(309)中两个固定端的一个固定端连接输入端D4，可编程开关K7(309)中两个固定端的另一个固定端连接输出端Q2，即第二组多模可编程控制开关(102)的第二个输出，可编程开关K7(309)的控制端为CPN(305)；
第一双冗余互锁结构的加固寄存器(103)，包括四个存储节点和四个可编程开关；存储节点X1(423)、存储节点X2(424)、存储节点X3(425)、存储节点X4(426)；每个存储节点都包括一个P沟道MOS管和一个N沟道MOS管；四个可编程开关分别为可编程开关K8(407)、可编程开关K9(408)、可编程开关K10(409)、可编程开关K11(410)；
存储节点X2(424)的P沟道MOS管P2(417)的源极接用户逻辑电源，P沟道MOS管P2(417)的栅极作为第一双冗余互锁结构的加固寄存器(103)的第二个输入D6，P沟道MOS管P2(417)的漏极作为存储节点X2(424)的输出端O2(412)，即第一双冗余互锁结构的加固寄存器(103)的第一个输出Q3；
存储节点X2(424)的N沟道MOS管N2(418)的源极接地，N沟道MOS管N2(418)的栅极作为第一双冗余互锁结构的加固寄存器(103)的第一个输入D5，N沟道MOS管N2(418)的漏极作为存储节点X2(424)的输出端O2(412)；
存储节点X4(426)的P沟道MOS管P4(421)的源极接用户逻辑电源，P沟道MOS管P4(421)的栅极作为第一双冗余互锁结构的加固寄存器(103)的第一个输入D5，P沟道MOS管P4(421)的漏极作为存储节点X4(426)的输出端O4(414)，即第一双冗余互锁结构的加固寄存器(103)的第二个输出Q4；
存储节点X4(426)的N沟道MOS管N4(422)的源极接地，N沟道MOS管N4(422)的栅极作为第一双冗余互锁结构的加固寄存器(103)的第二个输入D6，N沟道MOS管N4(422)的漏极作为存储节点X4(426)的输出端O4(414)；
存储节点X1(423)的P沟道MOS管P1(415)的源极接用户逻辑电源，P沟道MOS管P1(415)的栅极连接存储节点X2(424)的输出端O2(412)，P沟道MOS管P1(415)的漏极作为存储节点X1(423)的输出端O1(411)；
存储节点X1(423)的N沟道MOS管N1(416)的源极接地，N沟道MOS管N1(416)的栅极连接存储节点X4(426)的输出端O4(414)，N沟道MOS管N1(416)的漏极作为存储节点X1(423)的输出端O1(411)；
存储节点X3(425)的P沟道MOS管P3(419)的源极接用户逻辑电源，P沟道MOS管P3(419)的栅极连接存储节点X4(426)的输出端O4(414)，P沟道MOS管P3(419)的漏极作为存储节点X3(425)的输出端O3(413)；
存储节点X3(425)的N沟道MOS管N3(420)的源极接地，N沟道MOS管N3(420)的栅极连接存储节点X2(424)的输出端O2(412)，N沟道MOS管N3(420)的漏极作为存储节点X3(425)的输出端O3(413)；
可编程开关K8(407)中两个固定端的一个固定端连接存储节点X1(423)的输出端O1(411)，可编程开关K8(407)中两个固定端的另一个固定端连接可编程开关K9(408)中两个固定端的一个固定端，可编程开关K8(407)的控制端为SRN(405)；
可编程开关K9(408)的另一个固定端连接第一双冗余互锁结构的加固寄存器(103)的第一个输入D5，可编程开关K9(408)的控制端为CPP(406)；
可编程开关K10(409)中两个固定端的一个固定端连接存储节点X3(425)的输出端O3(413)，可编程开关K10(409)中两个固定端的另一个固定端连接可编程开关K11(410)中两个固定端的一个固定端，可编程开关K8(407)的控制端连接到SRN(405)；
可编程开关K11(410)的另一个固定端连接第一双冗余互锁结构的加固寄存器(103)的第二个输入D6，可编程开关K11(410)的控制端连接到CPP(406)；
第三组多模可编程控制开关(104)，包括六个可编程开关，分别为可编程开关K12(508)、可编程开关K13(509)、可编程开关K14(510)、可编程开关K15(511)、可编程开关K16(512)、可编程开关K17(513)；
可编程开关K12(508)中两个固定端的一个固定端连接输入端D7，可编程开关K12(508)中两个固定端的另一个固定端连接输出端Q5，即第三组多模可编程控制开关(104)的第一个输出，可编程开关K12(508)的控制端为CPP(505)；
可编程开关K13(509)中两个固定端的一个固定端连接输入端D7，可编程开关K13(509)中两个固定端的另一个固定端连接输出端Q5，即第三组多模可编程控制开关(104)的第一个输出，可编程开关K13(509)的控制端为SRP(506)；
可编程开关K14(510)中两个固定端的一个固定端连接输入端D7，可编程开关K14(510)中两个固定端的另一个固定端连接输出端Q5，即第三组多模可编程控制开关(104)的第一个输出，可编程开关K14(510)的控制端为LAP(507)；
可编程开关K15(511)中两个固定端的一个固定端连接输入端D8，可编程开关K15(511)中两个固定端的另一个固定端连接输出端Q6，即第三组多模可编程控制开关(104)的第二个输出，可编程开关K15(511)的控制端为CPP(505)；
可编程开关K16(512)中两个固定端的一个固定端连接输入端D8，可编程开关K16(512)中两个固定端的另一个固定端连接输出端Q6，即第三组多模可编程控制开关(104)的第二个输出，可编程开关K16(512)的控制端为SRP(506)；
可编程开关K17(513)中两个固定端的一个固定端连接输入端D8，可编程开关K17(513)中两个固定端的另一个固定端连接输出端Q6，即第三组多模可编程控制开关(104)的第二个输出，可编程开关K17(513)的控制端为LAP(507)；
第二双冗余互锁结构的加固寄存器(105)，包括四个存储节点和六个可编程开关；四个存储节点分别为存储节点X5(626)、存储节点X6(627)、存储节点X7(628)、存储节点X8(629)；每个存储节点都包括一个P沟道MOS管和一个N沟道MOS管；六个可编程开关分别为可编程开关K18(608)、可编程开关K19(609)、可编程开关K20(610)、可编程开关K21(611)、可编程开关K22(612)、可编程开关K23(613)；
存储节点X6(627)的P沟道MOS管P6(620)的源极接用户逻辑电源，P沟道MOS管P6(620)的栅极作为第二双冗余互锁结构的加固寄存器(105)的第二个输入D10，P沟道MOS管P6(620)的漏极作为存储节点X6(627)的输出端O6(615)，即第二双冗余互锁结构的加固寄存器(105)的第一个输出Q7；
存储节点X6(627)的N沟道MOS管N6(621)的源极接地，N沟道MOS管N6(621)的栅极作为第二双冗余互锁结构的加固寄存器(105)的第一个输入D9，N沟道MOS管N6(621)的漏极作为存储节点X6(627)的输出端O6(615)；
存储节点X8(629)的P沟道MOS管P8(624)的源极接用户逻辑电源，P沟道MOS管P8(624)的栅极作为第二双冗余互锁结构的加固寄存器(105)的第一个输入D9，P沟道MOS管P8(624)的漏极作为存储节点X8(629)的输出端O8(617)，即第二双冗余互锁结构的加固寄存器(105)的第二个输出Q8；
存储节点X8(629)的N沟道MOS管N8(624)的源极接地，N沟道MOS管N8(625)的栅极作为第二双冗余互锁结构的加固寄存器(105)的第二个输入D10，N沟道MOS管N8(624)的漏极作为存储节点X8(629)的输出端O8(617)；
存储节点X5(626)的P沟道MOS管P5(618)的源极接用户逻辑电源，P沟道MOS管P5(618)的栅极连接存储节点X6(627)的输出端O6(615)，P沟道MOS管P5(618)的漏极作为存储节点X5(625)的输出端O5(614)；
存储节点X5(626)的N沟道MOS管N5(619)的源极接地，N沟道MOS管N5(619)的栅极连接存储节点X8(629)的输出端O8(617)，N沟道MOS管N5(619)的漏极作为存储节点X5(626)的输出端O5(614)；
存储节点X7(628)的P沟道MOS管P7(622)的源极接用户逻辑电源，P沟道MOS管P7(622)的栅极连接存储节点X8(629)的输出端O8(617)，P沟道MOS管P7(622)的漏极作为存储节点X7(628)的输出端O7(616)；
存储节点X7(628)的N沟道MOS管N7(623)的源极接地，N沟道MOS管N7(623)的栅极连接存储节点X6(627)的输出端O6(615)，N沟道MOS管N7(623)的漏极作为存储节点X7(628)的输出端O7(616)；
可编程开关K18(608)中两个固定端的一个固定端连接存储节点X5(626)的输出端O5(614)，可编程开关K18(608)中两个固定端的另一个固定端连接可编程开关K19(609)中两个固定端的一个固定端，可编程开关K18(608)的控制端为SRN(605)；
可编程开关K19(609)的另一个固定端连接可编程开关K20(610)中两个固定端的一个固定端，可编程开关K19(609)的控制端为CPN(606)；
可编程开关K20(610)的另一个固定端连接第二双冗余互锁结构的加固寄存器(105)的第一个输入D9，可编程开关K20(610)的控制端为LAN(607)；
可编程开关K21(611)中两个固定端的一个固定端连接存储节点X7(628)的输出端O7(616)，可编程开关K21(611)中两个固定端的另一个固定端连接可编程开关K22(612)中两个固定端的一个固定端，可编程开关K21(611)的控制端为SRN(605)；
可编程开关K22(612)的另一个固定端连接可编程开关K23(613)中两个固定端的一个固定端，可编程开关K22(612)的控制端为CPN(606)；
可编程开关K23(613)的另一个固定端连接第二双冗余互锁结构的加固寄存器(105)的第二个输入D10，可编程开关K23(613)的控制端为LAN(607)；
多电源多模控制器(106)，包括电压转换模块V1(716)、电压转换模块V2(717)、电压转换模块V3(718)、电压转换模块V4(719)、电压转换模块V5(720)、电压转换模块V6(721)、反相器I1(722)、反相器I2(723)、反相器I3(725)、反相器I4(728)、反相器I5(729)、反相器I6(730)、反相器I7(731)、反相器I8(733)、反相器I9(734)、与非门A1(727)、或非门R1(724)、或非门R2(726)、或非门R3(732)；
电压转换模块V1(716)的输入作为多电源多模控制器(106)的第一输入端SY(701)，电压转换模块V1(716)的输出连接反相器I1(722)的输入，反相器I1(722)的输出连接或非门R2(726)的一个输入；
电压转换模块V2(717)的输入作为多电源多模控制器(106)的第二输入端CE(702)，电压转换模块V2(717)的输出的第一路连接与非门A1(727)的一个输入，电压转换模块V2(717)的输出的第二路连接或非门R3(732)的一个输入；
电压转换模块V3(718)的输入作为多电源多模控制器(106)的第三输入端CLK(703)，电压转换模块V3(718)的输出连接反相器I2(723)的输入，反相器I2(723)的输出连接反相器I7(731)的输入，同时作为多电源多模控制器(106)的第五个输出CPN；反相器I7(731)的输出作为多电源多模控制器(106)的第四个输出CPP(712)；
电压转换模块V4(719)的输入作为多电源多模控制器(106)的第四输入端SR(704)，电压转换模块V4(719)的输出连接或非门R1(724)的一个输入，
电压转换模块V5(720)的输入作为多电源多模控制器(106)的第五输入端REV(705)，电压转换模块V5(720)的输出连接或非门R1(724)的另一个输入，
电压转换模块V6(721)的输入作为多电源多模控制器(106)的第六输入端LA(706)，电压转换模块V6(721)的输出连接反相器I3(725)的输入，反相器I3(725)的输出连接反相器I8(733)的输入，同时作为多电源多模控制器(106)的第九个输出LAN(715)；反相器I8(733)的输出作为多电源多模控制器(106)的第八个输出LAP(714)；
或非门R1(724)的输出第一路连接或非门R2(726)的另一个输入，或非门R1(724)的输出第二路连接与非门A1(727)的另一个输入，或非门R1(724)的输出第三路连接反相器I4(728)的输入，反相器I4(728)的输出连接或非门R3(732)的另一个输入，同时作为多电源多模控制器(106)的第七个输出REN(708)；或非门R3(732)的输出作为多电源多模控制器(106)的第六个输出DEN(707)；
非门A1(727)的输出连接反相器I6(730)的输入，反相器I6(730)的输出作为多电源多模控制器(106)的第三个输出OEN(709)；
或非门R2(726)的输出连接反相器I5(729)的输入，反相器I5(729)的输出连接反相器I9(734)的输入，同时作为多电源多模控制器(106)的第二个输出SRN(711)，反相器I9(734)的输出作为多电源多模控制器(106)的第一个输出SRP(710)。
2.根据权利1所述的一种单粒子加固的可编程用户寄存器电路，其特征在于：所述所有可编程开关的控制电压均由多模开关控制电源提供，所有存储节点的电压均由用户逻辑电源提供，多模开关控制电源正常工作电压高于用户逻辑电源正常工作电压。
3.根据权利1所述的一种单粒子加固的可编程用户寄存器电路，其特征在于：多模开关控制电源正常工作电压高于用户逻辑电源正常工作电压一个N沟道MOS管阈值电压，或者多模开关控制电源正常工作电压高于用户逻辑电源正常工作电压的1.15倍。
CN201610109372.7A 2016-02-26 2016-02-26 一种单粒子加固的可编程用户寄存器电路 Active CN105790755B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610109372.7A CN105790755B (zh) 2016-02-26 2016-02-26 一种单粒子加固的可编程用户寄存器电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610109372.7A CN105790755B (zh) 2016-02-26 2016-02-26 一种单粒子加固的可编程用户寄存器电路

Publications (2)

Publication Number Publication Date
CN105790755A true CN105790755A (zh) 2016-07-20
CN105790755B CN105790755B (zh) 2018-11-06

Family

ID=56403800

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610109372.7A Active CN105790755B (zh) 2016-02-26 2016-02-26 一种单粒子加固的可编程用户寄存器电路

Country Status (1)

Country Link
CN (1) CN105790755B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702296A (zh) * 2016-03-07 2016-06-22 北京时代民芯科技有限公司 一种单粒子加固fpga的用户寄存器状态捕获电路
CN108335708A (zh) * 2018-02-11 2018-07-27 北京时代民芯科技有限公司 一种单粒子加固的可编程双倍数据率寄存器电路及控制方法
CN108923777A (zh) * 2018-07-02 2018-11-30 安徽大学 抗辐照加固的反相器单元

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101551764A (zh) * 2009-02-27 2009-10-07 北京时代民芯科技有限公司 基于同步冗余线程与编码技术的抗单粒子效应系统及方法
CN102175248A (zh) * 2011-01-25 2011-09-07 哈尔滨工业大学 基于单粒子效应的脉冲星信号探测器
CN103077746A (zh) * 2013-01-09 2013-05-01 中国科学院微电子研究所 一种辐射加固设计的寄存器电路
CN103093824A (zh) * 2013-01-09 2013-05-08 中国科学院微电子研究所 一种抗单粒子翻转的寄存器电路
CN103578567A (zh) * 2013-11-18 2014-02-12 中国电子科技集团公司第五十八研究所 基于三模冗余抗辐照自刷新寄存器
CN105244054A (zh) * 2015-09-29 2016-01-13 北京时代民芯科技有限公司 一种适用于宇航用sram型fpga的抗单粒子瞬态加固寄存器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101551764A (zh) * 2009-02-27 2009-10-07 北京时代民芯科技有限公司 基于同步冗余线程与编码技术的抗单粒子效应系统及方法
CN102175248A (zh) * 2011-01-25 2011-09-07 哈尔滨工业大学 基于单粒子效应的脉冲星信号探测器
CN103077746A (zh) * 2013-01-09 2013-05-01 中国科学院微电子研究所 一种辐射加固设计的寄存器电路
CN103093824A (zh) * 2013-01-09 2013-05-08 中国科学院微电子研究所 一种抗单粒子翻转的寄存器电路
CN103578567A (zh) * 2013-11-18 2014-02-12 中国电子科技集团公司第五十八研究所 基于三模冗余抗辐照自刷新寄存器
CN105244054A (zh) * 2015-09-29 2016-01-13 北京时代民芯科技有限公司 一种适用于宇航用sram型fpga的抗单粒子瞬态加固寄存器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702296A (zh) * 2016-03-07 2016-06-22 北京时代民芯科技有限公司 一种单粒子加固fpga的用户寄存器状态捕获电路
CN108335708A (zh) * 2018-02-11 2018-07-27 北京时代民芯科技有限公司 一种单粒子加固的可编程双倍数据率寄存器电路及控制方法
CN108335708B (zh) * 2018-02-11 2021-04-13 北京时代民芯科技有限公司 一种单粒子加固的可编程双倍数据率寄存器电路及控制方法
CN108923777A (zh) * 2018-07-02 2018-11-30 安徽大学 抗辐照加固的反相器单元

Also Published As

Publication number Publication date
CN105790755B (zh) 2018-11-06

Similar Documents

Publication Publication Date Title
CN105790755A (zh) 一种单粒子加固的可编程用户寄存器电路
CN104885157B (zh) 包括电平移位器的读出放大器
CN104796132A (zh) 一种触发器电路
CN104769841A (zh) 用于降低动态功率的时钟门控电路
CN104333351B (zh) 一种带复位结构的高速主从型d触发器
JPH01296818A (ja) プログラマブル論理回路装置
CN107707233A (zh) 一种防止瞬间掉电引起二次复位的复位电路
CN101119107B (zh) 低功耗无交叠四相时钟电路及实现方法
TW201419304A (zh) 低功率閂鎖電路
CN104333374A (zh) 一种低功耗多米诺三值可逆计数器单元电路
CN104917511A (zh) 一种能兼容mipi和gpio控制的射频功放模组的接口电路
CN102291120A (zh) 一种三值绝热d触发器及四位三值绝热同步可逆计数器
TW201041312A (en) Contention-free level converting flip-flops for low-swing clocking
CN102624378B (zh) 一种低功耗多米诺三值文字运算电路
CN108540110A (zh) D触发器
CN107689789A (zh) 一种基于传输门结构的多值绝热反相器
CN103095288B (zh) 基于多米诺电路的超低功耗三值计数单元及多位计数器
CN104734691A (zh) 一种单轨输入双轨输出绝热逻辑电路及一位全加器
CN103580650B (zh) 具有宽摆幅输出端的d触发器
CN105099407B (zh) 具有异步复位功能的脉冲型d触发器
Raut et al. Design of Low-Power 2–4 Mixed Logic Line Decoders with Clock Based Technique
CN108335708A (zh) 一种单粒子加固的可编程双倍数据率寄存器电路及控制方法
CN203800923U (zh) 一种适用于芯片测试的电路
CN107389211B (zh) 一种二进制码转温度计码电路
CN102891668B (zh) 一种三值低功耗多米诺比较单元

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant