JPH01296818A - プログラマブル論理回路装置 - Google Patents

プログラマブル論理回路装置

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JPH01296818A
JPH01296818A JP63126014A JP12601488A JPH01296818A JP H01296818 A JPH01296818 A JP H01296818A JP 63126014 A JP63126014 A JP 63126014A JP 12601488 A JP12601488 A JP 12601488A JP H01296818 A JPH01296818 A JP H01296818A
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幸司 新林
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 プログラマブル論理回路装置、特に、不揮発性メモリ素
子に記憶されている内容に基づいて信号の入出力、内部
フィードバック等の論理接続を制御する回路ブロック（
マクロ・セル）を内蔵したＰＬＤに関し、 マクロ・セルの多機能化を図り、論理回路設計の自由度
を制限することなく種々の論理構成を実現可能にするこ
とを目的とし、 所定の論理を実現するセルアレイと、信号の入出力およ
び内部フィードバックを制御する制御回路ブロックとを
具備し、該制御回路ブロックは、前記セルアレイからの
出力信号をラッチするプログラム可能な第１のレジスタ
と、不揮発性メモリ素子の記憶状態に応じて該第１のレ
ジスタの出力信号または前記セルアレイの出力信号のい
ずれかを選択して外部に出力するためのプログラム可能
な第１のスイッチ回路と、信号の入出力の切換えを制御
する入出力切換え回路と、外部からの入力信号をラッチ
するプログラム可能な第２のレジスタと、前記不揮発性
メモリ素子の記憶状態に応じて前記セルアレイの出力信
号、前記第１のレジスタの出力信号、前記第２のレジス
タの出力信号または外部からの入力信号のいずれかを選
択して前記セルアレイ側にフィードバックするためのプ
ログラム可能な第２のスイッチ回路とを有し、前記入出
力切換え回路による切換え制御と前記第１および第２の
スイッチ回路におけるスイッチ切換えに基づいて前記信
号の入出力および内部フィードバックを制御するように
構成する。
〔産業上の利用分野〕
本発明は、プログラマブル論理回路装置に関し、特に、
不揮発性メモリ素子に記憶されている内容に基づいて信
号の入出力、内部フィードバック等の論理接続を制御す
る回路ブロック（以下、マクロ・セルと称する）を内蔵
したプログラム可能な論理デバイス（Ｐ　Ｌ　Ｄ）に関
する。
例えばプログラマブル・ロジック・アレイ　（ＰＬＡ）
、プログラマブル・アレイ・ロジック（ＰＡＬ）（登録
商標名〕等のＰＬＤにおいては、電気的にプログラム可
能なＲＯＭ　（ＥＰＲＯＭ）等のプログラム可能な不揮
発性メモリ素子およびその記憶状態に応じて開閉成また
は信号選択を行うプログラム可能なスイッチを用いて信
号の入出力や内部フィードバック等の論理接続を制御す
るマクロ・セルを構成し、これにより種々の論理構成を
実現している。
〔従来の技術、および発明が解決しようとする課題〕
ＰＬＯは、１個のＩＣチップでどのような論理回路でも
実現できることを理想としているが、近年、その多種多
様な構成もしくは構造の違いにより製品がファミリー化
し、何十品種にも及んでいる。そこでこのような点に鑑
み、マクロ・セルを１個のチップ（Ｐ　Ｌ　Ｄ）に内蔵
させ、該１個のチップによって複数品種のチップに置き
換えられるようにすることが提案されている。
しかしながら従来形のマクロ・セルは、その構成が極め
て単純であって、多種多様の制御機能を実現することは
できず、わずか数品種の置き換えを可能にする程度であ
った。そのため、従来形のマクロ・セルは長所よりも短
所の方が目につく。
その−例は第５図に示される。
第５図は従来形の一例としてのマクロ・セルの構成を概
略的に示したもので、同図の例示はアルテラ社製のＥｒ
２Ｏ３に内蔵されているマクロ・セルの場合を示す。
同図において、−点鎖線で示される部分５１はマクロ・
セル、５２はアンドアレイと積項線とオアアレイとを模
式的に示したもの、５３はチップの入出力端子（以下、
Ｉ１０ピンと称する）、５４はロー・アクティブの出力
イネーブル信号面に応答するトライステートバッファ、
５５はアンドアレイの一部を成すアンドゲート、５６は
アンドアレイ側に信号をフィードバックする際にそのバ
ッファリングを行うバッファ、をそれぞれ示す。マクロ
・セル５１は主たる要素として、オアアレイの出力をラ
ッチするＤ型フリップフロップ５７と、該フリップフロ
ップの出力またはオアアレイの出力のいずれかを選択し
て外部に出力する出力選択回路５８と、オアアレイの出
力、フリップフロップの出力または外部からの入力のい
ずれかを選択してアンドアレイ側にフィードバックする
フィードバック選択回路５９とから構成されている。
この構成によれば、Ｉ１０ピン５３を双方向に利用した
場合、論理設計の如何によってはマクロ・セルからの出
力信号および外部からの入力信号の双方がアンドアレイ
側にフィードバックされてしまうという不都合が生じる
。そのため、例えば入力信号だけを論理に使いたい場合
には、アンドゲート５５を使用し、出力イネーブル信号
面によりバッファ５４を介して出力信号のフィードバッ
クを無視するように論理回路設計を行う必要がある。つ
まり、その分だけ設計の自由度が制限され、設計自体も
複雑になるという問題が生じる。
それ故、１個のＩＣチップＣＰＬＤ）で可能な限りの多
種多様な論理回路を実現可能とするためには、従来形に
見られるマクロ・セルの短所をすべてカバーできるよう
な多くの機能を備えた新規のマクロ・セルをＰＬＤに設
ける必要がある。
本発明は、上述した従来技術における課題に鑑み創作さ
れたもので、マクロ・セルの多機能化を図り、論理回路
設計の自由度を制限することな（種々の論理構成を実現
可能にするプログラマブル論理回路装置を提供すること
を目的としている。
〔課題を解決するための手段〕
上述した従来技術における課題は、所定の論理を実現す
るセルアレイと、プログラム可能な不揮発性メモリ素子
に記憶されている内容に応じて信号の入出力および内部
フィードバックを制御する制御回路ブロックとを具備し
、該制御回路ブロックは、前記セルアレイからの出力信
号を第１のクロックに応答してラッチするプログラム可
能な第１のレジスタと、前記不揮発性メモリ素子の記憶
状態に応じて該第１のレジスタの出力信号または前記セ
ルアレイの出力信号のいずれかを選択して外部に出力す
るためのプログラム可能な第１のスイッチ回路と、該第
１のスイッチ回路において選択された信号の外部への出
力または外部からの信号の入力の切換えを制御する入出
力切換え回路と、外部からの入力信号を第２のクロック
に応答してラッチするプログラム可能な第２のレジスタ
と、前記不揮発性メモリ素子の記憶状態に応じて前記セ
ルアレイの出力信号、前記第１のレジスタの出力信号、
前記第２のレジスタの出力信号または外部からの入力信
号のいずれかを選択して前記セルアレイ側にフィードバ
ックするためのプログラム可能な第２のスイッチ回路と
を有し、前記入出力切換え回路による切換え制御と前記
第１および第２のスイッチ回路におけるスイッチ切換え
に基づいて前記信号の入出力および内部フィードバック
を制御するようにしたことを特徴とするプログラマブル
論理回路装置を提供することにより、解決される。
〔作　用〕
上述した構成によれば、セルアレイからの出力信号をラ
ッチするための第１のレジスタとは別に、外部からの入
力信号をラッチするための第２のレジスタが設けられて
おり、該ラッチされた外部入力信号は、第２のスイッチ
回路において選択されることによりセルアレイ側にフィ
ードバックされ得る。この際、入出力切換え回路によっ
て信号の入力または出力のいずれかのモードが選択され
るように制御がなされる。つまり、信号の入力および出
力、さらには出力信号のフィードバックがそれぞれ独立
に制御される。
しかも、第１および第２のレジスタは共にプログラム可
能であり、用途に応じてそのレジスタの構成が選択され
得るので、各レジスタの使用形態は従来形に比して格段
に拡張される。つまり、制御回路ブロックとしての多機
能化を図ることができる。
なお、本発明の他の構成上の特徴および作用の詳細につ
いては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。
〔実施例〕
第１図には本発明の一実施例としてのＰＬＤの構成がブ
ロック的に示される。
まず第１図において、１０．〜１０．はチップの入出力
端子（Ｉ１０ピン）を示し、該Ｉ１０ピンから入力され
た信号は入出力バッファ１１を介してマクロ・セル１２
に供給される。マクロ・セル１２は、この外部入力信号
または内部で生成されるフィードバック信号（後述）を
フィードバック用人力バッファ１３を介してアンドアレ
イエ４に供給する。アンドアレイ１４には入力バッファ
１５を介して２種類のクロック信号ＣＬＫＩおよびＣＬ
Ｋ２が供給されており、アンドアレイ１４の出力信号は
積項線よりセンスアンプおよびドライバ１６に供給され
、ここで増幅されてオアアレイ１７に供給される。
オアアレイ１７の出力信号は、センスアンプ１８におい
て増幅された後マクロ・セル１２に供給され、ここでフ
ィードバック信号と出力信号とに分離される。フィード
バック信号は前述したようにフィードバック用人力バッ
ファ１３を介してアンドアレイ１４に供給され、一方、
出力信号は入出力バッファ１１を介してＩ１０ピン１０
羞〜１０．Ｉより外部に出力される。また、マクロ・セ
ル１２には入力バッファ１５からのクロック信号ＣＬＫ
１．ＣＬＫ２が供給されると共に、センスアンプ１８か
らのセット信号ＳＥＴおよびクリア信号ＣＬＲが供給さ
れている。
１９はパワーオン・ロード回路であって、複数の不揮発
性メモリ素子（例えばＥＰＲＯＭ）がマトリクス状に配
置された不揮発性メモリ素子マトリクス（図示せず）を
有しており、電源投入時に、このマトリクスに記憶され
ている内容を読出してマクロ・セル１２内のレジスタ（
図示せず）にロード（格納）する機能を有している。
マクロ・セル１２は、このレジスタに格納された内容に
応じて複数のスイッチの開閉成または信号選択の制御を
行い、それによって信号の入出力、内部フィードバック
等の論理接続を制御して種々の論理構成を実現する機能
を有している。
次に、第１図におけるマクロ・セルの一構成例について
第２図を参照しながら説明する。
第２図において、１０は入出力（Ｉ　１０）ピン、２０
Ａおよび２０Ｂはプログラム可能なフリップフロップ（
Ｆ　Ｆ）セルを示し、該ＦＦセルは、後述するようにＪ
Ｋ型、Ｄ型またはＴ型のいずれのＦＦにも対応可能に構
成されている。３０は出カイネーブル信号匝を制御する
ためのＤ型ＦＦであって、入力サイクルと出力サイクル
の切換えを行うためのものである。
２１〜２９．３１．３２および３３はそれぞれユーザ側
でプログラム可能なスイッチ（ＳＷ）を示す。このうち
、２人力型スイッチ２１〜２９はそれぞれ、１ビツトの
制御信号Ｃｌ−Ｃ９の論理レベルに応じて、入力端ａお
よびｂに入力された２つの信号のいずれか一方を選択し
て出力端Ｃに出力する。また、３人力型スイッチ３１は
、２ビツトの制御信号Ｃ１ｌおよびＣ１２の各論理レベ
ルに応じて、入力端ａ−ｃに入力された３つの信号のい
ずれか一つを選択して出力端ｄに出力する。３人力型ス
イッチ３２は、２ビツトの制御信号Ｃ２１およびＣ２２
の各論理レベルに応じて、入力端ａ　ｗ　ｄに入力され
た４つの信号のいずれか一つを選択して出力端ｅに出力
する。
さらに、７人力型スイッチ３３は、３ビツトの制御信号
Ｃ３ｌ−Ｃ３３の各論理レベルに応じて、入力端２−ｗ
　ｇに入力された７つの信号のいずれか一つを選択して
出力端りに出力する。
さらに３４は排他的オアゲート、３５はインバータ、３
６はトライステートバッファ、３７はノアゲート、３８
は反転入力型バッファ、３９はバッファを示す。
本実施例ではマクロ・セル１２に入力される信号として
、オアアレイ１７から供給される２系統の出力信号ＯＲ
ＩおよびＯＲ２、入カバソファ１５から供給される２系
統のクロック信号ＣＬＫ　１およびＣＬＫ２、オアアレ
イ１７から供給されるロー・アクティブの出力イネーブ
ル信号■、センスアンプ１８から供給されるセット信号
ＳＥＴ、同じくセンスアンプ１８から供給されるクリア
信号ＣＬＲ、および、入出力バッファ１１を介して供給
されるロー・アクティブの入力イネーブル信号■が用い
られる。
オアアレイ１７の出力信号ＯＲＩは、排他的オアゲート
３４の一方の入力端、スイッチ２７の入力端ａ、スイッ
チ３２０入力端ａ　ｓ　Ｆ　Ｆセル２０Ｂの入力端Ｂ１
およびスイッチ３３の入力端ａに供給される。一方、出
力信号ＯＲ２は、排他的オアゲート３４の他方の入力端
、ＦＦセル２０Ａの入力端Ｂ１スイッチ３１の入力端ａ
１およびスイッチ３３０入力端すに供給される。排他的
オアゲート３４の出力信号ＸＯＲは、スイッチ２７の入
力端ｂ、スイッチ３１の入力端ｂ、スイッチ３２の入力
端ｂ１およびスイッチ３３の入力端ｅに供給される。
また、スイッチ２１　（２２）の入力端ａＳｂにはそれ
ぞれクロック信号ＣＬＫ１、ＣＬＫ２が供給される。ス
イッチ２１の出力端Ｃからはクロック信号ＣＬＫＡが出
力されてＤ型ＦＦ３０の入力端ＣにおよびＦＦセル２Ｏ
Ａに供給され、一方、スイッチ２２の出力端Ｃからはク
ロック信号ＣＬＫＢが出力されてＦＦセル２０Ｂに供給
される。
オアアレイ１７から出力される出力イネーブル信号ＯＥ
ｂは、Ｄ型ＦＦ３０の入力端りおよびスイッチ２９の入
力端すに供給される。このＤ型ＦＦ３０の出力端Ｑはス
イッチ２９の入力端ａに接続され、該スイッチの出力端
Ｃはトライステートバッフ１３６の制御端に接続されて
いる。スイッチ２３および２４の入力端ａにはそれぞれ
セット信号ＳＥＴが供給され、それぞれの入力端すは接
地されている。スイッチ２３の出力端Ｃからはセット信
号５ＥＴＡが出力されてＦＦセル２０Ａに供給され、一
方、スイッチ２４の出力端Ｃからはセット信号ＳＥＴＢ
が出力されてＦＦセル２０Ｂに供給される。また、スイ
ッチ２５および２６の入力端ａにはそれぞれクリア信号
ＣＬＲが供給され、それぞれの入力端すは接地されてい
る。スイッチ２５の出力端Ｃからはクリア信号ＣＬＲＡ
が出力されてＦＦセル２ＯＡに供給され、一方、スイッ
チ２６の出力端Ｃからはクリア信号ＣＬＲＢが出力され
てＦＦセル２０Ｂに供給される。
スイッチ２７の出力端ＣはＦＦセル２０Ａの入力端Ａに
接続され、その出力端Ｑ（出力信号Ｑ１）は、スイッチ
３２の入力端Ｃおよびスイッチ３３の入力端Ｃに接続さ
れている。スイッチ３２の出力端ｅは、スイッチ２８の
入力端ａに接続されると共に、インバータ３５を介して
スイッチ２８の入力端すに接続されている。スイッチ２
８の出力端Ｃはトライステートバッファ３６を介してＩ
１０ピン１０に接続されている。一方、スイッチ３１の
出力端ｄはＦＦセル２０Ｂの入力端Ａに接続され、その
出力端Ｑ（出力信号Ｑ２）はスイッチ３３の入力端ｄに
接続されている。
ノアゲート３７の一方の入力端はＩ１０ビン１０に接続
され、他方の入力端にはロー・アクティブの入力イネー
ブル信号■が供給される。このノアゲートの出力信号は
、バッファ３８を介し、スイッチ３３の入力端ｆに供給
されると共に、スイッチ３１の入力端Ｃに供給される。
なお、スイッチ３３０入力端ｇは接地され、その出力端
りは、バッファ３９を介してアンドアレイ側に接続され
ている。
次に、第２図におけるＦＦセルの構成例および接続例に
ついて第３図（ａ）〜（ｄ）を参照しながら説明する。
本実施例に用いられるＦＦセル（第３図（ａ）参照）は
、ＦＦ２０ａ　と、２人力型スイッチ２０ｂ、　２０ｃ
と、インバータ２０ｄとから構成される。スイッチ２０
ｂ、２０ｃの構成および作用については第２図に示され
るスイッチ２１〜２９と同様であるので、その説明は省
略する。仮に、制御信号ＣＩ’およびＣ２’　の各論理
レベルが″Ｌ″レベルの時にそれぞれのスイッチが入力
ａを選択し、“Ｈ”レベルの時に入力すを選択するもの
とすると、各制御信号Ｃ１”およびＣ２’の論理レベル
に応じて種々のＦＦが構成される。
例えば、制御信号Ｃ１”が“Ｈ”レベルで制御信号Ｃ２
’が６Ｌ″レベルの時は、スイッチ２０ｂにおいては入
力すが選択され、スイッチ２０ｃにおいては入力ａが選
択される。従って、接続形態は第３図（ｂ）に示される
ようにＪＫ型ＦＦとなる。同様に、制御信号Ｃ１”が“
Ｌ”レベルで制御信号０２”が“Ｈ”レベルの時は、接
続形態は第３図（ｃ）に示されるようにＤ型ＦＦとなる
。また、制御信号Ｃ１’およびＣ２°が共に“Ｌ”レベ
ルの時は、接続形態は第３図（ｄ）に示されるようにＴ
型ＦＦとなる。
次に、第２図における２人力型スイッチの一構成例につ
いて第４図を参照しながら説明する。
第４図において、４０はインバータ、４１．４２．４５
および４６はｐチャネル型トランジスタ、４３．４４．
４７および４８はｎチャネル型トランジスタ、４９はイ
ンバータ、ａおよびｂは入力端（信号）、Ｃは出力端（
信号）　、Ｃｉは１ビツトの制御信号、をそれぞれ示す
。トランジスタ４１〜４４、および４５〜４８はそれぞ
れ、高位の電源ラインＶｃｃと低位の電源ラインＶｓｓ
Ｏ間で直列に接続されている。トランジスタ４２、４３
のドレイン、およびトランジスタ４６．４７のドレイン
は共通にインバータ４０を介して出力端Ｃに接続されて
おり、トランジスタ４２および４３のゲートは共通に入
力端ａに接続され、一方、トランジスタ４６および４７
のゲートは共通に入力端すに接続されている。また、制
御信号Ｃｉは、トランジスタ４１および４８のゲートに
供給されると共に、インバータ４９を介してトランジス
タ４４および４５のゲートに供給されるようになってい
る。
第４図の構成において制御信号Ｃ３を“Ｌ”レベルまた
は“Ｈ”レベルに設定することにより、入力ａまたはｂ
のいずれか一方のみが選択され、出力Ｃとなる。
（１）制御信号Ｃｉが“Ｌ″レベル時 この時、トランジスタ４１はオン状態、トランジスタ４
８はオフ状態となり、一方、インバータ４９の出力信号
は″Ｈ’レベルであるので、トランジスタ４４はオン状
態、トランジスタ４５はオフ状態となる。
つまりこの場合には、トランジスタ４６および４７の出
力側はフローティング状態となるので、入力信号すは無
効となり、入力信号ａが有効となる。
従って、入力信号ａが“Ｌ”レベルの時はトランジスタ
４２がオンし、それによってインバータ４０の入力端は
“Ｈ”レベルとなり、出力端ＣはほぼＶｓｓのレベル、
つまりＬ”レベルとなる。逆に、入力信号ａが“Ｈ”レ
ベルの時はトランジスタ４３がオンし、それによって出
力端ＣはほぼＶｃｃのレベル、つまり′″Ｈ”レベルと
なる。
（２）制御信号Ｃｉが“Ｈ”レベルの時この時、各トラ
ンジスタのオン・オフ状態は、制御信号Ｃｉが“Ｌ”レ
ベルの時と逆になる。つまり、人力信号ａは無効となり
、入力信号すが有効となる。従って、入力信号すが“Ｌ
”レベルの時はトランジスタ４６がオンし、それによっ
て出力端ＣはほぼＶｓｓのレベルじＬ”レベル）となり
、入力信号すが“Ｈ”レベルの時はトランジスタ４７が
オンし、それによって出力＠ＣはほぼＶｃｃのレベル（
“Ｈ”レベル）となる。
上述した実施例によれば、出力信号用のＦＦセル２ＯＡ
とは別に、入力およびフィードバック用のＦＦセル２０
Ｂが設けられており、且つ、Ｄ型ＦＦ３０、スイッチ２
９およびトライステートバッファ３６により信号の入力
または出力のいずれかのモードが選択されているので、
信号の入力および出力、さらには出力信号のフィードバ
ックがそれぞれ独立に制御される。さらに、ＦＦセル２
０Ａ、２０Ｂは共に用途に応じてＪＫ型、Ｄ型あるいは
Ｔ型ＯＦＦに変更自在であるので、従来形に比して、マ
クロ・セル全体としての機能を格段に拡張することが可
能となる。
また、排他的オアゲート３４の出力を利用することがで
きるので、積項線の数を増すことなく論理回路設計の自
由度を増大することができる。
さらに、クロック信号は２系統（ＣＬＫ１、ＣＬＲ２）
準備されているので、入力信号のラッチと出力信号のラ
ッチを同時に行う時、異なる位相で出力する時などに有
効となる。
また、ＦＦセル２ＯＡ　、　２０Ｂのそれぞれに対し、
セット信号５ＥＴＡ、５ＨＴＢ　、クリア信号ＣＬＲＡ
、ＣＬＲＢを供給するか否かは、スイッチ２３〜２６を
適宜選択することにより自由に設定できる。
〔発明の効果〕
以上説明したように本発明のプログラマブル論理回路装
置によれば、比較的簡易構成でありながらマクロ・セル
の多機能化を図ることができ、それによって論理回路設
計の自由度を制限することなく種々の論理構成を実現す
ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例としてのＰＬＤの全体的な構
成を示すブロック図、 第２図は第１図におけるマクロ・セルの一構成例を示す
回路図、 第３図（ａ）〜（ｄ）は第２図におけるＦＦセルの回路
構成例と各種接続例を示す図、 第４図は第２図における２人力型スイッチの一構成例を
示す回路図、 第５図は従来形の一例としてのマクロ・セルの構成を概
略的に示した回路図、 である。 （符号の説明） １０．１０１〜１０７・・・入出力端子（Ｉｌｏ・ピン
）、１２・・・制御回路ブロック（マクロ・セル）、２
０Ａ、２０Ｂ・・・レジスタ（ＦＦセル）、２０ｂ、２
０ｃ、２１〜２９．３１〜３３・・・スイッチ（ＳＷ）
、３０・・・Ｄ型フリフブフロソブ（ＦＦ）、３４・・
・排他的オアゲート、 ３６・・・トライステートバッファ、 ＯＲ１、ＯＲ２・・・セルアレイの出力信号、Ｑｌ、Ｑ
２・・・・・・ＦＦセルの出力信号、ＸＯＲ・・・排他
的オアゲートの出力信号、ＣＬＫｌ、ＣＬＲ２，ＣＬＫ
＾、　ＣＬＫＢ・・・クロック信号、５１１！Ｔ、５Ｅ
ＴＡ、５ＨＴＢ・・・セット信号、ＣＬＲ，ＣＬＲ八、
　ＣＬＲＢ・・・クリア信号。

Claims (1)

  1. 【特許請求の範囲】 １、所定の論理を実現するセルアレイ（１４、１７）と
    、プログラム可能な不揮発性メモリ素子に記憶されてい
    る内容に応じて信号の入出力および内部フィードバック
    を制御する制御回路ブロック（１２）とを具備し、 該制御回路ブロックは、 前記セルアレイからの出力信号を第１のクロック（ＣＬ
    ＫＡ）に応答してラッチするプログラム可能な第１のレ
    ジスタ（２０Ａ）と、 前記不揮発性メモリ素子の記憶状態に応じて該第１のレ
    ジスタの出力信号（Ｑ１）または前記セルアレイの出力
    信号（ＯＲ１）のいずれかを選択して外部に出力するた
    めのプログラム可能な第１のスイッチ回路（３２、２８
    ）と、 該第１のスイッチ回路において選択された信号の外部へ
    の出力または外部からの信号の入力の切換えを制御する
    入出力切換え回路（３０、２９、３６）と、外部からの
    入力信号を第２のクロック（ＣＬＫＢ）に応答してラッ
    チするプログラム可能な第２のレジスタ（２０Ｂ）と、 前記不揮発性メモリ素子の記憶状態に応じて前記セルア
    レイの出力信号（ＯＲ１、ＯＲ２）、前記第１のレジス
    タの出力信号（Ｑ１）、前記第２のレジスタの出力信号
    （Ｑ２）または外部からの入力信号のいずれかを選択し
    て前記セルアレイ側にフィードバックするためのプログ
    ラム可能な第２のスイッチ回路（３３）とを有し、 前記入出力切換え回路による切換え制御と前記第１およ
    び第２のスイッチ回路におけるスイッチ切換えに基づい
    て前記信号の入出力および内部フィードバックを制御す
    るようにしたことを特徴とするプログラマブル論理回路
    装置。 ２、前記セルアレイから２つの信号（ＯＲ１、ＯＲ２）
    を取り出して排他的論理和を演算する回路（３４）をさ
    らに具備し、該排他的論理和の信号（ＸＯＲ）が前記第
    １のレジスタ、第１のスイッチ回路、第２のレジスタお
    よび第２のスイッチ回路に入力されるよう構成されてい
    る、請求項１記載のプログラマブル論理回路装置。 ３、前記不揮発性メモリ素子の記憶状態に応じて２つの
    異なるクロック信号（ＣＬＫ１、ＣＬＫ２）のいずれか
    を選択する第３のスイッチ回路（２１）および第４のス
    イッチ回路（２２）をさらに具備し、該第３および第４
    のスイッチ回路において選択された２つのクロック信号
    （ＣＬＫＡ、ＣＬＫＢ）が前記第１および第２のクロッ
    クとしてそれぞれ前記第１のレジスタ、第２のレジスタ
    に供給されるよう構成されている、請求項２記載のプロ
    グラマブル論理回路装置。 ４、前記第１および第２のレジスタをそれぞれセット状
    態にするためのセット信号（ＳＥＴＡ、ＳＥＴＢ）とリ
    セット状態にするためのクリア信号（ＣＬＲＡ、ＣＬＲ
    Ｂ）を前記不揮発性メモリ素子の記憶状態に応じて供給
    するか否かを選択する第５のスイッチ回路（２３〜２６
    ）をさらに具備する、請求項３記載のプログラマブル論
    理回路装置。
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