JPH0219024A - プログラマブルワード線接続部を有するプログラマブル論理デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の要約〕 各固定紐合せ論理デバイスに供給する比較的少数のプロ
グラマブル積項（ｒＰ項」）と、直接的には固定デバイ
スに供給しない付加的な「エキスパンダ」プログラマブ
ル２項とを有するプログラマブル論理デバイス、比較的
簡単な論理機能は、固定デバイスに供給するＰ項を適当
にプログラミングすることによって達成することができ
る。もつと複雑な論理機能は、必要な数のエキスパンダ
１項を適当にプログラミングし、そして次にこれらのＰ
項の出力を別のＰ項により結合することによって達成す
ることができる。プログラマブルアレイにおけるワード
線を維持するために、マルチプレクサは、所定のワード
線に印加されるのがエキスパンダ出力であるかまたは外
部入力のいずれかであるかの選択を可能にする。

〔産業上の利用分野〕

この発明は、プログラマブル論理集積回路に関する。特
に、本発明は、より実用的かつ、適応性のあるプログラ
マブル論理デバイス（ｒＰＬＤ」）を提供すると共に従
来よりももっと複雑なプログラマブル論理デバイスを可
能にする新しいアーキテクチャに関する。

〔従来の技術〕

次の参考文献は、本発明の背景となるものである、ハー
トマン他の米国特許箱４，６１７，４７９号、ハートマ
ン他の米国特許箱４゜６０９．９８６号、ベーンストラ
（Ｖｅｅｎｓｔｒａ）の米国特許箱４，６７７．３１８
号、ハートマン他の米国特許箱４，７１３．７９２号、
バーフナ−他の米国特許箱４．１２４，８９９号、カブ
ラン（ｃａｖｌａｎ）の米国特許箱４，７０３．２０６
号、スペンサーの米国特許箱３゜５６６．１５３号、Ｊ
、Ｃ，レイニンガー（Ｌｅｉｎｉｎｇｅｒ）　、　　ｒ
ユニバーサル論理モジュールＪ、１８Ｍ技術公開速報、
第１３巻、第５号、１９７０年１０月、１２９４−９５
頁、ロナルド　Ｒ，ムノズ（）ｌｕｎｏｚ）およびチャ
ールズ　Ｅ、ストラウド、「プログラマブル論理デバイ
スの自動分割Ｊ　、ＶＬＳＩシステム設計マガジン、１
９８７年１０月号、７４−７８頁および８６頁、そして
、Ｅ、ゲラティング（ＧＯｅｔｔｉｎ（Ｉｔ）他、ｒマ
ルチレベルのランダム論理特性を具備する０ＭＯ３の電
気的に再プログラマブルなＡＳＩＣＪ、１９８６年度Ｉ
ＢＥＨの国際会・議ｌ５ＳＣＣ（予稿集）。

２４４頁、２４５頁、３５９頁および３６０頁、これら
の参考文献の全部が、ここでは引用される。

〔発明が解決しようとする課題〕

プログラマブル論理集積回路のアーキテクチャに関して
、幾つかのアプローチが使用されている。これらの中で
「プログラマブルＡＮＤ、固定ｏＲＪ′！１４造（ＰＡ
Ｌとして引用される）が上記したバーフナ−他の特許中
に使用されている。このアーキテクチャは、高速で簡単
な構造という長所がある。しかしながら、ＯＲ論理機能
当り固定数の「積項」＜ｒｐ項」）を有するため（８Ｐ
項が典型的な最新のＰＡＬ積である）、およびこれらの
Ｐ項が隣接するＯＲゲートにより共有できないため、一
般に多数のＰ項が無駄に使用される。また一方では、も
っと複雑な論理機能を取扱うのに８Ｐ項では十分でない
多くの場合がある。広範囲の応用において、８２項は十
分というよりももっと多い（平均して）が、なおまた、
経験的にはしばしばまだ不十分であることが示されてい
る６例えば、上記したムノズ等の論文中の第２図は、比
較的大きな論理機能サンプルに対する所要Ｐ項のグラフ
である（ムノズ等の第２図は、ここでは実質的に第１図
として再現されている）６本発明の譲受人によってなさ
れた同様の研究も、概ね同様の結果に到達している。す
なわち、論理機能の大部分（５０から７０％のオーダで
）が、要求されるのは４Ｐ項以下である。しかしながら
、８Ｐ項でも十分でない比較的重要な「裾」部分が存在
する。

より高いＰ頂側用状況を達成する１つの方法は、「可変
Ｐ項分配」を用意することである。基本的に、これは、
あるＯＲゲートはほんの少ししかＰ項がなく（例えば４
）、そしであるものは比較的多数（例えば、１２または
１６）を有するというような所要Ｐ項の混合であると推
量する１つの試みである０例えば、前記米国特許箱４，
６０９．９８６号を参照のこと、これは、Ｐ頂側用状況
の問題を部分的に解決するが、ソフトウェア支援業務の
複雑さの増加を意味し、何故ならば、各機能は試験され
なければならないし、そして次にＰ項資源に対する要求
に依存しながら、所要の要求を満足するなめに必要な最
小資源を有する特定のマクロセルを選定しなければなら
ない（このプロセスは、「フィッティング」と呼ばれる
）からである、しかしながら、たとえ可変Ｐ項分配を備
えなとしても、なおまだ多数のＰ項が無駄になる。

このＰ項割当て問題を解決できる別の方法が、レイニン
ガーによる前記論文中に提案されている。このｍ造では
、２項アレイは、入力がプログラマブルであるプログラ
マブルＮＯＲまたはＮＡＮＤゲートのアレイとして見え
る。１個以上のＰ項を必要とする機能は、マルチレベル
ＮＡＮＤ　（又はＮ０Ｒ）Ｉ能になる。論理（例えば、
ＮＡＮＤ）の各レベルは、１個のＰ項を持つ、このタイ
プのアレイを使用して、全く複雑な論理機能でさえも、
少しのＮＡＮＤ論理レベルで行うことができる。しかし
ながら、再度、幾つかの欠点かある。第１に、おそらく
、たいていの論理機能は１個以上のＰ項を持つであろう
ということである。これは、頻繁にアレイを通る２つの
経路が要求されることを意味し、そして、このことがそ
の機能の評価を遅らせる原因になる。第２に、各Ｐ項は
アレイ入力部分にフィードバックしなければならない、
従って、Ｐ項の数が増えると、それにつれて入力線も増
加する。あまり複雑でないアレイに対してさえも、入力
信号線（時には、「ワード線」と呼ばれる）の数は、甚
だしいものになる０例えば、前記ＩＥＥＥのｌ５ＳＣＣ
論文で述べられた部分はたった８マクロセルを有するだ
けであるが、１００近いワード線を有し、方、同様の複
雑さのＰＡＬ回路はそのわずか半分のワード線を有する
だけである。各ワード線は、全部のＰ項の長さに（そし
てそれ故に寄生容量が）加わる。より大きなＰ項長は、
部分動作をより遅くする結果になる。

結局、前記スペンサーの特許中に述べられているタイプ
のプログラマブル論理アレイ（ｒＰＬＡ」）がある、た
いていの（全部でないとしても）機能は、ｒＡＮＤＪア
レイを通る１経路プラス、ｒＯＲ，アレイを通る１経路
で達成することができる。しかしながら、最も簡単な機
能でさえも、これら２アレイの遅延を要する。従って、
ＰＡＬアーキテクチャと比較して、速度の点で不利く複
雑さに関係なく全ての機能に対して）である、このタイ
プのＰＬＡ回路は、ＡＮＤとＯＲアレイとの間をバッフ
ァリングするインタフェースが必要であるため、および
この２つのアレイをプログラムするのに必要とされる固
有のもっと複雑なプログラミング回路のために、シリコ
ンで実行するには、また、より複雑である。

前述したことを考慮して、この発明の１つの目的は、プ
ログラマブル論理デバイスに対して、より複雑なＰＬＤ
の実行を可能にするアーキテクチャを提供するにある。

この発明の他の目的は、ＰＬＤにおけるワード線とＰ項
の利用状況を最大にすることである。

さらに、この発明の目的は、高速で動作することのでき
る非常に複雑なＰＬＤを製造することである。

さらに、この発明の目的は、より単純でかつ増大した機
能性を与えるマクロセルを提供するにある。

さらに、この発明の目的は、ユーザが理解し易くそして
ソフトウェアツールが支援し易い規則的な、繰返し可能
なアーキテクチャを提供するにある。

さらに、この発明の目的は、マクロセルの数を簡単に減
少または増加することができることにより同じ基本設計
の多くの変形を可能にするモジュールのアーキテクチャ
を創造するにある。

さらに、この発明の目的は、騒々しくまたはゆっくりと
変化する入力信号に正確に応答するプログラマブル論理
デバイスを提供するにある。

〔課題を解決するための手段〕

本発明は前述した全ての問題を解決し、さらに、これま
でに可能であったよりももつと大きなプログラマブル論
理デバイス（ＰＬＤ）の実行を可能にするプログラマブ
ルワード線構造を提供する０本発明の主要な要素は、（
１）第４図と第５図に示されるマクロセル論理ブロック
、（２）第４図乃至第６図に示されるフリップフロップ
ブロック、（３）第４図と第５図に示されるプログラマ
ブルワードＩ接続梢遣、および（４）第６図に示される
クロック機能である。

Ａ、マクロセル論理プロ　り 前述したように、本発明は、従来技術のデバイスに付随
した問題の全てを解決し、そしてＰ項の最大使用を促進
する。たいていの機能（例えば、どの単純なＡＮＤ、０
Ｒ１ＮＡＮＤまなはＮＯＲの機能の他に、カウンタ、デ
マルチブレフサ、２対１および４対１マルチプレクサ、
およびシフトレジスタ）は、アレイを通る１経路で実行
することができる。

３Ｐ項またはそれ以下を必要とし、または直接に排他的
論理和ゲート（ＸＯＲ）を利用できるもっと複雑な機能
もまた、アレイを通るたった１つの経路で直接に実行す
ることができる。これは、はとんどの論理設計で見出だ
される論理機能のおよそ７０％を占める。追加の積項を
要求する残りの機能は、非常に複雑なＮＡＮＤ−ＮＡＮ
Ｄ、ＡＮＤ−ＯＲ１ＯＲ−ＡＮＤ、およびＮ０Ｒ−ＮＯ
Ｒタイプの機能（３Ｐ項プログラマブルＡＮＤ、固定Ｏ
Ｒ，ＸＯＲを組合わせて）を作り出すことができる「エ
キスパンダ」Ｐ項の使用により実行することができる。

一般的にこの組合わせ構造の有利な点は、論理機能の大
多数がアレイを通る１経路で実行でき（従って、最大速
度を達成する）、そして最も複雑な機能でさえ２経路で
実行することができるということである。

Ｂ、フリップフロップブロック 前述したＡＮＤ−ＯＲ−ＸＯＲ横遣０出力は、フリップ
７０ツブ論理ブロツク内に供給する。ＥＰ３００　（カ
リフォルニア州すンタクララのアルテラ社から入手可能
；米国特許第４．６１７，４７９号を参照のこと）のよ
うな従来技術の回路において、これは組合わせ出力が所
望の出力部に直接に印加されることができるようにする
ために、フリップフロップレジスタをオプション的にバ
イパスさせる機構を有する典型的には従来のＤフリップ
フロップである。ここで述べられるデバイスにおいて、
この構造は、以前はフリップフロップをバイパスするこ
とが要求されたマルチプレクサおよび受付は制御をもは
や必要としないように修正されている。古い構造の代り
に、Ｄフリップフロップ、レベルセンシティブラッチま
たは組合せ機能が直接伝搬されることを可能にする完全
なフロースルー（ｆｌｏｗ−ｔｈｒｏｕａｈ）デバイス
として動作する新しいフリップフロップ構造が組入れら
れている。この新しいフリップフロップに対する好適な
構造が、ここでは参考文献として掲載されているが、同
時に提出され、かつ、−ｆｉ的に譲渡され、そして同時
係属中の米国特許出願第１９０．５３０号（ケース　１
７４１００８）に述べられている。

Ｃ，プログラマブルワード 従来技術のプログラマブル論理デバイスにおいて、論理
密度を増加するための主な障害は、アレイに対する入力
変数（ワード線）の数に比例して増加するアレイサイズ
である。

完全に一般論として、全てのマクロセルおよびエキスパ
ンダ信号と同じく、全ての入力およびＩ１０入力ピン信
号はそのアレイに供給されねばならない、マクロセルお
よびＩ１０１００数が増加するにつれて、その数はプロ
グラマブルアレイが妥当な限界を越える点に到達する。

しかしながら、全ての応用に対して、これらの論理変数
の全てが必要とされるわけではないことが認められてい
る。すなわち、平均して、フィードバックされる必要の
あるのは機能の中のわずか数個のサブセットだけである
。それであるから、各特定の応用において使用される変
数をプログラマブルに選択する方法を見つけることが望
ましい９本発明においては、この選択はエキスパンダフ
ィードバック信号とＩ１０フィードバック信号との間を
選択することによってなされる。

ある特定の実施では、６４個のエキスパンダおよび６４
本のそれに関連したワード線がある。また１６本の両極
性Ｉ１０入力線もある。

ユーザは、Ｉ１０入力のためにエキスパンダを「交換（
ｔｒａｄｅ　ｏｆｆ）」することができる。

例えば、１６人力（６４本のワード線の３２本を使い切
る）を有し、なおまだ３２エキスパンダを有するように
配置されるデバイスが可能である。それに対して、どん
なＩ１０入力線を必要としない、そのような場合には、
６４個の全てのエキスパンダは論理関数用に使用される
ことができる。明らかに、これらの制限間における全て
の場合がまた、１個の正−相補（ｔｒｕｅ−ＣＯＩＩ）
ＩｅＩｌｅｎｔ）入力に対してトレードする２個のエキ
スパンダとしても可能である。

Ｄ、へ功シＧ１力 はとんどの従来技術のプログラマブル論理デバイスにお
いては、パッケージの所定のビンは入力として、そして
その他は出力として指定される（例えば、モノリシック
メモリーズ社（現在併合されカリフォルニア州すニベイ
ルのアドパンストマイクロデバイセズ社（ｒＡＭＤＪ　
）の一部となっている）から市販されるＭＭＩ　　１６
Ｒ８）、これに関する１つの改良は、出力バッファがト
ライステート状態にあるときに、そのビンが入力とじて
使用され得るような、Ｉ１０ピンからアレイに戻される
フィードバック経路と共にトライステートバッファの使
用であった（前述したバーフナ−他の特許を参照のこと
）、この機構は、ビン資源の使用に柔軟性を与える。し
かしながら、Ｉ１０バッファがトライステート状態でか
つその連結されたビンが入力として使用されているとき
には、その連結された出力マクロセル論理が失われる。

これは、貴重な資源の無駄になる。この問題に対する１
つの解は、アルテラＥＰ１８００の所定ビンに見られる
ような「デュアルフィードバック」を用意することであ
る。デュアルフィードバックは、１つはＩ１０ビンから
の、もう１つはその連結された論理マクロセルからの２
つのフィードバック経路を与える。従って、出力バッフ
ァがトライステート状態であるときでも、そのＩ１０ピ
ンは入力として使用され得ると共に、マクロセルフイー
ドバックはなお存在する。それ故に、マクロセル資源は
なおまだ「埋込み」レジスタとして使用されることがで
きる０本デバイスでは、この機構は、Ｉ１０ビンフィー
ドバックが直接にアレイには入らずに、むしろ選択ブロ
ックへの入力であるという点において、さらに改良され
ている。この選択ブロックにおいては、選択はＩ１０入
力信号にフィードバックするかまたはその連結されたエ
キスパンダにフィードバックするかのいずれかのために
なされる。従って、Ｉ１０ビン機能は、論理アレイおよ
びマクロセルから効果的に切り離される。このことが、
これまでよりもより実用的でしかもより柔軟性を与える
。

Ｅ、入九旦五土呈上区 従来技術のプログラマブル論理デバイスにおいて、入力
バッファはその入力スイッチングポイントが規定された
仕様に合うようにセットされる普通のインバータを有し
ている。

ＰＬＤは、多くの種々の環境で確実に動作することが望
ましい、しばしば、これらの環境は、電気的に騒々しい
、これらの例において、単純入力のインバータ楕遣は、
対処することができない、入力信号が論理０から論理１
に遷移する際、ノイズは、入力が入力インバータのしき
い値レベルを行ったり来たりする原因となり得る。この
「ノイズ」は、チップを通って伝搬し、誤出力の原因と
なる。ヒステリシスを有する特別タイプのバッファＭｅ
（この回路は、一般的に「シュミット・トリガ」と呼ば
れる。）が、この様な問題を防ぐことができる。このし
ステリシス回路は、本質的にノイズマージンを備えてい
る。論理１のしきい値と論理０のしきい値との間に、１
つのギャップがある。論理ルベルが一旦越えられると、
入力信号はバッファが再度スイッチする前に、論理Ｏレ
ベル以下に戻らなければならない、同じ様に、１から０
への遷移では、−旦Ｏレベルのしきい値を横切られると
、入力信号はバッファが再度スイッチする前に論理１の
しきい値に戻らなければならない４幅広い種々の環境で
使用されそうなので、このしステリシス効果はＰＬＤに
おいては非常に有利である。

Ｆ−ム三二ｍ 一般に、ＰＬＤにおけるレジスタ機能は、同期式（例え
ば、ＭＭＩ　　１６Ｒ８を参照のこと）又は非同期式（
ＭＭＩ　　２０ＲＡ１０を参照のこと）のどちらか一方
でクロックされる。大部分のシステムでは、両方のタイ
プの能力に対する要求がある。この問題に対する１つの
解は、アルテラＥＰ６００、ＥＰ９００およびＥＰ１８
００で使用されている構造である。これらのデバイスで
は、ユーザが同期式（全体的な）クロック信号または「
非同期式」　（ローカルなＰ項）クロックのいずれか一
方を選択することが可能なマルチプレクサが提供されて
いる。この選択は、１つのマクロセルずつを基準にして
実行することができる。しかしながら、このマルチプレ
クサ構造はデバイスの複雑さを増し、そして選択するた
めに必要な付加回路はクロック信号の遅延を増加する６
本発明のデバイスでは、ローカル２項とともに「全体的
な」同期式クロックをゲーティングする単一クロックが
可能な改良アプローチが採られている。同期式クロック
が所望ならば、そのときには全体的なりロック信号がフ
リップフロップを通過することを可能とするローで常に
あるように、非同期式クロ７７２項はプログラミングさ
れる。非同期式クロックが所望ならば、全体的なりロッ
ク信号は強制的に（再度プログラミングにより）ローに
され、そしてローカル２項はフリップフロップをクロッ
クするために通過することが可能になる。この構造は、
クロック式マルチプレクサおよびそのための制御を完全
に排除する。この新しい構造は、より単純でしかもより
高速である。

ここでは参考文献として掲載されているが、同時に提出
され、かつ、一般的に譲渡され、そして同時係属中の米
国特許出願第１９０゜６６３号（ケース　１７４１００
６）の中で、いくらか類似したクロック構造が述べられ
ている０本実施例に加えられた特徴は、入力信号に対応
して論理的に「同位相で」または入力信号に対応して論
理的に「位相を異にして」（すなわち、反転して）のど
ちらか一方である全体的な「同期式」クロック信号を供
給するための能力である１本発明では、このデバイスは
、各々１６マクロセルを含む２つの部分に等分される。

同一の外部ビンによって駆動される、各半分に対する別
々の全体的なりロック線がある。これら２本の線の論理
的な位相は、外部信号でもって同位相でまたは位相を異
にしてのどちらかで独立に制御されることができる。こ
の特徴は、高速で、パイプライン化された同期システム
においては、非常に重要となり得る。

この発明のそれ以上の特徴、性質および利点は、添付図
面および次の本発明の詳細な説明からもっと明瞭になろ
う。

〔実施例〕

第３図は、本発明に従って構築されたプログラマブル論
理デバイス１０の好適な実施例を示す全体ブロック図で
ある。この図に示される主な構成要素は、専用入力３０
．３０’Ｉ１０ブロツク２０、入力ワード線ドライバブ
ロック６０、Ｉ１０ワード線ドライバブロック７０、マ
クロセルブロック５０およびプログラマブルアレイ６５
である。チップ１０への入力信号は、専用入力３０．３
０′又はＩ１０ブロック２０内のＩ１０入カビン４０の
いずれかからそれらの各ワード線ドライバ６０および７
０を介してプログラマブルアレイ６５に入って来る。入
力３０′は、アレイ６５への入力として、および後述す
るようにマクロセル内のフリップ７０ツブに対する「同
期式クロック」信号としての両方の動作をする特別な場
合の専用入力である。

好適な実施例においては、８個の専用入力３０と１６個
のＩ１０ブロックがある。他の実施例では、他の選択が
なされる１例えば、代わりのバージョンは１２個と８個
のＩ１０ブロックを有する。このアーキテクチャのモジ
ュール性のために、複雑性のより多いか又は複雑性のよ
り少ないデバイスを容易に設計されるということは本発
明の１つの利点である。他の実施例は、この発明の範囲
と精神とに反することなく設計することができる。

ここで、第４図を参照しながら、第３図から１個のマク
ロセル５０の機能について説明する。（第４図は実線で
「出力」マクロセルの構成を示す、もしもマクロセルが
「入力」マクロセルであるならば、出力バッファ４２が
省略され、破線で示された構成要素が動作する。）第４
図はまた、グログラマブルアレイ６５の１部を示しく左
側）、そしてワード線１０２と積項（ｒｐＰ項　）１０
１を含む。

各Ｐ項１０１と各ワード線１０２との交点には、ある状
態にプログラムされる時、該ワード線と該Ｐ項との接続
を与え、他の状態にプログラムされる時は、そのような
接続を与えないというプログラマブル素子がある。好適
な実施例においては、このプログラマブル素子はＥＰＲ
ＯＭトランジスタである。しかしながら、ＥＥＰＲｏＭ
ＥＰＲＯＭトランジスタ、アンチ・フユーズ（ａｎｔ　
１−ｆｕｓｅｓ）または他の同様の素子のような他のタ
イプのプログラマブル素子を、この発明の範囲と精神と
に反することなく使用することができる。米国特許筒４
，６１７，６１９号に、ＢＰＲＯＭ素子をプログラミン
グすることにより作り出され得る論理機能の事項が、詳
細に述べられており、従って、ここでは繰り返さない、
ワード線は、専用入力、マクロセルフイードバック線お
よび入力マクロセル「エキスパンダ１２項でもって多重
化されたＩ１０入カフィードバック線からの論理入力を
受け取る。示された好適な実施例においては、専用入力
に始まる８Ｘ２＝１６本（正および相補信号）のワード
線があり：入力マクロセルに始まる１６Ｘ２＝３２本の
（正および相補信号）のワード線があり；出力マクロセ
ルに始まる１６Ｘ２＝３２本のく正および相補信号）の
ワード線があり；出力マクロセル中の論理エキスパンダ
に始まる３２本の単一極性のワード線があり：そして入
カマクロセルエキスパンダＰ項でもって多重化された正
および相補Ｉ１０入力線に始まる３２本の（単一極性の
）ワード線がある６合計のワード線数は、この実施例に
関しては１４４本である。

第４図の説明を続けると、マクロセルに供給する２項１
０１がある。Ｐ項により生成される論理結果は、「アク
ティブ・ローのＡＮＤＪ機能として示される１０３また
はＮＯＲゲート１０４としてどちらかいずれかで表され
る６本発明の範囲と精神とに反することなく、当業者は
他の表現もできることは理解されよう０例えば、反対の
極性のワード線が入力として使用されることに注目する
場合には、アクティブ・ハイのＡＮＤゲートを使用でき
、それにより同じ論理結果を達成できる。

各Ｐ項の目的は、次の通りである。： ＯＥと表示されたＰ項は、その連結された出力バッファ
４２に対する出力イネーブルとして使用される。これが
入力マクロセルである場合には、このビット線は、後述
するようにマルチプレクサ１５０に対する制御として使
用される。ＳＥ’Ｔ’Ｎは、フリップフロラ１１２３の
プリセットを制御するために使用される。３つのＰｒ１
ｉＰＯ，ＰｌおＪ：びＰ２Ｌｔ、その出力１１５にて論
理積和を生成するＯＲゲートに供給する。ゲート１０５
と共にこのＰ項の集合は、米国特許筒４，１２４，８９
９号に述べられている「プログラマブルＡＮＤ、固定Ｏ
Ｒ，機能を形成する。ＩＮＶと表示された項は、排他的
論理和（ｒＸＯＲ」）ゲート１０７に対する「反転制御
」として使用される。これは、ライン１２１において反
転された積和機能を生成することを可能にする、実現し
得る可能な機能数を拡張するようなことは、当業者によ
り理解されよう６反転された積和に対するスタティック
制御として動作するのに加えて、このＩＮＶ項はＸＯＲ
ゲート１０７への直接入力として「動的に」使用するこ
とができる０例えば、（１）ＡＮＤ−ＯＲ機能でのＡＮ
Ｄ関数の排他的論理和、（２）ＯＲ−ＡＮＤ機能でのＯ
Ｒ関数の排他的論理和、（３）ＡＮＤ−ＯＲ機能でのＯ
Ｒ関数の排他的論理和、（４）ＯＲ−ＡＮＤＩ！能での
ＡＮＤ関数の排他的論理和、に分解され得るどの論理関
数も、アレイを通過する１経路で直接実行されることが
できる。

（これは、第７ａ図と第７ｃ図において詳細に示される
：第７ａ図におけるドル記号は、排他的論理和関数を表
す、）ＡＣＬＫは、ゲート１０６と第６図を述べる際に
説明されるであろうライン１２５を制御する論理と共に
、フリップ７０ツブ１２３に対する「非同期式」クロッ
ク信号を生成するために使用される。

ＣＬＥＡＲＮは、フリップフロラ１１２３への「クリア
」線を制御するために使用６される。

ＥＸＰＩおよびＥＸ２は、「エキスパンダＪＰ項である
。

出願人等は、種々の可能性のあるアーキテクチャに関し
て、最も良く使用される論理機能を研究してきた。特に
、ＰＯｌＰｌ、Ｐ２、ＯＲゲート１０５およびＸＯＲゲ
ート１０７のＡＮＤ−ＯＲ−ＸＯＲ梢造構造ＯＲゲート
１０５に供給する３ＡＮＤのＰ項以下（例えば、２ＡＮ
ＤのＰ項）と、ＯＲゲートに供給する３ＡＮＤのＰ項以
上（第２図の従来技術のマクロセルにおいて使用される
ような８Ｐ項まで）の両方の場合について解析された。

機能の種類は、次のものを含めた：加算器、比較器、カ
ウンタ、デコーダ、デマルチプレクサ、パリティ発生器
およびシフトレジスタ。

この研究の目的は、第２図の従来のアーキテクチャと比
較して本発明のアーキテクチャを評価することであった
。この新しいアーキテクチャは、単一Ｐ項［エキスパン
ダ」を備えた、３個のプログラマブルＡＮＤ、１個の固
定ＯＲおよび１個のＸＯＲの組合わせである。

このアーキテクチャは、第２図に示される従来技術の構
造とゲラティング他により提案された単一Ｐ項アーキテ
クチャとの両方に対して優れているものと信じる。この
研究はこの事を確証し、そして幾つかの他の重要な結論
に達した。ＯＲゲートに供給する３個のＰ項以下を有す
るものは、カウンタおよびシフトレジスタを実行する際
には非常に制限されることが判明した。試験された他の
機能の全部に対して、ＯＲゲートに供給する３Ｐ項はほ
とんどＯＲに供給する４２項と常に同じであった。（ど
ちらの場合でも、追加のＩＮＶのＰ項とＸＯＲゲート１
０７とがあることを仮定したときにのみ、これは真実で
ある。）従来技術の８Ｐ項アーキテクチャは、非常に限
定された機能グループ（例えば、４人力以上を有するマ
ルチプレクサ）に対してのみ優れている。この研究は、
マクロセル当り約２個のエキスパンダを有することが、
多くのＰ項を要求する、もつと少ない共通機能を収容す
るのに十分すぎることをもまた証明した。

この新しいアーキテクチャにおいては、エキスパンダが
重要な役割を演じる。その名前の意味するように、これ
らのＰ項は拡張可能である。すなわち、それらは、３２
項制限以内にフィツトすることのない（もっと少ない共
通の）機能の実行を可能にする（例えば、８対１マルチ
プレクサは、９エキスパンダにフィツトされることがで
きる）、また度々、多くの論理関数に使用できる共通の
Ｐ項もある。これらの共通Ｐ項は、エキスパンダにより
形成され、そして次に、要求される関数（プログラマブ
ルＡＮＤ、固定ＯＲ部分において実行されそうな）に供
給されることができる。この恩恵は、Ｐ項における全体
の節約である０本発明のＰ項梢遣にフィツトできる種々
のタイプの論理関数の例が、第７ａ図乃土弟７ｇ図に示
される。更にエキスパンダの利点は、非同期式ラッチを
形成するときである。これらのラッチは、なった２個の
エキスパンダを必要とするだけである。この構造は、第
７ｈ図に示される。

さて、第４図に戻り、ＸＯＲゲート１０７は、ＯＲゲー
ト１０５およびＰ項ＩＮＶから入力を受取る。ライン１
１６上の論理信号が０である場合には、その時は、ＸＯ
Ｒゲート１０７の出力（ライン１２１）は入力１１５と
同じ論理値を有するということを、当業者は理解するで
あろう、これに対して、ライン１１６が１である場合に
は、その時は、１２１は１１５の反転論理となる０反転
された積和機能または正または逆の和積機能を可能にす
ることに加えて、１２３のようなりフリップフロップと
共に、この構造は、Ｔ、Ｊ　−ＫおよびＲ−８のような
他のタイプのフリップフロップをエミュレートすること
も可能である。アレイ論理とＸＯＲゲートを使用した種
々のフリップフロッグのエミュレーションは、米国特許
第４，６７７．３１８号の課題である。ＡＮＤアレイと
してエキスパンダ２項を、そしてＯＲアレイとしてＯＲ
ゲート１０５に供給するＰ項を使用する際には、このＩ
ＮＶ信号１１６は論理１にセットされる必要がある。

このフリップフロップブロック１２３は、アクティブ・
ローのプリセット（ＰＲＥ）とクリア（ｃＬＲ）とを有
する簡単なりフリップフロップに見える。しかしながら
、これはマクロセルの図の単純化がなされている。第８
図は、構成要素１２３の全機能を定義する真理値表であ
る。ＰＲＥ＝ＣＬＲ＝１である場合には、その時は、１
２３はエツジトリガード・フリップフロップであること
に注意されない、ＣＬＫの立ち上がりエツジで（第４乃
至第６図中のライン１２２）、Ｄ人力１２１にあるデー
タは何でもＱ出力１２４に伝達される。ＰＲＥが０でＣ
ＬＲか１である場合には、その時は、Ｑ出力はＣＬＫま
たはＤの状態に依存せず、強制的に１となる。

ＣＬＲが０でＰＲＥが１である場合には、Ｑ出力はＣＬ
ＫまたはＤの状態に依存せず、強制的にＯとなる。当業
者にはＰＲＥ＝ＣＬＲ＝Ｏの場合は、禁止または不定条
件である。

しかしながら、フリップフロップ１２３に対しては、Ｐ
ＲＥ＝ＣＬＲ＝Ｏの場合、第８図の最後の３行に示され
るようにこのフリップフロップは再定義される。従って
、それは「フロースルーラッチ」となる、それから、ラ
イン１２２がハイである時にはいつでも、Ｑ出力はＤ入
力上にある値はなんでも取り込む、ライン１２２がロー
である時にはいつでも、Ｑ出力はライン１２２がローに
なったときのＤ入力に存在した値（これは、第８図中に
Ｑｏとして示される）を保持する。ライン１２２がハイ
に保持される場合には（例えば、Ｐ項のＡＣＬＫをハイ
にプログラミングすることにより）、その時は、信号は
直接１２１から１２４へ伝搬する。これは、マルチプレ
クサと従来技術のＰＬＤ回路におけるアーキテクチュラ
ル（ａｒｃｈｉｔｅｃｔｕｒａｌ）　：７ントロ一ルＥ
ＰＲＯＭビットとにより与えられる「組合わせ」機能と
同じである。この新しい設計は、より簡単でより高速で
あり、かつ、より優れた機能性を提供する。説明してき
たように、フリップフロッグ１２３を実行するための好
適な構造は、本出願人の同時係属中の米国特許出願第１
９０，５３０号（ケース　１７４／　　００８）に出願
された中に示され、ここでは参考文献として掲載されて
いる。

フリップフロップ１２３からの出力信号１２４は、論理
アレイのワード線ドライバ５７に（バッファ５４を介し
て）フィードバックする。この信号１２４（Ｑ＞は、も
しバッファがライン４７（ＯＥ）によりイネーブルにさ
れるならば、１２４（Ｑ）からの信号がＩ１０ビン４０
までのチップをドライブオフするような、讐通のトライ
ステートＩ１０バッファ４２にもまた供給する。■１０
ビン４０はまた、ライン４４を介してオフチップからの
入力経路をも与えることができる。このラインはバッフ
ァ４３（好適には、シュミットトリガバッファ）を駆動
し、そのバッファ出力はマルチプレクサ１５０（入力マ
クロセルにおける）への入力のセットの中の１本となる
。Ｉ１０バッファ４２はＯＥ　　Ｐ項によって動的に制
御され、その場合、ビン４０はライン４７の状態に依存
して入力と出力の両方になり得る１選択的に、ＯＥが常
に０であるようにその部分をプログラミングすることに
より、バッファ４２は常にディスエーブルされ、その場
合Ｉ１０ピン４０は入力として永久に使用することがで
きる。この様に各１１０ビン４０は、入力、出力、また
は双方向の入力／出力端子として構成することができる
。アレイおよびＩ１０入力線４４への信号１２４のフィ
ードバックの故に、出力ドライバ４２をディスエーブル
することは、マクロセルの機能性を失う結果にはならな
い、これは、幾つかの従来技術のデバイスを越える重要
な利点である。

次にマルチプレクサ１５０（入力マクロセルにおいてア
クティブのみ）を説明する。マルチプレクサ１５０は、
デュアルの２対１マルチプレクサである。すなわち、入
力マクロセルにおいて、それは２Ｍの入力線を受取り、
ライン４７′の状態に依存しながら、これらの線のどの
組が出力線１５１と１５２に向けられるのかを選択する
。入力線の１組は、エキスパンダＰ項ＥＸＰＩとＥＸＰ
２である。

入力線の他の組は、Ｉ１０ビン４０からのＩ１０入力信
号の正および相補バージョンである。マルチプレクサ１
５０の出力（ライン１５１と１５２）は、論理アレイに
供給するワード線ドライバ５６に接続される。（出力マ
クロセルにおいては、ＥＸＰｌとＥＸＰ　２がそれぞれ
常にライン１５１と１５２に接続される。）マルチプレ
クサ１５０の目的は、入力マクロセルエキスパンダをア
レイ内にフィードバック可能にするか、またはＩ１０入
力をアレイに供給可能にするかのどちらかの選択をする
ことである。「入力集中（ｉｎｐｕｔｉｎｔｅｎｓｉｖ
ｅ）　Ｊする設計（すなわち、多数の入力を必要とする
）は、アレイ内への入力を供給するためのライン１５１
と１５２を使用することを選択することができる。これ
に対して、はとんど入力が必要とされないが、しかし設
計は「論理集中」であるならば、その時には、入力マク
ロセルエキスパンダフィードバックが選択される。各Ｉ
１０ピンに対して１個のマルチプレクサがある（示され
た好適な実施例では１６個）、シかしながら、チップ上
には３２個のマクロセルがある。従って、３２個のマク
ロセルの内の１６個は、マルチプレクサ１５０を有しな
い出力マクロセルである。この１６個の出力マクロセル
に連結されたエキスパンダは、常にアレイにフィードバ
ックし、それであるから、出力マクロセルの中にはマル
チプレクサ１５０は必要とされない。

第５図に示されるように、１つおきのマクロセルａ、Ｃ
，等は好適には出力マクロセルであり、一方、その間に
入るマクロセルｂ。

ｄｌ等は好適には入力マクロセルである。１個のＩ１０
パッド４０が、１個の入力マクロセルと１個の出力マク
ロセルの各組毎に連結される。１個の出力マクロセル（
例えば、ａ）と１個の入力マクロセル（例えば、ｂ）と
のどの組においても、出力マクロセルからの信号１２４
だけが、その連結された出力ドライバ４２を介して連結
されたＩ１０パッド４０に印加され、そしてその出力ド
ライバはまた出力マクロセルのＯＢ比出力より選択的に
イネーブルされる。同様に、このＩ１０パッド信号は連
結された入力マクロセル内のマルチプレクサ１５０にの
み印加され、そのマルチプレクサの状態は入力マクロセ
ルのＯＥ傷信号より制御される。このように、入力マク
ロセルｂ、ｄ、等だけがマルチプレクサ１５０を有する
。

第６図を参照しながら、マクロセルに対するクロック！
ｒＪ造を説明する。この構造は、ＥＸＴＣＬＫビン３０
′、インバータ１３１、制御信号１３８と１３９を有す
るマルチプレクサ１３５、バッファ１３７、ＯＲゲート
１０６、Ｐ項のＡＣＬＫおよび供給信号ｅＯとｅｌに対
する従来のプログラマブルアーキテクチャ制御のＥＰＲ
ＯＭビットを含む、３つの動作モードが期待される。

非同期式モード（ｅｏ＝１．ｅｌ＝１）：この場合、マ
ルチプレクサ１３５はライン１３６に出力するなめに論
理Ｏを選択して、１３７によりバッファリングした後、
ライン１２５を論理Ｏに駆動する。それから、ライン１
２２は１１７　（ＡＣＬＫ）の状態により直接制御され
る。ＡＣＬＫは、どのワード線変数のどの（入力アクテ
ィブ・ロー）ＡＮＤ機能にもなり得る。その部分におけ
る各フリップフロップは、それ自身の単独の［非同期式
のＪＰ項フクロツク有する。

同期式モード非反転（ｅｏ＝ｏ、ｅｌ＝ｏ）Ｐ項のＡＣ
ＬＫ（１１７）は、常に０にグログラムされる。マルチ
プレクサ１３５は、ビン３０゛からバッファ１３７の入
力にまでＥＸＴＣＬＫ信号を向けるためにセットされる
０次にバッファ１３７は、ＥＸＴＣＬＫ信号でもってラ
イン１２５を駆動する。ライン１２５上のこの信号は、
ＯＲゲート１０６を通過し、ライン１２２上に現れる。

このようにして、外部クロック信号はフリップ７０ツブ
１２３のクロッキングを直接制御することができる。

同期式モード反転（ｅｏ＝１．ｅｌ＝ｏ）：Ｐ項のＡＣ
ＬＫ（１１７）は、常に０にプログラムされる。マルチ
プレクサ１３５は、インバータ１３１からバッファ１３
７０入力にまで反転したＥＸＴＣＬＫ信号を向けるため
にセットされる６次にバッファ１３７は、この反転した
ＥＸＴＣＬＫ信号でもってライン１２５を駆動する。ラ
イン１２５上のこの信号は、ＯＲゲート１０６を通過し
、ライン１２２上に現れる。このようにして、この反転
した外部クロック信号は、フリップフロップ１２３のク
ロッキングを直接制御することができる。

第３図に戻って参照すると、このデバイスを「右半分」
と「左半分」の２つの「半分」からなるとして見ること
ができる。このように見ると、前述したように、左半分
のマクロセルに対する１つの制御回路と右半分のマクロ
セルに対する１つの制御回路との２つのクロック制御回
路がある。高速な、同期式の、パイプライン的動作にお
いては、マスタークロックの「立ち上がり」エツジでク
ロックされる１組のフリップフロップと、同じマスター
クロックの「立ち下がり」エツジにより制御される別の
組のフリップフロップとを有することがしばしば望まれ
る０丁度説明された最後の２つのクロックモードが、正
確にこの機能性を提供する。

どの場合でも、１１１と１１８がローである間は、１１
７はハイで有り得ることができ、それにより、その連結
されたフリップフロップ１２３を選択されたクロッキン
グモードに関係なく、フロースルー・デバイスとして機
能させる。これは、フリップフロップのＤ入力をそのデ
バイスのＱ出力ヘフロースルーさせる。従って、組合わ
せ（ｃｏｒａｂｉｎａｔｏｒｉａｌ）　マクロセルには
、常にこのチップの両側上の同期式クロックのマクロセ
ルが所々に配置され得る。

マクロセル、エキスパンダ、等のような構成要素の特定
数が示された上記の実施例内に使用されているけれども
、（当業者に浮かぶであろう本発明の範囲内における他
の可能な変更の中で）本発明の範囲と精神とに反するこ
となくその様な構成要素を幾つでも使用され得ることは
理解されよう。

【図面の簡単な説明】

第１図は大きなＰＬＤ設計のサンプルに対する積項分布
（同じものを実行するために所定数の積項を必要とする
論理機能の発生頻度）を示す図、第２図は従来技術のプ
ログラマブル論理回路マクロセルを示す図、第３図は本
発明の好適な一実施例を示すブロック図、第４図は１マ
クロセルを論理的な表現で示す図、第５図は配線構造と
共に４マクロセル（その内の２つは「出力」マクロセル
で、２つは「入力」マクロセルである）を示す本発明の
好適な一実施例の一部分のブロック図、第６図はフリッ
プフロップ・クロッキング構造と共に別の代表的なマク
ロセル部分を示す図、第７ａ図乃至第７ｈ図は本発明の
マクロセルにフィツトすることができる種々の複雑な論
理関数の手段を示す図、第８図はこの発明のデバイスに
使用される新しいフリップフロップ型素子の動作を説明
するのに役立つ真理値表である。 １０・・・プログラマブル論理デバイス２０・・・Ｉ１
０ブロック　３０，３０°・・・、専用人力４０・・・
Ｉ１０入力ピン（パッド） ４２・・・出力ドライバ　　４３・・・バッファ４４・
・・Ｉ１０入力線 ５０・・・マクロセルブロック ５４・・・バッファ ６０．７０・・・ワード線ドライバブロック６５・・・
グログラマプルアレイ １０１・・・積項（Ｐ項）１０２・・・ワード線１０３
〜１０７・・・論理ゲート １２１・・・Ｄ入力　　　　１２４・・・Ｑ出力１２３
・・・フリップフロップ １３１・・・インバータ １３５．１５０・・・マルチプレクサ 特許出願人　　　アルテラ　コーポレーション５ＹＮｅ
ＨＲＯＮＯＵＳ ＣＬＯＣに ＦＩＧ、２ Ｏ ＋５　　２０　２５　　３０　３５　４０　４５ＰＲＯ
ＤＵＣＴ　　ＴＥＲＭＳ ＦＩＧ、１ ＦＩＧ、６ ０ＲＩＧＩＮＡＬ ＳＹＮＴＨＥＳＩＺＥＤ　　ＡＳ ＳＹＮＴＨＥＳＩＺＥＤ　　Ａｓ： ＦＩＧ、７ｅ ＳＹＮＴＨＥＳＩＺε０Ａｓ ＯＲＩＧＩＮＡＬ： ５ＹＮＴＨＥ５１ＺＥＤ　Ａｓ ＦＩＴＴＩＮＧ　　０ＩＲＥＣＴＬＹ ＳＹＮＴ）４ＥＳＩ２ＥＯＡｓ： ＦＩＧ、７ｈ

Claims (1)

1. 【特許請求の範囲】 （１）各第１のＰ項線導体上に、該第１のＰ項線導体が
   配線されるワード線導体に印加される第２の信号の論理
   関数である第３の信号を生成するために、前記ワード線
   導体のそれぞれにプログラマブルに配線可能である複数
   の第１のＰ項線導体と、 第１番目の前記第１の信号を生成するため に前記第３の信号を論理的に結合するための手段と、 第２のＰ項線導体上に、該第２のＰ項線導 体が配線されるワード線導体に印加される第２の信号の
   論理関数である第２番目の前記第１の信号を生成するた
   めに、前記ワード線導体の各々に対しプログラマブルに
   配線可能である少なくとも１つの第２のＰ項線導体と、
   プログラマブル論理デバイスに印加される 入力信号を受け取る手段と、そして 第２番目の前記第１の信号または前記入力 信号のいずれか一方をワード線導体に印加される第２の
   信号として前記ワード線導体の１つに印加する手段とか
   らなる、 複数の第２の信号の内のそれぞれ１つのプ ログラマブル論理関数であり、複数のワード線導体の内
   のそれぞれ１つに印加される複数の第１の信号を生成す
   るためのプログラマブル論理デバイス。 （２）前記第３のＰ項線導体上に、該第３のＰ項線導体
   が配線されるワード線導体に印加される第２の信号の論
   理関数である第３番目の前記第１の信号を生成するため
   に、前記ワード線導体の各々に対しプログラマブルに配
   線可能である少なくとも１つの第３のＰ項線導体と、そ
   して 第２番目の第１の信号かまたは前記ワード 線の１つに対する前記入力信号かのいずれかを印加する
   前記スイッチ手段を制御するために、第３番目の前記第
   １の信号を前記スイッチ手段に印加する手段とから更に
   なる請求項１記載の装置。 （３）少なくとも２つの前記第２のＰ項線導体とそして 前記入力信号の並列の正および相補信号バ ージョンを形成する手段とからなり、そしてその中で前
   記スイッチ手段は（１）前記第 ２のＰ項線導体の前記２つの出力信号または（２）２つ
   の前記ワード線導体に対する前記入力信号の前記正およ
   び相補信号バージョンのいずれか一方のそれぞれに印加
   する請求項２記載の装置。 （４）前記第３のＰ項線導体上に、該第３のＰ項線導体
   が配線されるワード線導体に印加される第２の信号の論
   理関数である第３番目の前記第１の信号を生成するため
   に、前記ワード線導体の各々に対しプログラマブルに配
   線可能である少なくとも１つの第３のＰ項線導体と、そ
   して （１）前記第２のＰ項線導体の前記２つの 出力信号または（２）２つの前記ワード線導体に対する
   前記入力信号の前記正および相補信号バージョンのいず
   れか一方のそれぞれに印加する前記スイッチ手段を制御
   するために、第３番目の前記第１の信号を前記スイッチ
   手段に印加する手段とから更になる請求項３記載の装置
   。 （５）入力信号を受け取る前記手段は、前記入力信号を
   フィルタリングするノイズに対するシュミットトリガを
   含む請求項１記載の装置。 （６）第１および第２のマクロセルは、 （ａ）その各々は各第１のＰ項線導体上に、該第１のＰ
   項線導体が配線されるワード線導体に印加される第２の
   信号の論理関数である第３の信号を生成するために・前
   記ワード線導体のそれぞれにプログラマブルに配線可能
   である複数の第１のＰ項線導体と、 （ｂ）第１番目の前記第１の信号を生成す るために前記第３の信号を論理的に結合する手段と、 （ｃ）第２のＰ項線導体上に、該第２のＰ 項線導体が配線されるワード線導体に印加される第２の
   信号の論理関数である第２番目の前記第１の信号を生成
   するために、前記ワード線導体の各々に対しプログラマ
   ブルに配線可能である少なくとも１つの第２のＰ項線導
   体とをそれぞれ含み、 該プログラマブル論理デバイスに印加され る入力信号を受け取る手段と、 前記第１のマクロセルの第２のＰ項線導体 上の信号を、そのワード線導体に印加される第２の信号
   として第１番目の前記ワード線導体に印加するために、
   前記第１のマクロセルに連結された手段と、そして 前記第２のマクロセルの前記第２のＰ項線 導体上の信号または前記入力信号のいずれか一方を第２
   番目の前記ワード線に印加するために、第２のマクロセ
   ルに連結されたスイッチ手段とからなる、 複数の第２の信号の内のそれぞれ１つのプ ログラマブル論理関数であり、複数のワード線導体の内
   のそれぞれ１つに印加される複数の第１の信号を生成す
   るためのプログラマブル論理デバイス。 （７）入力信号を受け取る前記手段は出力信号としてプ
   ログラマブル論理デバイスからの信号を伝達するために
   選択的に使用可能であり、そして、さらに前記プログラ
   マブル論理デバイスは前記第１のマクロセルの第１番目
   の前記第１の信号を前記出力信号として受け取るための
   前記手段に選択的に印加する出力ドライバ手段からなる
   請求項６記載の装置。 （８）前記マクロセルの各々は、前記第３のＰ項線導体
   上に、該第３のＰ項線導体に配線されるワード線導体に
   印加される第２の信号の論理関数である第３番目の前記
   第１の信号を生成するために、前記ワード線の各々に対
   しプログラマブルに配線可能な少なくとも１つの第３の
   Ｐ項線導体を更に含み；前記第１のマクロセルは、前記
   第１のマクロセルの前記第３のＰ項線導体上の信号を、
   前記出力ドライバ手段が前記出力信号として受け取るた
   めの前記手段に信号を印加するかどうかを制御する前記
   出力ドライバ手段に印加する手段を更に含み；そして、
   前記第２のマクロセルは、前記スイッチ手段が前記第２
   のＰ項線上の信号又は前記入力信号のどちらかを前記第
   ２のワード線導体に印加するのを制御するために、前記
   第２のマクロセルの前記第３のＰ項線導体上の信号を、
   前記スイッチ手段に印加する手段を更に含む請求項７記
   載の装置。 （９）前記第１のマクロセルの第１番目の前記第１の信
   号を、ワード線導体に印加される第２の信号として第３
   番目の前記ワード線導体に印加するために、前記第１の
   マクロセルに連結された手段と、そして 前記第２のマクロセルの第１番目の前記第 １の信号を、ワード線導体に印加される第２の信号とし
   て第４番目の前記ワード線導体に印加するために、前記
   第２のマクロセルに連結された手段とから更になる請求
   項６記載の装置。 （１０）入力信号を受け取る前記手段は、前記入力信号
   をフィルタリングするためのシュミットトリガを含む請
   求項６記載の装置。 （１１）（１）複数のワード線導体と、（２）各Ｐ項線
   導体上に該Ｐ項線導体が配線されるワード線上の信号の
   論理関数である信号を生成するために、前記ワード線導
   体の少なくとも幾つかに対して、その各々はプログラマ
   ブルに配線可能である複数のＰ項線導体と、そして（３
   ）印加されるクロック信号に従うて少なくとも１つの第
   １のＰ項線導体からの信号を処理するためのクロック信
   号利用デバイスとを有するプログラマブル論理デバイス
   において、 同期式クロック信号を与える手段と、 前記同期式クロック信号の反転バージョン を与えるために前記同期式クロック信号に応答する手段
   と、 第２のＰ項線導体上の信号の論理関数であ る非同期式クロック信号を与えるために、少なくとも１
   つの前記第２のＰ項線導体上の信号に応答する手段と、
   そして 前記クロック信号利用デバイスに印加され るクロック信号として、前記同期式クロック信号、該同
   期式クロック信号の反転バージョンおよび非同期式クロ
   ック信号の中の１つを選択するためのプログラマブル手
   段とからなるプログラマブル論理デバイス。