JPH0256114A - プログラマブル配線を介して結合されるアレイブロックを有するプログラマブル論理デバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の要約〕 各固定紐合せ論理デバイスに供給する比較的少数のプロ
グラマブル積項（ｒＰ項」）と、直接的には固定デバイ
スに供給しない付加的な「エキスパンダ」プログラマブ
ル２項とを有するプログラマブル論理デバイス。比較的
簡単な論理機能は、固定デバイスに供給するＰ項を適当
にプロ、グラミングすることによって達成することがで
きる。もっと複雑な論理機能は、必要な数のエキスパン
ダ２項を適当にプログラミングし、そして次にこれらの
Ｐ項の出力を別のＰ項により結合することによって達成
することができる。さらに、このデバイスへの所定入力
が、デバイスのどのプログラマブル部分にも印加される
ことを可能にし、そしてまた少なくとも１つの固定デバ
イスの出力が、そのデバイスのどのプログラマブル部分
にもまた印加されることを可能にするプログラマブル配
線アレイが提供される。

〔産業上の利用分野〕

この発明は、プログラマブル論理集積回路に関する。特
に、本発明は、より実用的かつ、適応性のあるプログラ
マブル論理デバイス（ｒＰＬＤ、＋　）を提供すると共
に従来よりももっと複雑なプログラマブル論理デバイス
を可能にする新しいアーキテクチャに関する。

〔従来の技術〕

次の参考文献は、本発明の背景となるものであるニハー
ドマン他の米国特許第４，６１７．４７９号；ハートマ
ン他の米国特許第゛４゜６０９．９８６号；ベーンスト
ラ（Ｖｅｅｎｓｔｒａ）の米国特許第４，６７７．３１
８号；ハートマン他の米国特許第４．７１３．７９２号
；バーフナ−他の米国特許第４，１２４．８９９号；カ
ブラン（Ｃａｖｌａｎ）の米国特許第４，７０３．２０
６号；スペンサーの米国特許第３゜５６６．１５３号、
Ｊ、Ｃ，レイニンガー（Ｌｅｉｎｉｎｇｅｒ）　、　　
ｒユニバーサル論理モジュールＪ、ＩＢＭ技術公開速報
、第１３巻、第５号、１９７０年１０月、１２９４−９
５頁；ロナルド　Ｒ，ムノズ（Ｈｕｎｏｚ）およびチャ
ールズ　Ｅ、ストラウド、「プログラマブル論理デバイ
スの自動分割Ｊ、ＶＬＳＩシステム設計マガジン、１９
８７年１０月号、７４−７８頁および８６頁：そして、
Ｅ、ゲラティング（Ｇｏｅｔｔｉｎｇ）他、「マルチレ
ベルのランダム論理特性を具備する０ＭＯ３の電気的に
再プログラマブルなＡＳＩＣＪ、１９８６年度ＩＢＥＥ
の国際会議ｌ５ＳＣＣ（予稿集）。

２４４頁、２４５頁、３５９頁および３６０頁、これら
の参考文献の全部が、ここでは引用される。

〔発明が解決しようとする課題〕

プログラマブル論理集積回路のアーキテクチャに関して
、幾つかのアプローチが使用されている。これらの中で
「プログラマブルＡＮＤ、固定ＯＲＪ構造（ＰＡＬとし
て引用される）が上記したバーフナ−他の特許中に使用
されている。このアーキテクチャは、高速で簡単な構造
という長所がある。しかじながら、ＯＲ論理機能当り固
定数の「積項」（以下、「Ｐ項」と称する。）を有する
ため（８Ｐ項が典型的な最新のＰＡＬ積である）、およ
びこれらのＰ項が隣接するＯＲゲートにより共有できな
いなめ、一般に多数のＰ項が無駄に使われる。また一方
では、６つと複雑な論理機能を取扱うのに８Ｐ項では十
分でない場合がある。広範囲の応用において、８Ｐ項は
十分というよりも平均してであって、なおまた、経験的
にはしばしばまだ不十分であることが示されている０例
えば、上記したムノズ等の論文中の第２図は、比較的大
きな論理機能サンプルに対する所要Ｐ項のグラフである
（ムノズ等の第２図は、ここでは実質的に第１図として
再現されている）０本発明の譲受人によってなされた同
様の研究も、概ね同様の結果に到達している：すなわち
、論理機能の大部分（５０から７０％のオーダで）か、
要求されるのは４２項以下である。しかしながら、８Ｐ
項でも十分でない比較的重要な「裾」部分が存在する。

より高いＰ項使用状況を達成する１つの方法は、「可変
Ｐ項分配」を用意す、ることである、基本的に、これは
、あるＯＲゲートはほんの少ししかＰ項がなく（例えば
４）、そしであるものは比較的多数（例えば、１２また
は１６）を有するというような所要Ｐ項の混合であると
推量する１つの試みである６例えば、前記米国特許第４
，６０９，９８６号を参照のこと、これは、Ｐ項使用状
況の問題を部分的に解決するが、ソフトウェア支援業務
の複雑さの増加を意味し、何故ならば、各機能は試験さ
れなければならないし、そして次にＰ項資源に対する要
求に依存しながら、所要の要求を満足するために必要な
最小資源を有する特定のマクロセルを選定しなければな
らない（このプロセスは、「フィッティング」と呼ばれ
る）からである、しかしながら、たとえ可変Ｐ項分配を
備えたとしても、一般的になおまだ、多数のＰ項が無駄
になる。

このＰ項割当て問題を解決できる別の方法が、レイニン
ガーによる前記論文中に提案されている。この構造では
、２項アレイは、入力がプログラマブルであるプログラ
マブルＮ０ＲｔなはＮＡＮＤゲートのアレイとして見え
る。１個以上のＰ項を必要とする機能は、マルチレベル
ＮＡＮＤ　（又はＮ０Ｒ）機能になる。論理（例えば、
ＮＡＮＤ）の各レベルは、１個のＰ項を持つ、このタイ
プのアレイを使用して、全く複雑な論理機能でさえも、
少しのＮＡＮＤ論理レベルで行うことができる。しかし
ながら、再度、幾つかの欠点がある。第１に、おそらく
、たいていの論理機能は１個以上のＰ項を持つであろう
ということである。これは、度々アレイを通る幾つかの
経路が要求されることを意味し、そして、このことがそ
の機能の評価を遅らせる原因になる。第２に、各Ｐ項は
アレイ入力部分にフィードバックしなければならない、
従って、Ｐ項の数が増えると、それにつれて入力線も増
加する。あまり複雑でないアレイに対してさえも、入力
信号線（時には、「ワード線」と呼ばれる）の数は、甚
だしいものになる６例えば、前記ＩＥＢＢのｌ５ＳＣＣ
論文で述べられた部分はたっな８マクロセルを有するだ
けであるが、１００近いワード線を有し、−方、同様の
複雑さのＰＡＬ回路はそのわずか半分のワード線を有す
るだけである。各ワード線は、全部のＰ項の長さに（そ
してそれ故に宵生容量が）加わる。より大きなＰ項長は
、信号伝搬をより遅くする結果になる。

結局、前記スペンサーの特許中に述べられているタイプ
のプログラマブル論理アレイ（Ｎ）ＬＡＪ）がある、た
いていのく全部でないとしても）機能は、ｒＡＮＤ、ア
レイを通る１経路プラス、ｒＯＲＪアレイを通る１経路
で達成することができる。しかしながら、最も簡単な機
能でさえも、これら２アレイの遅延を要する。従って、
ＰＡＬアーキテクチャと比較して、速度の点で不利（少
なくとも単純な機能に対してンである。このタイプのＰ
ＬＡ回路は、ＡＮＤとＯＲアレイとの間をバッファリン
グするインタフェースが必要であるなめ、およびこの２
つのアレイをプログラムするのに必要とされる固有のも
つと複雑なプログラミング回路のために、シリコンで実
行するには、また、より複雑である。

従来技術のプログラマブル論理デバイスにおいて、論理
密度を増加するための主な障害は、出力機能の数におけ
る増加の「平方」で増加するアレイサイズである。全く
一般的には、全ての出力機能は入力としてアレイにまた
フィードバックする必要があるという理由から、これは
間違いないことである。しかしながら、実際上は、これ
は大幅に過剰であることが観察されている。平均して、
フィードバックされる必要のあるのは、機能の内のわず
か数個のサブセットだけである。この問題に対する１つ
の解は、１つの大きなアレイを幾つかのより小さなアレ
イに、その小さなアレイ間に機能的な伝達を備えながら
分解することである。ＥＰ１２００（米国特許第４゜６
０９．９８６号を参照のこと）、およびＥＰ１８００　
（両者ともカリフォルニア州すンタクララのアルテラコ
ーポレーションから市販されている）のような従来技術
のデバイスにおいて、ブロック間のこの配線は固定方法
で成された。すなわち、幾つかのアレイブロックを備え
るデバイスにおいて、１つのアレイブロックへのローカ
ルなフィードバックと、アレイブロック間の所定固定数
の全体的なフィードバック信号とがある。このアプロー
チは、アレイ・サブブロックを適当なサイズ（ビット密
度と速度の両方の観点から）に維持するのに役立つ一方
、ブロック間の配線障害を生じる０例えばアルテラＥＰ
１８００には、１２個の７リツプフロツプマクロセルを
各々有する４つのアレイブロックがある。

各アレイブロックからのたった４つのマクロセル出力は
、他のブロックへの全体的な入力として配線される。こ
の障害は、たとえ他の資源（フリップフロップ、Ｉ１０
ビン等のような）が十分であっても、論理機能をデバイ
ス内で「フィツト」することを可能にするのに、重要な
制限となる。

前述したことを考慮して、この発明の１つの目的は、プ
ログラマブル論理デバイスに対して、より複雑なＰＬＤ
の実行を可能にするアーキテクチャを提供するにある。

この発明の他の目的は、ＰＬＤにおけるＰ項の利用状況
を最大にすることである。

さらに、この発明の目的は、高速で動作することのでき
る非常に複雑なＰＬＤを製造することである。

さらに、この発明の目的は、独立に、または一致して、
動作することができる複数の論理アレイブロック（ｒＬ
ＡＢＪ）を提供し、そしてこれらのアレイブロック間の
伝達を容易に可能にするプログラマブル配線アレイ（ｒ
ＰＩＡＪ）構造を提供するにある。

さらに、この発明の目的は、より単純でかつ増大した機
能性を与えるマクロセルを提供するにある。

さらに、この発明の目的は、ユーザが理解し易くそして
ソフトウェアツールが支援し易い規則的な、繰返し可能
なアーキテクチャを提供するにある。

さらに、この発明の目的は、ＬＡＢおよびそれに結合し
たＰＩＡ構造の数を簡単に減少または増加することによ
り容易に製品系列を構成することを可能にするモジュー
ルのアーキテクチャを提供するにある。

さらに、この発明の目的は、比較的少ないピン数のパッ
ケージに入れられる高密度のＰＬＤを結果的に可能にす
るのであるが、Ｉ１０ピンの幾つかはボンディングされ
ないというようなボンディング・オプションのパッケー
ジを可能にすることである。

〔課題を解決するための手段〕

本発明は、前述した全てのＰ項割当て問題を解決し、さ
らに、これまでに可能であったよりももっと大きなプロ
グラマブル論理デバイス（ＰＬＤ）の実行を可能にする
プログラマブル配線アレイ構造を提供する０本発明の主
要な要素は以下の通りである。： １、第３図にｆ＆ら良く示される論理アレイブロック（
ｒＬＡＢ、）。

２、第５図に最も良く示されるマクロセル／フリップフ
ロップブロック。

３、第３図に最も良く示されるプログラマブル配線アレ
イ（ｒＰＩＡＪ）。

４、第５図に最も良く示される入力／出力回路。

５、第５図に最も良く示されるクロック機能。

Ａ、　　　アレイプロ・ｙ　　　ＬＡＢ前述したように
、本発明は、Ｐ項の利用状況を増加する。たいていの機
能（例えば、どのＡＮＤ、ＯＲ，ＮＡＮＤ、まり！ｉ　
Ｎ　ＯＲ，）単純な機能の他に、カウンタ、デマルチプ
レクサ、２対１および４対１マルチプレクサおよびシフ
トレジスタ）は、アレイを通る１経路で実行することが
できる。３Ｒ項またはそれ以下を必要とし、そして直接
に排他的論理和（ＸＯＲ，）ゲートを利用できるもっと
複雑な機能もまた、アレイを通るなった１つの経路で直
接に実行することができる。これは、はとんどの論理設
計で見出だされる論理機能のおよそ７０％を占める。追
加の積項を要求する残りの機能は、非常に複雑なＮＡＮ
Ｄ−ＮＡＮＤ、ＡＮＤ−ＯＲ，０Ｒ−ＡＮＤ、およびＮ
０Ｒ−ＮＯＲタイプの機能＜３Ｐ項プログラマブルＡＮ
Ｄ、固定ＯＲ，ＸＯＲを組合わせて）を作り出すことが
できる「エキスパンダ１２項を使用することにより実行
することができる。一般的にこの組合わせ構造の有利な
点は、論理機能の大多数がアレイを通る１経路で実行で
き（従って、最大速度を達成する）、そして最も複雑な
機能でさえ２経路で実行することができるということで
ある。

Ｂ、マクロセル／フリップフロップブロック前述したＡ
ＮＤ−ＯＲ−ＸＯＲ梢遺０出力は、フリップフロップ論
理ブロックに与える。

アルテラＢＰ３００のような従来技術の回路（米国特許
第４，６１７，４７９号を参照のこと）において、これ
は組合わせ出力が所望の出力部に直接に印加されること
を可能にするために、フリップフロップレジスタをオプ
ション的にバイパスさせるＳ構を備える典型的には従来
のＤフリップフロップである。ここで述べられるデバイ
スにおいては、この構造は、フリップフロップをバイパ
スすることが以前は要求されたマルチプレクサおよび受
付は制御をもはや必要としないように修正されている。

古い構造の代りに、Ｄフリップフロップ、レベルセンシ
ティブラッチまたは組合せ機能が直接に伝搬されること
を可能にする完全なフロースルー（ｆ　ｌｏｗ−ｔｈｒ
ｏｕｇｈ）デバイスとして動作する新しいフリツ１７０
ッグ構造が組入れられている。この新しいフリップフロ
ップに対する好適な構造が、ここでは参考文献として掲
載されているが、同時に提出され、かつ、一般的に譲渡
され、そして同時係属中の米国特許出願第１９０．５３
０号（ゲース　１７４１００８）に述べられている。

Ｃ，プログラマブル　　アレイ　ＰＩＡ）この発明のデ
バイスは、どの論理関数出力およびどのＩ１０入力信号
でも、論理アレイブロック（ＬＡＢ）のどれにでも入力
されることを可能にするプログラマブル配線アレイ（Ｐ
ＬＡ）の創出によって配線障害の問題を解決する。′ｉ
！ｌ切なこのプログラマブル配線アレイ構造でもって、
ＬＡＢは機能的に便利な、モジュールの、かつ、適当な
プログラマブル要素の数を有するサイズに維持されるこ
とができる。全部の論理関数出力およびＩ１０入力か、
ＰＩＡに取り入れられる（第３図に図示されるデバイス
の場合では、全部で１８０ワード線）一方、サブセット
（本デバイスの場合では２４）だけが各論理アレイブロ
ックへの入力として、プログラマブルに配線される。Ｌ
ＡＢがその様な入力を２４以上要求しなければ（はとん
ど有り得ないが）、このアーキテクチャは完全に信号の
一般的な配線を可能にする。

Ｄ、入ユ乙呈去 はとんどの従来技術のプログラマブル論理デバイスにお
いては、パッケージの所定のピンは入力として、そして
その他は出力として指定される（例えば、モノリシック
メモリーズインコーホレイテッド（現在併合されカリフ
ォルニア州すニベイルのアドパンストマイクロデバイセ
ズ（ｒＡＭＤ」）の一部となっている）から市販される
ＭＭＩ　　１６Ｒ８）。

これに関する１つの改良は、出力バッファがトライステ
ート状態にあるときに、そのピンが入力として使用され
得るような、Ｉ１０ピンからアレイに戻されるフィード
バック経路と共にトライステートバッファの使用であつ
た（前述しなバーフナ−他の特許を参照のこと）、この
機構は、ピン資源の使用に柔軟性を与える。しかしなが
ら、Ｉ１０バッファがトライステート状態でかつその連
結されたピンが入力として使用されているときには、そ
の連結された出力マクロセルか失われる。これは、貴重
な資源の無駄になる。この問題に対する１つの解は、ア
ルテラＥＰ１８００の所定ピンに見られるような「デュ
アルフィードバックｊを用意することである。デュアル
フィードバックは、Ｉ１０ビンおよびその連結された論
理マクロセルの両方からのフィードバック経路を与える
。従って、出力バッファがトライステート状態であると
きでも、そのＩ１０ピンは入力として使用されることが
できると共にマクロセル資源はなお「埋込みＪレジスタ
として使用されることができる０本デバイスでは、この
機構は、Ｉ１０ピンフィードバックが直接にアレイには
入らずに、むしろＰＩＡへの入力であるという点におい
て、さらに改良されている。従って、Ｉ１０入力線はＬ
ＡＢのどこでもあるいは全てに行くことができ、一方、
同時に論理マンロセル機能は、（１）それ自身のＬＡＢ
へのフィードバックとしてローカルに、そして（２）Ｐ
ＩＡを介して全体的に、使用されることができる。

このように、Ｉ１０ビン機能は、効果的に論理アレイか
ら切り離される。このことが、これまでよりもより実用
的でしかもより柔軟性を与える。

Ｅ、ム三ヱヱ１１ 一般に、ＰＬＤにおけるレジスタ機能は、同期式（例え
ば、ＭＭＩ　　１６Ｒ８を参照のこと）又は非同期式（
ＭＭＩ　　２ＱＲＡ１０を参照のこと）のどちらか一方
でクロックされる。大部分のシステムでは、両方のタイ
プの能力に対する要求がある。この問題に対する１つの
解は、アルテラＥＰ６００、ＥＰ９００およびＥＰ１８
ＱＱで使用されている構造である。これらのデバイスで
は、ユーザが同期式（全体的な）クロック信号または「
非同期式」　（ローカルなＰ項）クロックのいずれか一
方を選択１；ることが可能なマルチプレクサが提供され
ている。この選択は、１つのマクロセルずつを基準にし
て実行することができる。しかしながら、このマルチプ
レクサ構造はデバイスの複雑さを増し、そして選択する
ために必要な付加回路はクロック信号の遅延を増加する
０本発明のデバイスでは、ローカル２項とともに「全体
的な」同期式クロックをゲーティングする単一クロック
が可能な改良アプローチが採られている。同期式クロッ
クが所望ならば、そのときには非同期式２７７２２項は
常にローであるようにプログラミングされる。これは、
全体的なりロック信号がフリップフロップを通過するこ
とを可能にする。非同期式クロックが所望ならば、全体
的なりロック信号は強制的に（再度プログラミングによ
り）ローにされ、そしてローカルクロックのＰ項はフリ
ップフロップをクロックするために通過することが可能
になる。

クロック選択（すなわち、非同期式対同期式）は、ＬＡ
Ｂごとを基準になされる。この構造は、クロック式マル
チグレクサおよびそのための制御を完全に排除する。こ
の新しい構造は、より単純でしかもより高速である。

この発明のそれ以上の特徴、性質および利点は、添付図
面および次の本発明の詳細な説明からもっと明瞭になろ
う。

〔実施例〕

第３図は、本発明に従って構築されたプログラマブル論
理デバイス１０の実施例を示す全体ブロック図である。

この図に示される主な構成要素は、「高速人力」３０、
Ｉ１０バッド４０．論理アレイブーロック（ＢＬＫ）５
０及びプログラマブル配線アレイ（ＰＩＡ）ブロック６
０である。

チップ１０への入力信号は、高速人力３０又はＩ１０入
力４０のいずれかから到来する。

高速入力３０は、ライン３１を介してＬＡＢ５０の全部
に配線される。これらの信号は、高速入力パッドに現れ
た信号の正（ｔｒｕｅ）と相補極性との両方を与えるバ
ッファ５７を介してＬＡＢのアレイ部分へ駆動される。

これらのラインは、ＰＩＡブロック６０を介してＬＡＢ
に間接的に進むＩ１０入力４０に対比して、ＬＡＢに直
接的に進むため高速入力と呼ばれる。これは、ｌ１００
　：　７　（８つの同様のＩ１０パッドを代表する）と
表示されたパッドからバッファ４２への次の代表的な信
号ライン４１によって知ることができる。この信号はバ
ッファ４２により適当にバッファされた後、ライン４３
に沿ってＰＩＡへ駆動される。ＰＩＡワード線４線上３
線項ライン（ｉｎｔｅｒｃｏｎｎｅｃｔ　ｔｅｒｍ　１
ｉｎｅ）６１との交点におけるプログラマブル素子６３
によってＩ１０バッド４０の１つで生じた信号は、配線
項６１を介してバッファ５８までどのＬＡＢ５０にも配
線され、それから正／相補ＬＡＢワード線バッファ５７
へ送られる。この経路を介してＬＡＢへ伝搬する信号は
、ＰＩＡを通るために追加時間がかかる。それ故に、こ
れらの信号は、前述したようにＬＡＢに直接進む「高速
」入力線３１よりも「遅いｊ、これらの２つの異なる経
路を用意した理由を、順を追って説明する。

典型的なＬＡＢ５０を、もっと詳細に説明する。このア
ーキテクチャでは、望マしいと見なされる程多くのＬＡ
Ｂが有り得る。ｇＡＪえば、今日までに成された種々の
好適な実施例では、我々は４個あるいは８個のＬＡＢの
いずれかを使用した。

各ＬＡＢ５０は、マクロセル５１およびエキスパンダ５
２からなる。ＬＡＢへの入力は、バッファ５７を介する
高速入力、配線子６１を介しバッファ５８と５７までの
ＰＩＡ入力、マクロセル出力からバッファ５４と５７を
介するフィードバック環（ｆｅｅｄｂａｃｋ　ｔｅｒｎ
＋ｓ　）、およびバッファ５５と５６を介するエキスパ
ンダフィードバック環により与えられる。２つのタイプ
のマクロセルが用意される。その唯一の相違点は、マク
ロセル１から８までは出力バッファ５３（出力ドライス
テート制御を与えるそれらに連結されな出力イネーブル
（ＯＥ）信号１１０をプラスして）を含むことだけであ
る。出力バッファ５３は、選択的にその連結されたマク
ロセル出力をＩ１０１０個ン４０に印加する。マクロセ
ル９から１６までは連結された出力バッファを持たない
ので、ときどき「埋込み」マクロセルとして扱われる。

どちらの場合でも全てのマクロセルは、マクロセルによ
り生成された信号を受は取り、その信号をそれ自身のＬ
ＡＢに与え（前述したように）そしてＰＩＡワード線６
２をもまた駆動するバッファ５４を有する。

第３図に示される好適な実施例では、各ＬＡＢ５０は、
１６個のマクロセル、３２個のエキスパンダ、８個の高
速入力及びＰＩＡの配線子からの２４個のアレイ入力を
有する。

各ＬＡＢはまた、多数のトライステート出力ドライバ５
３ニゲループＡ、Ｂ、ＨおよびＧと表示されたＬＡＢの
場合には８個のドライバ５３、そしてグループＣ，Ｄ、
ＦおよびＥと表示されたＬＡＢの場合には５個のドライ
バ５３を有する。我々は、この特に示された実施例に対
してはこれらの選択が最適であると信じているが、他の
選択もこの発明の範囲と精神とに反することなく実行す
ることができる。例えば、別の実施例ではく第７図に示
される）、それぞれ７個のトライステートドライバを有
する４個のＬＡＢがある。さらに、第７図に示されるチ
ップは、８個の専用入力と４個の電力／接地ピンを有す
る。

次に、ＰＩＡブロック６０について、第３図を参照しな
がら説明する。このＰＩＡは、１１０入カビン４０から
どのＬＡＢへも、そしてどのＬＡＢマクロセル出力から
他のどのＬＡＢへもプログラマブルに信号を配線するた
めの機構を提供する。ＰＩＡは、ワード線４３と６２お
よびビット線６１を含む、このビット線はまた、第３図
において「配線子」と表示されて、いる、この示された
好適な実施例においては、Ｉ１０ラインから来る５２本
のワード線４３があり、そしてマクロセルバッファ５４
から駆動される１２８本のワード線６２がある。配線子
６１は、ワード線と直交している。ワード線とビット線
との交点には、ある状態にプログラムされたときにはそ
の関連したワード線とビット線との間の接続を行い、別
の状態にプログラムされたときにはその様な接続を行わ
ないプログラマブル素子６３がある。好適な実施例にお
いては、プログラマブル素子はＥＰＲＯＭトランジスタ
である。しかしながら、ＥＥＰＲＯＭＥＰＲＯＭトラン
ジスタ、アンチ・フユーズまたは他の同様の素子のよう
な他のタイプのプログラマブル素子を、この発明の範囲
と精神とに反することなく使用することができる。示さ
れた実施例には、各ＬＡＢ５０に供給する２４の配線子
６１がある。再度、この数は、第３図に示されるデバイ
スに対する最適数に関する１つの評価値であるが、それ
より多くても少なくても所望ならば使用することができ
る。従って、全体のＰＩＡ（すなわち、ＰＩＡブロック
６０の全部をまとめて）は、１８０本のワード線と１９
２本のビット線（２４本のビット線の８グループ）を有
するプログラマブルアレイである。

第４図は、１つのＬＡＢ５０とそれに連結されたＰＩＡ
６０を示すブロック図である。

この図は、概念的に、ＬＡＢおよびＰＩＡとやり取りす
る信号配線を示す、ＬＡＢに入っている線は、８ｘ２＝
１６ライン（正および相補信号）の１つのグループとし
て示される高速入力５７０．２４Ｘ２＝４８ライン（正
および相補信号）の１つのグループとして示される配線
項５８０、合計して１６Ｘ２＝３２ライン（正および相
補信号）の２つのグループとして示されるマク゛ロセル
フィードバック線５９０および３２ライン（単一の極性
のみ）の１つのグループとして示される「エキスパンダ
」フィードバック線５６０である。

これは、実施例に示される各ＬＡＢに対して合計１２８
ワード線となる。各ＬＡＢには、１５２ビツト線（Ｐ項
）がある、これらは、第５図の議論において、詳細に説
明する。第４図に示されるのは、第３図において５３と
表示された出力バッファに行く信号５３０と５３１のグ
ループである。ライン５３０はマクロセルから出力バッ
ファへのデータに対する経路を提供し、ライン５３１は
ＯＲＰ項からの出力イネーブル（ＯＥ）信号に対する経
路を提供する。このＬＡＢに連結されたＰＩＡブロック
６０は、前述したように、１８０本のワード線と２４本
のビット線を有するとして示される。

次に、第５図を参照しながら、マクロセルの中の１つを
もっと詳細に見てみる。この場合、１個のＩ１０バッフ
ァ５３と共に示される。もし埋込みマクロセルとするの
であれば、その相違点く少なくとも図としては）は、出
力バッファ５３、ＯＥ　　Ｐ項梢造（１０１゜１０３．
１１０）およびＩ１０ピン４０がないことだけである。

プログラマブルアレイは、ワード線１０２とビット線１
０１との交点として示される。参照符号５１は第３図に
おける「マクロセル」と表示された部分を示し、参照符
号５２は第３図における「エキスパンダ」と表示された
部分を示す、実際には、チップの物理的なレイアウトは
、便宜上、各マクロセルのＰ項と共に好適には２つのエ
キスパンダ２項にグループ分けされる。第５図の説明に
おいて、「マクロセル」という語は、Ｐ項（２つのエキ
スパンダ２項を含んで）とその連結された論理ゲート１
０３−１０７、フリップフロップ１２３、そして、存在
する場合には出力バッファ５３の集まり全体を述べるた
めに使用する。

このマクロセルには、１０個の２項１０１が有る。各Ｐ
項は、この１２８本のワード線１０２（前述した）から
入力を受信する。各ワード線と各ビット線との交点には
、プログラマブル素子（ＰＩＡにおける素子６３と同様
の）が有る。これらの素子をプログラミングすることに
よって、どのワード線変数でもＡＮＤ論理機能を形成す
ることができる。これは米国特許第４，６１７．４７９
号に述べられており、ここでは繰り返さない、各Ｐ項に
より生成された正しい論理結果は、アクティブ・ローの
ＡＮＤゲート１０３又はＮＯＲゲート１０４としていず
れか一方で表現される１本発明の範囲と精神とに反する
ことなく、当業者は他の表現もできることは理解されよ
う、例えば、反対の極性のワード線が入力として使用さ
れることに注目する場合、アクティブ・ハイのＡＮＤゲ
ートを使用でき、それにより同じ論理結果を達成できる
。

各Ｐ項の目的は、次の通りである。

ＯＥと表示されたＰ項は、その連結されな出力バッファ
５３に対する出力イネーブルとして使用される。これが
埋込みマクロセルである場合には、このビット線はない
、ＳＥ’Ｔ’Ｎは、フリップフロップ１２３のプリセッ
トを制御するために使用される０次の３つの項ＰＯ１Ｐ
１およびＰ２は、出力１１５にて論理積和を生成するＯ
Ｒゲートに供給する。ゲート１０５と共にこのＰ項の集
合は、米国特許筒４，１２４，８９９号に述べられてい
る「プログラマブルＡＮＤ、固定ＯＲ，機能を形成する
。ＩＮＶと表示された項は、ＸＯＲゲート１０７に対す
る「反転制御」として使用される。これは、ライン１２
１において反転された積和機能を生成することを可能に
する。実現し得る可能な機能数を拡張するようなことは
、当業者により理解されよう４反転された積和オプショ
ン用のスタティック制御として動作するのに加えて、こ
のＩＮＶ項はＸＯＲゲート１０７への直接入力として「
動的に」使用することができる１例えば、（１）ＡＮＤ
−ＯＲ機能でのＡＮＤ関数の排他的論理和、（２）ＯＲ
−ＡＮＤ機能でのＯＲ関数の排他的論理和、（３）ＡＮ
Ｄ−ＯＲ機能でのＯＲ関数の排他的論理和、（４）ＯＲ
−ＡＮＤ機能でのＡＮＤ関数の排他的論理和、に分解さ
れ得るどの論理関数も、アレイを通過する１経路で直接
に実行されることができる。（これは第８ａ図と第８Ｃ
図において、詳細に示される；第８ａ図におけるドル記
号は、排他的論理和関数を表す。）ＡＣＬＫは、ゲート
１０６とゲート１０９および１０８と共にフリップフロ
ップ１２３に対する「非同期式」クロック信号を生成す
るために使用される。ＣＬＥＡＲＮは、フリップフロッ
プ１２３の「クリア」ラインを制御するために使用され
る。ＥＸＰＩおよびＥＸＰ２は、「エキスパンダ」Ｐ項
である。各エキスパンダ５２は、好適にはたった１個の
Ｐ項を含むということに注意されたい。

出願人等は、種々の可能性のあるアーキテクチャに関し
て、最も良く使用される論理機能を研究してきた。特に
、ＰＯ，ＰＬ、Ｐ２、ＯＲゲート１０５およびＸＯＲゲ
ート１０７のＡＮＤ−ＯＲ−ＸＯＲｍ造が、ＯＲゲート
１０５に供給する３ＡＮＤのＰ項以下（例えば、２ＡＮ
ＤのＰ項）と、ＯＲゲートニ供給する３ＡＮＤの２項以
上（第２図の従来技術のマクロセルにおいて使用される
ような８２項まで）の両方の場合について解析された。

。 機能の種類は、次のものを含めた：加算器、比較器、カ
ウンタ、デコーダ、デマルチプレクサ、パリティ発生器
およびシフトレジスタ。

この研究の目的は、第２図の従来技術のアーキテクチャ
と比較して本発明のアーキテクチャを評価することであ
った。この新しいアーキテクチャは、単一Ｐ項「エキス
パンダ」を備えた、３個のプログラマブルＡＮＤ、１個
の固定ＯＲおよび１個のＸＯＲの組合わせである。この
アーキテクチャは、第２図に示される従来技術の構造と
前述したゲラティング他の参考文献に提案されている単
一Ｐ項アーキテクチャとの両方に対して優れているもの
と信じる。この研究はこのことを確証し、そして幾つか
の他の重要な結論に達した。ＯＲゲートに供給する３個
のＰ項以下を有するものは、カウンタおよびシフトレジ
スタを実行する際には非常に制限されることが判明した
。

試験された他の機能の全部に対して、ＯＲゲートに供給
する３２項はほとんどＯＲに供給する４２項と常に同じ
であった。（どちらの場合でも、追加のＢＬＩＶのＰ項
とＸＯＲゲート１０７とがあることを仮定したときにの
み、これは真実である。）従来技術の８Ｐ項アーキテク
チャは、非常に限定された機能グループ（例えば、４人
力以上を有するマルチプレクサ）に対してのみ優れてい
る。この研究は、マクロセル当り約２個のエキスパンダ
を有することが、多くのＰ項を要求する、より少ない共
通機能を収容するのに十分すぎることをもまた証明した
。

この新しいアーキテクチャにおいては、工キスパンダ５
２が重要な役割を演じる。その名前の意味するように、
これらのＰ項は拡張可能である。すなわち、それらは、
３Ｐ項制限以内にフィツトすることのない（より少ない
共通の）８！能の実行を可能にする（例えば、８対１マ
ルチプレクサは、９エキスパンダにフィツトされること
ができる）、ＬＡＢ中のどこでもエキス８２７２項は、
これらのもつと′Ｍ、雑な機能要素を形成するために使
用でき、そして次に、これらのＰ項の出力は池のＰ項（
典型的には、固定ＯＲゲート１０５に供給するＰ項の中
の１つ）　（例えば、第８ｆ図を参照のこと）を用いて
結合される。エキス８２７２項で形成される機能は、Ｉ
ＮＶ、ＡＣＬＫ、５ＥＴＮ、ＣＬＥＡＲＮまたはＯＥの
ような単一のＰ頂上の他のエキスパンダに供給するため
にも使用されることができる。また度々、多くの論理関
数に使用できる共通のＰ項もある。これらの共通のＰ項
は、エキスパンダにより形成され、そして次に、要求さ
れる関数（プログラマブルＡＮＤ、固定ＯＲ部分におい
て実行されそうな）に供給されることができる。第８ｅ
図は、エキス８２７２項を使用して形成できると共に、
別のＰ項（典型的には、これは固定ＯＲゲートに供給す
るＰ項であろう）を使用して結合し直せる式に因数分解
されることが可能な、３Ｐ項以上を必要とする論理式の
一例を示す。第８ｅ図において、オリジナルの式は、２
個の因数が２個のエキスパンダにおいて実行され、そし
て次に、固定ＯＲゲートに供給するＰ項の中の１つにお
いて式の残りと結合されるような因数に因数分解されて
いる。

オリジナルの式は： 論理式”　Ａ　＊　Ｄ　＊　Ｘ　＊　Ｙ　＊　＋　Ａ　
＊　Ｅ　＊　Ｘ　＊　Ｙ＋Ｂ＊Ｄ＊Ｘ＊Ｙ＊＋Ｂ＊Ｅ＊
Ｘ＊Ｙ ＋Ｃ＊Ｄ＊Ｘ＊Ｙ＊＋Ｃ＊Ｅ＊Ｘ＊Ｙ この式は、因数分解することができ、次のように書き直
すことがきる； 論理式＝　（Ｘ＊Ｙ）＊　（Ａ十Ｂ十〇）＊　　（Ｄ（
−Ｅ） 共通因子Ｘ＊Ｙは固定ＯＲゲートに供給するＰ頂上で形
成され、一方、残りの因子（Ａ十Ｂ＋Ｃ）と（Ｄ＋Ｅ）
は２個のエキスパンダの各上に形成されると共にＸ＊Ｙ
項を含むＰ項に供給される。この例では、実行するため
に６個のＰ項を必要とされた式が、今や３個のＰ項にす
ることができる０式（ＡｆＢ十〇）または式（Ｄ＋Ｅ）
のどちらかが、他の単一または複数のマクロセルにより
要求されると更に仮定する。エキスパンダＰ頂上に形成
されるこれらの同じ式は、それらのほかのマクロセルに
よって再度使用されることができる。

従って、エキスパンダ上に生成される式は、ワード線入
力としてエキスパンダの出力を有するマクロセルの全部
に渡って使用されることが可能である。このことは、再
び、貴重な２項資源の総合的な節約を招く結果となる。

本発明のＰ］Ｗ構造にフィツトできる種々のタイプの論
理関数の例が、第８ａ図乃至第８ｇ図に示される。ラッ
チは、なった２個のエキスパンダを必要とするだけであ
る。この構造は、第８ｈ図に示される。

さて、第５図に戻り、ＸＯＲゲー＋−１０７は、ＯＲゲ
ート１０５およびＰ項ＩＮＶか、ら入力を受取る。ライ
ン１１６上の論理信号が０である場合には、その時は、
ＸＯＲゲート１０７の出力（ライン１２１）は入力１１
５と同じ論理値を有するということを、当業者は理解す
るであろう、これに対して、ライン１１６が１である場
合には、その時は１２１は１１５の反転論理となる。反
転された積和機能または正または逆の和積機能を可能に
することに加えて、１２３のようなりフリップフロップ
と共に、この構造は、Ｔ、Ｊ−におよびＲ−３のような
他のタイプのフリップフロップをエミュレートすること
も可能である。

アレイ論理とＸＯＲゲートを使用した種々のフリップフ
ロップのエミューレーションは、米国特許第４，６７７
．３１８号の課題である、ＡＮＤアレイとしてエキスパ
ンダ２項を、そしてＯＲアレイとしてＯＲゲート１０５
に供給するＰ項を使用する際には、このＩＮＶ信号１１
６は論理１にセットされる必要がある。

フリップフロップブロック１２３は、アクティブ・ロー
のプリセット（Ｐ）とクリア（Ｃ）とを有する簡単なり
フリップフロッグに見える。しかしながら、これはマク
ロセルの図の単純化がなされている。第９図は、構成要
素１２３の全機能を説明する真理値表である。Ｐ＝Ｃ＝
１である場合には、その時は、１２３はエツジトリガー
ド・フリップフロップであることに注意されない、ＣＬ
Ｋの立ち上かりエツジで（第５図中のライン１２２）、
Ｄ入力１２１にあるデータは何でも、Ｑ出力１２４に伝
達される。Ｐが０でＣが１である場合には、その時は、
Ｑ出力はＣＬＫまたはＤの状態に依存せず強制的に１と
なる。Ｃが０でＰが１である場合には、Ｑ出力はＣＬＫ
またはＤの状態に依存せず強制的に０となる。

当業者には、ｐ＝ｃ＝ｏの場合は禁止される条件であり
不定である。しかしながら、フリップフロップ１２３に
対しては、ｐ＝ｃ＝。

の場合、第９図に示されるようにフリップフロップは再
定義される。従って、それは「フロースルーラッチ」と
なる、それから、ライン１２２がハイである時にはいつ
でも、Ｑ出力はり入力上にある値はなんでも取り込む。

ライン１２２がローである時にはいつでも、Ｑ出力はラ
イン１２２がローになったときのＤ入力に存在した値を
保持する。もし、ライン１２２がハイに保持されるなら
ば（例えば、Ｐ項のＡＣＬＫをハイにプログランミンク
することにより）、その時には、信号は直接１２１から
１２４へ伝搬する。これは、マルチプレクサと従来技術
のＥＰＬＤ回路上回路−キテクチュラル（ａｒｃｈｉｔ
ｅｃｔｌＪｒａｌ）コントロールＥＰＲＯＭビットとに
より与えられる「組合わせ」機能と同じである。新しい
本設計は、より簡単でより高速であり、かつ、より優れ
た機能性を提供する。説明してきたようにフリップフロ
ップ１２３を実行するための好適な構造は、本出願人の
同時係属中の米国特許出願第１９０，５３０号（ゲース
１７４１００８）に出願された中に示され、ここでは参
考文献として掲載されている。

フリップフロップ１２３からの出力信号１２４は、（１
）出力ドライバ５３の入力に行く、（２）それ自身のＬ
ＡＢのワード線ドライバ５７へ（バッファ５４を介して
）フィードバックすると共に、＜３）ＰＩＡのワード線
の内の１本を駆動する（第３図中にライン６２として示
される）、この信号１２４は、ＰＩＡを通るその配線を
介しどのＬＡＢによっても使用されることができる。こ
の信号は、バッファがライン１１０によりイネーブルに
される場合には、１２４からの信号がＩ１０ビン４０ま
でのチップをドライブオフするような、普通のトライス
テートＩ／○バッファ５３にもまた供給する。Ｉ１０ピ
ン４０はまた、ライン４１を介してオフチップからの入
力経路をも与えることができる。このラインはバッファ
４２（第３図）を駆動し、そのバッファ出力は第３図に
おいてライン４３として示されるＰＩＡに対するワード
線の内の１本となる。■１０バッファ５３はＯＥ　　Ｐ
項によって動的に制御され、その場合ピン４０はライン
１１０の状態に依存して入力と出力の両方になり得る１
選択的に、ＯＢが常に０であるようにそのチップをプロ
グラミングすることにより、バッファ５３は常にディス
エーブルされ、その場合Ｉ１０ピン４０は入力として永
久に使用することができる。このように各Ｉ１０ピン４
０は、入力、出力、または双方向の入力／出力端子とし
て構成することができる。ＬＡＢやＰＩＡ、およびＩ１
０人力線４１への信号１２４のフィードバックの故に、
出力ドライバ５３をディスエーブルすることは、マクロ
セルの機能性を失う結果にはならない、これは、幾つか
の従来技術のデバイスを越える重要な利点である。

次に、ＬＡＢに対するクロック構造に取り掛かると、こ
の構造はインバータ１０９、ＡＮＤゲート１０８、ＯＲ
ゲート１０６およびＰ項ＡＣＬＫを内蔵する。３つの動
作モードが、以下のように期待される。： 組合わせ（ＣＯＨＢＩＮＡＴＯＲＩＡＬ）モード：この
場合、前述したように、ｐ＝ｃ＝ｏである。さらに、Ａ
ＣＬＫ−Ｐ項は、常に１になるようにプログラムされ、
そのためにライン１２２もまた常に１である。ライン１
２１にあるデータはなんでも、フリップフロップ１２３
を通過してライン１２４に現れる。

非同期式モード：この場合、ＥＣＫＮと表示されたライ
ン（ＬＡＢ中の特別のＰ項（図示されない）である）は
、１にプログラムされる。これは、ライン１２５が論理
０であることを意味する。それゆえ、ライン１２２は、
ＡＣＬＫ　　Ｐ項の状態によって直接制御される。ＡＣ
ＬＫは、どのワード線変数の中のどの（入力アクティブ
・ロー）ＡＮＤ関数にもなり得る。ＬＡＢにおける各フ
リップフロップは、それ自身の単独のく［非同期式Ｊ）
Ｐ項りロックを有する。

同期式モード＝Ｐ項ＡＣＬＫは、常にＯにプログラムさ
れる。ＥＣＫＮも０にプログラムされ、従ってＥＣＫは
１である。これは、ライン３２上の信号ＥＸＴ、（ＳＹ
ＮＣ，）ＣＬＫがＡＮＤゲート１０８を通って伝搬し、
ライン１２５上に現れることを可能にする。

ＥＸＴ、（ＳＹＮＣ，）ＣＬＫライン３２は、図示され
ない入力バッド（゛「高速入力」の１つ）から到来する
。ライン１２５上のこの信号は、ＯＲゲート１０６を通
過して、ライン１２２上に現れる。このように、外部信
号はフリップフロップ１２３のクロッキングを直接制御
することができる。ＬＡＢ当９１個のＥＣＫＮ　　Ｐ項
があるため、同期式モードの選択は、マクロセルごとを
基準にするよりもむしろＬＡＢごとを基準になされる。

本発明に係るこのチップアーキテクチャの別の利点は、
どの所定の構成のチップでも内部資源を損失することな
く、各種のどの方法ででもパラゲージできることである
６例えば、第６ａ図は、第３図のチップを６８ピンにボ
ンディングする場合の一方法を図示し、一方第６ｂ図は
、同じチップをどの様に４０ビンにボンディングするこ
とができるかを示す図である。第６ｂ図において、ボン
ディングされていないチップパッドは、所定のＩ１０ビ
ンである。しかしながら、チップパッドに印加できる「
出力」信号は、なお内部的に使用可能であり、残りの外
部入力はＰＩＡを介してどのＬＡＢにも印加することが
できる。従って、たとえ幾つかのチップパッドが第６ｂ
図においてボンディングされていなくとも、チップ性能
における損失は外部のチップとのＩ１０配線の損失だけ
である。（第６ａ図と第６ｂ図に間して、チップ上の８
個のＬＡＢはＡからＨに示される。従って、例えば、第
６ａ図においてＬＡＢ　　Ａの８個のＩ１０パッドｌ１
０ＡＯ−８は、それぞれ１１から４までのリード端にボ
ンディングされ、一方第６ｂ図においては、４個のＩ１
０パッドｌ１０Ａ０，１．２および７だけが、それぞれ
リード端３７から３４にボンディングされる。第６ａ図
においては、ＬＡＢ　　Ａ、Ｄ。

ＥおよびＨは、それぞれ８個のボンディングされたＩ１
０パッドを有し、残りのＬＡＢは、それぞれ５個のボン
ディングされたＩ１０パッドを有する。第６ｂ図におい
て、ＬＡＢＡ、Ｄ、ＥおよびＨは、それぞれ４個のボン
ディングされたＩ１０パッドを有し、残りのＩ１０パッ
ドはそれぞれ３個のボンディングされたＩ１０パッドを
有する。第６ａ図および第６ｂ図の両方とも、「高速」
入力は、ＩＯからＩ７までに示される。） マクロセル、エキスパンダ、高速入力およびＰＩＡから
のアレイ入力のような特定数の構成要素が、示された上
記の実施例内に使用されているけれども、本発明の範囲
と精神とに反しないでその様な構成要素を幾つでも（当
業者に浮かぶであろう本発明のｉｉ！囲内における他の
可能な変更の中で）使用され得ることは理解されよう。

【図面の簡単な説明】

第１図は大きなＰＬＤ設計のサンプルに対する典型的な
積項分布（同じものを実行するために所定数の積項を必
要とする論理機能の発生頻度）を示す図、第２図は従来
技術のプログラマブル論理回路マクロセルを示す図、第
３図は本発明の一実施例を示すブロック図、第４図は１
つのロジックアレイプロ・ｙり（ＬＡＢ）と１つのプロ
グラマブル配線アレイブロック（ＰＩＡ）を示す第３図
の実施例の一部分のブロック図、第５図は第３図および
第４図の実施例におけるＬＡＢの（マクロセル）部分の
論理的な表現で示す図、第６ａ図（６ａと６ａａ部分と
からなる）および第６ｂ図（６ｂと６ｂｂ部分とからな
る）は第３図にブロック図の形で示したデバイスに対す
る２つの「ボンドアウトオプション」を示す図、第７図
は第３図に示したデバイスよりもより少ないＬＡＢを有
する別の実施例を示すブロック図、第８ａ図乃至第８ｈ
図は本発明のマクロセルにフィツトすることができる種
々の複雑な論理関数の手段を示す図、第９図はこの発明
のデバイスに使用される新しいフリップフロップ型素子
の動作を説明するのに役立つ真理値表である。 １０・・・プログラマブル論理デバイス３０・・・高速
入力　　　　３１・・・入力線４０・・・Ｉ１０人力（
バッド） ４２・・・バッファ　　　　４３・・・ワード線５０・
・・論理アレイブロック（ＬＡＢ）５１・・・マクロセ
ル　　　５２・・・エキスパンダ５３・・・Ｉ１０バッ
ファ　５４〜５８・・・バッファ６０・・・プログラマ
ブル配線アレイ（ＰＩＡ）６１・・・配線環（ビット線
） ６２・・・ＰＩＡワード線 ６３・・・プログラマブル素子 １０１・・・ビット線　　　１０２・・・ワード線１０
３〜１０８・・・論理ゲート １０９・・・インバータ １１０・・・出力イネーブル（ＯＥ）信号１２１・・・
Ｄ入力 １２３・・・フリップフロップ １２４・・・Ｑ出力 ５６０・・・エキスパンダフィードバヅク線５７０・・
・高速人力　　　５８０・・・配線環５９０・・・マク
ロセルフイードバック線ＰＲＯＤＵＣＴ　　ＴＥＲＭＳ ＦＩＧ、１ ＳＹＮＣＨＲＯＮＯＵＳ ０ＲＩＧＩＮＡＬ： ５ＹＮＴＨＥＳＩＺＥＤ　Ａｓ ０ＲＩＧＩＮＡＬ ＳＹＮＴＨＥＳＩＺＥＤ　ＡＳ− ５ＹＮＴＨＥＳＩＺεＤ　Ａｓ： ＦＩＧ、８９！

Claims (1)

1. 【特許請求の範囲】 （１）各第１のＰ項線導体上に、該第１のＰ項線導体が
   配線されるワード線導体に印加される第２の信号の論理
   関数である第３の信号を生成するために、前記ワード線
   導体のそれぞれにプログラマブルに配線可能である複数
   の第１のＰ項線導体と、 第１番目の前記第１の信号を生成するため に前記第３の信号を論理的に結合するための手段と、 第２のＰ項線導体上に、該第２のＰ項線導 体が配線されるワード線導体に印加される第２の信号の
   論理関数である第２番目の前記第１の信号を生成するた
   めに、前記ワード線導体の各々に対しプログラマブルに
   配線可能である少なくとも１つの第２のＰ項線導体と、
   そして ワード線導体に印加される第２の信号とし て、前記ワード線導体の内の１つに前記第２番目の前記
   第１の信号を印加する手段とからなる、 複数の第２の信号の内のそれぞれ１つのプ ログラマブル論理関数であり、複数のワード線導体の内
   のそれぞれ１つに印加される複数の第１の信号を生成す
   るためのプログラマブル論理デバイス。 （２）前記第２番目の前記第１の信号は、前記ワード線
   導体の前記１つに単独で印加されることからなる請求項
   １記載の装置。 （３）前記ワード線導体の内の前記１つに印加する前に
   、更に前記第２番目の前記第１の信号を論理的に反転す
   る手段からなる請求項１記載の装置。 （４）複数の前記第２のＰ項線導体があり、その各々は
   前記ワード線導体のそれぞれ１つに接続され、かつ、前
   記第２のＰ項線導体の数は前記第１のＰ項線導体の数よ
   りも多いことからなる請求項１記載の装置。 （５）前記第１および第２のＰ項線導体はマクロセルか
   らなり、かつ、複数の前記マクロセルと、前記マクロセ
   ルの全部に共通である前記ワード線導体とを内蔵する請
   求項１記載の装置。 （６）マクロセルの数が前記マクロセルのどの１つにお
   いても前記第１のＰ項線導体の数よりも多いことからな
   る請求項第５記載の装置。 （７）前記第２のＰ項線導体の合計数が、前記マクロセ
   ルのどの１つにおいても第１のＰ項線の数よりも多いこ
   とからなる請求項５記載の装置。 （８）どの１つのマクロセルにおいても、前記第１のＰ
   項線導体の数が、前記第２のＰ項線導体の数よりも多い
   ことからなる請求項５記載の装置。 （９）複数のワード線導体の１つにそれぞれ印加される
   複数の第２の信号の予定の論理関数である第１の信号を
   生成するプログラマブル論理デバイスの使用方法であり
   、 前記プログラマブル論理デバイスは、（１）各第１のＰ
   項線導体上に、該第１のＰ項線導体が配線されるワード
   線導体に印加される第２の信号の論理関数である第３の
   信号を生成するために、その各々は前記各ワード線導体
   に対しプログラマブルに配線可能である複数の前記第１
   のＰ項線導体と、（２）前記第１の信号を生成するため
   に前記第３の信号を論理的に結合する手段と、（３）各
   第２のＰ項線導体上に、該第２のＰ項線導体が配線され
   るワード線導体に印加される第２の信号の論理関数であ
   る第４の信号を生成するために、その各々は前記各ワー
   ド線導体に対しプログラマブルに配線可能である前記第
   １のＰ項線導体の数よりも多い複数の第２のＰ項線導体
   と、そして（４）各前記第４の信号を該ワード線導体に
   印加される第２の信号として前記ワード線導体のそれぞ
   れ１つに印加する手段とを有し、 前記予定の論理関数が前記第１の信号を前 記第１のＰ項線導体の使用により単独で生成し得るほど
   十分簡単であるならば、その時には前記第１の信号を生
   成するために要求されるやり方で、前記ワード線導体に
   対し前記第２のＰ項線導体の少なくとも幾つかをプログ
   ラマブルに配線し、そしてその後のステップを省略する
   ステップと、 前記予定の論理関数が、前記第１の信号を 前記第１のＰ項線導体の使用により単独で生成するのを
   可能にするには余りにも複雑であるならば、その時には
   それぞれに前記予定の論理関数のＰ項である複数の第４
   の信号を生成するために要求されるやり方で、前記ワー
   ド線導体に対し前記第２のＰ項線導体の少なくとも幾つ
   かをプログラマブルに配線するステップと、そして、 前記複数の第４の信号が印加されるワード 線導体に前記第１のＰ項線導体をプログラマブルに配線
   するステップとからなるプログラマブル論理デバイスの
   使用方法。 （１０）（１）複数のワード線導体と、（２）各Ｐ項線
   導体上に該Ｐ項線導体が配線されるワード線上の信号の
   論理関数である信号を生成するために、前記ワード線導
   体の少なくとも幾つかに対して、その各々はプログラマ
   ブルに配線可能である複数のＰ項線導体と、そして（３
   ）印加されるクロック信号に従って少なくとも１つの第
   １のＰ項線導体からの信号を処理するためのクロック信
   号利用デバイスとを有するプログラマブル論理デバイス
   において、 同期式クロック信号または一定信号のどち らかであることを選択されることが可能な第１の信号を
   供給する手段と、 第２のＰ項線導体上の信号を一定信号にす ることを可能にするための少なくとも１つの前記第２の
   Ｐ項線導体に連結された手段と、そして 前記印加されるクロック信号を生成するた めに、前記第１の信号と、前記第２のＰ項線導体上の信
   号から来る信号とを論理的に結合する手段とからなるプ
   ログラマブル論理デバイス、 （１１）前記第１の信号と、前記第２のＰ項線導体上の
   信号から来る前記信号とを論理的に結合する前記手段は
   、ＯＲゲートからなる請求項１０記載の装置。 （１２）（１）複数のワード線導体と、（２）各Ｐ項線
   導体上に該Ｐ項線導体が配線されるワード線導体上の信
   号の論理関数である信号を生成するために、前記ワード
   線導体の少なくとも幾つかに対して、その各々はプログ
   ラマブルに配線可能である複数のＰ項線導体と、 （３）セット信号を生成する手段と、（４）クリア信号
   を生成する手段と、そして（５）クロック信号を生成す
   る手段とを有するプログラマブル論理デバイスにおいて
   、 （１）前記セットおよびクリア信号の各々 が第２の極性、データ信号が第１の極性を有し、かつ、
   前記クロック信号が第１から第２の極性に変化する時に
   は、第１の極性を、 （２）前記セット、クリアおよびデータ信号の各々が第
   ２の極性を有し、かつ、前記クロック信号が第１から第
   ２の極性に変化する時には、第２の極性を、（３）前記
   セット信号が第２の極性を有し、かつ、前記クリア信号
   が第１の極性を有する時には、第１の極性を、（４）前
   記セット信号が第１の極性を有し、かつ、前記クリア信
   号が第２の極性を有する時には、第２の極性を、（５）
   セットおよびクリア信号の各々が第１の極性を有し、か
   つ、前記クロック信号が最初に第２の極性から第１の極
   性に変化する時には、出力信号が有していたその極性を
   、（６）前記セット、クリアおよびデータ信号の各々が
   第１の極性を有し、かつ、前記クロック信号が第２の極
   性を有する時には、第１の極性を、そして（７）前記セ
   ットおよびクリア信号が第１の極性を有し、かつ、前記
   データ信号が第２の極性を有する時には、第２の極性を
   有する出力信号を生成するために、前記セット信号、前
   記クリア信号、前記クロック信号および少なくとも１つ
   の第１のＰ項線導体の信号から来る前記データ信号に応
   答する手段からなるプログラマブル論理デバイス。 （１３）前記セット信号を少なくとも１つの第２のＰ項
   線導体の信号から導出する手段からさらになる請求項１
   ２記載の装置。 （１４）前記クリア信号を少なくとも１つの第３のＰ項
   導体の信号から導出する手段からさらになる請求項１２
   記載の装置。 （１５）前記クロック信号を少なくとも１つの第４のＰ
   項導体の信号から選択的に導出する手段からさらになる
   請求項１２記載の装置。 （１６）（１）複数のワード線導体と、（２）各Ｐ項線
   導体上に該Ｐ項線導体が配線されるワード線導体上の信
   号の論理関数である信号を生成するために、前記ワード
   線導体の少なくとも幾つかに対して、その各々はプログ
   ラマブルに配線可能である複数のＰ項線導体と、 （３）セット信号を生成する手段と、（４）クリア信号
   を生成する手段と、そして（５）クロック信号を生成す
   る手段とを有するプログラマブル論理デバイスにおいて
   、 （１）前記セットおよびクリア信号の各々 が第２の極性を有し、かつ、前記クロック信号が第１の
   極性から第２の極性に変化する時には、データ信号の極
   性によって決定される極性を、（２）前記セットおよび
   クリア信号の極性が互いに反対の極性である時には、前
   記セットおよびクリア信号の１つによって決定される極
   性を、（３）前記セットおよびクリア信号の各々が第１
   の極性を有し、かつ、前記クロック信号が最初に第２の
   極性から第１の極性に変化した時には、出力が有してい
   たその極性を、そして（４）前記セットおよびクリア信
   号の各々が第１の極性を有し、かつ、前記クロック信号
   が第２の極性を有する時には、前記データ信号の極性に
   よって決定される極性を有する出力信号を生成するため
   に、前記セット信号、前記クリア信号、前記クロック信
   号および少なくとも１つの第１のＰ項線導体の信号から
   来るデータ信号に応答する手段からなるプログラマブル
   論理デバイス。 （１７）前記セット信号を第２のＰ項線導体の信号の少
   なくとも１つから導出する手段からさらになる請求項１
   ６記載の装置。 （１８）前記クリア信号を第３のＰ項線導体の信号の少
   なくとも１つから導出する手段からさらになる請求項１
   ６記載の装置。 （１９）前記クロック信号を第４のＰ項線導体の信号の
   少なくとも１つから選択的に導出する手段からさらにな
   る請求項１６記載の装置。 （２０）各々（１）複数のワード線導体と、（２）各Ｐ
   項線導体上に該Ｐ項線導体が配線されるワード線導体上
   の信号の論理関数である信号を生成するために、前記ワ
   ード線導体の少なくとも幾つかに対して、その各々はプ
   ログラマブルに配線可能である複数のＰ項線導体、およ
   び（３）出力信号を前記Ｐ項線導体の信号の少なくとも
   １つから導出する手段とを内蔵する第１および第２の論
   理アレイブロックと、そして 少なくとも１つの論理アレイブロックの出 力信号を前記論理アレイブロックの他の少なくとも１つ
   のワード線導体に選択的に印加するプログラマブルな手
   段とからなるプログラマブル論理デバイス。 （２１）前記の少なくとも１つの論理アレイブロックの
   出力信号を、前記の少なくとも１つの論理アレイブロッ
   クの少なくとも１つのワード線導体に印加する手段から
   更になる請求項 ２０記載の装置。 （２２）前記論理アレイブロックの少なくとも１つにお
   ける前記Ｐ項線導体の信号の少なくとも１つは、その論
   理アレイブロックの少なくとも１つのワード線にのみ印
   加される請求項 ２０記載の装置。 （２３）前記論理アレイブロックの少なくとも１つにお
   ける前記Ｐ項線導体の信号の少なくとも１つは、その論
   理アレイブロックのワード線導体の１つにのみ印加され
   る請求項２０記載の装置。 （２４）プログラマブル論理デバイスに印加される入力
   信号を受けとる手段と、そして 前記入力信号を少なくとも１つの前記論理 アレイブロックの少なくとも１つのワード線に選択的に
   印加するプログラマブルな手段とからさらになる請求項
   ２０記載の装置。 （２５）プログラマブル論理デバイスに印加される入力
   信号を受けとる手段と、そして 前記入力信号をどちらかの又は両方の前記 論理アレイブロックの少なくとも１つのワード線に選択
   的に印加するプログラマブルな手段とからさらになる請
   求項２０記載の装置。