JPH07502637A - ロジックセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 オプションの内部フィードバック及びオプションのカスケードを具備するフィー ルドプログラマブルゲートアレイ用のロジックセル ｌ１立１亘ユ１ 本発明は集積回路半導体チップ内に形成したプログラマブルロジック装置に関す るものであるであって、更に詳細には、フィールドプログラマブルゲートアレイ チップの一部を構成するロジックセル即ち論理セルに関するものである。

免匪立１ｊ プログラマブル即ち書込可能な装置は現在幾つかの異なったアーキテクチュアで 市販されている。プログラマブル装置の最も最初のものはプログラマグルロジッ クアレイ（ＰＬＡ）装置であって、それは複数個のＯＲゲートに対してプログラ ム即ち書込を行なうことによって接続させることの可能な複数個のＡＮＤゲート を有している。これらの装置は任意の組合わせ論理関数を発生することが可能で ある。

何故ならば、任意の組合わせ論理関数は積の和として書くことが可能であり、そ れらの積はＡＮＤアして発生されるからである。これらの二つのレベルの論理装 置（即ち、１つがＡＮＤレベルであり且つ他方がＯＲレベル）はプログラムする のに簡単であり、出力を発生するための時間遅れを予測することが簡単である。

然しなから、複雑な論理関数を計算するのに必要なシリコン面積は不所望に大き なものとなる場合がある。

より最近になって、フィールドプログラマブルゲートアレイ即ちＦＰＧＡと呼ば れるプログラマブル論理装置が開発された。これらの装置は複数個のプログラマ ブルなロジックセルからなるアレイを有しており、該セルはプログラマブルな即 ち書込可能な相互接続線によって相互接続させ複雑な論理機能を発生させること が可能である。ＦＰＧＡ装置においては、関数は２レベルの積の和として計算す ることは必要ではない。何故ならば、いずれか１つのロジックセルの出力を他の いずれかのロジックセルの入力へ供給することが可能であり、その際にチェーン を形成し複数個のレベルのロジック即ち論理を有する関数を発生させることが可 能だからである。従って、より小さな物理的区域内において複雑な論理を実現す ることが可能である。

これらのフィールドプログラマブルロジック装置の幾つかのアーキテクチュアを 今日使用することが可能である。種々の装置は単一ロジックセルの複雑性が異な っている。ある製造業者は極めて小型（ファイングレインアーキテクチュア）で ある図１に示したようなロジックセルを有する装置を提供している。他の製造業 者は、かなり大型であり且つ単一のロジックブロック内においてより大きな関数 を取扱う（コースグレインアーキテクチュア）図２に示したようなロジックセル を有する装置を提供している。

図１に示したような小型のロジックセルは、完全にユーザーのロジック即ち論理 によって充填させることが可能でありその際にセル内に未使用のロジック資源を 残存させることがないという利点を有している。複数個の小型のロジックセルか ら組合わせ関数又は順序関数の何れかを発生させることが可能な場合がある。然 しなから、小型のロジックセルから構成されるファイングレインアーキテクチュ アの場合には、複雑な論理関数を発生するには多数のロジックセルが必要とされ る。１個を超えたロジックセルを使用せねばならない関数は、その関数を発生さ せるためにプログラマブルな相互接続線を使用せねばならない。信号経路が抵抗 性のプログラマブル要素を介して通過する場合には、容量性及び抵抗性の相互接 続線と関連する時間遅れが順序関数の応答を著しく遅滞させることとなる。

コースグレインと呼ばれるより大型のロジック装置は単一のロジックブロック内 において複雑な関数を迅速に発生させることが可能である。然しながら、ユーザ ーが大型のロジックセルの全部を使用することのない１組の関数を特定する場合 には、そのロジックセルの一部は未使用のままとなる。又、幾つかのかなり大型 のロジックセルは、組合わせ関数を発生させるため及び順序関数を発生させるた めに別々の資源を有している。図２のセルはこのようなセルである。ユーザーが 多数の組合わせ関数と少数の順序関数とを使用する回路を所望する場合には、多 くの順序資源は未使用のままとなる。同様に、ユーザーが多数の順序関数と少数 の組合わせ関数とを所望する場合には、多（の組合わせ関数は未使用のままとな る。

設計者が直面するシリコンの別の顕著なる消費原因は、信号が反転されねばなら ないことであって、且つインバータを形成するためにコンフィギャラブル即ち構 成を決定することの可能なセルを使用することは、そうでなければより一層強力 な関数のために使用することの可能な資源を消費することとなる。

反転関数のための専用のハードウェアを提供するために従来努力がなされている 。１９９１年５月に発行されたｐＡＳＩＣ（商標）１ファミリビアリンクテクノ ロジ超高速ＣＭＯ３ＦＰＧＡという題名の刊行物においてクイックロジック社に よって記載されている構成は、１個の反転入力と１個の非反転入力とを有する２ 人力ＡＮＤゲートを使用するプログラマブル即ち書込可能な構成を示している。

従つて、この構成は反転又は非反転入力へ信号を印加する選択を与えている。こ の解決方法は反転入力及び非反転入力の両方へ信号を印加することを可能とする ものであるが、単にオプションとしての反転を提供するために使用される場合に は、この解決方法は必要とされる入力線の数を２倍とさせる。従って、オプショ ンとしてのインバータを達成するために上述した構成を使用することは、かなり のシリコン面積を必要とし且つセルに対する複雑性を増加させる。

ｌ肛立ＩＬ 本発明の目的とするところは、柔軟性があり、高密度であって且つ高速、即ち多 数の有用な関数を実行し、小さなシリコン面積内にユーザーのロジック即ち論理 を実現することを可能とし、且つ入力信号に応答して出力信号を高速で発生する ことの可能なロジックセルを提供することである。

本発明によれば、ロジックセルが提供され、それは、順序関数のためのオプショ ンとしての内部フィードバックループを有しており、従ってフィードバック用の 汎用の相互接続体を使用することによる資源の消費及び遅延を回避している。こ のオプションとしてのフィードバックループは、チップを高密度で利用すること を可能としている。何故ならば、組合わせ関数及び順序関数に対する専用の資源 の誤った比を有することによって面積が浪費されることがないからである。

本発明は、更に、オプションとしてのフィードフォワード即ちカスケード接続を 与えている。広範な組合わせ関数を発生する速度、フリップフロ、ツブを形成す るためにラッチをカスケード構成とすること、及び複数個のファンアウトなしで 信号を転送することは、１個のセルの出力から隣接するセルの入力へオプション としての接続を与えることによって達成され、隣接するセルを互いにカスケード 構成とすることを可能としている。この特徴はカスケード特徴と呼ばれる。

本発明を組込んだセルは以下の３つのセクションンを有している。

（１）汎用相互接続構成体から入力を受取り且つオプションとして別の入力とし て隣接するセルから出力を受取るカスケードセクション。

（２）汎用相互接続構成体から入力を受取り且つオプションとして同一のセルか らフィードバックを受取るフィードバックセクション。

（３）選択可能な態様でカスケードセクション及びフィードバックセクションか らの信号を結合し且つ出力信号を発生する第二段組合わせセクション。

。フ　−′バ１、 ラッチを形成するためには、内部フィードバックループがイネーブル即ち動作可 能状態とされ、第二組合わせセクションからの出力信号をフィードバックセクシ ョンへの入力として供給する。入力信号がカスケードセクションへ供給され、且 つクロック信号がこれら２つのセクションの間の選択を行なう。

従って、クロック信号がフィードバックセクションを選択すると、入力信号はフ ィードバックセクション内ヘラッチされる。このオプションの内部フィードバッ クループの場合には、信号経路内にどのようなプログラマブルな相互接続手段又 は入力又は出力バッファを配置させることなしにシーケンシャル即ち順序関数を 形成することが可能であり、その結果順序関数の高速及び小型の実現が可能とな る。フィードバックオプションが使用されない場合には、本セルは、デコーダ、 マルチプレクサ、又はその他の組合わせ関数を発生することが可能である。

Ｌエヱニ」 信号経路内にどのような相互接続手段又は入力又は出力バッファ手段を挿入する ことなしに、ある関数を実行するために隣接するセルを組合わせ即ち結合させる ことが可能である。１個のセルの出力は隣接するセルへの入力としてプログラマ ブル即ち書込可能に供給され、入力／出力バッファ手段をバイパスする。このこ とは単一のセルを使用する遅延を超えて著しい遅延を付加することなしに、設計 者が広範な関数を発生することを可能としている。単に１個の発生源と１個の宛 先とを有するロジックゲート即ち論理ゲートを実現するためには、本発明の改良 は有用なものである。何故ならば、ゲートは、カスケード経路を介して接続され る隣接するセルにおいて実現することが可能であり、この場合にも入力／出力バ ッファ手段を回避している。従って、ゲート遅延は最小とされる。従って、本発 明のカスケード特徴によって著しい速度及び密度の改良が与えられる。

伝ｉ的」１敗 本発明の単一のセルによって発生することの可能な関数乃至は機能は、２人力マ ルチブレクサ、排他的ＯＲ及び排他的ＮＯＲゲート、２人力積の２入力和、トラ ンスペアレントラッチ、セット／リセットラッチ、及び２乃至４人力ＡＮＤ及び ＯＲ関数乃至は機能等がある。より大きな関数乃至は機能は、カスケード特徴を 使用して隣接するセルを結合することによって発生することが可能である。例え ば、汎用相互接続構成体を使用することなしに、フィードバック特徴とカスケー ド特徴を使用してＤ型フリップフロップを形成することが可能である。更に大き な関数乃至は機能は、汎用相互接続構成体を使用することも可能である。例えば 、ＪＫフリップフロップは、３個の隣接するセルと１本の汎用相互接続線とを使 用して形成することが可能である。

の　な３　日 図１は小さなセル寸法を有する従来のロジックセルを示している。

図２はザイリンクス社３０００シリーズ部品において使用されている大きなセル 寸法を有する従来のロジックセルを示している。

図３は本発明に基づくロジックセルを示している。

図４Ａ及び４Ｂは２人力マルチブレクサ及び図３のセルを使用した場合のその実 現例を示している。

図５Ａ及び５Ｂは排他的ＯＲゲート及び図３のセルを使用した場合のその実現例 を示している。

図６Ａ及び６Ｂは排他的ＮＯＲゲート及び図３のセルを使用した場合のその実現 例を示している。

図７Ａ及び７Ｂは積の和回路及び図３のセルを使用した場合のその実現例を示し ている。

図８Ａ及び８Ｂはクリアを具備するラッチ及び図３のセルを使用した場合のその 実現例を示している。

図８Ｃは図８Ｂの回路によって形成される等価回路を示している。

図８Ｄ及び８Ｅは図８Ａ−８Ｃのものと反対のクロック極性を有するクリアを具 備するラッチを示している。

図８Ｆは図８Ｅの回路によって形成される等価回路を示している。

図９Ａ及び９Ｂはセット−リセットラッチ及び図３のセルを使用した場合のその 実現例を示している。

図１ＯＡ及びＩＯＢは１個の反転入力を具備する４人力ＡＮＤゲート及び図３の セルを使用した場合のその実現例を示している。

図１１Ａ及びＩＩＢは幾つかの反転入力を具備する８人力ＡＮＤゲート及びカス ケード特徴を使用して相互接続した図３のセルのうちの２つを使用した場合のそ の実現例を示している。

図１２Ａ−１２Ｃは、Ｄフリップフロップ及びカスケード特徴を使用して相互接 続されており且つセルのフィードバック特徴を使用してラッチングする図３のセ ルのうちの２つを使用したその実現例を示している。

図１３Ａ−１３ＣはＪＫフリップフロップ及び図３の３個のセルにおけるその実 現例を示しており、フリップフロップのマスタースレーブ部分を形成するために カスケード機能及びフィードバック機能を使用しており且つフリップフロップの ３機能及びに機能を形成するために汎用相互接続体を介して接続された第三セル を使用している。

の；　なチロ 図３のロジックセルは以下の７つの主要なセクションを有している。

（１）プログラマブル入力インバータ段３００（２）カスケードイン第一組合わ せ段３１０（３）フィードバック第一組合わせ段３２０（４）第二組合わせ段３ ３０ （５）出力ドライバ段３４０ （６）選択的グローバルリセット回路３５０（７）セルのコンフィギユレーショ ン即ち形態乃至は構成を制御するための１組のコンフィギユレーション制御ユニ ットＣＣＵＩ乃至ＣＣＵ７゛３の７つのセ　シ　ンの 入力バッファ段３００は４個の入力バッファ３０１乃至３０４を有しており、そ の各々はユーザーによって選択され反転型又は非反転型のものとすることが可能 である。全ての入力にオプションとしてのインバータを設けることによって、出 力におけるインバータを取除くことが可能であり、従って単に信号を反転させる 目的のために組合わせ論理資源を使用することは必要ではない。

カスケードイン第一組合わせ段３１０は３人力ＮＡＮＤゲート３１１及び２人力 ＯＲゲート３１２を有している。ＯＲゲート３１２はカスケードイネーブル制御 人力３１３及び隣接するセルからのカスケードイン３１４を受取る。ＯＲゲート ３１２はＮＡＮＤゲート３１１への入力を与える。ＮＡＮＤゲート３１１の入力 として、更に、選択的に反転する入力バッファ３０１及び３０２からの出力が設 けられている。

フィードバック第一組合わせ段３２０は、更に、選択的に反転する入力バッファ ３０３及び３０４からの出力信号によって供給される３人力ＮＡＮＤゲート３２ １を有している。ＮＡＮＤゲート３２１は、更に、ＯＲゲート３２２からの入力 を受取り、ＯＲゲート３２２はその入力端子の一方においてフィードバック信号 ３３２を受取り且つ別の入力端子においてフィードバックイネーブル制御信号３ ２３を受取る。

第二組合わせ段３３０は、カスケード組合わせ段３１０及び３２０からの出力の ＮＡＮＤ又はＮＯＲ関数乃至は機能を与えるべ（プログラム即ち書込を行なうこ とが可能である。第二組合わせ段３３０は、出力信号３３２を供給し、出力信号 ３３２はＯＲゲート３２２によってＡＮＤゲート３２１ヘフィードバックさせる ことが可能であり、更にカスケードＯＵＴ信号として供給することが可能であり 、該信号は隣接するセルへのカスゲードＩＮ信号となり、且つそれは出力ドライ バ段３４０へ供給され、そこで相互接続構成体上へ駆動され且つ他のセルへの入 力として使用することが可能である。

出力ドライバ段３４０は相互接続線１１及びＩ２によって図３に示されている相 互接続構成体上に出力信号を駆動するのに充分な強度のバッファ３４１を有して いる。

グローバルリセット回路３５０は、ラッチ又はフリップフロップとして使用され る場合に本セルをリセットすることを可能とする。

コンフィギユレーション制御ユニットＣＣＵ　ｌ乃至ＣＣＵ７は、動作期間中に セルの形態乃至は構成を決定するコンフィギュレーンヨン情報を格納するために 使用される。

４Ｂ　１３Ｂにそ　ぞ　六　た　４Ａ　１３Ａの　口　の　六　・ 図４Ａ乃至１０Ａは図３の単一セルにおいて実現することの可能な関数乃至は機 能の幾つかを示している。図４Ｂ乃至１０Ｂはそれぞれの関数乃至は機能を実現 するために図３のセルへ適用されたコンフィギユレーション制御ビットを示して いる。図３のセルにおいて実現される関数乃至は機能のいずれもがアンチヒユー ズ又はその他の相互接続コンフィギユレーション手段を介しての信号経路を使用 するものではないことが、図３のセルを介して信号経路をトレースすることによ って理解することが可能である。従って、本セルはこれらの関数乃至は機能の高 速な実現例を提供している。

例えば、図４Ａは２つの入力ＩＮＯ及びＩＮＩと選択入力ＳＥＬとを具備する２ 人力マルチブレクサを示している。図４Ｂはこの２入力マルチプレクサの具体的 な実現例を示している。入力ＩＮＯがラインＡ１へ印加され且つ入力ＩＮＩがラ インＡ４へ印加される。選択入力ＳＥＬがラインＡ２及びＡ３へ印加される。コ ンフィギユレーション制御ユニットＣＣＵ３を制御するメモリセル内に格納され ている論理Ｏが、オプションとしてのインバータ３０１を非反転状態とさせる（ コンフィギユレーション制御ユニットについては後により詳細に説明する）。従 って、ＩＮＯの値は、オプションのインバータ３０１によってＮＡＮＤゲート３ １１のＢ入力へ供給される。コンフィギユレーション制御ユニットＣＣＵ４を制 御するメモリセル内に格納されている論理１は、オプションのインバータ３０２ をしてラインＡ２上のＳＥＬ選択信号を反転させ且つその反転信号をＮＡＮＤゲ ート３１１のＡ入力へ印加する。オプションのインバータ３０３を制御する論理 ０は、ＳＥＬ信号がＮＡＮＤゲート３２１のＡ入力へ印加されることを可能とす る。最後に、インバータ３０４を制御する論理Ｏは、入力ＩＮＩがＮＡＮＤゲー ト３２１のＢ入力へ反転されずに通過することを許容する。

ＣＣＵＩ、ＣＣＵ２．ＣＣＵ７によって表わされる如く、３個の別のメモリセル が本発明のセルを制御する。ＣＣＵ２内の論理０はＯＲゲート３１２の入力にお いて反転され、ＯＲゲート３１２をして、ライン３１４上の信号に拘らず、ＮＡ ＮＤゲート３１１へ高信号を印加させる。従って、ＮＡＮＤゲート３１１は、図 ４Ａに示した如く、２人力ＮＡＮＤゲートの論理的等個物としてコンフィギュア 即ち形態が構成される。ＣＣＵ７内の論理Ｏは、ＮＡＮＤゲート３２１への入力 において反転され、フィードバックループをディスエーブル即ち動作不能状態と させ、従ってＮＡＮＤゲート３２１は図４Ａに示した如く２人力ＮＡＮＤゲート として動作する。最後に、ＣＣＵＩ内の論理１は、第二組合わせ段３３０をして ＮＡＮＤゲートとして動作させる。ドモルガンの定理によって、反転された入力 を有するＮＡＮＤゲートはＯＲゲートと等価であり、従って、ＮＡＮＤゲート３ １１及び３２１は、ＮＡＮＤゲート３３０と結合して、図４Ａに示したＮＡＮＤ ゲート及びＯＲゲートを形成する。従って、図４Ｂに示した如（構成される図３ の回路は図４Ａのマルチプレクサを実現している。

５ＡＢ　６Ｂ　７Ｂの　々に六　た　５Ａ　６Ａ７ＡのＸＯＲＸＮＯＲの　の 図５Ｂ、６Ｂ、７Ｂは図５Ａ、６Ａ、７Ａの夫々に示した関数乃至は機能を実現 するために図３のセルの７個のＣＣＵ内における論理Ｏ及び論理上の配列状態を 示している。これらの具体例については、上述した詳細なマルチプレクサの説明 から理解することが可能である。

＝８Ａ　８Ｈ：　Ｉア　−・・チ 図８Ａは図３の回路によって実現することの可能なりリアを具備するラッチを示 している。図３はスタティックラッチを実現するために幾つかの態様に構成する ことが可能であるが、１つの方法についてのみ説明する。図８Ｂに示した如（、 図８ＡのＤ（デ−タ）入力が図３のラインＡｌ上へ供給される。図８Ａのラッチ イネーブル信号ＬＥがラインＡ２及びＡ３へ印加される。オプションのインバー タ３０２が反転状態へセットされ且つオプションのインバータ３０３が非反転状 態へセットされる。図８Ａのリセット入力がラインＡ４へ供給される。フィード バック制御ユニッ１−ＣＣＵ７が論理ｌを格納し、該論理ｌはＯＲゲート３２２ のＣ入力へ論理０を印加することによってフィードバック経路をイネーブル即ち 動作可能状態とさせる。従って、Ｑ出力信号がＯＲゲート３２２のＤ入力を介し てＮＡＮＤゲート３２１ヘフィードバックされる。図９ＡのＡＮＤゲートＡＮＤ Ｉ及びＡＮＤ２及びＯＲゲートＯＲＩは、第二組合わせ段３３０をＮＡＮＤゲー トとして構成することによって達成される（ドモルガンの定理にしたがって）。

図８Ｄはクリアを具備するラッチを示しており、その場合、ラッチイネーブル信 号ＬＥは図８Ａにおける極性と反対の極性を有している。例えばフリップフロッ プにおいてシーケンシャル即ち逐次的なラッチが必要とされる場合には両方の極 性が必要とされる。図８Ｅは図３の回路における図８Ｄのラッチの実現例を示し ており、且つ図８Ｆはその結果得られる等何回路を示している。オプションのイ ンバータ３０２はＬＥ倍信号ＮＡＮＤゲート３１１のＡ入力へ通過させるべく構 成されており、且つオプションのインバータ３０３はインバータとして構成され ており、Ａ３の補元をＮＡＮＤゲート３２１のＡ入力へ通過させる。

セ・・　リセ・・　ラ・・チ 図９Ａは図３のセルを使用して図９Ｂに示した如（実現することの可能なセット ／リセットラッチを示している。

４　ＡＮＤゲー 図１ＯＡ及びＩＯＢは１個の反転入力を具備する４人力ＡＮＤゲート及び図３の セルを使用したその実現例を示している。注意すべきことであるが、第二組合わ せ段３３０は、ＣＣＵ　ｌからの論理０によってＮＯＲゲートとして構成されて いる。２つの反転入力が与えられると（即ち、ＮＡＮＤゲート３３１及び３２１ の反転出力）、第二組合わせ段はＡＮＤ関数乃至は機能を与える。図１ＯＡの例 においては、Ａ２人力が反転されている。従って、ＣＣＵ４における論理ｌは、 オプションのインバータ３０２をしてインバータとして作用させる。明らかに、 反転入力の任意の組合わせを選択することが可能である。

６　ＡＮＤ　の　カスヶー゛　した゛　ｌｌＡ１辺土土１ 図１１Ａは入力Ａ２．Ａ３．Ａ６．Ａ８を反転した８人力ＡＮＤゲートを示して いる。図１１Ｂに示した如く、この８人力ＡＮＤゲートはカスケード特徴を使用 して接続した図３の２個のセルを使用して実現されている。ユーザーは、２つを 超えた隣接するセルを互いにカスケードさせて、より幅広の即ちより大型の関数 乃至は機能を形成することが可能である。ラインＡ１乃至Ａ８は８個の入力を与 えており、一方ＡＮＤ関数乃至は機能はＸ出力として与えられる。カスケードイ ン制御ユニットＣＣＵ２　ａにおける論理０は、セルフａをしてライン３１４ａ 上の信号を無視させる。オプションのインバータ３０１ａは、ＣＣＵａ内の論理 ＯによってＡｔの非反転したものを提供させられる。オプションのインバータ３ ０２ａは、ＣＣＵ４　ａ内の論理ｌによってＡ２信号を反転させる。ＣＣＵ５ａ 、ＣＣＵ４ｂ、ＣＣＵ６ｂにおける論理ｌも、Ａ３．Ａ６．Ａ８の反転を発生さ せる。フィードバック制御ユニットＣＣＵ７ａは、論理ｌを供給し、それは３２ ０ａをしてＱ出力信号３３２ａを無視させる。制御ユニットＣＣＵｌａからの論 理０制御信号は、第二組合わせ段３３０ａをして段３１０ａ及び３２０ａのＮＯ Ｒ関数乃至は機能を与える。従って、ドモルガンの定理によって、ライン３３２ ａ上に与えられた出力信号はＡ１乃至Ａ４のＡＮＤ関数である。コンフィギユレ ーション制御ユニットＣＣＵ２ｂは論理ｌを担持しており、そのことはセルフａ からのカスケード３３２ａ出力信号をセルフｂのカスケードユニット３１０ｂへ の入力りとして供給させる。従って、カスケードユニット３１０ｂは３個の入力 、即ちＡ５．Ａ６及びセルフａのＡＮＤ出力のＮＡＮＤＡＮＤ関数る。

重要なことであるが、セルフａのＡＮＤ出力は、いずれのプログラマブルな相互 接続体を介して通過することなしに、カスケードユニット３１０ｂの入力に到達 する。従って、このカスケード接続は、遅延を減少させると共に相互接続資源を 節約している。

セルフｂは、更ニ、ＣＣＵｌｂ及びｃｃＵ７ｂ内に論理０を有している。その結 果は、セルフｂの出力Ｂ２が８個の入力Ａｌ乃至Ａ８のＡＮＤ関数であるという ことである。特に、次式が成立する。

Ｂ２＝Ａｌ＊Ａ２＊Ａ３＊Ａ４＊Ａ５＊Ａ６＊Ａ７＊ＴＩ 出力線３３２ａをカスケードイン線３１４ｂへ接続するカスケード経路は出力バ ッファ３４０ａ及び入力バッファ３００ｂの遅延を回避するものであるが、例え ば図１１Ｂに示した如く幅広のＡＮＤゲートを使用したシステムの最大速度を得 るためには、入力Ａ５乃至Ａ８へ最小の遅延を必要とする信号を印加することが 望ましい。何故ならば、これらの信号は、Ｂ２における出力に到達する前に２つ のセルを介して処理することが必要ではないからである。

エキストラなカスケードイン信号を使用することが可能であるので、ＡＮＤ関数 を計算するために３３２ａ（ＡＩ乃至Ａ４のＡＮＤ関数）からの出力を受取るた めに入力Ａ５乃至Ａ８のうちの１つを使用することは必要ではない。従って、各 々が４個の入力を有する２つのセルを使用して８人力ＡＮＤ　（又はその他の） 関数を計算することが可能である。

カスケード経路がない場合には、性能が遅く且つ相互接続資源のうちの幾つかが 全て使用されるだけでなく、８人力を有する２個のセルが７人力関数を計算する ことが可能であるに過ぎない。何故ならば、１つの入力が第一段の出力を先送り するために必要とされるからである。

ＤフＩ・・プフロ・・プの　′　１２Ａ−１２Ｃ図１２Ａ、１２Ｂ、１２ＣはＤ フリップフロップと図３におけるその実現例とを示している。このフリップフロ ップは図３のセルを２つ使用しており、その各々は点線７ａ及び７ｂによって示 しである。

このフリップフロップは、２つのトランスペアレントラッチをカスケード接続す ることによって形成されており、この場合には、図８Ａ−８Ｃのラッチがマスク を形成しており、一方図８Ｄ−８Ｆのラッチがスレーブを形成している。図示し た実現例は、図３における如く一対のセルで使用可能な幾つかの態様のうちの１ つであるに過ぎない。図１２ＡのＤ入力は図１２ＢのラインＡＩ上へ供給される 。図１２Ａのクロック人力ＣＫはラインＡ２．Ａ３．Ａ６．Ａ７上へ供給され、 且つバッファ３０２ａ及び３０３ｂによって反転されるが、バッファ３０３ａ又 は３０２ｂによって反転されることはない。リセット人力ＲはラインＡ４．Ａ５ ．Ａ８へ供給され、且っバッフｙ３０４ａ、３０１ｂ、３０４ｂの３つ全てによ って反転される。

両方のセルにおいて、第二組合わせ段３３０ａ及び３３０ｂはＮＡＮＤゲートと してコンフィギュア即ち形態が構成されている。カスケードイネーブルユニット ３１２ｂは論理ｌを担持しており、フリップフロップのマスターセクションから のライン３３２ａ上の出力信号をＯＲゲート３１２ｂによってＮＡＮＤゲート３ １１ｂへ通過することを可能とさせている。フィードバック制御ユニットＣＣＵ ７　ａ及びＣＣＵ７ｂからの論理ｌ信号は内部フィードバック経路をイネーブル 即ち動作可能状態とさせる。従って、図３の２個のセルから形成される図１２Ｂ の回路は図１２ＡのＤフリップフロップを実現している。この回路は汎用相互接 続構成体を使用することなしに直接的な接続経路によって接続された２個のセル から形成されており、従って該信号経路はいずれの入力又は出力バッファ又はい ずれのプログラマブルな相互接続手段を介して通過するものではない。

Ｊ　Ｋフリ・・プフロ・・ブの　１３Ａ−１３ｃ図１３Ａ−１３ｃはＪＫフリッ プフロップ及びその実現例を示している。このフリップフロップは図３のセルを ３個使用しており、その各々は図１３Ｂの点線７ａ、７ｂ、７ｃの１つによって 表わされている。セルフｂ及び７ｃはＤフリップフロップを実現しており、図１ ２Ｂのセルフａ及び７ｂと同様にコンフィギュア即ち形態構成されている。セル フａは図５Ａ−５Ｃにおける如くマルチプレクサを実現している。Ｄフリップフ ロップへのマルチプレクサの接続は、ＣＣＵ２Ｂ内の論理１によって発生される 如く、セルフＡと７Ｂとの間のカスケード接続を介してなされている。然しなか ら、第一セルと最後のセルとの間の接続し７が、Ｑ出力をセルフａヘフィードバ ックするために必要とされており、汎用相互接続体を使用して形成されている。

従って、汎用相互接続線Ｌ７は、プログラマブルな相互接続体■７１においてセ ルフＣの出力線Ｂ３ヘプログラマプルな状態で接続されており、且つプログラマ ブルな相互接続体Ｉ７２及び１７３において入力線Ａ２及びＡ３においてセルフ ａへ接続されている。他の例の場合における如（、ＣＣＵの各々における論理Ｏ 成するための各セルの各部分のコンフィギユレーション即ち形態を示している。

以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら 具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱すること なしに種々の変形が可能であることは勿論である。

ＦＩＧ、　３ ＦＩＧ、４Ｂ ＦＩＧ、５Ａ ＦＩＧ、５Ｂ ＦＩＧ、６Ａ ＦＩＧ、６Ｂ ＦＩＧ、７Ａ ＦＩＧ、７Ｂ ＦＩＧ、８Ｂ ＦＩＧ、８Ｅ ＦＩＧ、９Ａ ＦＩＧ、９Ｂ ＦＩＧ、ＩＯＢ ＦＩＧ、１３Ｂ 国際調査報告　＋１ｒＴ＃ｌｌｃ。ｆｆ／Ｍ、ＩＣ|−−−−−−−１ ：　・ □ 、　） １゜ □ □ □ □ ■ □

Claims (1)

1. 【特許請求の範囲】 １．ロジックセルにおいて、 相互接続構成体からの信号を前記ロジックセルへ供給する入力バッファ手段、 論理関数を計算する手段、 前記論理関数を前記相互接続構成体へ供給する出力バッファ手段、 前記ロジックセルの１つの前記出力バッファ手段を介して通過することなしに前 記ロジックセルの少なくとも他の１つへの入力として前記論理関数を供給するカ スケード手段、 を有することを特徴とするロジックセル。 ２．請求項１において、複数個のロジックセルが設けられており、各ロジックセ ルは、更に、前記論理関数を計算する手段の入力ポートへ前記論理関数をフィー ドバックするプログラマブル手段を有しており、その際に前記論理関数を計算す る手段がラッチとして構成されることを可能としていることを特徴とするロジッ クセル。 ３．請求項１において、複数個のロジックセルが設けられており、前記入力バッ ファ手段の各々が相互接続構成体からの前記信号を選択的に反転させるためのオ プションのインバータを有していることを特徴とするロジックセル。 ４．複数個のロジックセルと複数個の相互接続線とを具備するロジックアレイ集 核回路チップにおける論理セルにおいて、各ロジックセルが、（ａ）前記ロジッ クセルへ複数個の入力信号を供給する手段（Ａ１−Ａ４，３００）、 （ｂ）前記ロジックセルのうちの別の１つによって発生される論理出力信号を前 記ロジックセルヘのカスケードイン信号として選択的に供給する手段（３１４， ３１３，３１２）、（ｃ）以下のものを具備するカスケードインユニット（３１ １）、 （１）前記入力信号のうちの幾つかを受取る手段（Ａ，Ｂ） （２）前記カスケードイン信号を選択的に受取る手段（Ｄ，ＣＣＵ２）、 （３）前記入力信号のうちの前記幾つか及び前記カスケードイン信号の第一論理 間 数を発生する手段（３１１）、 （ｄ）前記ロジックセル（３３２）の出力論理関数を前記ロジックセルへフィー ドバック信号として選択的に供給する手段（ＣＣＵ７，３２２，Ｄ）、 （ｅ）以下のものを有するフィードバックユニット、（１）前記カスケードイン ユニットによって受取られなかった残りの入力信号を受 取る手段（３２１，Ａ，Ｂ）、 （２）前記フィードバック信号を受取る手段（３２２，出力）、 （３）前記残りの入力信号及び前記フィードバック信号の第二論理関数を発生す る 手段（３２１）、 （ｆ）前記第一及び第二論理関数の関数として前記出力論理関数を発生する手段 （３３０）、を有することを特徴とするロジックセル。 ５．請求項４において、更に、 （ｇ）前記ロジックセルアレイの前記相互接続線の１つへ前記出力論理関数を選 択的に供給する手段（３４０）、 を有することを特徴とするロジックセル。 ６．請求項５において、前記ロジックセルアレイの前記相互接続線の１つへ前記 出力論理関数を選択的に供給する手段が、 （ａ）前記出力論理関数を入力端において受取り且つ前記出力論理関数を表わす バッファした信号を供給する複数個の直列接続したインバータを具備するバッフ ァユニット、 （ｂ）前記バッファした信号を前記相互接続線の前記１つへ選択的に供給するパ ストランジスタ、（ｃ）前記パストランジスタを制御する手段、を有することを 特徴とするロジックセル。 ７．請求項６において、前記パストランジスタを制御する手段が、前記バッファ した信号の電圧の振れよりも充分に幅広の電圧の振れを与えるポンプ型電源であ り且つ前記バッファした信号を選沢的に与える前記パストランジスタは前記バッ ファした信号の電圧の振れを減少させるものではないことを特徴とするロジック セル。 ８．請求項７において、前記ポンプ手段が上側及び下側のポンプ型電圧値の間に 積極的に保持される調整された電圧を与えることを特徴とするロジックセル。 ９．請求項１０において、前記ロジックセルへ複数個の入力信号を供給する手段 （Ａ１−Ａ４，３００）が、前記相互接続線上に存在する信号から選択的に反転 した入力信号を発生する手段を有することを特徴とするロジックセル。 １０．請求項９において、前記反転した入力信号を選択的に発生する手段が、 前記相互接続線の１つへ選択可能な入力端子を具備すると共に出力端子を具備す るインバータ、前記入力端子及び前記出力端子の１つを前記ロジックセルへ接続 するための１対の相補的に接続されたトランジスタ、 前記トランジスタのうちの一方によって通過される信号が前記一方のトランジス タを介して通過する場合にスレッシュホールド電圧降下を経験することがないよ うに前記相補的に制御されたトランジスタを制御するポンプ手段、 を有することを特徴とするロジックセル。 １１．請求項１０において、前記ポンプ手段が上側及び下側ポンプ型電圧値に積 極的に保持される調整された電圧を与えることを特徴とするロジックセル。 １２．請求項４において、前記ロジックセルのうちの別の１つによって発生され る論理出力信号を前記ロジックセルヘのカスケードイン信号として選択的に供給 する手段（３１４，３１３，３１２）が、選択手段を一方の入力として具備する と共に前記ロジックセルのうちの別の１つによって発生される前記ロジック出力 信号を他の入力として有しており且つ前記カスケードインユニットヘの入力信号 としてその出力信号を供給する２入力ＯＲゲートを有することを特徴とするロジ ックセル。 １３．請求項４において、前記カスケードインユニットがＮＡＮＤゲートを有し ており、前記ＮＡＮＤゲートは、その入力信号のうちの１つとして前記ロジック セルのうちの別の１つによって発生されるロジック出力信号を選択的に供給する 手段からの出力信号を受取り、且つその入力信号のうちの他のものとして、前記 入力信号のうちの前記幾つかを受取り且つ前記入力信号及びカスケードイン信号 のＮＡＮＤ関数として前記第一論理間数を発生することを特徴とするロジックセ ル。 １４．請求項４において、前記ロジックセルヘのフィードバック信号として前記 ロジックセルの出力論理関数を選択的に供給する手段が２入力ＯＲゲートを有し ており、前記２入力ＯＲゲートが、一方の入力として選択手段を具備すると共に 他方の入力として前記ロジックセルの出力論理関数を具備しており、且つその出 力信号として前記フィードバックユニットヘの入力信号を供給することを特徴と するロジックセル。 １５．請求項４において、前記フィードパックユニットかＮＡＮＤゲートを有し ており、前記ＮＡＮＤゲートは、カスケードイン入力信号として前記ロジックセ ルのうちの別の１つによって発生される論理出力信号を受取り、その入力信号の うちの他のものとして前記入力信号のうちの前記幾つかを受取り、且つ前記第一 論理間数を前記入力信号及びカスケードイン信号のＮＡＮＤ関数として発生する ことを特徴とするロジックセル。 １６．請求項４において、前記第一及び第二論理関数の関数として前記出力論理 関数を発生する手段（３３０）が、 （ａ）ＮＯＲ関数を発生する手段、 （ｂ）ＮＡＮＤ関数を発生する手段、 （ｃ）前記出力論理関数を発生する手段をして前記ＮＯＲ関数及びＮＡＮＤ関数 の１つを発生させる手段、 を有することを特徴とするロジックセル。