JPH07504797A

JPH07504797A - 論理積項の縦続接続および改良したフリップフロップ利用を伴うマクロセル

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Publication number: JPH07504797A
Application number: JP6517263A
Authority: JP
Inventors: チャン，デービッド; リー，ナポレオン　ダブリュー; ホー，トーマス　ワイ．; ハリソン，デービッド　エイ．; クチャレフスキー，ニコラス，ジュニア; セルツァー，ジェフリー
Original assignee: ジリンクス，インコーポレーテッド
Priority date: 1993-01-28
Filing date: 1994-01-21
Publication date: 1995-05-25
Also published as: US5570051A; US5565792A; EP0635175A4; US5357153A; WO1994017595A1; EP0635175A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】論理積項の縦続接続および改良したフリップフロップ利用を伴うマクロセル発明の背景この発明は集積回路論理デバイスのカスタム論理機能の実動化に関し、より詳しくは、論理積項の縦続接続に関する。

従来技術の説明集積回路設計には柔軟性と速さがめられる。これに応えて、プログラマブル論理デバイス（ＰＬＤ）として知られる部類の集積回路（ＩＣ）が開発された。

ＰＬＤは設計者がＩＣにおける任意にプログラム可能な論理機能をカスタム化することを可能にし、プロトタイプの試験および設計変更に相対的な容易性と柔軟性とを与える。

この発明の誼受入であるジリンクス、インコーボレーテッド（Ｘｉｌｉｎｘ、　［ｎｃ、）はＰＬＤを製造しており、それらＰＬＤの構造は図１に示すとおり自在配線マトリックス（ＵＩＭ）５を経て相互接続された構成可能な論理ブロックｌ、２．３．４のアレーを含む。論理ブロックｌへの入力線路６はＡＮＤアレー８の中の多数のＡＮＤゲーゲーにプログラム可能な形で結合される。出力線路９には論理積の項が生ずる。ＡＮＤアレー８のＡＮＤゲーゲーの各々の論理積の項９は各論理ブロックの中の一連のマクロセルｌＯの一つに供給される。

代表的なマクロセル１０の構造を図２に示す。マクロセルｌＯは図１のＡＮＤアレー８の出力を構成し、ＡＮＤアレイ８の出力信号に付加的論理演算等を施す。

マクロセルｌＯは論理積項の入力をゲート経由で受けるＯＲゲートと、このＯＲゲートの出力信号を蓄積するフリップフロップ１２とを含む。ＯＲゲート１１の出力線路１３とフリップフロップ１２の出力線路１３ａおよび１３ｂは、マルチプレクサ（ＭＵＸ）１４．１５および１６の制御端子にそれらＭＵＸそれぞれの出力状態を特定する構成ビットを加えてそれらＭＵＸをセットすることによってプログラム可能な形に構成できる。

図２のマクロセルは、マクロセルあたり論理積項１１．１の相対的に大きいカウント８を有利に生ずるが、マクロセルの利用においては不十分である。不利な点は、固定された論理積項のカウントが、現われる論理積項のカウントの可変性を取り扱うのに十分な柔軟性を備えていないことである。論理機能に対するユーザの論理積項の要求は、論理機能の複雑さによって、ｌから１６以上の論理積項というように大幅に変わり得る。単一の論理積項を有する機能はごく普通である。

図２のマクロセルにおいて八つよりも少ない論理積項を要する論理機能については、使われていない論理積項は無駄になる。八つを超える論理積項を要Ｊ゛る機能については、その機能を、各々がマクロセルの利用可能な八つの論理積項で実画化できる二つ以上の副機能に分けなければならない。副機能演算の結果は他のマクロセルにおける再結合のためにＡＮＤアレーを追加的に通過する必要があり、その結果、複雑な論理演算の実行において大幅な遅延を生ずる。

複雑な集積回路の設計にはより柔軟なマクロセル構造が必要である。最近のＰＤＳは、ＯＲゲート出力または論理積項の出力を隣接のマクロセルのＯＲゲート入力に導く能力を有するマクロセルを備えることを特徴とする。すなわち、いわゆる縦続接続を特徴とするのである。通常は一つのマクロセルだけに関連している論理積項を縦続接続はもう一つのマクロセルのＯＲゲートに論理的に結合可能にする。この処理は論理積項の拡張として知られる。

この発明の譲受人であるジリンクス、インコーポレイテッドは、同−論理ブロック内のとのマクロセルにも使える１２個の非専用「共有」論理積項の組を備えることによって＋２Ｗまでの論理積項を「共有」できるマクロセルを含むＰＬＤを製造している。各マクロセルは静的に制御されたマルチプレクサによりそのマクロセル内の機能に導くことのできる四つの固をの論理積項を有する。したがって、マクロセルには１から１６個までの論理積項の供給を受け得る。しかし、１６個を超える論理積項を要する論理演算はマクロセル論理を２回以上通過することを要し、その通過ごとに遅延か加わる。

アドバンスト　マイクロデバイノズ、・インコーホレーテッド（Ａｄｖａｎｃｅｄ　Ｍｉｃｒ。

Ｄｅｖｉｃｅｓ、　Ｉｎｃ、）はマクロセル論理を余分に通過させることなく論理積項の拡張を可能にしたマクロセルを含むＰＬＤを製造しており、その製品はＡＭＤ社のＮ４ＡＣＨ７７ミリー　データ　ブック（ＭＡＣＨＦａｍｉｌｙ　Ｄａｔａ　Ｂｏｏｋ）に記載されている。

このＭＡＣＨマクロセルは、一つ以上三つ以下の隣接マクロセルのすべての論理積項を合計１６個まで１盗む」ことによって動作する。しかし、この製品は１６個の論理積項に制限されており、論理積項の盗みを受けたマクロセルに関連したフリップフロップおよび出力ドライバは無駄になる。

図３はペブルセン（Ｐｅｄｅｒｓｅｎ）名義の米国特許第３．１２１．００６号に記載されたマクロセル１７を示す。図３のマクロセルも隣接マクロセルから論理積項を「盗む」が、盗んだ論理積項の仕向先のマクロセル内のフリップフロップを「再利用する」（利用可能にする）余分の論理を備える。マクロセル１７においては、縦続接続はプログラマブルＭＵＸ１８によって達成している。ＭＵＸｌ　８の構成ビットを（値ｌに）セットすることにより、ＯＲゲート２０の出力線路１９を隣接マクロセル２２のＯＲゲート２１に導く。隣接マクロセル３４のＯＲゲート３３はマクロセル１７のＯＲゲート２０に図示のとおり縦続接続しである。一連のマクロセルをこのように縦続接続することにより、任意の数の論理積項を必要に応じて一緒にゲートできる。

図３において、マクロセル１７は、スイッチ２３．２４．２５．２６．２７およびＭＵＸ２８．２９．３０．３１によりＯＲゲート２０の入力から一つまたはそれ以上の論理積項を「盗む」ことによりフリップフロップの利用可能性の喪失を防止する。この機能は、ＯＲゲート入力線路から関連の論理積項を切換転送し下流のＭＵＸ２８．２９．３０．３１がフリップフロップ３２に論理積項を割り当てることができるようにスイッチ２３．２４．２５．２６．２７をプログラム可能な形でセットすることによって達成する。

ペブルセンのこの回路は複雑性を高め、速度を犠牲にするので不利である。ペブルセンは、フリップフロップの再利用における使用に供するためのＯＲゲートから論理積項を導くためにスイッチ２３．２４．２５．２６．２７を用いており、これらスイッチ２３．２４．２５．２６．２７はスイッチ設定の如何に関らず信号走行時間に不必要な遅延を加えて性能を低下させ、形成された論理機能の速度を低下させる。ペブルセンのマクロセルにおける追加の論理（すなわち、素子３５および３６）も信号走行時間で遅らせる。ペブルセンのフリップフロップはマルチプレクサ３７により透明化（バイパス）できる。

発明の概要この発明によると、縦続接続をより短い信号走行時間で実画化し、縦続接続マクロセルのフリップフロップおよび関連の出力ドライバーの使用を正常時にはフリップフロップのりセット用に用いられている専用の論理積項の再割当てにより接続するマクロセルをＰ　Ｌ、　Ｄが有する。このマクロセルは、マクロセルレベルで柔軟性を提供できるように複数のクロック入力信号のいずれか一つに従って選択的に時間合せてきる。

図面の簡単な説明図１は従来技術のＰＬＤの構造のブロックダイヤグラムである。

図２は従来技術のマクロセル回路の概略図である。

図３はもう一つの従来技術のマクロセル回路の概略図である。

図４はこの発明の一つの実施例の概略図である。

（ｍ５は図４の実施例によるマクロセルの縦続接続の影響を示す概略図である。

図６は従来技術のマルチプレクサおよびフリ・ツブフロ・ノブの回路図である。

図７８はこの発明の一実施例におけるマルチプレクサの回路図である。

図７ｂは図７ａの回路のための複合信号を生ずる回路の回路図である。

発明の詳細な説明この発明によると、新規なマクロセルは論理積項の高速縦続接続および割当てを提供する。図４のマクロセル４０に示すとおり、５人力ＯＲゲート４１は慣用のＡＮＤアレー（図示してない）からの論理積項信号線路４３．４４．４５．４６から、および隣接マクロセル５５のＯＲゲートからＭＵＸ５６経由で信号の供給を受ける。論理積項の信号線路４２はＡＮＤアレーからの専用線路であり、フリップフロップ４７へのリセット入力を縦続接続構成ビ・ノドＣＢ１を用１１てマルチプレクサ５７をプログラムすることにより生ずるように構成することができる。

ＯＲゲート出力線路４９は線路５０によりプログラマブルマルチプレクサ５１の端子１に接続され、その出力線路ＤＯＵＴは隣接マクロセル５３のＯＲゲート５２の入力端子に縦続接続しである。隣接マクロセル５５のＯＲゲート５４からの縦続接続信号は、線路ＤＩＮの接続を受けるＯＲゲート４１に、構成ビ・ソトＣＢ３を用いて隣接マクロセル５５関連のマルチプレクサ５６をプログラムすることによって入力することができる。

入力論理積項線路４２は、マクロセル４０が非縦続接続モード（すなわち、縦続接続構成ビットＣＢＩがセットされていない）の場合は、フ１ルノブフロツブ（Ｄ型フリップフロップ）４７のための専用リセット入力として用いられる。入力論理積項線路４２はマルチプレクサ５７および４８の入力端子０およびＩにそれぞれ接続しである。マルチプレクサ５７は入力論理積項線路４２からの信号を、縦続接続構成ビットがセットされていない（値０を存する）場合は、フ１ルノブフロツブ４７のリセット入力端子（Ｒ）に導く。縦続接続構成ビットＣＢＩが（値ｌに）セットされ、マクロセル４０が縦続接続モードを示している場合は、マルチプレクサ５７はフリップフロップ４７のリセット入力線路５８に静的な低い信号を生ずる。種々の構成ビットＣＢＩ、ＣＢ２、ＣＢ３は、ヒユーズ、反ヒユーズ、メモリセル、ＥＰＲＯＭＳＥＥＰＲＯＭなどにより慣用技術でセ・ソ卜する。

縦続接続制御ビットＣＢＩがセットされていない（すなわち非縦続接続モードにある）場合は、マルチプレクサ４８はＯＲゲート出力線路４９からの信号をフリップフロップ４７のＤ入力に導（、縦続接続制御ビ・ソトＣＢＩが縦続接続を実画化するようにセットされている場合は、マルチプレクサ４８は論理積項線路４２からの信号をフリップフロップ４７のＤ入力に導き、フリ・ノブフロ・ツブデータ信号を生し、したがってフリップフロップ４７の使用を持続する。

この実施例によると、三つのプログラム可能なマルチプレクサ４８．５１および５７が一つの構成ビットＣＢＩで制御される。他の実施例では、これらマルチプレクサは別々の構成ビットで互いに独立に制御される。図４のマルチプレクサ５１および５７のようにマルチプレクサが一定の入力信号を受けるときは、そのマルチプレクサは２人力ＡＮＤゲートなど論理的等傷物でもちろん実画化できる。

縦続接続ビットＣＢＩを設定することにより、隣接セル５３内のＯＲゲート５２の入力線路に接続された出力線路ＤＯＵＴを通じてＯＲゲート出力信号を出力するようにマルチプレクサ５１を動作させる。すなわち、縦続接続構成ビットＣＢ１の設定の効果は、ＯＲゲート縦続接続を可能化し、線路４２の専用論理積項信号でフリップフロップ４７を再使用することである。縦続接続モードはフリップフロップのリセット能力を犠牲にするが、このデバイスの最初の電源投入の際にフリップフロップに既知の値が入力され、これによってユーザは、縦続接続モードのフリップフロップに論理積項線路４２の信号を入力することができる。電源投入後の構成ビット入力シーケンスの１サイクルの期間中にフリップフロップを強制的にセット状態またはリセット状態にする慣用の回路（図示してない）が設けである。

図４のマクロセル４０に縦続接続ビットＣＢＩを設定することによる効果を図５の等価回路に示す。縦続接続したマクロセル４０（縦続接続ビットＣＢＩをセットしたマクロセル４０）のＯＲゲート出力線路４９は隣接マクロセル５３のＯＲゲート５２に図４のマルチプレクサ５１により縦続接続される。専用の論理積項線路４２の信号はフリップフロップリセット入力から図４のマルチプレクサ４８および５７により導かれ、フリップフロップＤ入力へのデータ信号を生ずる。

したがって、図５に示すとおり、縦続接続の効果は線路４３．４４．４５．４６からのＯＲゲート論理積項信号を「盗む」ことなくフリップフロップ４７を再使用している。

隣接マクロセルを通じた多段縦続接続により、このマクロセルは任意の数の論理積項を論理的に組み合わせることを可能にし、したがって、任意の複雑性の論理機能をプログラムする能力をユーザに与える。縦続接続回路が互いに接続した二つのマクロセルのいずれか一方を他方の下流に位置づけた形を提供する実施例もある。そのような実施例は図示してない。ＯＲゲートあたり一つの追加の入力があればそのような選択が可能になる。

もう一つの特徴項（図４参照）により、マルチプレクサ６４はフリップフロップ４７へのクロック入力として二つの外部クロック入力信号グローバルクロックＣＬＫＯおよびグローバルクロックＣＬＫＩのいずれかを選択する。マルチプレクサ６４はクロック選択制御ビットＣＢ２によって制御される。図４の実施例は二つのグローバルクロック信号の選択を示す。もう一つの実施例では、一つのクロック信号は図３で行ったように論理積項出力信号から得ることができる。クロック選択をフリップフロップで実画化することにより、図３に示した従来技術のマクロセルにおけるような、論理積の高速通路内にマルチプレクサ３ｏほかの回路素子を含むことにより生ずる遅延を解消する。

一つの実施例においては、線路６５上のフリップフロップ４７出力信号Ｑは慣用のインバータ６６により反転する。次に、インバータ６６からの反転出力信号は慣用のチップパッド出力回路（図示してない）および万能配線マトリックス（ＵＩＭ、この図には示してない。図１の５参照）に導かれる。もう一つの実施例においては、反転出力信号すなわち反転Ｑをチップパッド出力信号として用いる。

出力信号の反転が高速の活性・低レベル信号の発生を可能にする。これはチップ可能化信号など通常は活性・低レベルである他のデバイス上の多数の信号との両立性を備える。

トランジスタレベルでは、信号走行時間は新規なマルチプレクサおよびフリップフロップ回路によりさらに短縮される。図６は従来技術のマルチプレクサ６７および関連のフリップフロップ６７．１の回路図を示す。制御ビットＣＢ（反転および非反転の）が二つのトランジスタ６８および６９のゲートを制御し、入力線路７０および７１のいずれかを選択する。トランジスタ７２を主ラツチクロック信号ＣＫＭで制御し、選択信号を主ラツチ７３に蓄積する。従クロック信号ＣＫＳはトランジスタ７４のゲートを制御して、蓄積信号の従ラツチ７５への通過を可能にする。

この発明の一つの実施例による新規なマルチプレクサおよびフリップフロップを、その構成要素の大部分が図６の対応構成要素と同一の図７ａに示す。マルチプレクサ７６は図４におけるマルチプレクサ４８．５１．５７．６４の代わりに用いる。フリップフロップ７６．１は図４のフリップフロップ４７の代わりに用いる。マルチプレクサ７６においては、例えば二つのＮＯＲゲートを用いた図７ｂの論理回路で形成した複合信号ＣＢ−ＣＫＭおよび反転ＣＢ−ＣＫＭ（ここで・は論理ＡＮＤ演算を示す）で二つのトランジスタ７７および７８のゲートを制御し、二つの入力線路７９および８０のいずれか一方を選択する。ラッチ８１．８２および通路ゲートトランジスタ８３は図６の従来技術の回路の対応素子（それぞれ７３．７５および７４）と同一である。慣用的にはフリップフロップクロック信号を主ラツチ８１用のクロック信号ＣＫＭおよび従ラツチ８２用のクロック信号ＣＫＳの発生のために用いる。トランジスタ７７および７８のゲートの制御に複合信号ＣＢ−ＣＫＭおよび反転ＣＢ−ＣＫＭを用いることにより、マルチプレクサ７６は図６の従来技術のマルチプレクサ６７と同じ機能を、信号走行時間を削減し、しかも信号通路から図６の通路ゲートトランジスタを除去した形で達成している。図４の実施例においては、図７ｂの静的構成ビットＣＢは、縦続接続制御ビットＣＢＩである。

図４のフリップフロップ４７（図７ａのフリップフロップ７６．１と同一）はフリップフロップ４７の主ラツチを通路ゲートでバイパスすることによりトランスペアレントモードにすることができる。トランスペアレントモードでは、フリップフロップはＤ入力信号を蓄積することなく出力として通過させるだけである。

図７ａに示すとおり、トランスペアレントモードを実画化するには、構成ビットＣＢ□。がセットされていないときにトランジスタ８６またはトランジスタ８７を導通状態にする。構成ビットＣＢ□。は「０」にセットされると主ラツチ８１からの信号が従ラツチクロック信号ＣＫＳの高レベル時に従ラツチに向かって通過することを防ぐ。また、ＣＢ□。がＮＪにセットされていると、フリップフロップ７６．１は蓄積モードにあり、ラッチ８１に蓄積されたＤ入力信号をクロック信号ＣＫＳの高レベル時にラッチ８２に通過させる。

ＣＢ□。がセットされていない場合は、トランジスタ８３は非導通状態になり、トランジスタ８６がマルチプレクサ７６の入力線路７９上の信号をインバータを通じて従ラツチ８２０入力端子に導（か、トランジスタ８７が入力線路８０上の信号をインバータを通じて従ラツチ８２０入力端子に導く。図４の実施例では、この特徴項が、縦続接続モード時にフリップフロップにデータをラッチしない一方、出力線路６５への信号通過のための切換可能な論理積項線路４２を用いる追加の柔軟性をユーザにもたらしている。

特定の実施例についてこの発明を説明したが、この発明は添付の請求の範囲に記載の範囲に入る上述の実施例のあらゆる変形および改変を含む。とくに、非縦続接続モードにおけるフリップフロップ動作に用いられる切換可能な線路は、フリップフロップ設定線路、出力可能化線路としても機能し、図４のＯＲゲート４１への供給信号以外の信号を供給することもできる。

ρ 一：ＦＩＧ、　４ＦＩＧ、５ＦＩＧ、６（ＰＲＩＯＲＡＲＴ）、　ＦＩＧ、７ａフロントページの続き（７２）発明者　ホー、トーマス　ワイ。

アメリカ合衆国　カリフォルニア州９５０３５　ミルピタス、オロビル　ロード（７２）発明者　ハリソン、デーピッド　エイ。

アメリカ合衆国　カリフォルニア州９５０１４　クペルティーノ　ノベンバー　ドライブ　１０２０（７２）発明者　クチャレフスキー、ニコラス、ジュニアアメリカ合衆国　カリフォルニア州９４５８８　プレザントン、パール　コート（７２）発明者　セルツアー、ジェフリーアメリカ合衆国　カリフォルニア州９５１２０　サンホゼ、カッパー　ピーク　レイン　１２２４

Claims

【特許請求の範囲】

１．複数の入力線路と、専用線路と、フリップフロップデータ入力端子およびフリップフロップ出力端子を有するフリップフロップと、前記複数の入力線路から入力信号を受け、第１の論理ゲート出力端子を有する第１の論理ゲートと、第１および第２のプログラム可能な状態を有し、前記第１のプログラム可能な状態にあるときは前記第１の論理ゲート出力端子を前記フリップフロップデータ入力端子に接続し、前記第２のプログラム可能な状態にあるときは前記第１の論理ゲート出力端子を第２の論理ゲートの入力端子に接続するとともに前記専用線路を前記フリップフロップデータ入力端子に接続する縦続接続回路とを含むプログラマブル論理回路。
２．前記縦続接続回路が前記第１のプログラム可能な状態にあるとき前記専用線路がフリップフロップリセット信号として機能する請求項１記載のプログラマブル論理回路。
３．前記縦続接続回路が前記第１のプログラム可能な状態にあるとき前記専用線路がフリップフロップセット信号として機能する請求項１記載のプログラマブルな論理回路。
４．出力端子を有する第３の論理ゲートと、前記上流論理ゲートの前記出力端子を前記複数の入力線路の一つに接続する手段とをさらに含む請求項１記載のプログラマブル論理回路。
５．前記第３の論理ゲートの前記出力端子を前記複数の入力線路の一つに接続する前記手段と前記縦続接続回路とが前記第３の論理ゲートから前記第２の論理ゲートに信号を通過させる縦続接続回路を形成するように協動する請求項４記載のプログラマブル論理回路。
６．クロック出力端子を有し、前記フリップフロップのクロック信号端子へのクロック信号を前記クロック出力端子に生ずるクロック選択回路をさらに含み、前記クロック信号が複数のクロック信号からプログラム可能な形で選択される請求項１記載のプログラマブル論理回路。
７．前記フリップフロップ出力端子に接続されたインバータをさらに含む請求項１記載のプログラマブル論理回路。
８．複数の入力線路と、専用線路と、前記複数の入力線路から入力信号を受け、第１の論理ゲート出力端子を有する第１の論理ゲートと、フリップフロップ入力端子、クロック入力端子およびフリップフロップ出力端子を有するフリップフロップと、制御端子および二つの入力端子を有し、第１の入力端子は前記第１の論理ゲート出力端子に接続し、第２の入力端子は基準レベルに接続し、第２の論理ゲートの入力端子に接続した出力端子を有する第１のマルチプレクサと、制御端子および二つの入力端子を有し、第１の入力端子は前記第１の論理ゲート出力端子に接続し、第２の入力端子は前記専用線路に接続し、前記フリップフロップデータ入力端子に接続した出力端子を有する第２のマルチプレクサと、前記第１および第２のマルチプレクサの前記制御端子に接続され第１および第２のプログラム可能な状態を有する縦続接続制御回路であって、前記第１のプログラム可能な状態が、前記第１のマルチプレクサに前記基準レベルを選択させるとともに、前記第２のマルチプレクサに前記第１の論理ゲート出力線路を選択させ、前記第２のプログラム可能な状態が、前記第１のマルチプレクサに前記第１の論理ゲート出力線路を選択させるとともに、前記第２のマルチプレクサに前記専用線路を選択させる縦続接続制御回路とを含むプログラマブル論理回路。
９．前記第１の論理ゲートが前記第３の論理ゲートの出力端子からの入力信号も受ける請求項８記載のプログラマブル論理回路。
１０．前記専用線路に接続した第１の入力端子と、基準電圧レベルに接続した第２の入力端子と、前記縦続接続制御回路に接続した制御端子と、前記フリップフロップのリセット入力およびセット入力の一方に接続した出力端子と、を有する第３のマルチプレクサをさらに含み、前記第１の状態では前記制御回路が前記専用線路を前記フリップフロップの前記リセット入力およびセット入力の一方に接続し、前記第２の状態では前記制御回路が前記基準電圧レベルを前記フリップフロップの前記リセット入力またはセット入力に接続する請求項８記載のプログラマブル論理回路。
１１．論理積項入力信号と、少なくとも前記論理積項入力信号を受け出力信号を生ずる論理ゲートと、入力端子を有するフリップフロップと、第１の状態および第２の状態を有するマルチプレクサであって、前記第１の状態が前記出力信号を前記フリップフロップ入力端子に導き、前記第２の状態がもう一つの信号を前記フリップフロップ入力端子に導くとともに前記出力信号をもう一つのマクロセルの論理ゲートに入力信号として導くマルチプレクサとを端々が有する複数のマクロセルを含むプログラマブル論理回路の構成。
１２．前記フリップフロップ入力端子に導かれる前記もう一つの信号がＡＮＤアレーからの論理積項出力信号を含む請求項１１記載のプログラマブル論理回路。