KR20210017309A - 멀티-하이트 스탠다드 셀로 구현되는 세미-다이나믹 플립-플롭 및 이를 포함하는 집적 회로의 설계 방법 - Google Patents

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Abstract

세미-다이나믹 플립-플롭은 반도체 기판, 제1 파워 레일, 제2 파워 레일, 제3 파워 레일, 제4 파워 레일 및 적어도 하나의 클록 게이트 라인을 포함한다. 상기 제1 내지 제4 파워 레일들은 상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열된다. 상기 적어도 하나의 클록 게이트 라인은 상기 반도체 기판의 상부에서 상기 제1 파워 레일과 상기 제2 파워 레일 사이의 제1 영역, 상기 제2 파워 레일과 상기 제3 파워 레일 사이의 제2 영역 및 상기 제3 파워 레일과 상기 제4 파워 레일 사이의 제3 영역 중에서 적어도 2개의 영역들에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 입력 클록 신호를 수신한다. 세미-다이나믹 플립-플롭은 멀티-하이트 스탠다드 셀로 구현되어 소모 전력에 큰 영향을 미치는 노드들을 효율적으로 배치함으로써 세미-다이나믹 플립-플롭 및 이를 포함하는 집적 회로의 동작 속도를 향상하고 소모 전력을 감소할 수 있다.

Description

멀티-하이트 스탠다드 셀로 구현되는 세미-다이나믹 플립-플롭 및 이를 포함하는 집적 회로의 설계 방법{Semi-dynamic flip-flop implemented as multi-height standard cell and method of designing integrated circuit including the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 멀티-하이트 스탠다드 셀로 구현되는 세미-다이나믹 플립-플롭 및 이를 포함하는 집적 회로의 설계 방법에 관한 것이다.
일반적으로 집적 회로의 설계를 위하여 스탠다드 셀(standard cell)들이 이용될 수 있다. 스탠다드 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 스탠다드 셀들은 셀 라이브러리에 저장된다. 집적 회로의 설계시 스탠다드 셀들은 셀 라이브러리로부터 추출되어 집적 회로의 레이아웃 상의 적절한 위치들에 배치된다. 이후 배치된 스탠다드 셀들을 전기적으로 서로 연결하는 라우팅이 수행된다. 스탠다드 셀들은 미리 결정된 아키텍쳐를 가진 셀들이고 이러한 스탠다드 셀들을 이용하여 집적 회로를 설계한다. 스탠다드 셀들의 구성 또는 레이아웃에 따라서 집적 회로의 설계 효율 및 성능이 결정될 수 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적인 신호 라우팅 구조를 갖는 세미-다이나믹 플립-플롭을 제공하는 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적인 신호 라우팅 구조를 갖는 세미-다이나믹 플립-플롭을 포함하는 집적 회로의 설계 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭은 반도체 기판, 제1 파워 레일, 제2 파워 레일, 제3 파워 레일, 제4 파워 레일 및 적어도 하나의 클록 게이트 라인을 포함한다. 상기 제1 내지 제4 파워 레일들은 상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열된다. 상기 적어도 하나의 클록 게이트 라인은 상기 반도체 기판의 상부에서 상기 제1 파워 레일과 상기 제2 파워 레일 사이의 제1 영역, 상기 제2 파워 레일과 상기 제3 파워 레일 사이의 제2 영역 및 상기 제3 파워 레일과 상기 제4 파워 레일 사이의 제3 영역 중에서 적어도 2개의 영역들에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 입력 클록 신호를 수신한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭은 반도체 기판, 상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 복수의 파워 레일들 및 상기 반도체 기판의 상부에서 상기 복수의 파워 레일들 사이의 복수의 영역들 중에서 적어도 2개의 영역들에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 입력 클록 신호를 수신하는 적어도 하나의 클록 게이트 라인을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 집적 회로의 설계 방법은, 집적 회로를 정의하는 입력 데이터를 수신하는 단계, 스탠다드 셀 라이브러리(standard cell library)에 포함되는 복수의 스탠다드 셀들의 일부로서 세미-다이나믹 플립-플롭에 상응하는 멀티-하이트 스탠다드 셀을 제공하는 단계, 상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하는 단계 및 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함한다. 상기 세미-다이나믹 플립-플롭은, 반도체 기판, 상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 복수의 파워 레일들 및 상기 반도체 기판의 상부에서 상기 복수의 파워 레일들 사이의 복수의 영역들 중에서 적어도 2개의 영역들에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 입력 클록 신호를 수신하는 적어도 하나의 클록 게이트 라인을 포함한다.
본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭은 멀티-하이트 스탠다드 셀로 구현되어 소모 전력에 큰 영향을 미치는 노드들을 효율적으로 배치함으로써 세미-다이나믹 플립-플롭 및 이를 포함하는 집적 회로의 동작 속도를 향상하고 소모 전력을 감소할 수 있다.
또한, 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭은 동일 또는 상호관련된 노드들의 인접 배치를 통해 게이트 라인을 이용하여 상기 노드들을 연결함으로써 불필요한 메탈 배선들을 제거하여 세미-다이나믹 플립-플롭 및 이를 포함하는 집적 회로의 설계 효율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭의 레이아웃을 나타내는 도면이다.
도 2는 일반적인 세미-다이나믹 플립-플롭의 레이아웃을 나타내는 도면이다.
도 3은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭의 네거티브 셋업 시간을 설명하기 위한 도면이다.
도 5는 도 3의 세미-다이나믹 플립-플롭에 포함되는 제1 회로의 일 실시예를 나타내는 회로도이다.
도 6은 도 3의 세미-다이나믹 플립-플롭에 포함되는 제2 회로의 일 실시예를 나타내는 회로도이다.
도 7은 도 3의 세미-다이나믹 플립-플롭에 포함되는 출력 회로의 일 실시예를 나타내는 회로도이다.
도 8a, 8b 및 8c는 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭의 네거티브 셋업 시간을 나타내는 타이밍도들이다.
도 9는 스탠다드 셀의 레이아웃의 일 예를 나타내는 도면이다.
도 10a, 10b 및 10c는 도 9의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 11은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 클록 트랜지스터들 및 피드백 트랜지스터들의 일 예를 나타내는 도면이다.
도 12a 및 12b는 도 11의 클록 트랜지스터들 및 피드백 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다.
도 13a 및 13b는 도 11의 클록 트랜지스터들 및 피드백 트랜지스터들의 배치에 관한 레이아웃의 다른 일 실시예를 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 피드백 트랜지스터들의 일 예를 나타내는 도면이다.
도 15는 도 14의 피드백 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 반전 클록 트랜지스터들의 일 예를 나타내는 도면이다.
도 17은 도 16의 반전 클록 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다.
도 18은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 출력 버퍼의 일 예를 나타내는 도면이다.
도 19는 도 18의 출력 버퍼에 포함되는 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다.
도 20은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 스캔 입력 트랜지스터들의 일 예를 나타내는 도면이다.
도 21은 도 20의 스캔 입력 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다.
도 22는 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 스캔 인에이블 트랜지스터들의 일 예를 나타내는 도면이다.
도 23은 도 22의 스캔 인에이블 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다.
도 24a 및 도 24b는 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭을 스캔 테스트 회로를 나타내는 도면들이다.
도 25는 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 26은 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 27은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. 3차원상에서 서로 수직하는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)을 이용하여 본 발명의 실시예들에 따른 집적 회로의 구조를 설명한다. 제1 방향(X)은 행 방향에 해당하고, 제2 방향(Y)은 열 방향에 해당하고, 제3 방향(Z)은 수직 방향에 해당할 수 있다.
도 1은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭의 레이아웃을 나타내는 도면이다.
도 1을 참조하면, 세미-다이나믹 플립-플롭(SDFF)은 복수의 파워 레일들(PR1~PRn) 및 적어도 하나의 클록 게이트 라인(CGL)을 포함할 수 있다.
복수의 파워 레일들(PR1~PRn)은 반도체 기판의 상부에서 제1 방향(X)으로 신장되어 형성되고 제1 방향(X)과 수직한 제2 방향(Y)으로 순차적으로 이격하여 배열될 수 있다.
클록 게이트 라인(GGL)은 상기 반도체 기판의 상부에서 복수의 파워 레일들(PR1~PRn) 사이의 복수의 영역들(RG1~RGn-1) 중에서 적어도 2개의 영역들에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 입력 클록 신호를 수신할 수 있다. 도 1에는 예시적으로 제1 파워 레일(PR1)과 제2 파워 레일(PR2) 사이의 제1 영역(RG1) 및 제2 파워 레일(PR2)과 제3 파워 레일(PR3) 사이의 제2 영역(RG2)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되는 하나의 클록 게이트 라인(CGL)이 도시되어 있다. 실시예들에 따라서, 클록 게이트 라인(CGL)은 3개 이상의 영역들에 걸쳐서 제2 방향(Y)으로 신장되어 형성될 수 있다. 또한, 실시예들에 따라서, 세미-다이나믹 플립-플롭(SDFF)은 제1 방향(X)으로 서로 인접하여 형성되는 2개 이상의 클록 게이트 라인들을 포함할 수 있다.
이와 같이, 세미-다이나믹 플립-플롭(SDFF)은 복수의 파워 레일들(RG1~RGn) 사이의 복수의 영역들(RG1~RGn-1)에 형성될 수 있다. 여기서 복수의 영역들(RG1~RGn-1)의 각각은 복수의 파워 레일들(PR1~PRn) 중 인접하는 두 개의 파워 레일들 사이의 영역에 해당한다. 후술하는 바와 같이, 세미-다이나믹 플립-플롭(SDFF)은 셀 높이(CHP) 및 셀 폭(CWP)을 갖는 스탠다드 셀로 구현될 수 있다. 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭(SDFF)에 상응하는 스탠다드 셀은 통상의 스탠다드 셀의 셀 높이(CH)보다 n-1배의 셀 높이(CHP)를 가지므로 멀티-하이트 스탠다드 셀(multi-height standard cell)이라 칭할 수 있다.
도 2는 일반적인 세미-다이나믹 플립-플롭의 레이아웃을 나타내는 도면이다.
도 2를 참조하면, 일반적인 세미-다이나믹 플립-플롭(SDFFC)은 서로 인접하는 2개의 파워 레일들(PR1~PR2) 사이의 하나의 영역에 형성된다. 이러한 일반적인 세미-다이나믹 플립-플롭(SDFFC)은 셀 높이(CHC) 및 셀 폭(CWC)을 갖는 스탠다드 셀로 구현될 수 있다.
세미-다이나믹 플립-플롭을 하나의 영역에 형성하는 경우, 도 2에 도시된 바와 같이, 설계 제약에 의해 다수의 클록 게이트 라인들(CGL1, CGL2, CGL3)이 산재되어 배치된다. 클록 게이트 라인과 같은 노드들이 산재되어 배치되는 경우 복잡한 메탈 배선들이 요구되고 메탈 배선들의 부하가 증가한다.
반도체 공정이 극도로 미세화 됨에 따라 스탠다드 셀의 면적이 축소(shrink)되는 만큼 메탈 배선은 동일한 비율로 감소되지 않아 BEOL(Back End of Line)에 의한 전력 소모 비율이 커지고 있다. 이로 인해 메탈 배선과 관련된 커패시턴스(capacitance)와 같은 부하를 최소화하는 것이 더욱 중요하게 되었다.
세미-다이나믹 플립-플롭(SDFF)은 마스터-슬레이브 타입과 다르게 비대칭 구조를 갖고 복잡한 노드(node)들로 구성되어 있어서 레이아웃 설계 시 메탈 배선의 연결 공간이 충분하지 않아 상위 메탈 트랙(metal track)을 많이 사용하게 된다. 또한, 셀 면적을 줄이기 위해서 셀 높이를 점점 낮추게 되는데, 이것은 주요 노드들의 메탈 및 비아(via)에 의한 부하를 증가시킴으로써 소모 전력 증가 및 동작 속도 감소의 요인이 된다.
본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭은 멀티-하이트 스탠다드 셀로 구현되어 소모 전력에 큰 영향을 미치는 노드들을 효율적으로 배치함으로써 세미-다이나믹 플립-플롭 및 이를 포함하는 집적 회로의 동작 속도를 향상하고 소모 전력을 감소할 수 있다. 또한, 동일 또는 상호관련된 노드들의 인접 배치를 통해 게이트 라인을 이용하여 상기 노드들을 연결함으로써 불필요한 메탈 배선들을 제거하여 세미-다이나믹 플립-플롭 및 이를 포함하는 집적 회로의 설계 효율을 향상시킬 수 있다.
도 3은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭을 나타내는 블록도이다.
도 3을 참조하면, 세미-다이나믹 플립-플롭(1000)은 제1 회로(1100), 제2 회로(1300) 및 출력 회로(1500)를 포함할 수 있다.
제1 회로(1100)는 입력 데이터 신호(D), 입력 클록 신호(CK), 스캔 인에이블 신호(SE), 스캔 입력 신호(SI) 및 제2 피드백 신호(ZZ1N)에 기초하여 제1 피드백 신호(FB)를 발생한다. 제2 회로(1300)는 입력 데이터 신호(D), 입력 클록 신호(CK), 스캔 인에이블 신호(SE) 및 제1 피드백 신호(FB)에 기초하여 제2 피드백 신호(ZZ1N) 및 래치 입력 신호(ZZ2)를 발생한다. 출력 회로(1500)는 입력 클록 신호(CK) 및 래치 입력 신호(ZZ2)에 기초하여 입력 데이터 신호(D) 또는 스캔 입력 신호(SI)에 상응하는 출력 신호(QN)를 발생한다. 출력 회로(1500)는 래치 회로(1510) 및 출력 버퍼(1520)를 포함할 수 있다. 도 3에는 출력 버퍼(1520)가 하나의 인버터로 구현된 예를 도시하고 있으나 이에 한정되는 것은 아니다.
제1 회로(1100)와 제2 회로(1300)는 SR(set-reset) 래치와 유사한 방식으로 제1 피드백 신호(FB)와 제2 피드백 신호(ZZ1N)를 통하여 서로를 제어할 수 있다. 본 발명의 실시예들에 따라서, 세미-다이나믹 플립-플롭(1000)은 입력 클록 신호(CK)가 제1 로직 레벨에서 제2 로직 레벨로 천이한 후 네거티브 셋업 시간이 경과하기 전에 입력 데이터 신호(D)가 천이하는 경우에도 래치 입력 신호(ZZ2)가 천이할 수 있다.
이하 본 명세서에서는 세미-다이나믹 플립-플롭(1000)이 입력 클록 신호(CK)의 상승 에지(rising edge)에서 입력 신호(INP)를 샘플링하는 경우를 중심으로 본 발명의 실시예들을 설명한다. 이 경우, 상기 제1 로직 레벨은 로직 로우 레벨(logic low level)에 해당하고 제2 로직 레벨은 로직 하이 레벨(logic high level)에 해당한다. 본 발명은 세미-다이나믹 플립-플롭(1000)이 입력 클록 신호(CK)의 하강 에지(falling edge)에서 입력 신호(INP)를 샘플링하는 경우에도 적용될 수 있으며, 이 경우 상기 제1 로직 레벨은 로직 하이 레벨에 해당하고 상기 제2 로직 레벨은 로직 로우 레벨에 해당한다. 본 명세서를 통하여 제시된 입력 클록 신호(CK)의 상승 에지에 관한 실시예들은 신호의 반전, 트랜지스터의 N타입과 P타입의 교환 등을 통하여 입력 클록 신호(CK)의 하강 에지에 관한 실시예들로 변형됨을 이해할 수 있을 것이다.
도 4는 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭의 네거티브 셋업 시간을 설명하기 위한 도면이다.
도 4의 상부에는 일반적인 세미-다이나믹 플립-플롭의 셋업 시간(tSUc), 클록-출력 지연 시간(tCQc) 및 입력-출력 지연 시간(tDQc)이 도시되어 있고, 도 4의 하부에는 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭의 셋업 시간(tSUp), 클록-출력 지연 시간(tCQp) 및 입력-출력 지연 시간(tDQp)이 도시되어 있다. Tc는 입력 클록 신호의 천이 시점을 나타내고, Tdc, Tdp는 입력 신호의 천이 시점을 나타내고, Tqc, Tqp는 출력 신호의 천이 시점을 나타낸다.
플립-플롭의 속도는 일반적으로 입력-출력 지연 시간(tDQ)에 의해 결정된다. 입력-출력 지연 시간(tDQ)은 셋업 시간(tSU)과 클록-출력 지연 시간(tCQ)의 합으로 정의된다. 잘 알려진 바와 같이, 셋업 시간(tSU)은 입력 신호의 데이터를 플립-플롭에 안정적으로 제공하기 위하여 필요한 시간을 의미한다. 즉 셋업 시간(tSU)은 입력 클록 신호의 샘플링 에지 이전에 입력 신호의 천이가 미리 완료되어야 하는 시간을 의미한다. 클록-출력 지연 시간(tCQ)은 입력 클록 신호의 샘플링 에지에 동기된 입력 신호의 데이터가 출력 신호로 출력될 때까지의 지연 시간을 의미한다. 고속으로 동작하는 플립-플롭을 설계하기 위해서는 입력-출력 지연시간(tDQ)의 단축이 필수적이다.
도 4에 도시된 바와 같이, 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭은 네거티브 셋업 시간(tSUp)을 갖는다. 여기서 세미-다이나믹 플립-플롭이 네거티브 셋업 시간을 갖는다는 것은 입력 클록 신호의 천이 후에도 입력 신호의 천이를 반영할 수 있음을 의미한다. 이와 같은 네거티브 셋업 시간(tSUp)의 구현을 통하여 입력-출력 지연 시간(tDQp)을 감소하고 플립-플롭 및 이를 포함하는 집적 회로의 동작 속도를 향상시킬 수 있다.
도 5는 도 3의 세미-다이나믹 플립-플롭에 포함되는 제1 회로의 일 실시예를 나타내는 회로도이다.
도 5를 참조하면, 제1 회로(1100)는 펄스 발생 회로(1110) 및 스캔 입력 회로(1120)를 포함하여 구현될 수 있다. 제1 회로(1100)는 입력 클록 신호(CK)를 수신하는 클록 트랜지스터들(PC11, NC11), 반전 입력 클록 신호(CKN)을 수신하는 반전 클록 트랜지스터들(PC12, PC13, NC12), 입력 데이터 신호(D)를 수신하는 데이터 입력 트랜지스터(PD11), 스캔 입력 신호(SI), 반전 스캔 입력 신호(SIN) 또는 지연 스캔 입력 신호(SEN)를 수신하는 스캔 입력 트랜지스터들(PS12, PS13, PS14, PS15, NS11, NS12, NS13), 스캔 인에이블 신호(SE)를 수신하는 스캔 인에이블 트랜지스터들(PS11, PS15, NS14), 제1 피드백 신호(FB) 또는 제2 피드백 신호(ZZ1N)를 수신하는 피드백 트랜지스터들(PZ11, PZ12, PZ13, NZ11)을 포함할 수 있다. 상기 트랜지스터들은 전원 전압(VDD), 접지 전압(VSS), 반전 클록 신호(CKN)의 노드(N11), 중간 데이터 신호(DN)의 노드(N12), 제1 피드백 신호(FB)의 노드(N13), 반전 스캔 입력 신호(SIN)의 노드(N14) 및 지연 스캔 입력 신호(SEN)의 노드(N15) 사이에 도 5에 도시된 바와 같이 배치될 수 있다.
도 6은 도 3의 세미-다이나믹 플립-플롭에 포함되는 제2 회로의 일 실시예를 나타내는 회로도이다.
도 6을 참조하면, 제2 회로(1300)는 제1 스테이지 회로(1310) 및 제2 스테이지 회로(1320)를 포함할 수 있다. 제2 회로(1300)는 제1 피드백 신호(FB), 중간 피드백 신호(ZZ1) 또는 제2 피드백 신호(ZZ1N)를 수신하는 피드백 트랜지스터들(PZ21, PZ22, PZ23, NZ21, NZ22, NZ23), 입력 클록 신호(CK)를 수신하는 클록 트랜지스터들(PC21, NC21, NC22), 입력 데이터 신호(D)를 수신하는 데이터 입력 트랜지스터(PD21), 스캔 인에이블 신호(SE)를 수신하는 스캔 인에이블 트랜지스터(NS21)을 포함할 수 있다. 상기 트랜지스터들은 전원 전압(VDD), 접지 전압(VSS), 중간 피드백 신호(ZZ1)의 노드(N21), 래치 입력 신호(ZZ2)의 노드(N22), 제2 피드백 신호(ZZ1N)의 노드(N23) 및 노드(N24) 사이에 도 6에 도시된 바와 같이 배치될 수 있다.
도 7은 도 3의 세미-다이나믹 플립-플롭에 포함되는 출력 회로의 일 실시예를 나타내는 회로도이다.
도 7을 참조하면, 출력 회로(1500)는 래치 회로(1510) 및 출력 버퍼(1520)를 포함하여 구현될 수 있다. 래치 회로(1510)는 전원 전압(VDD), 접지 전압(VSS) 및 노드들(N31, N32) 사이에 도 7에 도시된 바와 같이 배치되는 피드백 트랜지스터들(PZ31, PZ32, NZ31, NZ32) 및 클록 트랜지스터(PC31)를 포함하고 래치 입력 신호(ZZ2)를 래치할 수 있다. 출력 버퍼(1520)는 래치 회로(1510)의 래치 출력 신호(ZZ2)를 발생하는 노드 및 상기 출력 신호를 발생하는 출력 노드 사이에 병렬로 연결된 복수의 인버터들을 포함할 수 있다.
도 8a, 8b 및 8c는 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭의 네거티브 셋업 시간을 나타내는 타이밍도들이다.
도 8a를 참조하면, 도 5, 6 및 7을 참조하여 설명한 세미-다이나믹 플립-플롭은 입력 클록 신호(CK)의 상승 에지 및 제1 피드백 신호(FB)의 하강 에지 사이의 입력 데이터 신호(D)의 천이를 반영할 수 있다. 다시 말해, 입력 클록 신호(CK)의 상승 에지 및 제1 피드백 신호(FB)의 하강 에지 사이의 구간이 전술한 바와 같은 네거티브 셋업 시간(tSU)에 해당한다.
도 8b는 입력 데이터 신호(D)가 로직 로우 레벨(L)(전술한 제1 로직 레벨에 해당)에서 로직 하이 레벨(H)(전술한 제2 로직 레벨에 해당)로 천이하는 경우의 네거티브 셋업 시간(tSU1)을 나타내고, 도 8c는 입력 데이터 신호(D)가 로직 하이 레벨(H)에서 로직 로우 레벨(L)로 천이하는 경우의 네거티브 셋업 시간(tSU2)을 나타낸다. Tc는 입력 클록 신호(CK)의 천이 시점을 나타내고 Td1은 제1 신호(NET1)의 천이 시점을 나타내고, Td2는 제2 신호(NET2)의 천이 시점을 나타낸다.
입력 데이터 신호(D)가 로직 로우 레벨(L)에서 로직 하이 레벨(H)로 천이하는 경우 네거티브 셋업 시간은 입력 클록 신호(CK)의 천이 시점(Tc)부터 제1 신호(NET1)의 천이 시점(Td1)까지의 제1 지연 시간(tSU1)에 상응한다. 한편 입력 데이터 신호(D)가 로직 하이 레벨(H)에서 로직 로우 레벨(L)로 천이하는 경우 네거티브 셋업 시간은 입력 클록 신호(CK)의 천이 시점(Tc)부터 제2 신호(NET2)의 천이 시점(Td2)까지의 제2 지연 시간(tSU2)에 상응한다.
도 8b를 참조하면, 제1 경우(CS1)는 제1 신호(NET1)의 천이 시점(Td1) 후에 입력 데이터 신호(D)가 상승 천이하는 경우에 해당하고, 제2 경우(CS2)는 제1 신호(NET1)의 천이 시점(Td1) 전에 입력 데이터 신호(D)가 상승 천이하는 경우에 해당한다. 도 8c를 참조하면, 제3 경우(CS3)는 제2 신호(NET2)의 천이 시점(Td2) 후에 입력 데이터 신호(D)가 하강 천이하는 경우에 해당하고, 제4 경우(CS4)는 제2 신호(NET2)의 천이 시점(Td2) 전에 입력 데이터 신호(D)가 하강 천이하는 경우에 해당한다.
제2 경우(CS2) 및 제4 경우(CS4)와 같이, 입력 클록 신호(CK)가 로직 하이 레벨(H)로 천이한 시점(Tc)부터 네거티브 셋업 시간(tSU1, tSU2)이 경과하기 전에 입력 데이터 신호(D)가 천이하는 경우 래치 입력 신호(ZZ2)가 천이한다. 반면에 제1 경우(CS1) 및 제3 경우(CS3)와 같이, 입력 클록 신호(CK)가 로직 로우 레벨(L)에서 로직 하이 레벨(H)로 천이한 시점(Tc)부터 네거티브 셋업 시간(tSU1, tSU2)이 경과한 후에 입력 데이터 신호(D)가 천이하는 경우 래치 입력 신호(ZZ2)는 천이하지 않는다.
이와 같이, 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭은 입력 클록 신호의 천이 후에도 입력 신호의 천이를 반영하는 네거티브 셋업 시간을 가짐으로써 동작 속도를 향상시킬 수 있다.
도 5, 6, 7, 8b 및 8c는 입력 클록 신호의 천이 후에도 입력 신호의 천이를 반영하는 네거티브 셋업 시간을 갖는 세미-다이나믹 플립-플롭의 본 발명의 실시예들에 따른 레이아웃을 설명하기 위하여 제시된 것이며, 세미-다이나믹 플립-플롭의 구성은 다양하게 변경될 수 있다.
이하, 본 발명의 실시예들에 따른 집적 회로의 레이아웃의 이해를 돕기 위하여 도 9, 10a, 10b 및 10c를 참조하여 스탠다드 셀의 구조에 대하여 먼저 설명한다.
도 9는 스탠다드 셀의 레이아웃의 일 예를 나타내는 도면이고, 도 10a, 10b 및 10c는 도 9의 스탠다드 셀과 동일한 레이아웃을 가질 수 있는 스탠다드 셀의 단면도들이다.
도 10a, 10b 및 10c는 핀펫(FinFET, Fin Field Effect Transistor) 소자를 포함하는 스탠다드 셀의 일부 구성을 예시한 것이다. 도 10a는 도 9의 A-A' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 10b는 도 9의 B-B' 선의 단면에 대응하는 구성을 예시한 단면도이고, 도 10c는 도 9의 C-C' 선의 단면에 대응하는 구성을 예시한 단면도이다.
도 9, 10a, 10b 및 10c를 참조하면, 스탠다드 셀은 수평 방향, 즉 제1 방향(X) 및 제2 방향(Y)으로 연장되는 상면(110A)을 가지는 기판(110)에 형성된다. 스탠다드 셀은 기판(110)으로부터 돌출된 복수의 핀(fin)들 또는 핀형(fin-type) 활성 영역(AC)이 형성되어 있는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)과 이를 분리하는 액티브 컷 영역(ACR)을 포함한다. 실시예들에 따라서 스탠다드 셀의 핀들은 벌크 모스(bulk MOS) 공정의 경우 생략될 수 있다. 복수의 활성 영역(AC)은 제1 방향(X)을 따라 상호 평행하게 연장되어 있다. 기판(110)상에서 복수의 활성 영역(AC) 각각의 사이에는 소자분리막(112)이 형성되어 있다. 복수의 활성 영역(AC)은 소자분리막(112) 위로 핀(fin) 형상으로 돌출되어 있다.
기판(110)상에는 게이트 절연막(118) 및 복수의 게이트 라인들(PC)(11, 12, 13, 14, 15, 16)이 형성되고, 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC)과 교차하는 제2 방향(Y)으로 연장되어 있다. 게이트 절연막(118) 및 복수의 게이트 라인들(PC)은 복수의 활성 영역(AC) 각각의 상면 및 양 측벽과 소자분리막(112)의 상면을 덮으면서 연장된다. 복수의 게이트 라인(PC)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 활성 영역(AC)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
게이트 절연막(118)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트 절연막(118)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다.
복수의 게이트 라인들(PC)은 게이트 절연막(118) 위에서 복수의 활성 영역(AC) 각각의 상면 및 양 측면을 덮으면서 복수의 활성 영역(AC)과 교차하여 연장된다. 게이트 라인(PC) 위에는 게이트 마스크(122)가 형성될 수 있다. 게이트 절연막(118), 게이트 라인(PC) 및 게이트 마스크(122)의 조합을 게이트 구조물이라 칭할 수 있다. 실시예들에 따라서, 게이트 마스크(122)는 생략될 수 있고, 게이트 라인(PC)을 상부의 구조물과 연결하기 위한 도전성 콘택이 형성되는 부분에서만 게이트 마스크(122)가 제거될 수 있다.
일부 실시예들에서, 상기 게이트 라인은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다.
기판(110) 위의 제1 레이어(LY1)에는 복수의 도전성 콘택들(CA, CB)이 형성되어 있다. 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 중 소스/드레인 영역(116)에 연결된 복수의 제1 콘택들(CA)(21, 22, 23, 24, 25, 31, 32, 33, 34, 35)과, 복수의 게이트 라인(11, 12, 13, 14, 15, 16)에 연결된 복수의 제2 콘택들(CB)(41, 42, 43)을 포함한다.
복수의 도전성 콘택들(CA, CB)은 복수의 활성 영역(AC) 및 게이트 라인들(PC)을 덮는 제1 층간절연막(132)에 의해 상호 절연될 수 있다. 복수의 도전성 콘택들(CA, CB)은 제1 층간절연막(132)의 상면과 동일 레벨의 상면을 가질 수 있다. 제1 층간절연막(132)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 층간절연막(132) 위에는 제2 층간절연막(134)과, 제2 층간절연막(134)을 관통하는 복수의 하부 비아 콘택들(V0)(51, 52, 53, 54, 55, 56, 57, 58, 59, 60. 61. 62)이 형성되어 있다. 제2 층간절연막(134)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제2 층간절연막(134) 위에는 제1 레이어(LY1)보다 높은 제2 레이어(LY2)에서 수평 방향으로 연장되는 복수의 배선들(M1)(71, 72, 73, 74, 75, 76, 77, 78)이 형성되어 있다.
복수의 배선들(M1)은 제1 레이어(LY1)와 제2 레이어(LY2)의 사이에 형성된 복수의 하부 비아 콘택들(V0) 중 어느 하나의 하부 비아 콘택(V0)을 통해 복수의 도전성 콘택(CA, CB) 중에서 선택되는 어느 하나의 콘택, 즉 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 복수의 하부 비아 콘택들(V0)은 제2 층간절연막(134)을 관통하여 복수의 도전성 콘택들(CA, CB) 중 어느 하나, 예를 들면 제1 콘택(CA) 또는 제2 콘택(CB)에 연결될 수 있다. 제2 층간절연막(134)에 의해 복수의 하부 비아 콘택(V0)이 상호 절연될 수 있다. 복수의 배선들(71~78)은 스탠다드 셀 내의 복수의 지점들을 전기적으로 연결하는 내부 연결 배선을 포함할 수 있다. 예를 들어, 내부 연결 배선(78)은 하부 비아 콘택들(55, 58)과 제1 콘택들(24, 33)을 통하여 제1 소자 영역(RX1)의 활성 영역과 제2 소자 영역(RX2)의 활성 영역을 전기적으로 연결할 수 있다.
제1 소자 영역(RX1)에 있는 활성 영역(AC)에 제1 파워 레일(71)이 연결되고, 제2 소자 영역(RX2)에 있는 활성 영역(AC)에 제2 파워 레일(72)이 연결될 수 있다. 제1 파워 레일(71) 및 제2 파워 레일(72) 중 하나는 전원 전압을 공급하기 위한 배선이고 다른 하나는 접지 전압을 공급하기 위한 배선일 수 있다. 제1 파워 레일(71) 및 제2 파워 레일(72)은 각각 제2 레이어(LY2)상에서 상호 평행하게 제1 방향(X)으로 연장될 수 있다. 일부 실시예들에서, 제1 파워 레일(71) 및 제2 파워 레일(72)은 다른 배선들(73~78)과 동시에 형성될 수 있다. 복수의 배선들(M1)은 각각 제3 층간절연막(136)을 관통하도록 형성될 수 있다. 제3 층간절연막(136)에 의해 복수의 배선들(M1)이 상호 절연될 수 있다.
제1 파워 레일(71) 및 제2 파워 레일(72) 사이의 제2 방향(Y)의 거리에 따라서 스탠다드 셀의 셀 높이(CH)가 정의될 수 있다. 또한, 제1 파워 레일(71) 및 제2 파워 레일(72)과 평행한 제1 방향(X)을 따라 스탠다드 셀의 셀 폭(CW)이 정의될 수 있다.
본 발명의 실시예들에 따른 집적 회로는 이와 같이 형성되는 다양한 스탠다드 셀들의 각각 또는 이들의 조합에 상응할 수 있다. 이하 설명 및 도시의 편의를 위하여, 신호 및 상기 신호의 노드는 동일한 참조부호를 사용할 수 있다. 예를 들어, CK는 클록 신호를 나타낼 수도 있고, 클록 신호가 인가되는 클록 노드를 나타낼 수도 있다.
도 11은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 클록 트랜지스터들 및 피드백 트랜지스터들의 일 예를 나타내는 도면이고, 도 12a 및 12b는 도 11의 클록 트랜지스터들 및 피드백 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다. 도 12b는 도 12a의 D-D' 선의 단면에 대응하는 구성을 예시한 단면도이다.
도 11에는 도 5, 6 및 7에 도시된 일부의 트랜지스터들만이 도시되어 있고, 도 12a에는 도 11에서 점선의 원들로 표시한 클록 트랜지스터들(PC11, PC21, PC13, NC11, NC21, NC22) 및 피드백 트랜지스터들(PZ21, PZ22)의 레이아웃이 도시되어 있다.
제1 영역(RG1)은 제1 소자 영역(RX11), 제2 소자 영역(RX12) 및 제1 액티브 컷 영역(ACR)을 포함하고, 제2 영역(RG2)은 제3 소자 영역(RX21), 제4 소자 영역(RX22) 및 제2 액티브 컷 영역(ACR2)을 포함하고, 제3 영역(RG3)은 제5 소자 영역(RX31), 제6 소자 영역(RX32) 및 제3 액티브 컷 영역(ACR3)을 포함할 수 있다. 제1 영역(RG1)과 제2 영역(RG2) 사이의 제2 파워 레일(272) 및 제2 영역(RG2)과 제3 영역(RG3) 사이의 제3 파워 레일(273)에 상응하는 영역은 경계 영역이라 칭할 수 있다.
도 11, 12a 및 12b를 참조하면, 세미-다이나믹 플립-플롭에 상응하는 멀티-하이트 스탠다드 셀은 기판(110)에 형성되고, 제1 파워 레일(271), 제2 파워 레일(272), 제3 파워 레일(273), 제4 파워 레일(274) 및 복수의 게이트 라인들(211~223)을 포함할 수 있다.
도 12a에서 동일한 참조 부호의 노드들은 배선 라우팅(미도시)을 통하여 전기적으로 연결될 수 있다. 도전성 콘택들(CA, CB)과 제1 금속층(M1)에 형성되는 배선들은 하부 비아 콘택들(V0)을 통하여 전기적으로 연결될 수 있고, 제1 금속층(M1)에 형성되는 배선들과 제2 금속층(미도시)에 형성되는 배선들은 상부 비아 콘택들(미도시)을 통하여 전기적으로 연결될 수 있다. 제1 금속층(M1)은 최하위의 금속층일 수도 있고, 제1 금속층(M1)의 하부에 다른 금속층이 포함될 수도 있다. 도 12a에 도시된 바와 같이 파워 레일들(271, 272, 273, 274) 및 메탈 배선(281)은 제1 금속층(M1)에 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 라인들의 적어도 일부는 게이트 컷 영역(CLC)에 의해 분리되어 하나의 게이트 라인은 복수의 게이트 세그먼트들을 포함할 수 있다. 예를 들어, 게이트 라인(215)은 3개의 게이트 세그먼트들(215a, 215b, 215c)을 포함할 수 있고, 게이트 라인(216)은 2개의 게이트 세그먼트들(216a, 216b)을 포함할 수 있다. 게이트 라인(217)은 2개의 게이트 세그먼트들(217a, 217b)을 포함할 수 있다.
게이트 세그먼트(216a)는 제1 클록 게이트 라인에 해당하고, 게이트 세그먼트(215b)는 제2 클록 게이트 라인에 해당하고, 게이트 세그먼트(217b)는 피드백 게이트 라인에 해당한다.
제1 클록 게이트 라인(216a)은 제1 영역(RG1) 및 제2 영역(RG2)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 입력 클록 신호(CK)를 수신한다. 제2 클록 게이트 라인(215b)은 제1 방향(X)으로 제1 클록 게이트 라인(216a)과 인접하고 제2 영역(RG2)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 입력 클록 신호(CK)를 수신한다. 제1 클록 게이트 라인(216a)은 제1 영역(RG1), 제2 영역(RG2) 및 제1 영(RG1)역과 제2 영역(RG2) 사이의 경계에서 게이트 컷 영역(GLC)에 의해 분리되지 않을 수 있다.
제1 클록 게이트 라인(216a)은, 제1 영역(RG1)에 형성되는 출력 회로(1500)의 클록 트랜지스터들(PC31, NC22)의 게이트 전극들 및 제2 영역(RG2)에 형성되는 제2 회로(1300)의 클록 트랜지스터들(NC21, PC21)의 게이트 전극들을 형성할 수 있다. 제2 클록 게이트 라인(215b)는 제2 영역(RG2)에 형성되는 제1 회로(1100)의 클록 트랜지스터들(NC11, PC11)의 게이트 전극들을 형성할 수 있다.
도 12a 및 12b를 참조하면, 제1 클록 게이트 라인(216a) 및 제2 클록 게이트 라인(215b)는 게이트 연결 비아(311)를 통해서 전기적으로 연결될 수 있다. 게이트 연결 비아(311)는 제2 영역(RG2)의 최하위의 금속층(M1)보다 하부에서 제1 방향(X)으로 신장되어 형성될 수 있다. 게이트 연결 비아(311)는 도전성 콘택(CB)과 동일한 재질로 형성될 수 있다.
피드백 게이트 라인(217b)은 제1 방향(X)으로 제2 클록 게이트 라인(215b)의 맞은 편에서 제1 클록 게이트 라인(216a)과 인접하고 제2 영역(RG2) 및 제3 영역(RG3)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 제1 피드백 신호(FB)를 수신한다. 제1 피드백 신호(FB)는 메탈 배선(281)을 통하여 인가될 수 있다. 피드백 게이트 라인(217b)은 제3 영역(RG3)에 형성되는 출력 회로(1500)의 피드백 트랜지스터들(PZ21, NZ21)의 게이트 전극들을 형성할 수 있다.
도 13a 및 13b는 도 11의 클록 트랜지스터들 및 피드백 트랜지스터들의 배치에 관한 레이아웃의 다른 일 실시예를 나타내는 도면이다. 도 13b는 도 13a의 E-E' 선의 단면에 대응하는 구성을 예시한 단면도이다. 이하 도 11 및 12a와 중복되는 설명은 생략될 수 있다.
도 11, 13a 및 13b를 참조하면, 게이트 라인(212)은 2개의 게이트 세그먼트들(212a, 212b)을 포함할 수 있고, 게이트 라인(213)은 2개의 게이트 세그먼트들(213a, 213b)을 포함할 수 있고, 게이트 라인(214)은 2개의 게이트 세그먼트들(214a, 214b)을 포함할 수 있고, 게이트 라인(215)은 2개의 게이트 세그먼트들(215a, 215b)을 포함할 수 있다.
게이트 세그먼트(212a)는 제1 클록 게이트 라인에 해당하고, 게이트 세그먼트(213b)는 제2 클록 게이트 라인에 해당하고, 게이트 세그먼트(215b)는 피드백 게이트 라인에 해당한다.
제1 클록 게이트 라인(212a)는 제1 영역(RG1) 및 제2 영역(RG2)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 제1 영역(RG1)에 형성되는 출력 회로(1500)의 클록 트랜지스터(PC31)과 제2 회로(1300)의 클록 트랜지스터(NC22)의 게이트 전극들 및 제2 영역(RG2)에 형성되는 제2 회로(1300)의 클록 트랜지스터들(NC21, PC21)의 게이트 전극들을 형성하고 입력 클록 신호(CK)를 수신한다. 입력 클록 신호(CK)는 게이트 연결 배선(282)을 통하여 인가될 수 있다. 제2 클록 게이트 라인(213b)은 제1 방향(X)으로 제1 클록 게이트 라인(212a)과 인접하고 제2 영역(RG2) 및 제3 영역(RG3)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 제3 영역(RG3)에 형성되는 제1 회로(1100)의 클록 트랜지스터들(PC11, NC11)의 게이트 전극들을 형성하고 입력 클록 신호(CK)를 수신한다.
도 13a 및 13b를 참조하면, 제1 클록 게이트 라인(212a) 및 제2 클록 게이트 라인(213b)은 게이트 연결 배선(282)를 통해서 전기적으로 연결될 수 있다. 게이트 연결 배선(282)은 제2 영역(RG2)의 금속층(M1)에서 제1 방향(X)으로 신장되어 형성될 수 있다.
이하, 도 14 내지 23을 참조하여, 세미-다이나믹 플립-플롭에 상응하는 멀티-하이트 스탠다드 셀의 다른 노드들에 관한 레이아웃의 실시예들을 설명한다. 이하 도 11 및 12a와 중복되는 설명은 생략될 수 있다.
도 14는 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 피드백 트랜지스터들의 일 예를 나타내는 도면이고, 도 15는 도 14의 피드백 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다.
도 14에는 도 5, 6 및 7에 도시된 일부의 트랜지스터들만이 도시되어 있고, 도 15에는 도 14에서 점선의 원들로 표시한 피드백 트랜지스터들(PZ11, PZ13, NZ11, NZ23)의 레이아웃이 도시되어 있다.
도 14 및 15를 참조하면, 게이트 라인(222)은 2개의 게이트 세그먼트들(222a, 222b)을 포함할 수 있다. 게이트 세그먼트(222b)는 피드백 게이트 라인에 해당한다.
피드백 게이트 라인(222b)은 제2 영역(RG2) 및 제3 영역(RG3)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 제2 피드백 신호(ZZ1N)를 수신한다. 제2 피드백 신호(ZZ1N)는 메탈 배선(284)을 통하여 인가될 수 있다. 피드백 게이트 라인(222b)은 제2 영역(RG2) 및 제3 영역(RG3)에 형성되는 제1 회로(1100)의 피드백 트랜지스터들(PZ11, PZ13, NZ11) 및 제2 회로(1300)의 피드백 트랜지스터(NZ23)의 게이트 전극들을 형성할 수 있다.
도 16은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 반전 클록 트랜지스터들의 일 예를 나타내는 도면이고, 도 17은 도 16의 반전 클록 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다.
도 16에는 도 5, 6 및 7에 도시된 일부의 트랜지스터들만이 도시되어 있고, 도 17에는 도 16에서 점선의 원들로 표시한 반전 클록 트랜지스터들(PC12, PC13, NC12)의 레이아웃이 도시되어 있다.
도 16 및 17을 참조하면, 게이트 라인(218)은 2개의 게이트 세그먼트들(218a, 218b)을 포함할 수 있다. 게이트 세그먼트(218b)는 반전 클록 게이트 라인에 해당한다.
반전 클록 게이트 라인(218b)은 제2 영역(RG2) 및 제3 영역(RG3)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 반전 클록 신호(CKN)를 수신한다. 반전 클록 신호(CKN)는 메탈 배선(285)을 통하여 인가될 수 있다. 반전 클록 게이트 라인(218b)은 제2 영역(RG2) 및 제3 영역(RG3)에 형성되는 제1 회로(1100)의 반전 클록 트랜지스터들(PC12, PC13, NC12)의 게이트 전극들을 형성할 수 있다.
도 18은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 출력 버퍼의 일 예를 나타내는 도면이고, 도 19는 도 18의 출력 버퍼에 포함되는 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다.
도 18에는 출력 버퍼(1520)에 포함되는 인버터들을 형성하는 인버터 트랜지스터들(PO1~PO4, NO1~NO4)이 도시되어 있고, 도 19에는 도 18에서 점선의 원들로 표시한 인버터 트랜지스터들(PO1~PO4, NO1~NO4)의 레이아웃이 도시되어 있다.
도 18 및 19를 참고하면, 출력 버퍼(1520)는 래치 회로(1510)의 래치 출력 신호(ZZ2)를 발생하는 노드 및 출력 신호(QN)를 발생하는 출력 노드 사이에 병렬로 연결된 복수의 인버터들을 포함할 수 있다. 출력 버퍼(1520)는 구현하고자 하는 출력 드라이빙 강도에 따라서 다양한 개수의 인버터들이 병렬로 연결될 수 있고, 도 18 및 19에는 예시적으로 4개의 인버터들이 병렬로 연결된 실시예가 도시되어 있다.
게이트 라인(212)은 2개의 게이트 세그먼트들(212a, 212b)을 포함할 수 있고, 게이트 라인(213)은 2개의 게이트 세그먼트들(213a, 213b)을 포함할 수 있다. 게이트 세그먼트(212a)는 제1 인버터 게이트 라인에 해당하고, 게이트 세그먼트(213a)는 제2 인버터 게이트 라인에 해당한다.
제1 인버터 게이트 라인(212a)은 제1 영역(RG1) 및 제2 영역(RG2)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 래치 출력 신호(ZZ2)를 수신한다. 제2 인버터 게이트 라인(213a)은 제1 방향(X)으로 제1 인버터 게이트 라인(212a)과 인접하고 제1 영역(RG1) 및 제2 영역(RG2)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 래치 출력 신호(ZZ2)를 수신한다. 제1 인버터 게이트 라인(212a) 및 제2 인버터 게이트 라인(213a)은 출력 버퍼(1520)의 복수의 인버터들에 포함되는 인버터 트랜지스터들(PO1~PO4, NO1~NO4)의 게이트 전극들을 형성한다.
제1 인버터 게이트 라인(212a) 및 제2 인버터 게이트 라인(213a)은 제1 게이트 연결 비아(312) 및 제2 게이트 연결 비아(313)를 통해서 전기적으로 연결될 수 있다. 도 12b를 참조하여 설명한 바와 같이, 제1 게이트 연결 비아(312)는 제1 영역(RG1)의 최하위의 금속층(M1)보다 하부에서 제1 방향(X)으로 신장되어 형성되고, 제2 게이트 연결 비아(313)는 제2 영역(RG1)의 최하위의 금속층(M1)보다 하부에서 제1 방향(X)으로 신장되어 형성될 수 있다.
피모스 트랜지스터들(PO1~PO4)의 드레인 영역들 및 엔모스 트랜지스터들(NO1~NO4)의 드레인 영역들은 드레인 연결 배선들(286, 287)을 통하여 전기적으로 형성될 수 있다. 도면에 도시하지는 않았으나, 드레인 연결 배선들(286, 287)은 상부의 메탈 배선을 통해서 서로 전기적으로 연결될 수 있다.
도 20은 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 스캔 입력 트랜지스터들의 일 예를 나타내는 도면이고, 도 21은 도 20의 스캔 입력 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다.
도 20에는 도 5에 도시된 일부의 트랜지스터들만이 도시되어 있고, 도 21에는 도 20에서 점선의 원들로 표시한 스캔 입력 트랜지스터들(PZ11, PZ13, NZ11, NZ23)의 레이아웃이 도시되어 있다.
도 20 및 21을 참조하면, 게이트 라인(212)은 3개의 게이트 세그먼트들(212a, 212b, 212c)을 포함하고, 게이트 라인(213)은 2개의 게이트 세그먼트들(213a, 213b)을 포함할 수 있다. 게이트 세그먼트(212b)는 스캔 입력 게이트 라인에 해당하고, 게이트 세그먼트(213b)는 반전 스캔 입력 게이트 라인에 해당한다.
스캔 입력 게이트 라인(212b)은 제2 영역(RG2)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 스캔 입력 신호(SI)를 반전하여 반전 스캔 입력 신호(SIN)를 발생하는 제2 영역(RG2)의 스캔 입력 트랜지스터들(NS12, PS13)의 게이트 전극들을 형성하고 스캔 입력 신호(SI)를 수신한다.
반전 스캔 입력 게이트 라인(213b)은 제1 방향(X)으로 스캔 입력 게이트 라인(212b)과 인접하고 제2 영역(RG2) 및 제3 영역(RG3)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 반전 스캔 입력 신호(SIN)를 반전하여 지연 스캔 입력 신호(SEN)를 발생하는 제3 영역(RG3)의 스캔 입력 트랜지스터들(PS14, NS13)의 게이트 전극들을 형성한다.
제2 영역(RG2)의 스캔 입력 트랜지스터들(NS12, PS13)의 드레인 영역들 및 반전 스캔 입력 게이트 라인(213b)은 배선(291)을 통하여 전기적으로 연결될 수 있다. 한편, 제3 영역(RG3)의 스캔 입력 트랜지스터들(PS14, NS13)의 드레인 영역들은 배선(292)를 통하여 전기적으로 연결될 수 있다.
도 22는 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭에 포함되는 스캔 인에이블 트랜지스터들의 일 예를 나타내는 도면이고, 도 23은 도 22의 스캔 인에이블 트랜지스터들의 배치에 관한 레이아웃의 일 실시예를 나타내는 도면이다.
도 22에는 도 5, 6 및 7에 도시된 일부의 트랜지스터들만이 도시되어 있고, 도 23에는 도 22에서 점선의 원들로 표시한 스캔 인에이블 트랜지스터들(PS11, PS15, NS14, NS21)의 레이아웃이 도시되어 있다.
도 22 및 23을 참조하면, 게이트 라인(220)은 2개의 게이트 세그먼트들(220a, 220b)을 포함할 수 있다. 게이트 세그먼트(220b)는 스캔 인에이블 게이트 라인에 해당한다.
스캔 인에이블 게이트 라인(220b)은 제2 영역(RG2) 및 제3 영역(RG3)에 걸쳐서 제2 방향(Y)으로 신장되어 형성되고 스캔 인에이블 신호(SE)를 수신한다. 스캔 인에이블 신호(SE)는 메탈 배선(293)을 통하여 인가될 수 있다. 스캔 인에이블 게이트 라인(220b)은 제2 영역(RG2) 및 제3 영역(RG3)에 형성되는 제1 회로(1100)의 스캔 인에이블 트랜지스터들(PS11, PS15, NS14)의 게이트 전극들 및 제2 회로(1300)의 스캔 인에이블 트랜지스터(NS21)의 게이트 전극을 형성할 수 있다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭은 멀티-하이트 스탠다드 셀로 구현되어 소모 전력에 큰 영향을 미치는 노드들을 효율적으로 배치하고, 동일 또는 상호관련된 노드들의 인접 배치를 통해 게이트 라인을 이용하여 상기 노드들을 연결함으로써 불필요한 메탈 배선들을 제거함으로써 세미-다이나믹 플립-플롭 및 이를 포함하는 집적 회로의 동작 속도를 향상하고 소모 전력을 감소하고 설계 효율을 향상시킬 수 있다.
도 24a 및 도 24b는 본 발명의 실시예들에 따른 세미-다이나믹 플립-플롭을 스캔 테스트 회로를 나타내는 도면들이다.
반도체 칩을 테스트하기 위하여 사용되는 DFT(Device for Testability) 기술은 칩의 품질을 유지하기 위해 널리 사용되고 있다. 그 중에서도 스캔 테스트(Scan Test) 기술은 오래된 기술이면서 여전히 칩의 테스트 기술에서 중요한 비중을 차지하고 있다. 스캔 입력을 갖는 플립-플롭은 반도체 장치의 DFT를 위해 테스트 스캔 신호를 입력받아 반도체 회로 내의 논리 회로부를 테스트하기 위한 것으로, 논리 회로의 시험을 용이하게 수행하기 위해 설계 초기부터 테스트를 고려하여 설계한 것이다.
한편, DFT는 반도체 칩의 테스트 시간을 최소화하기 위하여 DFT 설계시 내부 스캔 체인 생성시 사용되는 스캔 셀(Scan cell)과 이를 이용한 칩 테스트 장치를 말한다. 일반적으로 이러한 DFT를 위해 스캔 셀 방법 및 BIST(Built-in Self-Test) 방법 등이 많이 사용된다. 여기서, 스캔 셀 방법이란 칩의 테스트 가능성을 높이기 위해, 회로 중의 플립-플롭을 테스트 목적을 위해 일련의 쉬프트 레지스터로 구성하고, 테스트 시에는 스캔 테스트 경로를 통하여 플립-플롭으로의 테스트 데이터 인가나 플립-플롭의 값을 관측하는 방식을 말한다.
도 24a는 스캔 입력 신호(SI)를 이용하는 스캔 테스트 회로를 나타내고, 도 24b는 반전 스캔 입력 신호(SIN)를 이용하는 스캔 테스트 회로를 나타낸다.
도 24a를 참조하면, 스캔 테스트 회로(800)는 조합 회로부(802) 및 순차 회로부(804) 및 인버터들(801, 803, 805, 807)을 포함한다. 조합 회로부(802)는 제1 내지 제3 조합 논리(810, 820, 830)를 포함한다. 순차 회로부(804)는 제1 스캔 플립-플롭(840) 및 제2 스캔 플립-플롭(850)을 포함한다.
제1 조합 로직 회로(810)는 복수의 데이터(DATA_IN)를 연산하여 제1 스캔 플립-플롭(840)에 입력 데이터로 제공한다. 제1 스캔 플립-플롭(840)은 입력 클록 신호(CK)에 동기되어 노말 모드(예를 들어, 스캔 인에이블 신호(SE)가 로직 로우 레벨)에서는 입력 데이터 신호(D)에 상응하는 출력 데이터(Q)를 제공하고, 스캔 테스트 모드(예를 들어, 스캔 인에이블 신호(SE)가 로직 하이 레벨)에서는 스캔 입력 신호(SI)에 상응하는 출력 데이터(Q)를 제공한다. 제2 조합 로직 회로(820)는 제1 스캔 플립-플롭(840)의 출력 데이터(Q)를 연산하여 제2 스캔 플립-플롭(850)의 입력 데이터(D)로 제공한다.
제2 스캔 플립-플롭(850)은 제1 스캔 플립-플롭(850)의 출력(Q)을 스캔 입력(SI)으로 수신한다. 또한 제2 스캔 플립-플롭(850)도 스캔 인에이블 신호(SE)와 입력 클록 신호(CK)를 수신한다. 제3 조합 로직 회로(830)는 제2 스캔 플립-플롭(830)의 출력 데이터(Q)를 연산하여 복수의 출력 데이터(DATA_OUT)로 제공한다. 또한 스캔 테스트 모드에서는 제2 스캔 플립-플롭(850)의 출력 데이터(Q)를 인버터들(805, 807)을 거쳐 스캔 출력(SO)으로 제공된다.
도 24b를 참조하면, 조합 회로부(802) 및 순차 회로부(904) 및 인버터들(901, 903)을 포함한다. 조합 회로부(802)는 제1 내지 제3 조합 논리회로(810, 820, 830)를 포함한다. 순차 회로부(904)는 제1 스캔 플립-플롭(910) 및 제2 스캔 플립-플롭(920)을 포함한다. 도 24b의 스캔 테스트 회로(900)는 제1 스캔 플립-플롭(910)과 제2 스캔 플립-플롭(920)이 반전 스캔 입력 신호(SIN)를 수신하고, 반전 출력 신호(QN)를 출력하는 것 이외에는 도 24a의 스캔 테스트 회로와 구성 및 동작이 유사하다. 따라서 상세한 설명은 생략한다.
도 24a의 스캔 플립-플롭들(840, 850) 및 도 24b의 스캔 플립-플롭들(910, 920)은 스캔 테스트 모드에서 입력 클록 신호(CK)에 동기되어 스캔 입력 데이터(SI)를 추종하는 스캔 출력(SO)을 제공할 수 있다. 또한 도 24a의 스캔 테스트 회로(800)와 도 24b의 스캔 테스트 회로(900)는 노말 모드에서는 복수의 입력 데이터(DATA_IN)를 연산하여 복수의 출력 데이터(DATA_OUT)로 제공하고, 스캔 테스트 모드에서는 스캔 테스트 경로를 구성하여 스캔 입력 신호(SI)에 따른 스캔 출력(SO)을 제공하므로 조합 로직 회로들(810, 820, 830)의 오작동 여부를 쉽게 파악할 수 있다.
도 25는 본 발명의 실시예들에 따른 집적 회로의 설계 방법을 나타내는 순서도이다.
도 25의 집적 회로의 설계 방법은 집적 회로의 레이아웃을 설계하는 방법 일 수 있고 집적 회로의 설계를 위한 툴(tool)에서 수행될 수 있다. 일 실시예에서, 상기 집적 회로를 설계하기 위한 툴은 프로세서에 의해 수행되는 복수의 명령들을 포함하는 프로그램일 수 있다.
도 25를 참조하면, 집적 회로를 정의하는 입력 데이터를 수신한다(S100). 일반적으로 집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 상기 셀은 스탠다드 셀이고, 상기 셀 라이브러리는 스탠다드 셀 라이브러리(standard cell library)일 수 있다.
일 실시예에서, 상기 입력 데이터는 집적 회로의 동작(behavior)에 대한 추상적 형태로부터, 예컨대 RTL(register transfer level)에서 정의된 데이터로부터 셀 라이브러리를 이용하여 합성(synthesis)에 의해서 생성된 데이터일 수 있다. 예를 들면, 입력 데이터는 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 정의된 집적 회로가 합성됨으로써 생성된 비트스트림(bitstream) 또는 네트리스트(netlist)일 수 있다.
다른 실시예에서, 상기 입력 데이터는 집적 회로의 레이아웃을 정의하는 데이터일 수 있다. 예를 들면, 입력 데이터는 반도체 물질, 금속, 절연체 등으로서 구현된 구조체를 정의하는 기하학적인 정보를 포함할 수 있다. 입력 데이터가 나타내는 집적 회로의 레이아웃은 셀들의 레이아웃을 포함할 수 있고, 셀들을 서로 연결하는 도선들을 포함할 수 있다.
스탠다드 셀 라이브러리에 포함되는 복수의 스탠다드 셀들의 일부로서 적어도 하나의 멀티-하이트 스탠다드 셀을 제공한다(S200).
스탠다드 셀은 레이아웃의 크기가 미리 정해진 규칙을 만족하고 미리 정해진 기능을 갖는 집적 회로의 단위를 의미한다. 예를 들어, 스탠다드 셀은 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립-플롭 및 래치 등과 같은 저장 요소(storage element)에 대응할 수 있다.
멀티-하이트 스탠다드 셀은, 도 1 내지 23을 참조하여 설명한 바와 같이, 게이트 라인을 이용한 효율적인 라우팅 및 이에 기초한 트랜지스터 배치 구조를 포함하는 세미-다이나믹 플립-플롭에 상응할 수 있다.
스탠다드 셀 라이브러리는 복수의 스탠다드 셀들에 대한 정보를 포함할 수 있다. 예를 들어, 스탠다드 셀 라이브러리는 스탠다드 셀의 명칭, 스탠다드 셀의 기능에 대한 정보, 타이밍 정보, 전력 정보 및 레이아웃 정보 등을 포함할 수 있다. 스탠다드 셀 라이브러리는 스토리지에 저장되어 있을 수 있고, 상기 스토리지에 액세스함으로써 스탠다드 셀 라이브러리가 제공될 수 있다.
상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하고(S300), 상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성한다(S400).
일 실시예에서, 수신된 입력 데이터가 집적 회로를 합성함으로써 생성된 비트스트림 또는 네트리스트와 같은 데이터인 경우, 출력 데이터는 비트스트림 또는 네트리스트일 수 있다. 다른 실시예에서, 수신된 입력 데이터가, 예컨대 GDSII(Graphic Data System II) 형식(format)을 가지는 집적 회로의 레이아웃을 정의하는 데이터인 경우, 출력 데이터의 형식 역시 집적 회로의 레이아웃을 정의하는 데이터일 수 있다.
도 26은 본 발명의 일 실시예에 따른 집적 회로의 레이아웃을 나타내는 도면이다.
도 26의 집적 회로(3000)는 ASIC(application specific integrated circuit)일 수 있다. 집적 회로(300)의 레이아웃은 스탠다드 셀들(SC1~SC12)의 배치 및 라우팅을 수행하여 결정될 수 있다. 파워는 파워 레일들(511~516)을 통하여 스탠다드 셀들(SC1~SC12)에 제공될 수 있다. 파워 레일들(511~516)은 제1 전원 전압(VDD)을 공급하는 하이 파워 레일들(511, 513, 515) 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 공급하는 로우 파워 레일들(512, 514, 516)을 포함한다. 예를 들어, 제1 전원 전압(VDD)은 양의 전압이고 제2 전원 전압(VSS)은 접지 전압(즉, 0 V) 또는 음의 전압일 수 있다.
하이 파워 레일들(511, 513, 515) 및 로우 파워 레일들(512, 514, 516)은, 서로 평행하게 행 방향(X)으로 길게 신장되고 열 방향(Y)으로 하나씩 교번적으로(alternately) 배열되어 열 방향(Y)으로 배열된 복수의 회로 행들(CR1~CR5)의 경계를 이룰 수 있다. 도 26에 도시된 파워 레일들의 개수 및 회로 행들의 개수는 예시적인 것이며 이들의 개수는 다양하게 결정될 수 있다.
예를 들어, 파워는 열 방향(Y)으로 길게 신장된 파워 메쉬 루트들(power mesh routes)(521~524)을 통하여 파워 레일들(511~516)로 분배될 수 있다. 도 26에서 일부 파워 메쉬 루트들(522, 524)은 제1 전원 전압(VDD)을 공급하고 다른 파워 메쉬 루트들(521, 523)은 제2 전원 전압(VSS)을 공급할 수 있다. 파워 메쉬 루트들(521~524)과 파워 레일(511~516)은 비아(via)와 같은 수직 콘택들(VC)을 통하여 서로 전기적으로 연결될 수 있다.
일반적으로 회로 행들(CR1~CR5)의 각각은 상하의 경계들에 배치되는 파워 레일 쌍에 결합되어 전원을 공급받을 수 있다. 예를 들어, 제1 회로 행(CR1)에 배치된 싱글-하이트 스탠다드 셀들(SC1, SC2, SC3, SC4)은 상응하는 파워 레일 쌍(511, 512)에 결합될 수 있다.
예를 들어, 도 26에 도시된 바와 같이, 제6 스탠다드 셀(SC6)은 제2 및 제3 회로 행들(CR2, CR3)에 걸쳐 배치된 더블-하이트 스탠다드 셀에 해당하고, 제7 스탠다드 셀(SC7)은 제2, 제3 및 제4 회로 행들(CR2, CR3, CR4)에 걸쳐 배치된 트리플-하이트 스탠다드 셀에 해당할 수 있다. 이와 같이, 싱글-하이트 스탠다드 셀들(SC1~SC5, SC8~SC12))과 멀티-하이트 셀들(SC6, SC7)의 적절한 배치 및 라우팅을 통하여 집적 회로(3000)의 면적을 감소하고 성능을 향상시킬 수 있다.
도 27은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 27을 참조하면, 모바일 장치(4000)는 어플리케이션 프로세서(4100), 통신 모듈(4200), 디스플레이/터치 모듈(4300), 저장 장치(4400), 및 모바일 램(4500)을 포함한다.
어플리케이션 프로세서(4100)는 모바일 장치(4000)의 전반적인 동작을 제어한다. 어플리케이션 프로세서(4100)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 통신 모듈(4200)은 외부와의 유선 통신 및/또는 무선 통신을 제어하도록 구현될 수 있다. 디스플레이/터치 모듈(4300)은 어플리케이션 프로세서(4100)에서 처리된 데이터를 디스플레이 하거나, 터치 패널로부터 데이터를 입력 받도록 구현될 수 있다. 저장 장치(4400)는 사용자의 데이터를 저장하도록 구현될 수 있다.
저장 장치(4400)는 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 솔리드 스테이트 드라이브(SSD, solid state drive), 유니버셜 플래시 스토리지(UFS, universal flash storage) 장치일 수 있다.
모바일 램(4500)은 모바일 장치(4000)의 처리 동작 시 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 예를 들어, 모바일 램(4500)은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리일 수 있다.
모바일 장치(4000)의 구성 요소들 중 적어도 하나는 본 발명의 실시예들에 따른 적어도 하나 이상의 멀티-하이트 스탠다드 셀들을 포함할 수 있다. 전술한 바와 같이, 상기 멀티-하이트 스탠다드 셀들은 스탠다드 셀 라이브러리에 포함될 수 있고, 툴을 이용한 자동 배치 및 라우팅(automatic placement and routing)을 통하여 모바일 장치(4000)에 포함되는 집적 회로를 설계 할 수 있다.
본 발명의 실시예들은 임의의 전자 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 제1 파워 레일, 제2 파워 레일, 제3 파워 레일과 제4 파워 레일; 및
    상기 반도체 기판의 상부에서 상기 제1 파워 레일과 상기 제2 파워 레일 사이의 제1 영역, 상기 제2 파워 레일과 상기 제3 파워 레일 사이의 제2 영역 및 상기 제3 파워 레일과 상기 제4 파워 레일 사이의 제3 영역 중에서 적어도 2개의 영역들에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 입력 클록 신호를 수신하는 적어도 하나의 클록 게이트 라인을 포함하는 세미-다이나믹 플립-플롭.
  2. 제1 항에 있어서,
    상기 세미-다이나믹 플립-플롭은 상기 입력 클록 신호의 천이 후에도 입력 신호의 천이를 반영하는 네거티브 셋업 시간을 갖는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  3. 제1 항에 있어서,
    입력 데이터 신호, 상기 입력 클록 신호 및 제2 피드백 신호에 기초하여 제1 피드백 신호를 발생하는 제1 회로;
    상기 입력 데이터 신호, 상기 입력 클록 신호 및 상기 제1 피드백 신호에 기초하여 상기 제2 피드백 신호 및 래치 입력 신호를 발생하는 제2 회로; 및
    상기 입력 클록 신호 및 상기 래치 입력 신호에 기초하여 상기 입력 데이터 신호에 상응하는 출력 신호를 발생하는 출력 회로를 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  4. 제3 항에 있어서,
    상기 적어도 하나의 클록 게이트 라인은,
    상기 제1 영역 및 상기 제2 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 입력 클록 신호를 수신하는 제1 클록 게이트 라인; 및
    상기 제1 방향으로 상기 제1 클록 게이트 라인과 인접하고 상기 제2 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 입력 클록 신호를 수신하는 제2 클록 게이트 라인을 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  5. 제4 항에 있어서,
    상기 제1 클록 게이트 라인은,
    상기 제1 영역에 형성되는 상기 출력 회로의 클록 트랜지스터들의 게이트 전극들 및 상기 제2 영역에 형성되는 상기 제2 회로의 클록 트랜지스터들의 게이트 전극들을 형성하고,
    상기 제2 클록 게이트 라인은,
    상기 제2 영역에 형성되는 상기 제1 회로의 클록 트랜지스터들의 게이트 전극들을 형성하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  6. 제4 항에 있어서,
    상기 제1 클록 게이트 라인은 상기 제1 영역, 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이의 경계에서 게이트 컷 영역에 의해 분리되지 않는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  7. 제4 항에 있어서,
    상기 제2 영역의 최하위의 금속층보다 하부에서 상기 제1 방향으로 신장되어 형성되고 상기 제1 클록 게이트 라인 및 상기 제2 클록 게이트 라인을 전기적으로 연결하는 게이트 연결 비아를 더 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  8. 제4 항에 있어서,
    상기 제1 방향으로 상기 제2 클록 게이트 라인의 맞은 편에서 상기 제1 클록 게이트 라인과 인접하고 상기 제2 영역 및 상기 제3 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 제1 피드백 신호를 수신하는 피드백 게이트 라인을 더 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  9. 제3 항에 있어서,
    상기 적어도 하나의 클록 게이트 라인은,
    상기 제1 영역 및 상기 제2 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 입력 클록 신호를 수신하는 제1 클록 게이트 라인; 및
    상기 제1 방향으로 상기 제1 클록 게이트 라인과 인접하고 상기 제2 영역 및 상기 제3 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 입력 클록 신호를 수신하는 제2 클록 게이트 라인을 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  10. 제9 항에 있어서,
    상기 제2 영역의 금속층에서 상기 제1 방향으로 신장되어 형성되고 상기 제1 클록 게이트 라인 및 상기 제2 클록 게이트 라인을 전기적으로 연결하는 게이트 연결 배선을 더 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  11. 제3 항에 있어서,
    상기 제2 영역 및 상기 제3 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 제2 피드백 신호를 수신하는 피드백 게이트 라인을 더 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  12. 제3 항에 있어서,
    상기 제2 영역 및 상기 제3 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 입력 클록 신호를 반전한 반전 클록 신호를 수신하는 반전 클록 게이트 라인을 더 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  13. 제3 항에 있어서, 상기 출력 회로는,
    상기 래치 입력 신호를 래치하는 래치 회로; 및
    상기 래치 회로의 래치 출력 신호를 발생하는 노드 및 상기 출력 신호를 발생하는 출력 노드 사이에 병렬로 연결된 복수의 인버터들을 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  14. 제13 항에 있어서,
    상기 제1 영역 및 상기 제2 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 래치 출력 신호를 수신하는 제1 인버터 게이트 라인; 및
    상기 제1 방향으로 상기 제1 인버터 게이트 라인과 인접하고 상기 제1 영역 및 상기 제2 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 래치 출력 신호를 수신하는 제2 인버터 게이트 라인을 더 포함하고,
    상기 제1 인버터 게이트 라인 및 상기 제2 인버터 게이트 라인은 상기 복수의 인버터들에 포함되는 인버터 트랜지스터들의 게이트 전극들을 형성하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  15. 제14 항에 있어서,
    상기 제1 영역의 최하위의 금속층보다 하부에서 상기 제1 방향으로 신장되어 형성되고 상기 제1 클록 게이트 라인 및 상기 제2 클록 게이트 라인을 전기적으로 연결하는 제1 게이트 연결 비아;
    상기 제2 영역의 상기 최하위의 금속층보다 하부에서 상기 제1 방향으로 신장되어 형성되고 상기 제1 클록 게이트 라인 및 상기 제2 클록 게이트 라인을 전기적으로 연결하는 제2 게이트 연결 비아; 및
    상기 인버터 트랜지스터들 중에서 피모스 트랜지스터들의 드레인 영역들 및 상기 인버터 트랜지스터들 중에서 엔모스 트랜지스터들의 드레인 영역들을 전기적으로 형성하는 드레인 연결 배선을 더 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  16. 제1 항에 있어서,
    입력 데이터 신호, 상기 입력 클록 신호, 스캔 인에이블 신호, 스캔 입력 신호 및 제2 피드백 신호에 기초하여 제1 피드백 신호를 발생하는 제1 회로;
    상기 입력 데이터 신호, 상기 입력 클록 신호, 상기 스캔 인에이블 신호 및 상기 제1 피드백 신호에 기초하여 상기 제2 피드백 신호 및 래치 입력 신호를 발생하는 제2 회로; 및
    상기 입력 클록 신호 및 상기 래치 입력 신호에 기초하여 상기 입력 데이터 신호 또는 상기 스캔 입력 신호에 상응하는 출력 신호를 발생하는 출력 회로를 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  17. 제16 항에 있어서,
    상기 제2 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 스캔 입력 신호를 반전하여 반전 스캔 입력 신호를 발생하는 상기 제2 영역의 스캔 입력 트랜지스터들의 게이트 전극들을 형성하고 상기 스캔 입력 신호를 수신하는 스캔 입력 게이트 라인;
    상기 제1 방향으로 상기 스캔 입력 게이트 라인과 인접하고 상기 제2 영역 및 상기 제3 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 반전 스캔 입력 신호를 반전하여 지연 스캔 입력 신호를 발생하는 상기 제3 영역의 스캔 입력 트랜지스터들의 게이트 전극들을 형성하는 반전 스캔 입력 게이트 라인; 및
    상기 제2 영역의 스캔 입력 트랜지스터들의 드레인 영역들 및 상기 반전 스캔 입력 게이트 라인을 전기적으로 연결하는 배선을 더 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  18. 제16 항에 있어서,
    상기 제2 영역 및 상기 제3 영역에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 상기 스캔 인에이블 신호를 수신하는 스캔 인에이블 게이트 라인을 더 포함하는 것을 특징으로 하는 세미-다이나믹 플립-플롭.
  19. 반도체 기판;
    상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 복수의 파워 레일들; 및
    상기 반도체 기판의 상부에서 상기 복수의 파워 레일들 사이의 복수의 영역들 중에서 적어도 2개의 영역들에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 입력 클록 신호를 수신하는 적어도 하나의 클록 게이트 라인을 포함하는 세미-다이나믹 플립-플롭.
  20. 집적 회로를 정의하는 입력 데이터를 수신하는 단계;
    스탠다드 셀 라이브러리(standard cell library)에 포함되는 복수의 스탠다드 셀들의 일부로서 세미-다이나믹 플립-플롭에 상응하는 멀티-하이트 스탠다드 셀을 제공하는 단계;
    상기 입력 데이터 및 상기 스탠다드 셀 라이브러리에 기초하여 배치 및 라우팅(placement and routing)을 수행하는 단계; 및
    상기 배치 및 라우팅의 결과에 기초하여 상기 집적 회로를 정의하는 출력 데이터를 생성하는 단계를 포함하고,
    상기 세미-다이나믹 플립-플롭은,
    반도체 기판;
    상기 반도체 기판의 상부에서 제1 방향으로 신장되어 형성되고 상기 제1 방향과 수직한 제2 방향으로 순차적으로 이격하여 배열되는 복수의 파워 레일들; 및
    상기 반도체 기판의 상부에서 상기 복수의 파워 레일들 사이의 복수의 영역들 중에서 적어도 2개의 영역들에 걸쳐서 상기 제2 방향으로 신장되어 형성되고 입력 클록 신호를 수신하는 적어도 하나의 클록 게이트 라인을 포함하는 집적 회로의 설계 방법.
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