CN108228968B - 用于减小电力轨道中欧姆压降的集成电路 - Google Patents

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Abstract

本申请提供了一种集成电路，所述集成电路包括多个电力轨道对和电路链。多个电力轨道对中的每一对包括多个高电力轨道中的一个以及多个低电力轨道中的一个，高电力轨道被构造为提供第一供电电压，低电力轨道被构造为提供低于第一供电电压的第二供电电压。电路链包括级联连接的多个单元电路，使得前一单元电路的输出被提供为下一单元电路的输入。多个单元电路分布式地连接到多个电力轨道对。

Description

用于减小电力轨道中欧姆压降的集成电路
相关申请的交叉引用
本申请要求于2016年12月14日提交至韩国知识产权局(KIPO)的韩国专利申请No.10-2016-0170757的优先权，该申请的全部公开内容以引用方式并入本文中。
技术领域
本发明构思的示例性实施例通常涉及一种半导体集成电路，更特别地涉及一种包括用于减少电力轨道的欧姆压降的电路链在内的集成电路。
背景技术
可以在集成电路的设计中使用标准元件。标准元件具有预定架构并且标准元件的信息存储在元件库中。当设计集成电路时，标准元件从元件库中取出并且被放置在集成电路布局的期望位置中。然后执行布线以将标准元件彼此连接以及将标准元件与其他元件连接。可以将电力轨道布置成为标准元件提供电力。随着电力轨道中增加的欧姆压降或IR压降，集成电路的性能会降低。
发明内容
根据本发明构思的示例性实施例，一种集成电路包括多个电力轨道对和电路链。多个电力轨道对中的每一对包括多个高电力轨道中的一个以及多个低电力轨道中的一个，高电力轨道被构造为提供第一供电电压，低电力轨道被构造为提供低于第一供电电压的第二供电电压。电路链包括级联连接的多个单元电路，使得前一单元电路的输出被提供为下一单元电路的输入。多个单元电路分布式地连接到多个电力轨道对。
根据本发明构思的示例性实施例，一种集成电路包括多个电力轨道对和多个电路链。多个电力轨道对中的每一对包括多个高电力轨道中的一个以及多个低电力轨道中的一个，高电力轨道被构造为提供第一供电电压，低电力轨道被构造为提供低于第一供电电压的第二供电电压。多个电路链中的每一个包括级联连接的多个单元电路，使得前一单元电路的输出被提供为下一单元电路的输入。多个单元电路分布式地连接到多个电力轨道对。
根据本发明构思的示例性实施例，一种集成电路包括第一电力轨道对至第N电力轨道对以及电路链。第一电力轨道对至第N电力轨道对分别包括被构造为提供第一供电电压的第一高电力轨道至第N高电力轨道，还分别包括被构造为提供低于第一供电电压的第二供电电压的第一低电力轨道至第N低电力轨道。电路链包括级联连接的第一单元电路至第N单元电路，使得前一单元电路的输出被提供为下一单元电路的输入。第一单元电路至第N单元电路分别连接至第一电力轨道对至第N电力轨道对。
附图说明
通过参照附图详细描述示例性实施例，本发明构思上述以及其它特征将会更加清楚。
图1是示出根据本发明构思的示例性实施例的集成电路的示图。
图2是示出根据本发明构思的示例性实施例的设计集成电路的方法的流程图。
图3是示出根据本发明构思的示例性实施例的集成电路的设计系统的框图。
图4是示出根据本发明构思的示例性实施例的集成电路的布局的示图。
图5是示出根据本发明构思的示例性实施例的标准元件的布局的示图。
图6A、图6B和图6C是根据本发明构思的示例性实施例的图5的标准元件的截面图。
图7至图12是示出根据本发明构思的示例性实施例的包括电路链的集成电路的示图。
图13是示出根据本发明构思的示例性实施例的包括在集成电路中的电路链的示图。
图14A和图14B是示出根据本发明构思的示例性实施例的包括在图13的电路链中的单元电路的示图。
图15是示出根据本发明构思的示例性实施例的包括在集成电路中的电路链的示图。
图16A和图16B是示出根据本发明构思的示例性实施例的包括在图15的电路链中的单元电路的示图。
图17是示出根据本发明构思的示例性实施例的包括在集成电路中的电路链的示图。
图18是示出根据本发明构思的示例性实施例的包括在图17的电路链中的单元电路的示图。
图19是用于描述电力轨道中欧姆压降的示图。
图20是示出根据本发明构思的示例性实施例的集成电路中欧姆压降减小的效果的示图。
图21是示出根据本发明构思的示例性实施例的集成电路的框图。
图22A和图22B是示出包括在图21的集成电路中的环形振荡器的布局的示图。
图23是示出根据本发明构思的示例性实施例的移动装置的框图。
具体实施方式
下文中，将参照附图更加充分的描述本发明构思的各种示例性实施例。相同的附图标记在整个申请中可以指代相同的元件。
本发明构思的示例性实施例可以提供一种集成电路，其能够有效地减少电力轨道中的欧姆压降。
本发明构思的示例性实施例还可以提供一种设计集成电路的方法，该集成电路能够有效地减少电力轨道中的欧姆压降。
图1是示出根据本发明构思的示例性实施例的集成电路的示图。
参照图1，集成电路200包括多个电力轨道对PRP1至PRPn和电路链CCN。
多个电力轨道对PRP1至PRPn分别包括多个高电力轨道HPR1至HPRn以及多个低电力轨道LPR1至LPRn，高电力轨道HPR1至HPRn被构造为提供第一供电电压VDD，低电力轨道LPR1至LPRn被构造为提供低于第一供电电压VDD的第二供电电压VSS。例如，第一高电力轨道HPR1和第一低电力轨道LPR1可以形成第一电力轨道对PRP1，第二高电力轨道HPR2和第二低电力轨道LPR2可以形成第二电力轨道对PRP2，并且第n高电力轨道对HPRn和第n低电力轨道对LPRn可以形成第n电力轨道对PRPn。
电路链CCN包括级联连接的多个单元电路UC1至UCn。级联连接表示前一单元电路的输出被提供为下一单元电路的输入。换句话说，第一单元电路UC1的输出引脚P0连接至第二单元电路UC2的输入引脚PI以提供从第一单元电路UC1输出的第一信号S1作为至第二单元电路UC2的输入，第二单元电路UC2的输出引脚PO连接至第三单元电路UC3的输入引脚PI以提供从第二单元电路UC2输出的第二信号S2作为至第三单元电路UC3的输入，并且第(n-1)单元电路UCn-1的输出引脚PO连接至第n单元电路UCn的输入引脚PI以提供从第(n-1)单元电路UCn-1输出的第(n-1)信号Sn-1作为至第n单元电路UCn的输入。此外，多个单元电路UC1至UCn的中每一个分别包括用于接收第一供电电压VDD和第二供电电压VSS的PVH和PVL。
可以将电路链CCN的输入信号SI施加到第一单元电路UC1的输入引脚PI，并且可以在第n单元电路UCn的输出引脚PO处提供电路链CCN的输出信号SO。根据本发明构思的示例性实施例，最后的单元电路(例如，第n单元电路UCn)的输出引脚PO可以连接至第一单元电路UC1的输入引脚PI。在这种情况下，输入信号SI与输出信号S0相同，并且电路链CCN可以形成如将参照图13至图15描述的环形结构。
根据本发明构思的示例性实施例，多个单元电路UC1至UCn分布式地连接至多个电力轨道对PRP1至PRPn。对于全部的多个单元电路UC1至UCn，直接级联连接的两个单元电路分别连接至多个电力轨道对PRP1至PRPn的两个不同的电力轨道对。
例如，直接级联连接的第一单元电路UC1和第二单元电路UC2分别连接至第一电力轨道对PRP1和第二电力轨道对PRP2。类似地，直接级联连接的第二单元电路UC2和第三单元电路UC3分别连接至第二电力轨道对PRP2和第三电力轨道对PRP3。第一单元电路UC1和第三单元电路UC3不直接连接，因此第一电力轨道对PRP1可以与第三电力轨道对PRP3相同或不同。
因此，根据本发明构思的示例性实施例的集成电路200可以通过将电路链CCN的级联连接的单元电路UC1至UCn分布式地连接到多个电力轨道对PRP1至PRPn来减小电力轨道中的欧姆压降。
图2是示出根据本发明构思的示例性实施例的设计集成电路的方法的流程图。
图2的方法可以是使用设计工具设计集成电路布局的方法。根据本发明构思的示例性实施例，用于设计集成电路布局的设计工具可以是包括可由处理器执行的多个指令在内的程序。
参照图2，可以接收定义集成电路的输入数据，其中集成电路包括级联连接的多个单元电路的至少一个电路链(S100)。通常，可以利用多个元件定义集成电路，并且可以使用包括多个元件的信息在内的元件库来设计集成电路。在下文中，元件可以是标准元件并且元件库可以是标准元件库。
根据本发明构思的示例性实施例，输入数据可以是相对于集成电路的行为根据抽象形式产生的数据，例如通过使用标准元件库的合成而在寄存器传输级(register-transferlevel，RTL)中定义的数据。例如，输入数据可以是通过合成由诸如超高速集成电路(VHSIC)硬件描述语言(VHDL)或Verilog之类的硬件描述语言(HDL)定义的集成电路而生成的比特流或网表(netlist)。
根据本发明构思的示例性实施例，如上所述，输入数据可以是用于定义集成电路的布局的数据。例如，输入数据可以包括用于定义实现为半导体材料、金属和绝缘体的结构的几何信息。例如，输入数据表示的集成电路的各层可以是元件以及用于连接元件和其他元件的导线的布局。
可以接收包括多个标准元件的标准元件库(S200)。数据“标准元件”可以指代集成电路的单元，其中布局的尺寸符合预设规则。标准元件可以包括输入引脚和输出引脚，并且可以处理通过输入引脚接收的信号以通过输出引脚输出信号。例如，标准元件可以对应于基本元件(例如与(AND)逻辑门、或(OR)逻辑门、非(NOR)逻辑门或反相器)、复杂元件(例如OR/AND/INVERTER(OAI)或AND/OR/INVERTER(AOI))或存储部件(例如主从触发器或锁存器)。
标准元件库可以包括关于多个标准元件的信息。例如，标准元件库可以包括标准元件的名称和功能、定时信息、功率信息和布局信息。标准元件库可以存储在存储装置中，并且可以通过访问存储装置来提供标准元件库。
根据本发明构思的示例性实施例，包括在电路链中的每个单元电路可以对应于单个标准元件。根据本发明构思的示例性实施例，包括在电路链中的每个单元电路可以对应于两个或更多个同质或异质的标准元件的组合。
可以基于输入数据和标准元件库通过执行放置和布线使得多个单元电路分布式地连接至多个电力轨道对来产生输出数据(S300)。将在下面参照图7至图12描述分布式连接的示例。
根据本发明构思的示例性实施例，当所接收的输入数据是例如通过合成集成电路而生成的比特流或网表的数据时，输出数据可以是比特流或网表。根据本发明构思的示例性实施例，当所接收的输入数据是定义集成电路的布局的数据(例如，具有图形数据系统II(GDSI I)格式的数据)时，输出数据的格式也可以是定义集成电路的布局的数据。
根据本发明构思的示例性实施例，可以通过将电路链的级联连接的单元电路分布式地连接至多个电力轨道对来减少电力轨道中的欧姆压降，因此，可以提高集成电路的性能。
图3是示出根据本发明构思的示例性实施例的集成电路的设计系统的框图。
参照图3，设计系统1000可以包括存储介质1100、设计模块1400和处理器1500。
存储介质1100(例如，存储装置)可以存储标准元件库SCLB 1110。可以将标准元件库1110从存储介质1100提供至设计模块1400。标准元件库1110可以包括多个标准元件。
如上所述，标准元件可以是用于设计块、装置或芯片的最小单元。根据本发明构思的示例性实施例，包括在电路链中的每个单元电路可以对应于单个标准元件，或者每个单元电路可以对应于两个或更多个同质或异质的标准元件的组合。
存储介质1100可以包括任何计算机可读存储介质，其用于将命令和/或数据提供给计算机作为计算机可读存储介质。例如，计算机可读存储介质1100可以包括易失性存储器(例如随机存取存储器(RAM)、只读存储器(ROM)等)、非易失性存储器(例如闪速存储器、磁阻RAM(MRAM)、相变RAM(PRAM)、电阻式RAM(RRAM))等。计算机可读存储介质1100可以被插入计算机中、可以被集成到计算机中、或可以通过通信介质(例如网络或无线链接)耦接至计算机。
设计模块1400可以包括放置模块PLMD 1200和布线模块RTMD1300。
本文中，术语“模块”可以表示但不限于执行特定任务的软件和/或硬件组件，例如现场可编程门阵列(FPGA)或专用集成电路(ASIC)。模块可以被构造为驻留在有形的可寻址存储介质中，并且被构造为在一个或多个处理器上执行。
放置模块1200可以利用处理器1500基于定义集成电路的输入数据DI以及标准元件库1110来布置标准元件。布线模块1300可以执行关于从放置模块1200提供的元件放置的信号布线。如果布线不成功，则放置模块1200可以修改之前的元件放置，并且布线模块1300可以执行经修改的元件布置的信号布线。当布线成功完成时，布线模块1300可以提供定义集成电路的输出数据DO。
放置模块1200和布线模块1300可以通过单个的集成设计模块1400来实现，或者可以通过分离且不同的模块来实现。包括放置模块1200和布线模块1300的集成设计模块1400可以执行放置和布线使得电路链的单元电路可以被分布式地连接至多个电力轨道对。
放置模块1200和/或布线模块1300可以用软件实现，但是本发明构思不限于此。如果放置模块1200和布线模块1300用软件实现，则它们可以作为程序代码存储在存储介质1100中或存储在其他存储介质中。
当设计模块1400执行计算时可以使用处理器1500。在图3中，仅示出了一个处理器1500，但是本发明构思不限于此。例如，设计系统1000中可以包括多个处理器。此外，处理器1500可以包括高速缓存存储器以增加计算容量。
在下文中，利用三维空间中的第一方向X、第二方向和第三方向Z来描述元件和包括多个元件的集成电路。例如，第一方向X可以是行方向，第二方向Y可以是列方向，第三方向Z可以是竖直方向。
图4是示出根据本发明构思的示例性实施例的集成电路的布局的示图。
图4的集成电路300可以是专用集成电路(ASIC)。可以通过执行标准元件SC1至SC12的上述放置和布线来确定集成电路300的布局。可以通过电力轨道311至316将电力提供至标准元件SC1至SC12。电力轨道311至316可以包括被构造为提供第一供电电压VDD的高电力轨道311、313和315以及被构造为提供低于第一供电电压VDD的第二供电电压VSS的低电力轨道312、314和316。例如，第一供电电压VDD可以具有正电压电平，第二供电电压VSS可以具有接地电平(例如，0V)或负电压电平。
高电力轨道311、313和315以及低电力轨道312、314和316在行方向X上延伸并且可以在列方向Y上逐个地交替排列，以形成在列方向Y上排列的多个电路行CR1至CR5的边界。电力轨道的数量和电路行的数量是非限制性示例并且可不同地确定。
根据本发明构思的示例性实施例，可以将电力通过在列方向Y上延伸的电力网状线321至324分配给电力轨道311至316。一些电力网状线322和324可以提供第一供电电压VDD，并且其他电力网状线321和323可以提供第二供电电压VSS。电力网状线321至324可以通过竖直触点VC(例如过孔触点)连接到电力轨道311至316。
通常，电路行CR1至CR5中的每一个可连接至布置在其边界的两个相邻的电力轨道，以被供电。例如，第一电路行CR1中的标准元件SC1、SC2、SC3和SC4可以连接至包括高电力轨道311和低电力轨道312的相邻且相应的电力轨道对。根据下面将参照图8和图9描述的本发明构思的示例性实施例，标准元件SC1、SC2、SC3和SC4中的至少一个可以连接至除相邻的电力轨道311和312之外的电力轨道。
图5是示出根据本发明构思的示例性实施例的标准元件的布局的示图，图6A、图6B和图6C是根据本发明构思的示例性实施例的图5的标准元件的截面图。
图6A、图6B和图6C示出了包括鳍式场效应晶体管(FinFET)的标准元件SCL的一部分。图6A是图5的标准元件SCL沿着线A-A'切开的截面图。图6B是图5的标准元件SCL沿着线B-B'切开的截面图。图6C图5的标准元件SCL沿着线C-C'切开的截面图。
参照图5、图6A、图6B和图6C，标准元件SCL可以形成在衬底110上，其具有在水平方向(例如，第一方向X和第二方向Y)上延伸的顶表面110A。
根据本发明构思的示例性实施例，衬底110可以包括半导体(例如Si或Ge)或化合物半导体(例如SiGe、SiC、GaAs、InAs或InP)。根据本发明构思的示例性实施例，衬底110可以具有绝缘体上硅(SOI)结构。衬底110可以包括导电区，例如掺杂杂质的阱或掺杂杂质的结构。
标准元件SCL包括第一装置区RX1、第二装置区RX2以及分离第一装置区RX1和第二装置区RX2的有源切割区ACR。在第一装置区RX1和第二装置区RX2的每一个中，可以形成从衬底110突出的多个鳍型有源区AC。
多个有源区AC在第一方向X上彼此平行地延伸。装置隔离层112形成在衬底110上的多个有源区AC之间。多个有源区AC以鳍的形式从装置隔离层112突出。
多个栅绝缘层118和和多个栅线PC 11、12、13、14、15和16形成在衬底110上。栅线PC 11、12、13、14、15和16在与多个有源区域AC交叉的第二方向Y上延伸。多个栅绝缘层118和多个栅线PC 11、12、13、14、15和16延伸，同时覆盖每个有源区AC的上表面和两个侧壁以及装置隔离层112的上表面。沿着多个栅线PC 11、12、13、14、15和16形成多个金属氧化物半导体(MOS)晶体管。MOS晶体管可以具有三维结构，其中沟道形成在有源区AC的上表面和两个侧壁中。
栅绝缘层118可以由氧化硅层、高k电介质层或其组合形成。多个栅线PC 11、12、13、14、15和16在覆盖每个有源区AC的上表面和两个侧壁的同时在横跨多个有源区AC的栅绝缘层118上延伸。
可以在栅线PC 11、12、13、14、15和16的每一个上形成掩模122。可以由间隔物124覆盖绝缘层118的侧壁、栅线PC的侧壁和掩模122的侧壁。栅线PC 11、12、13、14、15和16可以具有金属氮化物层、金属层、导电覆盖层和间隙填充金属层依次堆叠的结构。金属氮化物层和金属层可以包括Ti、Ta、W、Ru、Nb、Mo或Hf。例如，可以通过使用原子层沉积(ALD)方法、金属有机ALD方法或金属有机化学气相沉积(MOCVD)方法来形成金属层和金属氮化物层。导电覆盖层可以用作防止金属层表面氧化的保护层。另外，导电覆盖层可以用作便于在金属层上沉积另一导电层的粘合层(例如，润湿层)。导电覆盖层可以由例如TiN或TaN的金属氮化物或其组合形成，但是不限于此。间隙填充金属层可以填充有源区AC之间的空间并且在导电覆盖层上延伸。间隙填充金属层可以由W(例如，钨)层形成。例如，可以通过使用ALD方法、CVD方法或物理气相沉积(PVD)方法来形成间隙填充金属层。
多个导电触点CA和CB形成在有源区AC的第一层LY1处。多个导电触点CA和CB包括连接到有源区AC的源极区/漏极区116的多个第一触点CA 21、22、23、24、25、31、32、33、34和35以及连接到栅线11、12、13、14、15和16的多个第二触点CB 41、42和43。
多个导电触点CA和CB可以通过覆盖有源区AC和栅线GL的第一层间绝缘层132而彼此绝缘。多个导电触点CA和CB可以具有与第一层间绝缘层132的上表面基本处于同一水平的上表面。第一层间绝缘层132可以由氧化硅层形成，但是不限于此。
第二层间绝缘层134和穿过第二层间绝缘层134的多个下过孔触点V0 51、52、53、54、55、56、57、58、59、60、61和62形成在第一层间绝缘层132上。第二层间绝缘层134可以由氧化硅层形成，但是不限于此。
在第二层间绝缘层134上形成在比第一层LY1更高的第二层LY2处沿水平方向延伸的多条布线M1 71、72、73、74、75、76、77和78。
每条布线M1可以经由形成在第一层LY1和第二层LY2之间的多个下过孔触点V0中的一个连接到多个导电触点CA和CB中的一个。例如，多个下过孔触点V0中的每一个可以通过穿过第二层间绝缘层134而连接到多个导电触点CA和CB中的一个。可以通过第二层间绝缘层134将多个下过孔触点V0彼此绝缘。
布线71至78可以包括将标准元件SCL中的多个区电连接的内部连接布线。例如，内部连接布线78可以通过下过孔触点55和58以及第一触点24和33将第一装置区RX1中的有源区AC和第二装置区RX2中的有源区AC电连接。
布线71和72可以分别对应于第一电力轨道和第二电力轨道。第一电力轨道71可以连接至第一装置区RX1中的有源区AC，第二电力轨道72可以连接至第二装置区RX2中的有源区AC。第一电力轨道71和第二电力轨道72中的一个可以是用于提供供电电压(例如，第一供电电压VDD)的布线，并且第一电力轨道71和第二电力轨道72中的另一个可以是用于提供接地电压(例如，第二供电电压VSS)的布线。
第一电力轨道71和第二电力轨道72可以在第二层LY2上沿第一方向X彼此平行地延伸。根据本发明构思的示例性实施例，电力轨道71和72可以与其他布线73至78基本同时形成。布线M1可以形成为穿过第三层间绝缘层136。第三层间绝缘层136可以将布线M1彼此绝缘。
标准元件SCL的高度CH可以指第一电力轨道71和第二电力轨道72之间沿着第二方向Y的距离。此外，标准元件SCL的宽度CW可以指沿着平行于电力轨道71和72的第一方向X上的宽度。
由于最小化空间规则，布线M1可能不得不受到限制。例如，布线M1可能不得不根据“端到边(tip to side)”约束和“转角”约束而受到限制。布线M1的尺寸和布置可能由于这种约束而受到限制。
下过孔触点V0和布线M1可以具有堆叠结构的阻挡层和布线导电层。阻挡层可以由例如TiN、TaN或其组合形成。布线导线层可以由例如W、Cu、其合金或它们的组合形成。可以使用CVD方法、ALD方法或电镀方法形成布线M1和下过孔触点V0。
如上所述，包括在电路链中的每个单元电路可以对应于单个标准元件，或者包括在电路链中的每个单元电路可以对应于两个或更多个同质或异质的标准元件的组合。
图7至图12是示出根据本发明构思的示例性实施例的包括电路链的集成电路的示图。
参照图7，集成电路201包括多个电力轨道311、312、313和314以及电路链CCN。为了方便说明和描述，图7中省略了除电路链CCN之外的其他电路。
电力轨道311、312、313和314可以包括被构造为提供第一供电电压VDD的高电力轨道311和313以及被构造为提供低于第一供电电压VDD的第二供电电压VSS的低电力轨道312和314。一个高电力轨道和一个低电力轨道可以形成一对以为每个单元电路供电。
高电力轨道311和313以及低电力轨道312和314在行方向X上彼此平行地延伸并且在列方向Y上逐个交替地排列，以形成排列在列方向Y上的多个电路行CR1、CR2和CR3的边界。
电路链CCN包括级联连接的多个单元电路211、221、231和241。图7示出了作为非限制性示例的四个单元电路，但是单元电路的数量可以由不同方式确定。如上所述，级联连接表示前一单元电路的输出被提供为下一单元电路的输入。换句话说，第一单元电路211的输出引脚P0连接至第二单元电路221的输入引脚PI以提供从第一单元电路211输出的第一信号S1作为至第二单元电路221的输入，第二单元电路221的输出引脚PO连接至第三单元电路231的输入引脚PI以提供从第二单元电路221输出的第二信号S2作为至第三单元电路231的输入，并且第三单元电路231的输出引脚PO连接至第四单元电路241的输入引脚PI以提供从第三单元电路231输出的第三信号S3作至第四单元电路241的输入。
可以将电路链CCN的输入信号SI施加到第一单元电路211的输入引脚PI，并且可以在第四单元电路241的输出引脚PO处提供电路链CCN的输出信号SO。根据本发明构思的示例性实施例，最后的单元电路(例如，第四单元电路241)的输出引脚PO可以连接至第一单元电路211的输入引脚PI。在这种情况下，输入信号SI与输出信号S0相同，并且电路链CCN可以形成如将参照图13至图15描述的环形结构。
根据本发明构思的示例性实施例，多个单元电路211、221、231和241分布式地连接到多个电力轨道对(例如第一电力轨道对311和312以及第二电力轨道对313和314)。对于所有的多个单元电路211、221、231和241，直接级联连接的两个单元电路分别连接到两个不同的电力轨道对。
如图7所示，多个单元电路211、221、231和241中的每一个可以连接到高电力轨道311和313中的距离最近的高电力轨道以及低电力轨道312和314中的距离最近的低电力轨道。换句话说，直接级联连接的第一单元电路211和第二单元电路221可以分别连接到第一电力轨道对311和312以及第二电力轨道对313和314。直接级联连接的第二单元电路221和第三单元电路231可以分别连接到第二电力轨道对313和314以及第一电力轨道对311和312。直接级联连接的第三单元电路231和第四单元电路241可以分别连接到第一电力轨道对311和312以及第二电力轨道对313和314。
这样，多个单元电路211、221、231和241中的奇数编号的单元电路211和231可以连接至第一电力轨道对311和312，并且多个单元电路211、221、231和241中的偶数编号的单元电路221和241可以连接至第二电力轨道对313和314。
参照图8，集成电路202包括多个电力轨道311、312、313和314以及电路链CCN。为了方便说明和描述，图8中省略了除电路链CCN之外的其他电路。
电力轨道311、312、313和314可以包括被构造为提供第一供电电压VDD的高电力轨道311和313以及被构造为提供低于第一供电电压VDD的第二供电电压VSS的低电力轨道312和314。一个高电力轨道和一个低电力轨道可以形成一对以为每个单元电路供电。
高电力轨道311和313以及低电力轨道312和314在行方向X上彼此平行地延伸并且在列方向Y上逐个交替地排列，以形成排列在列方向Y上的多个电路行CR1、CR2和CR3的边界。
电路链CCN包括级联连接的多个单元电路212、222、232和242。图8示出了作为非限制性示例的四个单元电路，但是单元电路的数量可以由不同方式确定。如上所述，级联连接表示前一单元电路的输出被提供为下一单元电路的输入。换句话说，第一单元电路212的输出引脚P0连接至第二单元电路222的输入引脚PI以提供从第一单元电路212输出的第一信号S1作为至第二单元电路222的输入，第二单元电路222的输出引脚PO连接至第三单元电路232的输入引脚PI以提供从第二单元电路222输出的第二信号S2作为至第三单元电路232的输入，并且第三单元电路232的输出引脚PO连接至第四单元电路242的输入引脚PI以提供从第三单元电路232输出的第三信号S3作至第四单元电路242的输入。
可以将电路链CCN的输入信号SI施加到第一单元电路212的输入引脚PI，并且可以在第四单元电路242的输出引脚PO处提供电路链CCN的输出信号SO。根据本发明构思的示例性实施例，最后的单元电路(例如，第四单元电路242)的输出引脚PO可以连接至第一单元电路212的输入引脚PI。在这种情况下，输入信号SI与输出信号S0相同，并且电路链CCN可以形成如将参照图13至图15描述的环形结构。
根据本发明构思的示例性实施例，多个单元电路212、222、232和242分布式地连接到多个电力轨道对(例如第一电力轨道对311和314以及第二电力轨道对313和312)。多个单元电路212、222、232和242中的直接级联连接的两个单元电路可以在多个电路行CR1至CR3中的同一电路行中彼此相邻布置。图8示出了四个单元电路212、222、232和242在第二电路行CR2中在行方向X上相邻并顺序布置的示例。
如图8所示，直接级联连接的两个单元电路中的一个可以连接到多个高电力轨道311和313中距离最近的高电力轨道以及多个低电力轨道312和314中距离最近的低电力轨道，直接级联连接的两个单元电路中的另一个可以连接到多个高电力轨道311和313中的距离第二近的高电力轨道以及多个低电力轨道312和314中的距离第二近的低电力轨道。换句话说，在第一单元电路212和第二单元电路222中，第一单元电路212连接至距离最近的电力轨道312和313，并且第二单元电路222连接至距离第二近的电力轨道311和314。在第二单元电路222和第三单元电路232中，第二单元电路222连接至距离第二近的电力轨道311和314，并且第三单元电路232连接至距离最近的电力轨道312和313。在第三单元电路232和第四单元电路242中，第三单元电路232连接至距离最近的电力轨道312和313，并且第四单元电路242连接至距离第二近的电力轨道311和314。
参照图9，集成电路203包括多个电力轨道311、312、313和314以及电路链CCN。图9的集成电路203与图8的集成电路202类似，并省略了重复描述。
根据本发明构思的示例性实施例，多个单元电路213、223、233和243分布式地连接到多个电力轨道对(例如第一电力轨道对311和312以及第二电力轨道对313和314)。多个单元电路213、223、233和243中的直接级联连接的两个单元电路可以在多个电路行CR1至CR3中的同一电路行中彼此相邻布置。图9示出了四个单元电路213、223、233和243在第二电路行CR2中在行方向X上相邻并顺序布置的示例。
如图9所示，直接级联连接的两个单元电路中的一个可以连接至多个电力轨道对中的第一电力轨道对，并且直接级联连接的两个单元电路中的另一个电路可以连接至多个电力轨道对中的第二电力轨道对，使得两个直接级联连接的单元电路在列方向Y上的第一电力轨道对和第二电力轨道对之间。换句话说，在第一单元电路213和第二单元电路223中，第一单元电路213连接到上部电力轨道对311和312，并且第二单元电路223连接到下部电力轨道对313和314。在第二单元电路223和第三单元电路233中，第二单元电路223连接至第下部电力轨道313和314，并且第三单元电路233连接至上部电力轨道311和312。在第三单元电路233和第四单元电路243中，第三单元电路233连接至上部电力轨道311和312，并且第四单元电路243连接至下部电力轨道313和314。
参照图10，集成电路204包括多个电力轨道311至318和电路链CCN。为了方便说明和描述，图10中省略了除电路链CCN之外的其他电路。
电力轨道311至318可以包括被构造为提供第一供电电压VDD的高电力轨道311、313、315和317以及被构造为提供低于第一供电电压VDD的第二供电电压VSS的低电力轨道312、314、316和318。一个高电力轨道和一个低电力轨道可以形成一对以为每个单元电路供电。
高电力轨道311、313、315和317以及低电力轨道312、314、316和318在行方向X上彼此平行地延伸并且在列方向Y上逐个交替地排列，以形成排列在列方向Y上的多个电路行CR1至CR7的边界。
电路链CCN包括级联连接的多个单元电路214、224、234和244。图10示出了作为非限制性示例的四个单元电路，但是单元电路的数量可以被不同地确定。如上所述，级联连接表示前一单元电路的输出被提供为下一单元电路的输入。换句话说，第一单元电路214的输出引脚P0连接至第二单元电路224的输入引脚PI以提供从第一单元电路214输出的第一信号S1作为至第二单元电路224的输入，第二单元电路224的输出引脚PO连接至第三单元电路234的输入引脚PI以提供从第二单元电路224输出的第二信号S2作为至第三单元电路234的输入，并且第三单元电路234的输出引脚PO连接至第四单元电路244的输入引脚PI以提供从第三单元电路234输出的第三信号S3作至第四单元电路244的输入。
可以将电路链CCN的输入信号SI施加到第一单元电路214的输入引脚PI，并且可以在第四单元电路244的输出引脚PO处提供电路链CCN的输出信号SO。根据本发明构思的示例性实施例，最后的单元电路(例如，第四单元电路244)的输出引脚PO可以连接至第一单元电路214的输入引脚PI。在这种情况下，输入信号SI与输出信号S0相同，并且电路链CCN可以形成如将参照图13至图15描述的环形结构。
根据本发明构思的示例性实施例，多个单元电路214、224、234和244分布式地连接到多个电力轨道对(例如第一电力轨道对311和312、第二电力轨道对313和314、第三电力轨道对315和316和第四电力轨道对317和318)。多个单元电路214、224、234和244中的每一个可以连接到多个高电力轨道311、313、315和317中的距离最近的高电力轨道以及多个低电力轨道312、314、316和318中的距离最近的低电力轨道。
在图7中，集成电路201中的单元电路211、221、231和241分布式地布置在两个电路行CR1和CR3中，并且分布式地连接到第一电力轨道对311和312以及第二电力轨道对313和314。相反，在图10中，集成电路204中的单元电路214、224、234和244分布式地布置在四个电路行CR1、CR3、CR5和CR7中，并且分布式地连接到第一电力轨道对311和312、第二电力轨道对313和314、第三电力轨道对315和316以及第四电力轨道对317和318。换句话说，对于相同数量的单元电路，随着电力轨道对数的增加，由于在每个电力轨道对处流过的工作电流可能减小，因此电力轨道中的欧姆压降可减小。
参照图11，集成电路205包括多个电力轨道311至318和电路链CCN。为了方便说明和描述，图11中省略了除电路链CCN之外的其他电路。
电力轨道311至318可以包括被构造为提供第一供电电压VDD的高电力轨道311、313、315和317以及被构造为提供低于第一供电电压VDD的第二供电电压VSS的低电力轨道312、314、316和318。一个高电力轨道和一个低电力轨道可以形成一对以为每个单元电路供电。
高电力轨道311、313、315和317以及低电力轨道312、314、316和318在行方向X上彼此平行地延伸并且在列方向Y上逐个交替地排列，以形成排列在列方向Y上的多个电路行CR1至CR7的边界。
电路链CCN包括级联连接的多个单元电路215、225、235和245。图11示出了作为非限制性示例的四个单元电路，但是单元电路的数量可以由不同方式确定。如上所述，级联连接表示前一单元电路的输出被提供为下一单元电路的输入。换句话说，第一单元电路215的输出引脚P0连接至第二单元电路225的输入引脚PI以提供从第一单元电路215输出的第一信号S1作为至第二单元电路225的输入，第二单元电路225的输出引脚PO连接至第三单元电路235的输入引脚PI以提供从第二单元电路225输出的第二信号S2作为至第三单元电路235的输入，并且第三单元电路235的输出引脚PO连接至第四单元电路245的输入引脚PI以提供从第三单元电路235输出的第三信号S3作至第四单元电路245的输入。
可以将电路链CCN的输入信号SI施加到第一单元电路215的输入引脚PI，并且可以在第四单元电路245的输出引脚PO处提供电路链CCN的输出信号SO。根据本发明构思的示例性实施例，最后的单元电路(例如，第四单元电路245)的输出引脚PO可以连接至第一单元电路215的输入引脚PI。在这种情况下，输入信号SI与输出信号S0相同，并且电路链CCN可以形成如将参照图13至图15描述的环形结构。
根据本发明构思的示例性实施例，多个单元电路215、225、235和245分布式地连接到多个电力轨道对(例如第一电力轨道对311和312、第二电力轨道对313和314、第三电力轨道对315和316和第四电力轨道对317和318)。多个单元电路215、225、235和245中的每一个可以连接到多个高电力轨道311、313、315和317中的距离最近的高电力轨道以及多个低电力轨道312、314、316和318中的距离最近的低电力轨道。
在图10中，集成电路204中的单元电路214、224、234和244沿对角线方向排列。相反，在图11中，集成电路205中的单元电路215、225、235和245沿列方向Y排列。根据集成电路中其他电路的设计余量可以选择图10和图11所示的各种布局中的最佳布局。
在图11中，第一单元电路215和第三单元电路235的输入引脚P1和输出引脚PO的位置分别与第二单元电路225和第四单元电路245的输入引脚PI和输出引脚PO的位置(例如线性)对称。使用这样的对称结构，连接单元电路的布线可以被有效地布局。
参照图12，集成电路206包括多个电力轨道311至318和电路链CCN。电路链CCN包括级联连接的多个单元电路216、226、236和246。图12的集成电路206与图11的集成电路205类似，并省略了重复描述。
在图11中，第一单元电路215和第三单元电路235分别与第二单元电路225和第四单元电路245相比具有横向对称结构。相反，图12的第一单元电路216、第二单元电路226、第三单元电路236和第四单元电路246具有基本相同的结构。可以根据集成电路中其他电路的设计余量在图10、图11和图12各种布局中选择最佳布局。
图13是示出根据本发明构思的示例性实施例的包括在集成电路中的电路链的示图。
参照图13，电路链CCNa可以包括级联连接的多个单元电路UC1至UC5。图13示出了作为非限制性示例的五个单元电路，但是单元电路的数量可以由不同方式确定。电路链CCNa可以是环形振荡器，使得最后的单元电路(例如，UC5)的输出被提供为第一单元电路(例如，UC1)的输入。如图13所示，电路链CCNa可以是单端环形振荡器，使得多个单元电路UC1至UC5用反相器INV来实现。根据本发明构思的示例性实施例，第一单元电路UC1可以用接收使能信号和最后的单元电路UC5的输出的NAND逻辑门来代替。
图14A和图14B是示出根据本发明构思的示例性实施例的包括在图13的电路链中的单元电路的示图。
图14A示出了布置在接收输入信号Si的输入节点NI与输出输出信号So的输出节点NO之间的单堆叠的反相器INVa的示例。图14B示出了布置在输入节点NI与输出节点NO之间的多堆叠的反相器INVb的示例。单堆叠是一个P型晶体管Tp1和一个N型晶体管Tn1连接在第一电压VH和第二电压VL之间的结构。相反，多堆叠是连接在第一电压VH和第二电压VL之间的P型晶体管Tp和Tp2的数量和N型晶体管Tn1和Tn2的数量中的至少一方大于一个。多堆叠的反相器的延迟量可以大于单堆叠的反相器的延迟量。图14A和14B示出了作为非限制性示例的反相器，并且图13的电路链CCNa(例如，单端环形振荡器)可以用各种构造的反相器来实现。
如果在输入节点NI和输出节点NO之间串联连接奇数个反相器，则输出信号So与输入信号Si相比可以被延迟和反相。相反，如果在输入节点NI和输出节点NO之间串联连接偶数个反相器，则输出信号So与输入信号Si相比可以被延迟但不反相。偶数个反相器可以被称为缓冲器。
图15是示出根据本发明构思的示例性实施例的包括在集成电路中的电路链的示图。
参照图15，电路链CCNb可以包括级联连接的多个单元电路UC1至UC4。图15示出了作为非限制性示例的四个单元电路，但是单元电路的数量可以由不同方式确定。电路链CCNb可以是环形振荡器，使得最后的单元电路(例如，UC4)的输出被提供为第一单元电路(例如，UC1)的输入。如图15所示，电路链CCNb可以是差分振荡器，使得多个单元电路UC1至UC4用差分放大器AMP来实现。
图16A和图16B是示出根据本发明构思的示例性实施例的包括在图15的电路链中的单元电路的示图。
图16A示出了P型差分放大器AMPa，图16B示出了N型差分放大器AMPb。P型差分放大器AMPa可以包括连接在第一电压VH和第二电压VL之间的电流源CS、接收输入信号对SIP和SIN的P型输入晶体管Tp1和Tp2以及N型负载晶体管Tn1和Tn2。N型差分放大器AMPb可以包括连接在第一电压VH和第二电压VL之间的P型负载晶体管Tp1和Tp2、接收输入信号对SIP和SIN的N型输入晶体管Tn1和Tn2以及电流源CS。可以通过输入晶体管和负载晶体管之间的节点来输出输出信号对SOP和SON。图16A和16B的构造是非限制性示例，并且图15的电路链CCNb(例如，差分环形振荡器)可以用各种构造的差分放大器来实现。
图17是示出根据本发明构思的示例性实施例的包括在集成电路中的电路链的示图。
参照图17，电路链CCNc可以包括级联连接的多个单元电路UC1至UC4。图17示出了作为非限制性示例的四个单元电路，但是单元电路的数量可以由不同方式确定。如图17所示，电路链CCNc可以是延迟电路，使得多个单元电路UC1至UC4用每个都具有单位延迟量的单元延迟电路DU实现。可以通过单位延迟量乘以单元电路的数量来使延迟电路CCNc的输出信号相对于输入信号被延迟
图18是示出根据本发明构思的示例性实施例的包括在图17的电路链中的单元电路的示图。
参照图18，延迟电路DU可以包括第一反相器INV1、传输门TG和第二反相器INV2。第一反相器INV1可以包括连接在第一电压VH和中间节点NA之间的P型晶体管Tp1以及连接在中间节点NA和第二电压VL之间的N型晶体管Tn1。晶体管Tp1和Tn1的栅电极可以连接至输入节点NI。第一反相器INV1可以连接在输入节点NI和中间节点NA之间。第一反相器INV1可以反相并放大通过输入节点NI接收的输入信号Si，以产生通过中间节点NA的中间信号Sa。第二反相器INV2可以包括连接在第一电压VH和输出节点NO之间的P型晶体管Tp2以及连接在输出节点NO和第二电压VL之间的N型晶体管Tn2。晶体管Tp2和Tn2的栅电极可以连接至延迟节点ND。第二反相器INV2可以连接在延迟节点ND和输出节点NO之间。第二反相器INV2可以反相并放大通过延迟节点NO接收的延迟信号Sd，以产生通过输出节点NO的输出信号So。
传输门TG可以连接在中间节点NA和延迟节点ND之间。第一电压VH和第二电压VL可以是固定的。例如，在图18的延迟电路DU中，第二电压VL被施加到传输门TG的P型栅电极，并且第一电压VH被施加到的传输门TG的N型栅电极。图18的构造是非限制性示例，并且图17的电路链CCNb(例如，延迟电路)可以用各种构造的单元延迟电路来实现。
图19是用于描述电力轨道中欧姆压降的示图，图20是示出根据本发明构思的示例性实施例的集成电路中欧姆压降减小的效果的示图。
参考图19，可以通过被构造为提供第一供电电压VDD的高电力轨道311和被构造为提供第二供电电压VSS的低电力轨道312来对单元电路UCa、UCb和UCc供电。可以通过电力网状线321至324将电力施加给电力轨道311和312。
图19示出了流经高电力轨道311的电流I11、I12、I13和I14、流入单元电路UCa、UCb和UCc的拉电流I21、I22和I23、从单元电路UCa、UCb和UCc流出的灌电流I31、I32和I33以及流经低电力轨道312的电流I41、I42、I43和I44。流入每个节点的电流总和等于从每个节点流出的电流总和。随着与电力网状线321至324的距离增加或者随着连接至电力轨道311和312的单元电路的数量增加，沿着电力轨道311和312中的每一个的欧姆压降也增加。特别地，如果相邻单元电路的信号同时发送，则欧姆压降可能显着增加。
图20的上部示出了第一供电电压VDD的第一波形G1和第二波形G2，图20的下部示出了第二供电电压VSS的第三波形G3和第四波形G4。在图20中，横轴表示时间，纵轴表示电压。第一波形G1和第三波形G3对应于传统的电路链，第二波形G2和第四波形G4对应于根据本发明构思的示例性实施例的单元电路分布式地连接到多个电力轨道对的电路链。
如图20所示，第一供电电压VDD的欧姆压降的峰值从第一波形G1的大约110mV降低到第二波形G2的大约55mV。此外，第二供电电压VSS的欧姆压降的峰值从第三波形G3的大约105mV降低到第四波形G4的大约65mV。参考传统方案的第一波形G1和第三波形G3，由于连接到同一电力轨道对的相邻单元电路基本上同时触发，所以随着工作电流的累积，欧姆压降会增加。相反，根据本发明构思的示例性实施例的第二和第四波形G2和G4，因为通过单元电路到多个电力轨道对的分布连接，由一个单元电路引起的欧姆压降是在由于另一个单元电路引起的欧姆压降的恢复之后发生的，所以欧姆压降可以被减小。
图21是示出根据本发明构思的示例性实施例的集成电路的框图。
参考图21，集成电路2000可以包括复用器MUX 2100、环形振荡器块2200、解复用器DEM 2300、分频器FDIV 2400和计数器CNT 2500。
环形振荡器块2200可以包括具有不同操作特性的多个环形振荡器RO1至ROk。操作特性可以是用于测试集成电路2000的硅性质和片上变化(OCV)的各种要素。例如，环形振荡器RO1至ROk可以用具有不同驱动强度的反相器和/或差分放大器来实现。
复用器2100可以基于选择信号SEL和使能信号EN来选择和启用环形振荡器RO1至ROk中的一个，解复用器2300可以从与选择信号SEL相对应的环形振荡器提供振荡信号。分频器2400可以将振荡信号的频率分频，并且频率可以由计数器2500提供为结果信号MON。根据本发明构思的示例性实施例，可以省略分频器2400。这样，可以使用环形振荡器RO1至ROk的输出来监测集成电路2000的硅性质和OCV。为了提高监测精度，必须尽可能减小欧姆压降的影响。如上所述，通过将分布的供电施加至环形振荡器RO1至ROk，可以降低欧姆压降，从而可以实现更精确的监测。
图22A和图22B是示出包括在图21的集成电路中的环形振荡器的布局的示图。
图22A示出了包括图11的构造应用的八个电路链的振荡器块2210，并且因此省略了与图11中的部件类似的部件的重复描述。第一电路链包括级联连接的单元电路UC11、UC31和UC51，第二电路链包括级联连接的单元电路UC21、UC41和UC61，第三电路链包括级联连接的单元电路UC12、UC32和UC52，第四电路链包括级联连接的单元电路UC22、UC42和UC62，第五电路链包括级联连接的单元电路UC13、UC33和UC53，第六电路链包括级联连接的单元电路UC23、UC43和UC63，第七电路链包括级联连接的单元电路UC14、UC34和UC54，第八电路链包括级联连接的单元电路UC24、UC44和UC64。为了方便说明，图22A示出了每个电路链包括三个单元电路，并且每个电路链中包括的单元电路的数量可以由不同方式确定。电路链的输出信号SO1至SO8分别作为输入信号SI1至SI8的反馈，从而电路链可以被实现为环形振荡器。
图22B示出了包括图7的构造应用的四个电路链的振荡器块2220，并且因此省略了与图7中的部件类似的部件的重复描述。第一电路链包括级联连接的单元电路UC11、UC32、UC13和UC34，第二电路链包括级联连接的单元电路UC21、UC42、UC23和UC44，第三电路链包括级联连接的单元电路UC31、UC12、UC33和UC14，第四电路链包括级联连接的单元电路UC41、UC22、UC43和UC24。为了方便说明，图22B示出了每个电路链包括四个单元电路，并且每个电路链中包括的单元电路的数量可以由不同式确定。电路链的输出信号SO1至SO4分别作为输入信号SI1至SI4的反馈，从而电路链可以被实现为环形振荡器。
图23是示出根据本发明构思的示例性实施例的移动装置的框图。
参照图23，移动装置4000可以包括应用处理器4100、通信模块4200、显示/触摸模块4300、存储装置4400和缓冲器RAM 4500。
移动装置4000的至少一个部件可以包括多个单元电路级联连接的至少一个电路链。根据本发明构思的示例性实施例，可以通过将电路链的级联连接的单元电路分布式地连接至多个电力轨道对来减少电力轨道中的欧姆压降，因此，可以提高移动装置400的性能。
应用处理器4100控制移动装置4000的工作。通信模块4200可以执行与外部装置的无线或有线通信。显示/触摸模块4300可以显示由应用处理器4100处理的数据和/或通过触摸面板接收数据。存储装置4400可以存储用户数据。存储装置4400可以是嵌入式多媒体卡(eMMC)、固态驱动器(SSD)、通用闪存(UFS)装置等。存储装置4400可以包括功率损失保护电路和电容器模块以执行移动装置4000的功率和性能的有效管理。缓冲器RAM 4500临时存储用于移动装置4000的操作的数据。例如，缓冲器RAM 4500可以是双倍数据速率(DDR)同步动态随机存取存储器(SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、Rambus DRAM(RDRAM)等。
本文描述的构思可以应用于任何装置或系统。例如，这些构思可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字照相机、便携式摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字电视(TV)、机顶盒，便携式游戏机、导航系统等的系统。
如上所述，根据本发明构思的示例性实施例，通过将电路链的级联连接的单元电路分布式地连接至多个电力轨道对，可以减少电力轨道中的欧姆压降，因此，可以提高集成电路的性能。
虽然已经参照本发明构思的示例性示例实施例示出和描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由所附权利要求阐述的本发明构思的精神和范围的情况下，可在其中作出各种形式和细节上的修改。

Claims (19)

1.一种集成电路，包括：
多个电力轨道对，其中，所述多个电力轨道对中的每一对包括多个高电力轨道中的一个以及多个低电力轨道中的一个，所述高电力轨道被构造为提供第一供电电压，所述低电力轨道被构造为提供低于所述第一供电电压的第二供电电压；以及
电路链，其包括级联连接的多个单元电路，使得前一单元电路的输出被提供为下一单元电路的输入，其中，所述多个单元电路被分布式地连接至所述多个电力轨道对，
其中，所述多个高电力轨道和所述多个低电力轨道在行方向上延伸并且在列方向上逐个交替地排列，以形成在所述列方向上排列的多个电路行的边界。
2.根据权利要求1所述的集成电路，其中，对于全部的多个单元电路，直接级联连接的两个单元电路分别连接至所述多个电力轨道对中的两个不同的电力轨道对。
3.根据权利要求2所述的集成电路，其中，所述多个单元电路中奇数编号的单元电路连接至所述多个电力轨道对中的第一电力轨道对，并且所述多个单元电路中偶数编号的单元电路连接至所述多个电力轨道对中的第二电力轨道对。
4.根据权利要求2所述的集成电路，其中，直接级联连接的三个单元电路分别连接至所述多个电力轨道对中的三个不同的电力轨道对。
5.根据权利要求1所述的集成电路，其中，对于全部的多个单元电路，直接级联连接的两个单元电路分别布置在所述多个电路行中的、与所述多个电力轨道对的两个不同的电力轨道对相对应的两个电路行中。
6.根据权利要求5所述的集成电路，其中，所述多个单元电路中的每一个连接到所述多个高电力轨道中距离最近的高电力轨道以及所述多个低电力轨道中距离最近的低电力轨道。
7.根据权利要求1所述的集成电路，其中，所述多个单元电路中的直接级联连接的两个单元电路在所述多个电路行中的同一电路行中彼此相邻地布置。
8.根据权利要求7所述的集成电路，其中，所述直接级联连接的两个单元电路中的第一单元电路连接到所述多个高电力轨道中距离最近的高电力轨道以及所述多个低电力轨道中距离最近的低电力轨道，所述直接级联连接的两个单元电路中的第二单元电路连接到所述多个高电力轨道中距离第二近的高电力轨道以及所述多个低电力轨道中距离第二近的低电力轨道。
9.根据权利要求7所述的集成电路，其中，所述直接级联连接的两个单元电路中的第一单元电路连接到所述多个电力轨道对中的第一电力轨道对，并且所述直接级联连接的两个单元电路中的第二单元电路连接到所述多个电力轨道对中的第二电力轨道对，使得所述直接级联连接的两个单元电路在列方向上被布置在所述第一电力轨道对和所述第二电力轨道对之间。
10.根据权利要求1所述的集成电路，其中，所述电路链是环形振荡器，使得所述多个单元电路中的最后的单元电路的输出被提供为所述多个单元电路中的第一个单元电路的输入。
11.根据权利要求10所述的集成电路，其中，所述电路链是单端环形振荡器，使得用反相器来实现所述多个单元电路。
12.根据权利要求10所述的集成电路，其中，所述电路链是差分振荡器，使得用差分放大器来实现所述多个单元电路。
13.根据权利要求1所述的集成电路，其中，所述电路链是延迟电路，使得所述多个单元电路的每一个具有单位延迟量。
14.一种集成电路，包括：
多个电力轨道对，其中，所述多个电力轨道对中的每一对包括多个高电力轨道中的一个以及多个低电力轨道中的一个，所述高电力轨道被构造为提供第一供电电压，所述低电力轨道被构造为提供低于所述第一供电电压的第二供电电压；以及
多个电路链，所述多个电路链中的每一个包括级联连接的多个单元电路，使得前一单元电路的输出被提供为下一单元电路的输入，其中，所述多个单元电路被分布式地连接至所述多个电力轨道对，
其中，所述多个高电力轨道和所述多个低电力轨道在行方向上延伸并且在列方向上逐个交替地排列，以形成在所述列方向上排列的多个电路行的边界。
15.一种集成电路，包括：
第一电力轨道对至第N电力轨道对，其分别包括被构造为提供第一供电电压的第一高电力轨道至第N高电力轨道，还分别包括被构造为提供低于所述第一供电电压的第二供电电压的第一低电力轨道至第N低电力轨道；以及
电路链，其包括级联连接的第一单元电路至第N单元电路，使得前一单元电路的输出被提供为下一单元电路的输入，其中，所述第一单元电路至第N单元电路分别连接至所述第一电力轨道对至第N电力轨道对，
其中，所述第一高电力轨道至第N高电力轨道和所述第一低电力轨道至第N低电力轨道在行方向上延伸并且在列方向上逐个交替地排列，以形成在所述列方向上排列的多个电路行的边界。
16.根据权利要求15所述的集成电路，其中，所述第一单元电路至所述第N单元电路布置在与所述行方向或列方向成对角线的对角线方向上。
17.根据权利要求15所述的集成电路，其中，所述第一单元电路至所述第N单元电路在所述列方向上实质上对齐并且具有实质上相同的结构。
18.根据权利要求15所述的集成电路，其中，所述第一单元电路至第N单元电路在所述列方向上实质上对齐，
其中，所述第一单元电路至第N单元电路中的奇数编号的单元电路具有实质上相同的结构，使得其输入引脚和输出引脚在所述列方向上实质上对齐，
其中，所述第一单元电路至第N单元电路中的偶数编号的单元电路具有实质上相同的结构，使得其输入引脚和输出引脚在所述列方向上实质上对齐，并且
其中，所述第一单元电路的输出引脚和与所述第一单元电路直接相邻的第二单元电路的输入引脚连接并且在列方向上实质上对齐。
19.根据权利要求15所述的集成电路，其中，所述第N单元电路的输出信号被提供为所述第一单元电路的输入信号。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10121743B2 (en) * 2017-03-29 2018-11-06 Qualcomm Incorporated Power distribution networks for a three-dimensional (3D) integrated circuit (IC) (3DIC)
TWI750316B (zh) 2018-02-09 2021-12-21 聯華電子股份有限公司 1-1強制性鰭狀堆疊反向器及形成強制性鰭狀堆疊反向器的方法
US10748889B2 (en) * 2018-06-15 2020-08-18 Samsung Electronics Co., Ltd. Power grid and standard cell co-design structure and methods thereof
US11651133B2 (en) * 2020-03-05 2023-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming same
KR20210134112A (ko) * 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110420A (zh) * 2006-07-19 2008-01-23 国际商业机器公司 减少集成电路泄漏电流的方法和设备
CN101789779A (zh) * 2009-01-22 2010-07-28 联发科技股份有限公司 减少数字电路区块供应电压降的方法及其布局结构
CN104835821A (zh) * 2014-02-07 2015-08-12 全视科技有限公司 具有全局布线通道的集成电路芯片及专用集成电路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4036688B2 (ja) 2002-06-18 2008-01-23 松下電器産業株式会社 自動配置配線用スタンダードセルライブラリ及び半導体集積装置
US20030235019A1 (en) 2002-06-19 2003-12-25 Ming-Dou Ker Electrostatic discharge protection scheme for flip-chip packaged integrated circuits
US7240314B1 (en) 2004-06-04 2007-07-03 Magma Design Automation, Inc. Redundantly tied metal fill for IR-drop and layout density optimization
US7398489B2 (en) 2005-04-06 2008-07-08 Lsi Corporation Advanced standard cell power connection
US7692907B2 (en) * 2006-09-11 2010-04-06 Industrial Technology Research Institute Circuit for electrostatic discharge (ESD) protection
US7750375B2 (en) 2006-09-30 2010-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Power line layout techniques for integrated circuits having modular cells
US8423946B1 (en) 2010-05-25 2013-04-16 Marvell International Ltd. Circuitry having programmable power rails, architectures, apparatuses, and systems including the same, and methods and algorithms for programming and/or configuring power rails in an integrated circuit
US8742464B2 (en) * 2011-03-03 2014-06-03 Synopsys, Inc. Power routing in standard cells
US8729742B2 (en) 2011-06-20 2014-05-20 Broadcom Corporation Energy borrowing to reduce system voltage drop
US8601299B2 (en) 2011-06-27 2013-12-03 Broadcom Corporation System and method for re-balancing power supply efficiency in a networking environment
US9496174B2 (en) 2014-07-24 2016-11-15 Qualcomm Incorporated Mitigating electromigration, in-rush current effects, IR-voltage drop, and jitter through metal line and via matrix insertion
US10156605B2 (en) 2014-08-29 2018-12-18 Semitronix Corporation Addressable ring oscillator test chip
US10990148B2 (en) 2015-01-05 2021-04-27 Synaptics Incorporated Central receiver for performing capacitive sensing
KR102383650B1 (ko) * 2015-06-04 2022-04-06 삼성전자주식회사 반도체 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101110420A (zh) * 2006-07-19 2008-01-23 国际商业机器公司 减少集成电路泄漏电流的方法和设备
CN101789779A (zh) * 2009-01-22 2010-07-28 联发科技股份有限公司 减少数字电路区块供应电压降的方法及其布局结构
CN104835821A (zh) * 2014-02-07 2015-08-12 全视科技有限公司 具有全局布线通道的集成电路芯片及专用集成电路

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Publication number Publication date
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