CN101110420A - 减少集成电路泄漏电流的方法和设备 - Google Patents
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Abstract
公开了减小集成电路的功耗和泄漏电流的方法和设备。讨论了用于包括高速缓存存储电路的多种类型的集成电路的新的泄漏功率补救技术。实施例包括通过使用虚拟电压轨道或虚拟功率轨道向集成电路负载提供功率的减小集成电路中的功耗的方法和设备。该方法和设备通常包括使用一个或两个虚拟功率控制装置来对该集成电路负载加上“头”和“脚”，或者将其夹在中间。在这些方法实施例中，一个或多个元件感测虚拟功率轨道或节点的电压，并进行调整来控制电压到某些特定“虚拟”电压电位。当以此方式控制电压时，虚拟功率控制装置可以用于限制流经集成电路负载的不必要的电流。
Description
技术领域
本发明总地涉及集成电路领域。更具体地，本发明涉及用于减小集成电路中的装置、包括存储装置(memory device)的功耗的方法、设备和系统。
背景技术
设计人员通常通过增加工作频率和电路中的部件例如晶体管的数量来提高集成电路的性能。要保持电路的尺寸是可控的，设计人员已经减小或按比例缩小了电路部件的尺寸，以便更多数量的装置可以容纳在更小的单元面积内。当今常见的是，先进的计算机系统芯片包含数百万甚至数十亿个晶体管。但是这种增加的密度已经带来了多种问题。一个问题就是热量。由于单独的电子部件、例如晶体管，各自在工作时都会产生微小的热量，那么新的电路中这种装置的数量增加自然地就导致热量的增加。另一问题是功耗。同样，由于每个电子电路部件工作时消耗少量的功率，那么电路中这种电路部件的数量增加通常就要消耗更大量的功率。
如上述的，设计人员已经通过利用越来越深的亚微米技术(例如90nm和65nm技术)持续地缩小电路来提高性能。他们还通过增加时钟速度改善性能。他们已经通过减小电路元件的物理沟道的长度、减小各元件的电源电压和减小晶体管的阈值电压来减小延迟时间。但是，减小阈值电压和减小晶体管的沟道长度导致了更高的亚阈值(sub-threshold)泄漏电流。因此，亚阈值泄漏功率、增加的功耗和增加的热扩散很快成为了集成电路设计人员的挑战。此外，随着便携式电子系统使用的增加，减小功耗已经成为极为重要的设计考量。功率的耗散减少了电池的寿命、降低了系统性能、降低了系统可靠性并增加了系统封装成本。
在各种类型的集成电路中，已经为静态随机存取存储器(SRAM)电路完成了许多体系结构和电路级别的研究。某些人已经通过使用功率门控(power-gating)技术减小了SRAM电路的泄漏电流。该方法中，电路设计人员在地和SRAM单元之间放置一个门控地(gated-ground)n型金属氧化物半导体(n-MOS)来关断高速缓存的待机动作及减小泄漏电流。此方法产生了浮动虚拟地节点的问题，并使得电路更易于受噪声影响，这会降低存储在存储单元中的数据的稳定性。
其他用于减小高速缓存待机操作的泄漏电流的近来的技术称为动态Vt SRAM和数据保持门控地高速缓存(DRG-高速缓存)。动态Vt SRAM通过整体偏置(body biasing)来增加阈值。但是此技术由于采用双井(twin well)工艺而相对地成本很高。另外，Vt SRAM存在可靠性问题。DRG-高速缓存方案也存在问题。为以待机模式保持高速缓存的数据，DRG-高速缓存要求恰当尺寸的门控地晶体管，并要求一个敏感的阈值电压水平。DRG-高速缓存方法在高速缓存处于待机模式时还有一个缺点。当处于待机模式时，DRG-高速缓存技术切断门控地n-MOS，有可能破坏写入SRAM单元中的数据。此外，DRG-高速缓存技术要求较大的解码器来为驱动额外的电阻-电容(RC)性负载(用于门控地n-MOS)提供足够的功率。
设计人员近来提出另一技术来减小泄漏电流，称为N-受控SRAM(NC-SRAM)。此方法使用两个额外的电源来产生一个在低和高压之间切换的交流虚拟地(alternating virtual ground)。根据此技术的电路能够在高速缓存处于待机模式时存储数据，而不明显地影响读-写访问的时间。然而，此技术看来需要附加的电源硬件，并且在电源和地之间引入了泄漏电流，以及电网中的功率回路。
因此需要替代的方法、电路设备和技术来减小泄漏电流，而不使电路更容易受噪声影响，不过分地增加制造成本，并且不需要大量的附加电路硬件。
发明内容
上述的问题在很大程度上由虚拟功率轨道(virtual power rail)来解决以减小集成电路中的功耗和泄漏电流，该集成电路包括处理器集成电路。一个实施例包括一种用来减小集成电路中的泄漏电流的方法。该方法包括在耦合到两个电压电位装置(voltage potential device)的两个节点产生两个电压，还包括从该两个电压向集成电路供电。在某些实施例中，电压电位装置包括工作在接近截止状态的p型和n型晶体管，以控制两个节点的电压。另一替代实施例包括SRAM电路作为负载，其中节点的两个电压产生虚拟功率轨道。
另一实施例包括一种减小集成电路中的泄漏电流的设备。该设备包括使用一个或两个电路装置来产生两个电压节点，用来向集成电路的负载提供功率。该设备的一个实施例可以使用n-FET作为一个电路装置用来产生两个电压之一。该设备的另一实施例可以使用p-FET作为电路装置之一来产生两个电压之一。某些实施例包括使用p-FET和n-FET元件来减小SRAM电路(包括6T-SRAM单元)中的泄漏电流。某些实施例包括使用Vdd和Vss作为电源。
再一个实施例为一种系统，具有虚拟装置，当提供该系统的电气负载时，以减小泄漏电流的方式工作。该系统包括电源、虚拟功率装置、一个或多个电气负载和虚拟地装置。系统的某些实施例使用p-MOS晶体管作为虚拟功率装置，以产生或控制耦合到电气负载的虚拟供电节点的电压。某些实施例使用n-MOS晶体管作为虚拟地装置，以控制虚拟地节点的电压或电位。某些实施例可以减小存储装置、例如SRAM和高速缓存存储电路中的泄漏电流，而其它电路可以减小集成电路逻辑门的泄漏电流及用于数字信号处理的电路的泄漏电流。某些实施例可以用作蜂窝电话或便携式计算装置，而其它实施例可以用作桌面和架式安装的计算装置。
再一种实施例实现为计算机程序，用来制造或生成一个或多个集成电路，其中集成电路具有虚拟电位装置，以减小与集成电路负载相关联的泄漏电流。该程序通常产生一个集成电路负载并将一个或多个虚拟电位装置耦合到负载。虚拟电位装置可以耦合到电源并控制向集成电路负载提供功率的一个或多个电压。
附图说明
在读了后面的详细说明和参考了附图之后本发明的各方面将变得显而易见，附图中相似标记可以表示相似元件。
图1A表示一个系统，包括专用集成电路，该集成电路具有中央处理单元、存储器、门阵列和输入-输出控制模块，该系统可以使用自控制(self-controlled)的虚拟功率轨道来减小泄漏电流；
图1B表示场效应晶体管的门阵列如何可以用于减小已有集成电路设计中的泄漏电流；
图2A表示使用两个虚拟电位装置来减小泄漏电流和节省单元功耗的6T-SRAM单元；
图2B说明6T-SRAM单元的一个特定实施例，该单元使用p-FET和n-FET来减小泄漏电流；
图3显示6T-SRAM高速缓存模块的一个实施例，使用两个虚拟功率控制装置来减小泄漏电流和功耗；
图4说明用于减小集成电路负载的泄漏电流的设备，这里集成电路负载可以具有多个集成电路输入和输出；
图5表示一种方法的流程图，用来通过使用p-MOS和n-MOS装置来控制高和低电压轨道的电压从而减小高速缓存存储器电路中的功耗和泄漏电流；
图6表示一个计算机程序实施例的流程图，可以制造具有虚拟电位装置以减小与集成电路负载相关联的泄漏电流的一个或多个集成电路。
具体实施方式
以下是附图中表示的本发明的实施例的详细说明。示范实施例清晰地说明了本发明。但是，所提供的细节的数量不是用来限定实施例期望的变体，相反意在覆盖落入所附权利要求定义的本发明的精神和范围内的所有修改、等同物和替代物。下面的详细说明意在使这些实施例对于本领域的普通技术人员来说显而易见。
总地来讲，这里公开了减小集成电路中的功耗和泄漏电流的方法、设备和技术。这里讨论了用于多种类型的集成电路(包括高速缓存存储电路)的新的泄漏功率补救(saving)方案，这些方案消除了不必要的静态和动态功耗又不牺牲电路处理能力或者等待时间。实施例包括通过使用虚拟电压轨道或虚拟功率轨道向集成电路负载提供功率从而减小集成电路中的功耗的方法和设备。该方法包括使用一个或两个虚拟功率控制装置对集成电路负载加上“头”和“脚”，或者将其夹在中间，以便与固定功率提供轨道(firm power supply rail)隔开。在这些方法的实施例中，一个或多个元件感测虚拟功率轨道或节点的电压，并进行调整来控制电压处于特定的电位。当以此方式控制电压时，虚拟功率控制装置可以用来限制流经集成电路负载的泄漏电流。
尽管下面详细讨论中的某些部分描述的许多实施例包括场效应晶体管(FET)和其它的金属氧化物半导体(MOS)装置，阅读了这里的教导后，本领域的普通技术人员将认识到下面的发明可以利用多种集成电路装置(诸如双极结型晶体管(BJT)和其它MOS装置)加以实现和应用。实现本发明的所有方法和设备都是可互换的。此外，某些实施例的讨论描述了控制轨道的电压电位，而其它实施例描述了控制节点的电压电位。还有，某些讨论中使用了术语“耦合”，而其它术语使用了词语“连接”。本领域的普通技术人员将认识到这些术语经常是可互换的，并且意义相似。当根据相似的限定条件用于实现实质上等同功能时，这样的术语和其它的术语应被理解用来替换所描述的元件。
现在参照附图，图1A说明了系统100如何能从这里描述的用来减小集成电路(IC)中的泄漏电流和功耗的方法和设备受益。如图1A所示，系统100可以是利用半导体衬底116生成的ASIC。系统100可以分成数个功能区域，并包括数个部件，诸如中央处理单元(CPU)106、随机存取存储器114、高速缓存122、外围输入-输出120和输入-输出(I/O)模块135。系统100可以包括用来转换数字和模拟信号的部件，例如模-数(A/D)转换器137和数-模(D/A)转换器136。例如，系统100可以是用于蜂窝电话的ASIC，A/D转换器137和D/A转换器136转换传送到蜂窝电话的扬声器和耳机的模拟信号和来自蜂窝电话的扬声器和耳机的模拟信号。
系统100还可以包括数个门阵列，位于集成电路的各区域，诸如门阵列112、门阵列126及门阵列130和115。这样的门阵列可以用在ASIC中来执行CPU106外部的简单的计算或逻辑功能，这些门阵列与其它模块、例如外围输入-输出模块120或I/O模块135共同工作。此外，这样的门阵列中的某些或全部可以包括附加的未用门阵列单元，以使得工程师可以进行设计改变或填满空的集成电路区域。
数个I/O盘118可以位于半导体衬底116的外围，用来提供外部功率和信号线到系统100的连接端子。如图1A所示的，电源系统电压VDD102可以在I/O盘103处端接(terminate)，并在系统100上通过数个金属迹线分配。例如，金属迹线104可以提供系统电压VDD102到CPU106，金属迹线110可以提供系统电压VDD102到D/A转换器136。类似地，可以端接系统地139并分别经金属迹线138和132分配到D/A转换器136和CPU106。
系统100可以使用深亚微米工艺来开发和生成。此外，系统100可以使用一个或多个减小的阈值电压来工作。例如CPU106、随机存取存储器114和高速缓存122可以使用减小的阈值电压来工作，而系统100中的其它部件可以在更高的电压工作，例如VDD102。替代地，系统100中所有部件可以使用减小的阈值电压工作。利用减小的金属氧化物半导体(MOS)阈值电压，制造商和/或设计人员可能面临增加的亚阈值泄漏电流和过多的功率耗散。因此，设计人员可以利用被描述为自控制虚拟功率(SCVP)生成的技术。设计人员可以利用SCVP来减小这些元件(例如系统100中的高速缓存122和CPU106)的泄漏电流，以及系统100可能具有的其它元件的泄漏电流。
系统100的设计人员可以利用SCVP来生成虚拟功率轨道，以便减小泄漏电流。例如，金属迹线104和金属迹线132可以分别提供系统电压VDD102和系统地139到CPU106的部分108。类似地，金属迹线110和金属迹线138可以分别提供系统电压VDD102和系统地139到D/A转换器136的部分128。在CPU106和D/A转换器136的部分108和128，设计人员可能希望通过使用SCVP来减小泄漏电流。例如，设计人员可以在部分108和128实施一个或多个泄漏控制晶体管(LCT)来降低系统电源电压VDD102的电压、以及抬高系统地129的电位到需要的水平。设计人员可以这样的方式连接LCT，即在虚拟功率轨道饱和之后LCT 作在接近截止模式。以此方式运行LCT可以显著地减小泄漏电流。虚拟功率轨道的电压电位可以通过选择合适的LCT来对称地设置到中间功率水平VDD/2。虚拟功率轨道可以提供差分的电压输出而不是系统电源电压VDD102和系统地139的电压。例如，LCT工作在接近截止条件时，它们可以为部分108和128提供稳定的差分输出。
SCVP的一个潜在好处可以通过参看图1B实现。图1B显示了根据各种实施例，门阵列112和115中先前未用或部分未用的结构如何可以被修正以产生系统100中的SCVP轨道，并且帮助减小泄漏电流。可以修正门阵列112来产生用于CPU106的SCVP轨道，可以修正门阵列115来产生用于D/A转换器136的SCVP轨道。例如，设计人员可以引导(route)系统电源电压VCC102和系统地139到门阵列112和115。一旦被引导到门阵列112和115，设计人员可以将它们放置到p型和n型晶体管的各端子上。例如，设计人员可以将它们放置在p型场效应晶体管(p-FET)和n型场效应晶体管(n-FET)上。恰当地构造好p-FET和n-FET之后，晶体管可以产生SCVP功率轨道。设计人员可以使用金属迹线111、109、113和129引导这些FET产生的虚拟功率到CPU106和D/A转换器136的部分108和128。使用非定制的或先前未构造的门阵列单元来产生SCVP，使得设计人员和生产商可以通过防止需要较低层的管芯再设计而省去极大的设计力量来翻新或修改已有电路，只需要改变上层金属化层。换句话说，后段(BEOL，back-end-of-line)技术可以用于在设计过程的较后阶段减小泄漏电流。
在替代实施例中，系统100可以是CPU或者高性能处理器。在其它实施例中，系统100可以包括微控制器或另一类型的集成电路。此外，在其它实施例中，集成电路的单独或多个部分可以从SCVP受益。为了说明如何使用LCT和其它元件来减小集成电路的特定类型的装置中的泄漏电流，现在转到图2A。
图2A显示一个6T-SRAM单元200的实施例，用来实施SCVP轨道和减小泄漏电流。6T-SRAM单元200可以从正电压源210和接地源(ground source)275供电。例如，正电压源210可以包括用于集成电路的Vdd，而接地源275可以包括Vss。6T-SRAM单元200具有字线205，后者可以以逻辑高电平被传送来激活n-FET220、n-FET250和后续的6T-SRAM单元200。即，当字线205为高电平时，预充电的位线230和反转位线260可以引起6T-SRAM单元200存储1比特或0比特。
如果6T-SRAM单元200运行在没有SCVP轨道的情况下，6T-SRAM单元200可能具有三个相当大的泄漏电流。当节点221为低时，第一泄漏电流可能经p-FET215和n-FET225从正电压源210流到接地源275。第二泄漏电流可能流经n-FET220和n-FET225。第三泄漏电流可能流经p-FET245和n-FET225。
6T-SRAM单元200可以具有第一虚拟电位装置235和第二虚拟电位装置270，它们可用于减小6T-SRAM单元200中的泄漏电流，比如上述的流经p-FET215、n-FET225、n-FET220、p-FET245和n-FET225的泄漏电流。虚拟电位装置235可以耦合到正电压源210，用来感测和控制虚拟供电节点240的电压处于略低于正电压源210的电压。虚拟电位装置270可以感测和控制虚拟供电节点265的电压处于略高于接地源275的电位的电压。插入虚拟电位装置235和270可以使6T-SRAM单元200被加上“头”和“脚”。换句话说，虚拟电位装置235和270可以将虚拟供电节点240和265从正电压源210和接地源275隔离开。这种由虚拟电位装置235和270实施的从正电压源210和接地源275的隔离、以及扼流功能可以用于减小6T-SRAM单元200中的泄漏电流。为了说明用于6T-SRAM单元200的此技术的一个特定实施例，现在转到图2B。
图2B显示了一个特定实施例，具有图2A所示的6T-SRAM单元200的几处修正。特别地，图2B显示了带有用作第一电压电位装置的p-FET212的6T-SRAM单元280。p-FET212的漏极端子可以连接到正电压源210，而p-FET212的源极端子可以连接到虚拟供电节点240。6T-SRAM单元280还具有一个用作第二虚拟电位装置的n-FET267。n-FET267的源极端子可以连接到接地源275，而n-FET267的漏极端子可以连接到虚拟供电节点265。可能注意到p-FET212和n-FET267可以用作正电压源210和接地源275之间的公共泄漏通路中的泄漏控制晶体管(LCT)。
应注意，p-FET212的栅极被连接到虚拟供电节点240，n-FET267的栅极被连接到虚拟供电节点265。在虚拟供电节点240和虚拟供电节点265饱和之后，p-FET212和n-FET267可以工作在接近截止状态。特别地，如果将虚拟供电节点240的电压电位表示为Vv，将虚拟供电节点265的虚拟电位表示为Vg，它们的电压电位可以通过恰当地确定p-FET和n-FET的尺寸来确定。当如图2B中所示的那样构造时，虚拟电压水平可以是稳固的，恰当的晶体管尺寸相对容易得到。假定正电压源210等于Vdd，一旦p-FET212和n-FET267被驱动到它们的饱和水平，下面的等式可以计算虚拟供电节点240和265的电压电位Vv和Vg：Vv＝Vdd-Vdesired和Vg＝Vdesired，这里Vg是需要的虚拟地，它可以略大于阈值电压。当虚拟供电节点240和265的电位分别为Vv和Vg时，以此方式决定p-FET212和n-FET267的尺寸，可以为p-FET212和n-FET267产生接近截止的条件并切断6T-SRAM680中的泄漏电流。
通过下面的详细说明可以更好地理解在控制6T-SRAM单元280的虚拟供电节点240和265的电压电位的过程中p-FET212和n-FET267的工作。一旦功率提供到6T-SRAM单元280的集成电路，正电压源210可以相对于接地源275被充电到Vdd。假定6T-SRAM单元280的集成电路已经很长时间未被供电，虚拟供电节点240和虚拟供电节点265各自可能有0伏的电位。由于p-FET212的栅极端子和源极端子连接到虚拟供电节点240，所以栅极也在通电后立即成为低电位。当p-FET212的栅极为低，p-FET212的源极端子为低，p-FET212的漏极端子为高时，p-FET212将被正向偏置，使虚拟供电节点240拉高到接近正电压源210的电位。当虚拟供电节点240的电压接近正电压源210的电压时，p-FET212的栅极可以被拉高和箝制(pinch)或者关断p-FET212，使得p-FET212被反向偏置。
工作中，p-FET215、p-FET245和n-FET225和255可能消耗功率而把虚拟供电节点240的电压拉下来。当虚拟供电节点240的电位下降时，212的栅极电位也将下降并开始打开p-FET212，使得虚拟供电节点240的电位被向上拉回到接近于正电压源210。当虚拟供电节点240的电位增加时，p-FET212可能快速返回到其接近截止状态。这种扼制(throttling)动作可以使得p-FET212控制和保持虚拟供电节点240的电压处于略低于正电压源210的电压。
类似于p-FET212的工作，n-FET267可以进行扼制以控制虚拟供电节点265的电压。通电之后，虚拟供电节点265可以为0伏。当p-FET215、p-FET245和n-FET225和255工作时，虚拟供电节点265的电压可以开始被拉高。但是，当虚拟节点265的电压增加时，提供到n-FET267的栅极的电压也会增加。当n-FET267将仍保持在接近截止状态，将一个更加正的电压施加于其栅极，这会使得它打开并将虚拟供电节点265的电压向下拉回到接近接地源275的电压电位。将可注意到，总的亚阈值电流可以是p-FET212和n-FET267中的电流之和。因此，可以看到双虚拟功率轨道结构可以提供相当显著的双倍泄漏防范。
如果6T-SRAM单元280没有p-FET212和n-FET267来分别控制虚拟供电节点240和265的电压，那么6T-SRAM单元280可能就直接地被正电压源210和接地源275经p-FET215和245和n-FET225和255拉低和抬高。这就是6T-SRAM单元280如何可以存储数据，只要有功率提供到集成电路。相反，如图2B所示的6T-SRAM单元280被虚拟供电节点240和265夹在中间，二节点分别具有略小于“1”和略大于“0”的电压水平。
当电压节点或电压轨道不直接连接到正电压源210和接地源275时，可以得到结论6T-SRAM单元280具有一个浮动功率轨道。由于数据保持很可能是一个重要的问题，人们可能会担心生成虚拟供电节点240和265是否使得噪声源容易将“0”节点(节点212或节点251)转换为“1”节点，或相反。噪声不应是一个问题，因为p-FET212和n-FET267可以具有相当的能力来放电“0”而充电“1”，这与6T-SRAM单元280中的其它FET形成对比，这是因为p-FET212和n-FET267工作在接近截止状态且流经它们的电流所处的电压水平是VGS-Vt＝0+。当节点221处于虚拟供电节点265的电压时，流经p-FET215和n-FET220的两个充电电流使得节点221饱和，但是具有流经n-FET267的放电电流。因此，节点221可以稳定地停留在虚拟供电节点265的电压上，而没有当处于待机模式时改变6T-SRAM单元280中的存储数据的可能性。
应该注意，SCVP装置(例如6T-SRAM单元280和可以与前者并行放置的其它6T-SRAM单元)可以具有减小间隔(span)的功率轨道。因此，所存储的数据可能不会稳定地保持在“0”和“1”。SCVP装置可能被挤压。因此SCVP装置可能不同于比如DRG-高速缓存的装置，在DRG-高速缓存装置中，当高速缓存处于待机模式时门控地晶体管完全截止。这样，当发生读操作时，SCVP装置可能需要将虚拟节点265放电到稳定的地。因此，可以预期从6T-SRAM单元280读数据的延迟。但是，对于从6T-SRAM单元280读数据，6T-SRAM单元280不应该有这样的延迟。因此，包含6T-SRAM单元280的系统的性能不会通过以减小的功率轨道间隔操作而降低。
尽管图2A和2B中的实施例作为6T-SRAM单元280进行了描述，对于其它类型的装置，其它的实施例可以控制虚拟供电节点240和265的电压。例如，虚拟供电节点240和265可以提供功率到一个或多个4T-SRAM单元，或一个或多个1T DRAM单元。在各种实施例中，由虚拟供电节点240和265供电的装置可以是存储装置，诸如高速缓存和其它类型的存储器，或者该装置可以是其它类型的MOS装置。此外，某些替代实施例可以包括读出放大器和再生放大器。再有，某些实施例可包括用于位线230和反位线260的位线复用技术。再有，由虚拟供电节点240和265供电的SRAM单元可以包括双端口SRAM单元，后者包括完全双端口SRAM单元。
如早前提示的，图3显示一个替换实施例，其中SCVP轨道可以向多个存储装置供电，并仍可减小该装置的泄漏电流。图3显示了6T-SRAM高速缓存模块300的实施例。6T-SRAM高速缓存模块300可以包括数个6T-SRAM单元，诸如6T-SRAM单元340和6T-SRAM单元350。连接点360意味着6T-SRAM高速缓存模块300可以包括多种数目的6T-SRAM单元。为了向6T-SRAM单元340和6T-SRAM单元350供电，第一虚拟功率控制装置320可以相对于电源电压310控制第一功率轨道330的电压。6T-SRAM单元340和6T-SRAM单元350可以从虚拟地轨道370得到虚拟地。第二虚拟功率控制装置380可以控制虚拟地轨道370的电压处于略高于本地地(local ground)390的电压。
类似于图2A所示的6T-SRAM单元200，6T-SRAM单元340和6T-SRAM单元350可以被虚拟功率控制装置320和虚拟功率控制装置380分别地加上“头”和“脚”。类似于图2B，虚拟功率控制装置320和虚拟功率控制装置380可以包括p-MOS和n-MOS装置来有效地减小6T-SRAM高速缓存模块300(包括6T-SRAM单元340和6T-SRAM单元350以及与它们并列的其它6T-SRAM单元)中的泄漏电流。当虚拟功率控制装置320和380用作双屏障来阻挡在电源电压310和本地地290之间流动的泄漏电流时，虚拟功率控制装置320和虚拟功率控制装置380可以减小待机高速缓存6T-SRAM单元340和6T-SRAM单元350的泄漏电流。
再次地，虚拟功率控制装置320和虚拟功率控制装置380可以控制功率轨道330和虚拟地轨道370的电压在需要的水平上。例如，类似于图2A的实施例中的p-FET212和n-FET267，虚拟功率控制装置320和虚拟功率控制装置380可以包括p-MOS和n-MOS电路元件。虚拟轨道，即功率轨道330和虚拟地轨道370可以门控或扼制p-MOS和n-MOS的电路元件来产生和保持元件接近截止条件。对于给定技术，例如65nm技术，功率轨道330和虚拟地轨道370的电压水平可以线性地取决于p-MOS和n-MOS的电路元件的尺寸，以便该电压水平可以相对容易地确定。
现在转到图4，可以看到设备400的实施例用来减小集成电路负载450的泄漏电流。设备400可以具有第一电压连接410，用来向高虚拟电位装置420供电。设备400还可以具有第二电压连接490，后者连接到低虚拟电位装置480。使用电压连接410和电压连接490之间产生的电压电位差，高虚拟电位装置420可以产生第一电压节点430。也使用电压连接410和电压连接490之间产生的电压电位差，低虚拟电位装置480可以产生第二电压节点470。
高虚拟电位装置420和低虚拟电位装置480产生的电压的幅度，以及施加到电压连接410和490的电压电位的幅度可以在不同的实施例中改变。例如，在某些实施例中，设备400可以为使用65nm技术产生的集成电路装置。设备400可以连接到1.05伏的电位差，如在电压连接410和电压连接490之间测得的。在这样的实施例中，高虚拟电位装置420和低虚拟电位装置480可以产生200mV的电压，如在电压节点430和电压节点470之间测得的。在另外的实施例中，设备400可以连接到3.3伏的电位差，并使用高虚拟电位装置420和低虚拟电位装置480来产生300mV的电压。同样，不同的实施例中这样的电压差可以不同，上述的电压仅用作示例。
在不同的实施例中，高虚拟电位装置420和低虚拟电位装置480可以包括不同的电路元件。例如，高虚拟电位装置420可以包括其栅极耦合到电压节点430的p-FET。这样的设置可能类似于图2B中的p-FET212。以这样的方式连接，包括高虚拟电位装置420的p-FET可以通过感测和响应电压节点430的电压变化来控制电压节点430的电压。类似地，低虚拟电位装置480可以包括其栅极耦合到电压节点470的n-FET，并通过感测和响应电压节点470的电压变化来控制电压节点470的电压。在其它实施例中，高虚拟电位装置420和低虚拟电位装置480可以包括多个复合或不同的元件。例如，低虚拟电位装置480可以包括双极结型晶体管、单结晶体管或者齐纳二极管。
在其它实施例中，低虚拟电位装置480和高虚拟电位装置420可以包括其它附加的元件，例如电阻器或电容器。例如，高虚拟电位装置420可以包括一个网络，该网络包含N-P-N型双极结型晶体管，其集电极和发射极端子经电阻元件耦合到电压连接410和电压节点430。此外，N-P-N型双极结型晶体管的基极也可以经电阻元件耦合到电压节点430，以便以反馈方式监视和控制其电压。
在不同的实施例中，高虚拟电位装置420和低虚拟电位装置480可以包括各装置的不同组合。例如，高虚拟电位装置420可以包括单个的p-FET，而低虚拟电位装置480包括一个具有多个晶体管、电阻器和其它装置的复合电路。再有，在其它实施例中，高虚拟电位装置420和低虚拟电位装置480可以不限于单独的元件。例如，低虚拟电位装置480可以不是包括单个的n-FET，而包括两个或多个串联的n-FET来提供相比于单个晶体管所提供的更高的泄漏阻抗。在低虚拟电位装置480包括两个串联n-FET的情况下，每个n-FET可以提供电压节点470和电压连接490之间的一半的电压降，或者一个n-FET可以比另一个提供更大的电压降。
在其它实施例中，高虚拟电位装置420可以包括不止单个元件。例如，高虚拟电位装置420可以包括两个或多个并行操作的p-FET。这样的设置在集成电路负载450包括大量的高速缓存存储器元件时是需要的，因为这些元件可能超过单个p-FET的电流容量。
应该注意，设备400的集成电路输入440和集成电路输出460显示为设备400的单独部分。集成电路输入440和集成电路输出460可以包括用于集成电路负载450的位线、字控制线、地址线和数据总线。此外，集成电路输入440和集成电路输出460可以包括附加的信号处理电路，用来修正集成电路负载450的输入和输出信号。例如，代表集成电路输入440和/或集成电路输出460的模块可以抬高或降低电压水平，以便设备400的外围电路可以恰当地发送和/或接收这些信号。此外，集成电路输入440和集成电路输出460可以容易地与集成电路负载450组合。换句话说，集成电路输入440和集成电路输出460的模块可以组合到代表集成电路负载450的模块中。
还应注意，虽然设备400具有高虚拟电位装置420和低虚拟电位装置480，替代的实施例可以不同时包括这二者。例如，一个实施例可以仅包括低虚拟电位装置480，位于电压连接490和电压节点470之间。高虚拟电位装置420和电压节点430可以不存在。在这样的实施例中，电压连接410可以直接连接到集成电路负载450，或者经其它无源电路部件(例如电阻器或电容器)耦合到集成电路负载450。
图5显示了说明一个减小集成电路中的功耗和泄漏电流的方法的实施例的流程图500。流程图500以从电源接收Vdd和Vss开始(单元510)。例如，Vdd和Vss可以具有1.03伏的电压差，经集成电路封装的连接盘提供到集成电路，或者通过金属迹线从集成电路的另一部分提供。
从电源接收到Vdd和Vss之后(单元510)，根据流程图500的一个实施例可以通过将p-MOS漏极耦合到Vdd、将p-MOS栅极和源极耦合到高速缓存存储电路来继续(单元520)。例如，p-MOS栅极和源极可以耦合到一组(bank)6T-SRAM单元的虚拟高压轨道。此外，该实施例可以将n-MOS源极耦合到Vss、将n-MOS栅极和漏极耦合到高速缓存存储电路(单元530)。这可以产生用于该组6T-SRAM单元的虚拟低压轨道。
一旦耦合了p-MOS和n-MOS端子(单元520和530)，根据流程图500的方法可以通过以接近截止状态运行该p-MOS装置以产生和控制用于高速缓存存储电路的虚拟高压轨道来继续(单元540)。类似地，流程图500的方法还可以以接近截止状态运行n-MOS装置以产生和控制用于高速缓存存储电路的虚拟低压轨道(单元550)。
以上述方式运行时，根据流程图500的方法的集成电路可以从虚拟高压和低压轨道向高速缓存存储电路供电，以减小泄漏电流(单元560)。值得强调的是，流程图500中说明的方法也可以用来减小其它类型的集成电路中的泄漏电流，而不只是高速缓存存储电路中的泄漏电流。
现在转到图6，它显示了一个计算机程序的实施例，该实施例制造或生产具有虚拟电位装置的一个或多个集成电路。该虚拟电位装置可以减小与集成电路负载有关的泄漏电流。该程序可以由计算机和/或集成电路制造机器使用，以产生集成电路负载并将一个或多个虚拟电位装置耦合到该负载。该计算机程序生成的虚拟电位装置可以被耦合到电源，并控制向集成电路负载提供功率的一个或多个电压。
运行该程序的计算机可以操作或控制一个机器，该机器在半导体衬底上逐层地生成集成电路。该计算机和机器可以在衬底上生产大量的半导体装置，例如金属氧化物半导体(“MOS”)晶体管、双极晶体管、缓冲器、电容器、电阻器和形成集成电路的其它装置。该计算机和机器或制造系统可以利用一个或多个层级的多晶硅形成集成电路装置。例如，该制造系统可以从一层多晶硅产生MOS晶体管栅极或电阻器。
计算机化的制造系统可以通过一序列的图案定义步骤来产生集成电路层，这些步骤与其它处理步骤(如氧化、蚀刻、掺杂和材料沉积)混合。该系统然后可以在基础层的顶之上沉积一层或多层金属层以形成互连集成电路部件的导电段。在衬底上形成金属化层可以易于电路装置的互连，以形成更复杂的装置，例如NAND门、反相器等等。这些金属化层还可以用于向集成电路提供电源地(Vss)和电源电压(Vdd)。
在许多实施例中，由计算机化的制造系统生产的金属化层可以使用线、触点和过孔来互连集成电路的晶体管和其他装置，它们作为一个整体形成该集成电路，诸如处理器、状态机或存储装置。相邻竖直层中的线可以相互垂直，相邻竖直层由非导电性钝化层(例如氧化硅)隔开。计算机程序可以运行该集成电路制造机器，以蚀刻氧化硅来形成过孔，后者根据电路设计互连多种金属化层的线。计算机程序还可以将集成电路的输入和输出带到带有过孔的表面，以使该电路与芯片封装的引脚结合。此芯片封装可以包括环氧或陶瓷，其内包含集成电路以保护电路受损，并包含引脚以方便集成电路(例如印刷电路板)的输入和输出之间的连接。
根据流程图600的计算机程序实施例可以由电路制造机器使用，以通过完成上述的技术和方法在衬底中或衬底上生产半导体装置，例如氧化、蚀刻、掺杂和材料沉积。举例来说，根据流程图600的计算机程序实施例可以控制利用半导体衬底构造一个集成电路负载的过程(单元610)。在不同实施例中，集成电路负载是变化的。例如，在某些实施例中，负载可以包括一个高速缓存存储器模块。在另外的实施例中，该负载可以包括SRAM存储装置。
计算机程序可以产生或制造第一虚拟电位装置来控制集成电路负载的第一电压(单元620)。计算机程序可以使该第一虚拟电位装置处于集成电路负载和电源导体之间(单元630和640)，以便该装置可以监视和控制该负载的第一电压(单元620)。换句话说，该装置可以被设置成用来向负载提供不同于电源电位的电压电位，以便该装置可以控制负载接收的电压。例如，该装置可以连接到集成电路的金属迹线，该金属迹线向其它集成电路元件提供Vdd，而该装置被用来向负载提供略低于Vdd的不同的电压。
计算机程序还可以产生第二虚拟电位装置(单元650)并将该装置置于集成电路负载和第二电源导体之间(单元660和670)。第二虚拟电位装置可以被安排用来监视和控制到负载的第二电压。例如，第二装置可以连接到集成电路的另一金属迹线，该金属迹线向其它电路元件提供Vss，而该装置被安排用来向负载提供略高于Vss的第二不同电压。
根据流程图600的计算机程序实施例可以产生两个虚拟电位装置(单元620和650)。这样的实施例可以制造例如像图2A中所示的6T-SRAM单元200的电路，具有虚拟电位装置235和270。但是，替代实施例可以只产生仅仅一个虚拟电位装置。继续上述的示例，替代实施例可以产生仅具有虚拟电位装置235或虚拟电位装置270而不是这二者的6T-SRAM单元。
熟悉集成电路技术的人员容易理解，上述用来减小集成电路的功耗和泄漏电流的示例性方法和设备的灵活性和好处提供了集成电路设计和制造的领域。具体说明的范例只是少数潜在的设置，其中虚拟功率装置和虚拟地装置可以工作来控制电压节点和电压轨道的电压并加强集成电路中的功率保护，而不需要牺牲集成电路的速度或快速操作。
对于阅读了本说明书的本领域的技术人员很显然的是，本发明构想了可以减小集成电路中的功耗和泄漏电流的方法、设备和系统。可以理解说明书和附图中详细显示和说明的本发明的形式只是用作示例。下面的权利要求旨在被宽泛地理解来包括公开的示例性实施例的各种变体。
虽然对某些实施例详细说明了本发明及其好处，应当理解在不脱离所附权利要求限定的本发明的精神和范围的前提下可以做出各种改变、替换和修改。此外，实施例可以获得多个目的，但是不是落入后附权利要求范围内的每个实施例都实现每个目的。此外，本发明的范围不是限定在说明书中描述的特定实施例的过程、机器、制造、物质构成、方式、方法和步骤。从本发明的公开内容中，本领域的技术人员容易理解，已经存在或者待开发的实质上实现这里描述的相应实施例的相同功能或获得相同结果的过程、机器、制造、物质构成、方式、方法或步骤可以根据本发明加以应用。因此，后附的权利要求制造包含这样的过程、机器、制造、物质构成、方式、方法或步骤到它们的范围内。
Claims (16)
1.一种减小集成电路负载的泄漏电流的方法，该方法包括：
将第一电压施加于低电位装置的第一端子，以在低压节点产生低电压，其中该低电位装置的第二端子和第三端子被耦合到该低压节点，
通过该低电位装置控制该低电压，其中该低电位装置经第三端子感测该低电压；
将第二电压施加于高供电节点，其中该高供电节点被耦合到所述集成电路负载；以及
经该第一电压和第二电压向集成电路负载供电。
2.根据权利要求1的方法，还包括通过高电位装置控制高压节点的高电压，其中该高电位装置经第四端子被耦合到该高供电节点，并且经第五端子和第六端子耦合到该高压节点。
3.根据权利要求2的方法，其中通过高电位装置控制该高压节点的高电压的步骤包括以接近截止状态运行p型晶体管来控制该高电压。
4.根据权利要求1的方法，其中通过该低电位装置控制该低电压的步骤包括以接近截止状态运行n型晶体管来控制该低电压。
5.根据权利要求1的方法，其中产生第一电压和产生第二电压的步骤包括产生用于多个SRAM电路的虚拟功率轨道。
6.一种用于减小集成电路中的泄漏电流的设备，该设备包括：
耦合到第一节点和第二节点的至少一个集成电路负载；
第一电路装置，耦合到该第一节点和第一电压源，其中该第一电路装置适用于感测第一节点的低电压并控制该低电压，其中该低电压相对于该第一电压源是正的；以及
第二电压源，耦合到该第二节点，其中该第二节点在集成电路工作时处于高电压上，其中该高电压相对于所述低电压是正的。
7.根据权利要求6的设备，还包括第二电路装置，耦合到该第二节点和第二电压源，其中该第二电路装置适用于控制该高电压。
8.根据权利要求7的设备，其中该第二电路装置包括一个p-FET，p-FET漏极耦合到第二电压源，p-FET栅极和p-FET源极耦合到该第二节点。
9.根据权利要求8的设备，其中该第一电路装置包括一个n-FET，n-FET源极耦合到该第一电压源，n-FET栅极和n-FET漏极耦合到第一节点。
10.根据权利要求9的设备，其中该至少一个负载包括至少一个SRAM存储装置。
11.根据权利要求10的设备，其中该至少一个SRAM存储装置包括至少一个6T-SRAM单元。
12.根据权利要求9的设备，其中该第一电压源包括电源Vss，该第二电压源包括电源Vdd。
13.一种系统，包括：
电源；
虚拟功率装置，耦合到该电源的供电电压节点，其中该虚拟功率装置设置用来为一个虚拟供电节点提供供电电压；
至少一个电气负载，耦合到该虚拟供电节点和一个虚拟地节点；以及
虚拟地装置，耦合到该虚拟地节点和所述电源的地节点，其中该虚拟地装置设置用来感测虚拟地节点的低电压并控制该低电压。
14.根据权利要求13的系统，其中该虚拟功率装置是p-MOS晶体管，其第一漏极端子耦合到供电电压节点，第一栅极端子和第一源极端子耦合到该虚拟供电节点，其中该虚拟地装置是n-MOS晶体管，其第二栅极端子和第二漏极端子耦合到该虚拟地节点，其第二源极端子耦合到该地节点。
15.根据权利要求13的系统，其中该至少一个电气负载包括SRAM存储器、高速缓存存储器、集成电路逻辑门和数字信号处理电路之一。
16.根据权利要求13的系统，其中该系统包括蜂窝电话、便携式计算装置、桌面型计算机和架装计算装置之一。
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