CN109150158B - 具有降低的泄漏电流的电子电路的装置及相关方法 - Google Patents

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Abstract

本申请公开具有降低的泄漏电流的电子电路的装置及相关方法。一种装置包括集成电路(IC)，其包括互补金属氧化物半导体(CMOS)电路。CMOS电路包括p‑沟道晶体管网络，该p‑沟道晶体管网络包括具有栅极‑导致漏极泄漏(GIDL)电流的至少一个p‑沟道晶体管。该IC进一步包括原生金属氧化物半导体(MOS)晶体管，其经耦合以将偏置电压提供给至少一个p‑沟道晶体管以降低至少一个p‑沟道晶体管的GIDL电流。

Description

具有降低的泄漏电流的电子电路的装置及相关方法
技术领域
本公开总体涉及具有改进的功耗的电子电路，更具体地，涉及具有降低的功耗的集成电路(IC)装置，以及相关方法。
背景技术
现代IC有助于整合电子电路，以降低尺寸和成本。因此，现代IC可以形成复杂的电路和系统。例如，使用一个或少量IC就可以实现一个系统的几乎所有功能。这种电路和系统可以接收和操作模拟和数字信号二者，并且可以提供模拟和数字信号。
结果是，生产具有增加数量的晶体管和类似器件的电路和系统的日益增长的趋势。增加数量的器件也与电子电路(诸如IC)的增加的功耗相符。各种机制(诸如器件泄漏)是增加功耗的基础。用在各种IC器件中的技术(诸如金属氧化物半导体(MOS)或互补MOS(CMOS))使用诸如具有泄漏电流的晶体管的器件。
本节中的描述和任何相应的(一个或更多个)附图被包括为背景信息材料。本节中的材料不应被视为承认这样的材料构成本专利申请的现有技术。
发明内容
根据示例性实施例，设想了各种装置和相关方法。根据一个示例性实施例，一种装置包括IC，该IC包括CMOS电路。CMOS电路包括p-沟道晶体管网络，该p-沟道晶体管网络包括具有栅极-导致漏极泄漏(GIDL)电流的至少一个p-沟道晶体管。IC进一步包括原生(native)MOS晶体管，其经耦合以将偏置电压提供给至少一个p-沟道晶体管，以降低至少一个p-沟道晶体管的GIDL电流。
根据另一个示例性实施例，一种装置包括IC，该IC包括CMOS电路。CMOS电路包括n-沟道晶体管网络，该n-沟道晶体管网络包括具有GIDL电流的至少一个n-沟道晶体管。IC进一步包括原生MOS晶体管，其经耦合以将偏置电压提供给至少一个n-沟道晶体管，以降低至少一个n-沟道晶体管的GIDL电流。
根据另一个示例性实施例，一种降低CMOS电路中的至少一个晶体管的GIDL电流的方法包括使用原生MOS晶体管以将偏置电压提供给CMOS电路中的至少一个晶体管的栅极，以降低至少一个晶体管的漏极与该栅极之间的电压。
附图说明
所附附图仅说明示例性实施例，并且因此不应被视为限制申请或权利要求的范围。本领域普通技术人员将理解所公开的概念本身适用于其他同样有效的实施例。在附图中，在一个以上的附图中使用的相同的数字标志符表示相同的、相似的或等效的功能、组件或块。
图1说明了用于说明n-沟道和p-沟道MOS晶体管中的GIDL电流的电路布置。
图2描绘了用于说明CMOS电路中的GIDL电流的电路布置。
图3-图4示出了根据示例性实施例的用于降低CMOS电路中的GIDL电流的电路布置。
图5-图12说明了根据示例性实施例的用于生成用来降低GIDL电流的电压的电路布置。
图13描绘了根据一个示例性实施例的说明GIDL电流降低的模拟结果的曲线。
图14说明了根据一个示例性实施例的用于改进CMOS电路的操作的电路布置。
图15描绘了根据一个示例性实施例的说明GIDL-电流降低的模拟结果的曲线。
图16描绘了根据一个示例性实施例的包括微控制器单元(MCU)的IC的块图。
具体实施方式
所公开的概念总体涉及改进电子电路的性能。更具体地，所公开的概念提供用于降低泄漏以及因此改进或降低电子电路(诸如IC)的功耗的装置和方法。不是修改半导体制造过程，根据本公开的技术使用基于电路的方法以降低CMOS电路的泄漏电流，如下文详细描述。
在实际的实施方式中，CMOS电路可以具有若干泄漏机制。例如，p-沟道晶体管的栅极和n-沟道晶体管的栅极趋向于泄漏电流。换句话说，用于构建晶体管的栅极的氧化物层不是完美的绝缘体，其导致一些泄漏电流。一般地，反向偏置PN结也会泄漏一定量的电流，并且因此增加CMOS电路或IC的整体泄漏电流。
CMOS电路通常表现出其他泄漏机制。例如，GIDL电流可能构成CMOS电路的总泄漏电流的相对大或相当大的部分。GIDL可能对CMOS电路的整体泄漏贡献相对大或相当大的量，该CMOS电路采用设计为用相对高电源电压(VDD)(例如，大于3伏)操作的轻掺杂漏极(LDD)晶体管。一般地，GIDL机制和LDD的效应是本领域普通技术人员所知道和理解的。
一般地，GIDL电流增加了CMOS电路的功耗。在正常的操作模式(或高功率模式或有源模式或供电模式)中，一些晶体管将经历导致GIDL电流的条件。在低功率模式(或睡眠模式或休眠模式或掉电模式)操作模式中，GIDL电流的效应通常更显著。
更具体地，GIDL效应通常在n-沟道晶体管处于关断条件时发生，并且其漏极-栅极电压(Vdg)相对大。相反地，在p-沟道晶体管中，GIDL效应通常在晶体管处于关断条件时发生，并且其栅极-漏极电压(Vgd)相对大。
注意，如果晶体管的源极和漏极在物理上或电学上被来回切换或交换(例如，当晶体管用作采样器时)，则存在相关的现象，栅极-导致-源极-泄漏(GISL)电流。如本领域的普通技术人员将理解的，尽管本公开涉及GIDL电流，但是在示例性实施例中可以使用类似的技术来通过对下文描述的技术和示例性实施例进行适当的修改来解决和降低GISL。
如图1所说明的，当漏极电压与栅极电压(该栅极电压相对低)比较相对高时，GIDL电流IGIDL从n-沟道MOS晶体管(图1中的左侧晶体管)的漏极流向它的块体(bulk)。相反地，对于p-沟道MOS晶体管(图1中的右侧晶体管)，当栅极电压与它的漏极电压(该漏极电压相对低)比较相对高时，GIDL电流IGIDL从晶体管的块体流向它的漏极。
引起GIDL电流的晶体管配置在晶体管关断的低功率模式中的模拟电路中是相对常见的，而其栅极-漏极(或漏极-栅极)电压相对高，例如电源电压，VDD。图2描绘了用于说明CMOS电流源电路中的GIDL电流的电路布置10。
在低功率模式中，开关SW1、SW2和SW3都导通，以及Vbp(在图中示出)是电源电压，而Vbn(在图中示出)是接地电势。晶体管M1-M4具有为零的栅极-源极电压。因此，晶体管M1-M4关断，并且电流源电路在低功率模式中操作。
晶体管M2和M4具有为零的漏极-体电压(由于闭合的开关SW2和SW3)。因此，晶体管M2和M4不对电路的总GIDL电流贡献很大(如果有的话)。
然而，注意，当晶体管M1关断时，其漏极-栅极电压是电源电压。类似地，晶体管M3关断，并且其栅极-漏极电压是电源电压。这种配置引起GIDL电流，该GIDL电流影响低功率模式中电路的总功耗。
图3示出了根据一个示例性实施例的用于降低CMOS电路中的GIDL的电路布置20。更具体地，图3中的电路包括晶体管M5和晶体管M6，其分别耦合在晶体管M1-M2和晶体管M3-M4之间。
更具体地，n-沟道晶体管M5的漏极被耦合到晶体管M2的漏极，并且晶体管M5的源极被耦合到晶体管M1的漏极。晶体管M5的栅极通过开关SW4A耦合到偏置电压Vcasn。晶体管M5的栅极通过开关SW4B进一步耦合到电源电压，VDD。
同样地，p-沟道晶体管M6的源极被耦合到晶体管M3的漏极，并且晶体管M6的漏极被耦合到晶体管M4的漏极。晶体管M6的栅极通过开关SW5A耦合到偏置电压Vcasp。晶体管M6的栅极通过开关SW5B进一步耦合到接地电压，VSS。
因此，有效地，晶体管M5和M6分别与晶体管M1和M3串联耦合，以降低晶体管M1和M3的漏极和栅极之间的电压。在正常操作模式期间，晶体管M5和M6导通，即，使能信号EN被断言(assert)(EN＝1)，因此，开关SW4B和SW5B被闭合。结果，晶体管M5的栅极被耦合到电源电压，该电源电压使其导通。类似地，晶体管M6的栅极被耦合到接地电势，该接地电势导通晶体管。
然而，在低功率操作模式期间，使能信号被去断言(de-assert)(EN＝0)。因此，开关SW4A和SW5A被闭合。结果，晶体管M5的栅极被耦合到偏置电压Vcasn，并且晶体管M6的栅极被耦合到偏置电压Vcasp。偏置电压Vcasn低于VDD，并且偏置电压Vcasp高于VSS。因此，晶体管M1和M3的漏极和栅极两端的电压被降低，因此，归因于晶体管M1和M3的GIDL电流被降低或者消除(或者几乎消除，考虑到一个实际的、现实的实施方式)。
虽然上面在电流镜电路的环境中描述了GIDL电流降低技术，但是这些概念可以推广到其他模拟电路。图4示出了根据一个示例性实施例的用于降低通用模拟CMOS电路中的GIDL的电路布置20。
更具体地，CMOS电路包括p-沟道晶体管网络23，其被耦合到电源电压，VDD。网络23包括一个或更多个p-沟道晶体管，以实施或实现多种功能。示例包括电流源、电流镜、放大器、比较器等，如本领域普通技术人员将理解的。
相反地，CMOS电路包括n-沟道晶体管网络26，该n-沟道晶体管网络26被耦合到接地电压，VSS。网络26包括一个或更多个n-沟道晶体管，以实施或实现各种功能，如上所述。在一些实施例中，网络26与网络23互补，即，它使用n-沟道晶体管代替p-沟道晶体管，但具有类似的拓扑结构。
晶体管M5被耦合在p-沟道晶体管网络23和n-沟道晶体管网络26之间。晶体管M5的栅极被耦合到开关SW4A和SW4B，如上文所描述。
晶体管M6也被耦合在p-沟道晶体管网络23和n-沟道晶体管网络26之间。晶体管M6的栅极被耦合到开关SW5A和SW5B，如上文所描述。按照上文所描述的操作开关SW4A-SW4B和SW5A-SW5B，以降低归因于p-沟道晶体管网络23中的至少一个晶体管(耦合到晶体管M5的晶体管)和n-沟道晶体管网络26中的至少一个晶体管(耦合到晶体管M6的晶体管)的GIDL电流。
注意，在一些实施例中，根据需要可以使用多于一个的晶体管M5和/或多于一个的晶体管M6。换句话说，取决于由p-沟道晶体管网络23和n-沟道晶体管网络26实现的CMOS电路的具体拓扑结构，在p-沟道晶体管网络23和n-沟道晶体管网络26之间可以存在多于两个的电路分支。
在这种情况下，可以使用多于一个的晶体管M5和/或多于一个的晶体管M6来降低归因于p-沟道晶体管网络23中的(一个或更多个)晶体管(耦合到(一个或更多个)晶体管M6的一个或更多个晶体管)和n-沟道晶体管网络26中的(一个或更多个)晶体管(耦合到(一个或更多个)晶体管M5的一个或更多个晶体管)的GIDL电流。(一个或更多个)晶体管M5和(一个或更多个)晶体管M6的添加降低了n-沟道晶体管网络26中的一个或更多个晶体管和p-沟道晶体管网络23中的一个或更多个晶体管的GIDL电流贡献。
本公开的一个方面涉及偏置电压Vcasn和Vcasp的生成。在用于生成偏置电压的一些实施例中，如下文详细描述的那样，使用一个或更多个原生晶体管。取决于使用原生晶体管的环境和电路，阈值电压可以是导通原生晶体管的电压，或者是致使流过器件的电流为零(或接近零)的电压，如本领域的普通技术人员所理解的。
因此，在一些环境中，原生晶体管的阈值电压是指施加在栅极和源极之间的导通晶体管的电压。在其它环境中，原生晶体管的阈值电压是指施加在晶体管的栅极和源极之间的电压，该电压致使流过器件的电流等于零(或者在实际的实施方式中几乎等于零)。如本领域的普通技术人员将理解的，根据本公开的装置和方法可以在任一环境中使用。
图5示出了根据一个示例性实施例的用于生成用来降低GIDL电流的偏置电压Vcasp的电路布置30。在电路布置30中，使用原生晶体管、n-沟道或NMOS晶体管Mn1以生成偏置电压Vcasp。晶体管Mn1的源极经由开关SW6A和SW6B耦合到接地电压，而其漏极被耦合到电源。
更具体地，晶体管Mn1的源极通过开关SW6A耦合到电路的输出(标记为“Vcasp”)。电路的输出(标记为“Vcasp”)经由开关SW6B耦合到接地。
当电路被禁用时，即，cas_en＝0，开关SW6A被断开，并且开关SW6B被闭合。相反地，当电路被启用时，即，使能信号cas_en具有二进制逻辑1值(cas_en＝1)，开关SW6A被闭合。
晶体管Mn1的源极电压等于|Vthn|，其中Vthn表示晶体管Mn1的阈值电压。因此，当电路被启用时，偏置电压Vcasp等于|Vthn|。相反地，当电路被禁用时(即cas_en＝0且开关SW6B被闭合)，偏置电压Vcasp处于电路接地电势(Vcasp＝VSS)。
通过使用偏置电压Vcasp驱动图3或图4中的PMOS晶体管M6，图3中的晶体管M3两端(或在图4中的p-沟道晶体管网络23中的一个或更多个晶体管两端)的电压将是大约VDD-Vth6-|Vthn|(其中Vth6表示晶体管M6的阈值电压)而不是VDD，其降低了电路的GIDL电流。
可以使用类似的布置，采用原生p-沟道或PMOS晶体管以生成偏置电压Vcasn，该偏置电压Vcasn用于降低n-沟道晶体管的GIDL电流贡献。图6示出了使用该方案的电路布置40。
在电路布置40中，使用原生晶体管、p-沟道或PMOS晶体管Mp1来生成偏置电压Vcasn。晶体管Mp1的漏极被耦合到接地电压，而其源极经由开关SW7A和SW7B耦合到电源电压。更具体地，晶体管Mp1的源极通过开关SW7B耦合到电路的输出(标记为“Vcasn”)。电路的输出(标记为“Vcasn”)经由开关SW7A耦合到电源电压。
当电路被禁用时，即，cas_en＝0，开关SW7B被断开，并且开关SW7A被闭合。相反地，当电路被启用时，即，使能信号cas_en具有二进制逻辑1值(cas_en＝1)，开关SW7B被闭合。
晶体管MP1的栅极被耦合到电源电压。因此，晶体管Mp1的源极电压将是VDD-|Vthp|，其中Vthp表示晶体管Mp1的阈值电压。因此，当电路被启用时，偏置电压Vcasn等于VDD-|Vthp|。相反地，当电路被禁用时(即，cas_en＝0且开关SW7A被闭合)，偏置电压Vcasn处于电源电压(Vcasn＝VDD)。
通过使用偏置电压Vcasn驱动图3或者图4中的NMOS晶体管M5，图3中的晶体管M1两端(或在图4中的n-沟道晶体管网络26中的一个或更多个晶体管两端)的电压将是VDD-Vth5-|Vthp|(其中Vth5表示晶体管M5的阈值电压)而不是VDD，其降低晶体管M1的GIDL电流，因此降低了整个电路的GIDL电流。
在某些情况下，可能需要比由图5-图6中的电路提供的电压更大的偏置电压。图7示出了根据一个示例性实施例的用于生成偏置电压Vcasp以提供较大的偏置电压的电路布置50。
在电路布置50中，使用图5所示的电路的两个级。第一级，类似于图5中的电路，包括原生晶体管Mn1和开关SW6A和SW6B。第二级类似地包括原生晶体管Mn2和开关SW6C和SW6D。然而，晶体管Mn2的栅极由第一级的输出电压驱动，即，由开关SW6A和SW6B之间的公共节点驱动。
换句话说，当晶体管Mn1的栅极被耦合到接地电压时，晶体管Mn2的栅极被驱动到第一级的输出，而不是接地电压。结果，电路布置50的输出处的偏置电压是Vcasp＝2|Vthn|，或者是图5中的电路布置30的输出的两倍。
可以使用类似的技术以生成偏置电压Vcasn。图8示出了根据另一示例性实施例的电路布置60，其输出Vcasn是VDD-2|Vthp|。
在电路布置60中，使用图6所示的电路的两个级。第一级，类似于图6中的电路，包括原生晶体管Mp1和开关SW7A和SW7B。第二级类似地包括原生晶体管Mp2和开关SW7C和SW7D。然而，晶体管Mp2的栅极由第一级的输出电压驱动，即，由开关SW7A和SW7B之间的公共节点驱动。
因此，虽然晶体管Mp1的栅极被耦合到电源电压，但是晶体管Mp2的栅极被驱动到第一级的输出，而不是电源电压。结果，电路布置60的输出处的偏置电压是Vcasn＝VDD-2|Vthn|，或者是图6中的电路布置40的输出的两倍。
可以推广使用原生晶体管生成偏置电压的一个以上电路级的概念。例如，在一些实施例中，基于用于给定半导体制造技术和电路/器件特性的GIDL数据以及最大预期电源电压，可以选择或优化使用原生晶体管的电路级的数量，以便最小化或降低电路的整体GIDL电流。
一般地，可以使用N个级，其中N如上所述被选择。图9示出了根据一个示例性实施例的用于生成偏置电压Vcasp的N级电路布置70。电路布置70使用图5所示的电路的N个级，其中每个级的输出驱动在随后的级中的原生晶体管的栅极。
换句话说，电路布置70包括N个级，其中的每个级包括一个原生晶体管和一对开关，类似于图5中的电路布置。因此，第一级包括晶体管Mn1和开关SW6A和SW6B。第一级的输出驱动在第二级中的晶体管Mn2的栅极，第二级包括开关SW6C和SW6D。第二级的输出驱动在第三级中的晶体管的栅极等。
最后一级包括晶体管MnN和开关SW6N-1和SW6N。原生晶体管MnN的栅极由前级(即，级N-1)的输出驱动，如上所述。因此，电路布置70的输出处的偏置电压是Vcasp＝N|Vthn|(假设晶体管Mn1至MnN具有相同的阈值电压，Vthn)。
在某些实施例中，偏置电压Vcasp可以是可选择的(或者可变的或者可编程的或者可配置的)。更具体地，偏置电压Vcasp可以从电路布置70中的多个级中的一个的输出电压中选择。例如，在一些实施例中，可以使用模拟多路复用器以选择电路布置70中的多个级中的一个的输出电压，并且作为偏置电压Vcasp提供该输出电压。
图10示出了根据一个示例性实施例的用于生成偏置电压Vcasn的N级电路布置80。电路布置80使用图6所示的电路的N个级，其中每个级的输出驱动在随后级中的原生晶体管的栅极。
因此，电路布置80包括N个级，其中的每个级包括一个原生晶体管和一对开关，类似于图6中的电路布置。第一级包括晶体管Mp1和开关SW7A和SW7B。第一级的输出驱动在第二级中的晶体管Mp2的栅极，第二级包括开关SW7C和SW7D。第二级的输出驱动第三级中的晶体管的栅极等。
最后一级包括晶体管MpN和开关SW7N-1和SW7N。如上所述，原生晶体管MpN的栅极由前级(即，级N-1)的输出驱动。因此，电路布置80的输出处的偏置电压是Vcasn＝VDD-N|Vthp|(假设晶体管Mp1到MpN具有相同的阈值电压，Vthp)。
在某些实施例中，偏置电压Vcasn可以是可选择的(或者可变的或者可编程的或者可配置的)。更具体地，偏置电压Vcasn可以从电路布置80中的多个级的输出电压中选择。例如，在一些实施例中，可以使用模拟多路复用器以选择电路布置80中的多个级中的一个的输出电压，并作为偏置电压Vcasn提供该输出电压。
本发明的一个方面涉及在原生器件不可用(例如，不受给定实施方式的半导体制造过程支持)的情况下生成偏置电压Vcasp和Vcasn。在这种情况下，可以使用不使用原生晶体管的电路布置。
图11示出了根据一个示例性实施例的用于生成偏置电压Vcasp的电路布置90。在该实施例中，通过用电流源93提供的电流使二极管接法(diode-connected)晶体管96偏置来生成偏置电压Vcasp。由于晶体管96的栅极和漏极电压是相同的，所以在晶体管96的漏极处形成电压Vdioden。
当电路被禁用时，即cas_en＝0，开关SW11A被断开，并且开关SW11B被闭合。相反，当电路被启用时，即，使能信号cas_en具有二进制逻辑1值(cas_en＝1)，开关SW11A被闭合并且开关SW11B被断开。
当电路被启用时，偏置电压Vcasp等于Vdioden。相反，当电路被禁用时(即cas_en＝0并且开关SW11B被闭合)，偏置电压Vcasp处于电路接地电势(Vcasp＝VSS)。
由电流源93所提供的电流一般取决于诸如器件特性和在整体电路中使用的电流电平等因素。在一些实施例中，电流可以相对小，例如，在1nA的数量级上。
图12示出了根据一个示例性实施例的用于生成偏置电压Vcasn的电路布置100。在该实施例中，通过用由电流源106灌(sink)的电流使二极管接法晶体管103偏置来生成偏置电压Vcasn。因为晶体管103的栅极和漏极电压是相同的，所以在晶体管103的漏极处形成电压VDD-Vdiodep。
当电路被禁用时，即，cas_en＝0，开关SW12B被断开，并且开关SW12A被闭合。相反，当电路被启用时，即，使能信号cas_en具有二进制逻辑1值
(cas_en＝1)，开关SW12B被闭合并且开关SW12A被断开。
当电路被启用时，偏置电压Vcasn等于VDD-Vdiodep。相反地，当电路被禁用时(即，cas_en＝0并且开关SW12A被闭合)，偏置电压Vcasn处于电源电压(Vcasn＝VDD)。
由电流源106所提供的电流一般取决于诸如器件特性和在整体电路中使用的电流电平等因素。在一些实施例中，电流可以相对小，例如，在1nA的数量级上。
图11-图12中的电路布置可以被级联以生成较大的偏置电压。因此，类似于图9所示的布置，在一些实施例中，图11中的电路布置中的几个(一般地为N个)可以被级联以生成较大的偏置电压Vcasp。类似地，类似于图10中所示的布置，在一些实施例中，图12中的电路布置中的几个(一般地为N个)可以被级联以生成较小的偏置电压Vcasn。
此外，在一些实施例中，可以使用几个二极管接法晶体管来生成较大的偏置电压。例如，在一些实施例中，不是使用单个二极管接法晶体管96(如图11所示)，几个(一般地为N个)二极管接法晶体管可以被级联耦合，类似于串联耦合二极管。整个级联传导由电流源93提供的电流。电路的输出处的偏置电压为Vcasp＝N Vdioden。
类似地，在一些实施例中，不是使用单个二极管接法晶体管103(如图12所示)，几个(一般地为N个)二极管接法晶体管可以被级联耦合，类似于串联耦合二极管。整个级联被耦合到电流源106。电路的输出处的偏置电压为Vcasn＝VDD-N Vdiodep。
此外，在一些实施例中，偏置电压中的一个或两个(Vcasn和/或Vcasp)可以是可选择的(或者可变的或者可编程的或者可配置的)。更具体地，(一个或更多个)偏置电压可以从上文描述的电路中的各个级的输出电压中选择，或者从上文描述的多个二极管接法晶体管中的抽头(tap)中选择。例如，在一些实施例中，可以使用模拟多路复用器以选择上述电路中的多个级中的一个的输出电压，或者从上文描述的多个二极管接法晶体管中的抽头中选择。这样的布置可以根据需要使用任一或两个偏置电压(Vcasn和/或Vcasp)。
注意到与使用原生晶体管的实施例比较，图11-图12中的电路布置消耗一些功率。换句话说，由电流源93(见图11)拉(source)的电流和由电流源106灌的电流分别流动通过晶体管96和晶体管103。因此，图11-图12中的电路布置具有有限的静态功耗，这取决于由电流源93拉的电流和由电流源106灌的电流。
注意，偏置电压Vcasp和Vcasn驱动各种晶体管的栅极(例如，在图4中的p-沟道晶体管网络23中的晶体管和n-沟道晶体管网络26中的晶体管)。考虑到MOSFET的栅极泄漏电流相对小，上文描述的用于生成偏置电压的电路可以驱动电路或IC中的相对大数量(或者甚至所有)的MOSFET，以便降低GIDL电流。
此外，注意，用于生成偏置电压的任何电路布置都可用于使p-沟道或n-沟道晶体管(例如，图4中的p-沟道晶体管网络23中的晶体管或n-沟道晶体管网络26中的晶体管)偏置。因此，用于生成偏置电压的任何电路布置可以被用于生成Vcasp或Vcasn。
例如，NMOS原生器件的栅极被耦合到接地，并且其漏极被耦合到电源电压，该NMOS原生器件将具有源极电压|Vthn|。级联这种电路的N个复制品生成由N·|Vthn|给出的偏置电压。该偏置电压可以被用于使NMOS晶体管偏置以降低其GIDL电流贡献。
此外，注意偏置电压的大小可能有点不精确。换句话说，由于偏置电压的应用而降低的GIDL电流对偏置电压的精确值是相对不敏感的。因此，半导体制造过程变化对GIDL电流降低过程具有相对小的影响或效应。
关于示例性实施例描述的电路的各种修改是可能的和预期的。例如，在不使用或不需要可变或可编程的输出偏置电压(例如，如上文描述的，通过使用模拟乘法器)的情况下，图7-图12中所示的一些或所有开关可以被省略。
更具体地，在一些实施例中，可以省略在最终电路级之前的电路级中的开关。例如，在图7中的电路中，可以省略开关SW6A和SW6B，并且晶体管Mn1的源极将驱动晶体管Mn2的栅极。开关SW6C和SW6D可与cas_en信号一起使用，以编程最终输出偏置电压，如上所述。如果不使用或不需要编程输出偏置电压，则可以省略开关SW6C和SW6D，并且晶体管Mn2的源极将提供输出偏置电压。根据需要，并且如本领域普通技术人员将理解的，图8-图12中可以使用类似的技术和修改。
图13描绘了根据一个示例性实施例的说明GIDL电流降低的模拟结果的综合曲线120。具体地，曲线123示出了图2中的电路布置10中的晶体管的GIDL电流。曲线126示出了图3中的电路布置20中的晶体管的GIDL电流。曲线129示出了曲线126和曲线129中的GIDL电流的比率。注意，在大约4伏的电源电压下，该比值为1.096u，或GIDL电流降低到约1/912409。
各种实施例，诸如上述实施例，涉及降低CMOS电路在低功耗操作模式下的功耗。本公开的一个方面涉及改进相对低功率或者超低功率电路的操作，其中偏置电流在例如1nA或几个nA的范围内。
图14示出了根据一个示例性实施例的用于改进CMOS电路的操作的电路布置140。晶体管M1和恒流源143形成电流源。晶体管M2是电流镜，并且镜像由晶体管M1传导的电流。
晶体管M3类似地是镜像由晶体管M1传导的电流的电流镜。注意，两个电流镜都由相同的电源电压供电，标记为Vd。
然而，与晶体管M2不同，晶体管M3与晶体管M4串联耦合。晶体管M4的栅极被偏置电压Vcas偏置。因此，晶体管M4构成降低晶体管M4的GIDL电流的GIDL电流降低晶体管。
为了量化GIDL电流降低晶体管M4的效应，将漏极电压从3伏特到4伏特进行模拟扫描，同时监测晶体管M2和M4的GIDL电流(晶体管M3的GIDL电流接近于零)。在模拟中，Vcas设置为1.5伏特。
图15描绘了模拟结果的综合曲线150。曲线153示出了晶体管M2的GIDL电流。曲线图156示出了晶体管M4的GIDL电流。曲线159示出了晶体管M4的GIDL电流与晶体管M2的GIDL电流的比率。曲线159中的最大比率(1.8m)意味着晶体管M4中的GIDL电流降低到约1/555。
在示例性实施例中，开关(例如，开关SW4A-B、SW5A-B等)用于控制GIDL电流降低电路的操作。根据需要，可以使用多种技术或电路来实施开关。在一些实施例中，开关可以被实施为MOS场效应晶体管(MOSFET)，例如，p-沟道晶体管和/或n-沟道晶体管。
如本领域普通技术人员将理解的，对于开关的给定的实施方式的电路的选择取决于各种因素。这些因素包括设计规格、性能规格、成本、IC或器件面积、可用技术(诸如半导体制造技术)、目标市场、目标最终用户等。
虽然上述实施例涉及模拟电路的GIDL电流降低技术，但是在数字电路中可以使用相同或类似的技术。在模拟/数字电路的正常操作期间，CMOS电路中的晶体管被偏置为完全导通，使得电路不被减速或不被不利地影响(例如，电源电压和接地电压被用作偏置电压)。
然而，一旦电路断开，电源和接地偏置电压可由示例性实施例所生成的偏置电压代替，诸如图5-图12中所示。因此，该技术可以在正常操作模式期间维持数字(或者混合信号)电路的速度，并且仍能降低低功率操作模式下的泄漏电流。
如指出的那样，根据本公开的GIDL电流降低技术可以被用于各种电路、块、子系统和/或系统中。例如，在一些实施例中，GIDL电流降低电路可以被集成在IC(诸如MCU中)。图16示出了根据一个示例性实施例的包括MCU的IC 550的块图。
IC 550包括可构成数字、模拟和/或混合信号电路的若干块和电路。根据需要，上述泄漏降低技术可以被包括在一个或更多个这样的块或电路中。
IC 550包括若干块(例如，(一个或更多个)处理器565、数据转换器605、I/O电路585等)，该若干块使用链路560彼此通信。在示例性实施例中，链路560可以构成耦合机制，诸如总线、用于通信信息(诸如数据、命令、状态信息等)的导体或半导体的集合。
IC 550可包括耦合到一个或更多个处理器565、时钟电路575和功率管理电路或PMU 580的链路560。在一些实施例中，(一个或更多个)处理器565可以包括用于提供计算功能的电路或块，诸如中央处理单元(CPU)、算术逻辑单元(ALU)等。在一些实施例中，另外，或者作为替代，(一个或更多个)处理器565可以包括一个或更多个DSP。DSP可以根据需要提供各种信号处理功能，诸如算术函数、滤波、延迟块等。
时钟电路575可生成一个或更多个时钟信号，该时钟信号促进或控制IC 550中的一个或更多个块的操作的定时。时钟电路575还可以控制使用链路560的操作的定时。在一些实施例中，时钟电路575可以经由链路560将一个或更多个时钟信号提供给IC 550中的其他块。
在一些实施例中，关于电路的一部分或电路的所有组合，PMU 580可以降低装置(例如，IC 550)的时钟速度、关断时钟、降低功率、关断电源或前述的任何组合。此外，PMU580可以响应于从非活动状态到活动状态的转变(诸如当(一个或更多个)处理器565从低功率或空闲或睡眠状态转变到正常操作状态时)，打开时钟、增加时钟速率、打开电源、增加功率或者前述的任何组合。
链路560可通过串行接口595耦合到一个或更多个电路600。通过串行接口595，耦合到链路560的一个或更多个电路可以与电路600通信。电路600可以使用一个或更多个串行协议(例如SMBUS、I2C、SPI等)进行通信，如本领域的普通技术人员将理解的。
链路560可以通过I/O电路585耦合到一个或更多个外围设备590。通过I/O电路585，一个或更多个外围设备590可以耦合到链路560并且因此，可以与耦合到链路560的其他块(例如，(一个或更多个)处理器365、存储器电路625等)进行通信。
在示例性实施例中，外围设备590可以包括各种电路、块等。示例包括I/O设备(小键盘、键盘、扬声器、显示设备、存储设备、定时器等)。注意，在一些实施例中，一些外围设备590可以在IC 550外部。示例包括小键盘、扬声器等。
在一些实施例中，关于一些外围设备，I/O电路585可以被旁路(bypass)。在这样的实施例中，一些外围设备590可以与链路560耦合并与之通信，而不使用I/O电路585。注意，在一些实施例中，这样的外围设备可以在IC 550外部，如上所述。
链路560可以经由数据转换器605耦合到模拟电路620。数据转换器405可以包括一个或更多个ADC 605B和/或一个或更多个DAC 605A。(一个或更多个)ADC 615从模拟电路620接收(一个或更多个)模拟信号，并且将(一个或更多个)模拟信号转换成数字格式，它们将该数字格式通信到耦合到链路560的一个或更多个块。
模拟电路620可包括提供和/或接收模拟信号的各种电路。示例包括传感器、换能器等，如本领域的普通技术人员将理解的。在一些实施例中，模拟电路620可以与IC 550外部的电路通信，以根据需要形成更复杂的系统、子系统、控制块和信息处理块。
根据示例性实施例的泄漏电流降低技术可以根据需要应用于模拟电路620。此外，根据示例性实施例的泄漏电流降低技术可以根据需要应用于ADC 605A和/或DAC 605A。在一些实施例中，泄漏电流降低技术被应用于模拟电路，而在一些实施例中，泄漏电流降低技术被应用于数字电路，然而在一些其他实施例中，泄漏电流降低技术被应用于模拟电路和数字电路。
控制电路570耦合到链路560。因此，控制电路570可以与耦合到链路560的各种块进行通信和/或控制其操作。此外，控制电路570可以促进耦合到链路560的各个块之间的通信或协作。
在一些实施例中，控制电路570可以启动或响应于复位操作。复位操作可导致IC550中的耦合到链路560的一个或更多个块的复位等，如本领域的普通技术人员将理解的。例如，控制电路570可以导致PMU 580复位到初始状态。
在示例性实施例中，控制电路570可以包括多种类型电路和电路块。在一些实施例中，控制电路570可以包括逻辑电路、有限状态机(FSM)或执行各种操作(诸如上述操作)的其他电路。
通信电路640耦合到链路560，也耦合到IC 550外部的电路或块(未示出)。通过通信电路640，耦合到链路560(或IC 550，一般地)的各种块可以经由一个或更多个通信协议与外部电路或块(未示出)通信。示例包括USB、以太网等。在示例性实施例中，可以使用其他通信协议，这取决于诸如给定应用的规范之类的因素，如本领域普通技术人员将理解的。
如所指出的，存储器电路625耦合到链路560。因此，存储器电路625可以与耦合到链路560的一个或更多个块通信，一个或更多个块诸如(一个或更多个)处理器365、控制电路570、I/O电路585等。存储器电路625为IC 550中的各种信息或数据提供存储，各种信息或数据诸如操作数、标志、数据、指令等，如本领域中普通技术人员将理解的。
存储器电路625可根据需要支持各种协议，诸如双数据速率(DDR)、DDR2、DDR3等。在一些实施例中，存储器读和/或写操作涉及在IC 550中使用一个或更多个块(诸如(一个或更多个)处理器565)。直接存储器存取(DMA)布置(未示出)允许在某些情况下提高存储器操作的性能。更具体地，DMA(未示出)提供了一种用于在数据的源或目的地和存储器电路625之间直接执行存储器读和写操作的机制，而不是通过诸如(一个或更多个)处理器565的块。
存储器电路625可以包括各种存储器电路或块。在所示的实施例中，存储器电路625包括非易失性(NV)存储器635。此外，或者，替代地，存储器电路625可以包括易失性存储器(未示出)。NV存储器635可以被用于存储与IC 550中的一个或更多个块的性能或配置相关的信息。
参考这些附图，本领域的普通技术人员将注意到，所示的各种块可以主要描绘概念上的功能和信号流。实际电路实施方式可以或可以不包含用于各种功能块的单独可识别的硬件，并且可能或可能不使用所示的特定电路。例如，可以根据需要将各种块的功能组合成一个电路块。此外，可以根据需要在几个电路块中实现单个块的功能。电路实施方式的选择取决于各种因素，诸如给定实施方式的特定设计和性能规范。除了本公开中的实施例之外的其他修改和替代实施例对于本领域的普通技术人员将是明显的。因此，本公开教导本领域技术人员根据示例性实施例执行所公开的概念的方式，并且仅被解释为说明性的。其中适用时，如本领域普通技术人员将理解，这些附图可以或可以不按比例绘制。
所示和所描述的特定形式和实施例仅构成示例性实施例。本领域技术人员可以在不脱离本公开范围的情况下对部件的形状、尺寸和布置进行各种改变。例如，本领域技术人员可以用等效元件代替所示和所描述的元件。此外，本领域技术人员可以在不脱离本公开范围的情况下独立于使用其他特征而使用所公开概念的某些特征。

Claims (20)

1.一种降低栅极-导致漏极泄漏电流即GIDL电流的装置，包含：
集成电路即IC，包含：
互补金属氧化物半导体电路即CMOS电路，其包含p-沟道晶体管网络，所述p-沟道晶体管网络包含具有栅极-导致漏极泄漏电流即GIDL电流的至少一个p-沟道晶体管；以及
第一原生金属氧化物半导体晶体管即第一原生MOS晶体管，其经耦合以将第一偏置电压提供给所述至少一个p-沟道晶体管，以降低所述至少一个p-沟道晶体管的所述GIDL电流。
2.根据权利要求1所述的装置，其中所述IC进一步包含：
n-沟道晶体管网络，其包含具有GIDL电流的至少一个n-沟道晶体管；
第二原生MOS晶体管，其经耦合以将第二偏置电压提供给所述至少一个n-沟道晶体管，以降低所述至少一个n-沟道晶体管的所述GIDL电流。
3.根据权利要求1所述的装置，其中所述第一偏置电压被施加到所述至少一个p-沟道晶体管的栅极，以降低所述至少一个p-沟道晶体管的栅极-漏极电压。
4.根据权利要求2所述的装置，其中所述第二偏置电压被施加到所述至少一个n-沟道晶体管的栅极，以降低所述至少一个n-沟道晶体管的漏极-栅极电压。
5.根据权利要求1所述的装置，其中多个原生MOS晶体管以级联方式耦合，以将所述第一偏置电压提供给所述至少一个p-沟道晶体管。
6.根据权利要求2所述的装置，其中多个原生MOS晶体管以级联方式耦合，以将所述第二偏置电压提供给所述至少一个n-沟道晶体管。
7.根据权利要求2所述的装置，其中所述第一偏置电压是所述第一原生MOS晶体管的阈值电压，并且其中所述第二偏置电压是所述CMOS电路的电源电压减去所述第二原生MOS晶体管的阈值电压。
8.一种降低栅极-导致漏极泄漏电流即GIDL电流的装置，包含：
集成电路即IC，包含：
互补金属氧化物半导体电路即CMOS电路，其包含n-沟道晶体管网络，所述n-沟道晶体管网络包含具有栅极-导致漏极泄漏电流即GIDL电流的至少一个n-沟道晶体管；以及
第一原生金属氧化物半导体晶体管即第一原生MOS晶体管，其经耦合以将第一偏置电压提供给所述至少一个n-沟道晶体管，以降低所述至少一个n-沟道晶体管的所述GIDL电流。
9.根据权利要求8所述的装置，其中所述IC进一步包含：
p-沟道晶体管网络，其包含具有GIDL电流的至少一个p-沟道晶体管；以及
第二原生MOS晶体管，其经耦合以将第二偏置电压提供给所述至少一个p-沟道晶体管，以降低所述至少一个p-沟道晶体管的所述GIDL电流。
10.根据权利要求8所述的装置，其中所述第一偏置电压被施加到所述至少一个n-沟道晶体管的栅极，以降低至所述少一个n-沟道晶体管的漏极-栅极电压。
11.根据权利要求9所述的装置，其中所述第二偏置电压被施加到所述至少一个p-沟道晶体管的栅极，以降低所述至少一个p-沟道晶体管的栅极-漏极电压。
12.根据权利要求8所述的装置，其中多个原生MOS晶体管以级联方式耦合，以将所述第一偏置电压提供给所述至少一个n-沟道晶体管。
13.根据权利要求9所述的装置，其中多个原生MOS晶体管以级联方式耦合，以将所述第二偏置电压提供给所述至少一个p-沟道晶体管。
14.根据权利要求9所述的装置，其中所述第一偏置电压是所述CMOS电路的电源电压减去所述第一原生MOS晶体管的阈值电压，并且其中第二偏置电压是所述第二原生MOS晶体管的阈值电压。
15.一种降低互补金属氧化物半导体电路即CMOS电路中的至少一个晶体管的栅极-导致漏极泄漏电流即GIDL电流的方法，所述方法包含使用原生金属氧化物半导体晶体管即原生MOS晶体管以将偏置电压提供给所述CMOS电路中的至少一个晶体管的栅极，以便降低所述至少一个晶体管的漏极与所述栅极之间的电压。
16.根据权利要求15所述的方法，其中所述至少一个晶体管被包括在所述CMOS电路的p-沟道晶体管网络中。
17.根据权利要求15所述的方法，其中所述至少一个晶体管被包括在所述CMOS电路的n-沟道晶体管网络中。
18.根据权利要求15所述的方法，其中所述原生MOS晶体管是p-沟道晶体管，并且所述CMOS电路中的所述至少一个晶体管是n-沟道晶体管。
19.根据权利要求15所述的方法，其中所述原生MOS晶体管是n-沟道晶体管，并且所述CMOS电路中的所述至少一个晶体管是p-沟道晶体管。
20.根据权利要求15所述的方法，其中所述偏置电压取决于所述CMOS电路的电源电压和所述原生MOS晶体管的阈值电压中的一个或更多个。
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