JP2003229757A

JP2003229757A - 低電圧から高電圧への変換方法及びシステム

Info

Publication number: JP2003229757A
Application number: JP2003016267A
Authority: JP
Inventors: Nestor Tzartzanis; ツァルツァニスネストール; William W Walker; ダブリュウォーカーウィリアム
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-01-31
Filing date: 2003-01-24
Publication date: 2003-08-15
Also published as: US20030141899A1; US6842046B2

Abstract

(57)【要約】【課題】本発明は、スイッチング中の短絡電流を減少
し且つ遅延時間を減少した、低電圧から高電圧への変換
方法及びシステムを提供すること目的とする。【解決手段】ドミノ論理回路設計を使用する、低電圧
源からの電圧入力を、高電圧源からの電圧出力に変換す
るシステムと方法が開示される。一実施例は、低電圧か
ら高電圧への変換システムを提供する。このシステム
は、プリチャージ信号が受信されたときに、ノードを充
電するための高電圧源に接続されるプルアップトランジ
スタと、少なくとも部分的に、入力電圧に依存して、ノ
ードを放電する、プルダウン回路網と、ノードから決定
される出力電圧とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般的には、回路
設計の分野に関連し、特に、電子回路内で、低電圧を高
電圧に変換する方法とシステムに関連する。

【０００２】

【従来の技術】ディジタル回路設計での低電力消費は、
望ましい設計目標であるが、例えば、携帯電話、ディジ
タルカメラ、ラップトップパーソナルコンピュータ、携
帯情報端末（ＰＤＡ）、ゲームのような多くの民生用装
置が、電力供給するために電池に依存している、今日の
市場では、その重要性が増加している。１つの従来の技
術は、回路内で、異なる供給電圧源を使用することであ
る。例えば、高性能を必要とする回路の部分では１つの
電源電圧を使用し、一方、残りの回路は、電力消費を減
少させるために、より低い電源電圧を使用する。

【０００３】しかしながら、高電圧回路は、低電圧信号
により駆動されるときには、静電流を引く。例えば、高
電圧電源に接続されたｐＭＯＳトランジスタは、典型的
には、トランジスタのゲートが、その高電圧源からしき
い値電圧を引いたよりも僅かに高い電圧を有するとき
に、オフする。典型的には、ｐＭＯＳトランジスタのゲ
ートに与えられた低電圧電源からの論理’１’又は高論
理レベルを表す電圧は、上述のトランジスタカットオフ
基準に合わず、そして、静電流がｐＭＯＳトランジスタ
内を流れる。

【０００４】多電圧電源があるときに静電流を除去する
ために、１つの従来技術は、低電圧ブール論理回路の出
力を、それが、高電圧ブール論理回路に入力される前
に、高電圧結果に変換する、電圧レベル変換器を使用す
る。図１は、単純な従来技術の、低電圧から高電圧への
変換器の回路図である。Ｖｄｄは、高電圧電源であり、
そして、ＶｄｄＬは低電圧電源である。ブール入力は”
Ｉｎ”とその反転の”Ｉｎｘ”である。ＩｎとＩｎｘの
両方は、ＶｄｄＬにより設定される、低及び高論理レベ
ルを有する。入力Ｉｎは、インバータＩｎｖ１を介し
て、ｎＭＯＳトランジスタＴ３のゲートに接続されてい
る。入力Ｉｎｘは、インバータＩｎｖ２を介して、ｎＭ
ＯＳトランジスタＴ４のゲートに接続されている。トラ
ンジスタＴ３のドレイン”ｑｘ”は、ｐＭＯＳトランジ
スタＴ１のドレインと、ｐＭＯＳトランジスタＴ２のゲ
ートに接続されている。同様にトランジスタＴ４の”
ｑ”は、ｐＭＯＳトランジスタＴ２のドレインと、ｐＭ
ＯＳトランジスタＴ１のゲートに接続されている。ｑｘ
は、インバータＩｎｖ３を介して電圧変換器の出力”ｏ
ｕｔ”１１０に接続されている。Ｉｎ＝’１’且つＩｎ
ｘ＝’０’のときには、Ｔ３はオフであり且つＴ４はオ
ンである。従って、ｑ＝’０’で且つｑｘ＝’１’であ
り、ここで、ｑｘのハイ又は’１’論理レベルは、Ｖｄ
ｄにより設定される。このように、インバータＩｎｖ３
への入力は、高電圧で、高論理レベルであり、そして、
電圧レベル変換器１００の出力ｏｕｔ１１０は’０’で
ある。Ｉｎが’１’から’０’にスイッチされる（Ｉｎ
Ｘが’０’から’１’に変わる）ときには、Ｔ３はオン
してｑｘをグランドに向けて放電し、Ｔ４はオフしそし
てＴ２はオンし、ｑをＶｄｄに向けて充電し、これはＴ
１をカットオフする。続いて、出力ｏｕｔ１１０はＶｄ
ｄ又は高電圧電源により設定される’１’に変化する。
変換器１００の遷移時間中に、Ｔ１とＴ３を通る短絡電
流が存在する。ｑ＝’１’で且つｑｘ＝’０’且つ、Ｉ
ｎｘが’１’から’０’へ変化するときには、同様にＴ
２とＴ４を通る短絡電流が存在する。ＩｎとＩｎｘが切
り換るときに、変換器１００を切り換えることを可能と
するためには、プルダウンｎＭＯＳトランジスタＴ３及
びＴ４は、プルアップｐＭＯＳトランジスタＴ１及びＴ
２よりも強くなければならない。しかしながら、上述の
単純な電圧変換器１００は、静止時に、即ち、入力が安
定なときには、ブール論理回路内で、静電流を除去又は
ほとんど除去するので、問題は、変換器１００が切り換
るときに発生する。遷移の間に、短絡電流があり、且
つ、スイッチングはｑとｑｘの両方が切り換ったときに
のみ完了するので、遅延がある。

【０００５】図１の電圧変換器は、図２の従来技術の回
路の相互結合されたＣＭＯＳトポロジーを与えるため
に、幾つかの低電圧ブール論理回路と結合することがで
きる。図２に示されている論理回路網２２０は、３入
力”ＡＮＤ”ゲートの一部であり、そして、例えば、入
力２１２、２１４及び２１６の、低電圧入力”Ｖｄｄ
Ｉｎ”２１０を有する。入力２１２はｎＭＯＳトランジ
スタＴ６のゲートに接続されており、入力２１４はｎＭ
ＯＳトランジスタＴ７のゲートに接続されており、且つ
入力２１６はｎＭＯＳトランジスタＴ８のゲートに接続
されている。トランジスタＴ６、Ｔ７及びＴ８は、直列
に接続され且つ、論理回路網２２０の一部である。ｎＭ
ＯＳトランジスタＴ４のゲートは、低電圧リセット信
号”Ｒｓｔ”に接続され、その反転信号は、”Ｒｓｔ
ｘ”である。評価中は、Ｒｓｔｘは’１’であり、ｎＭ
ＯＳトランジスタＴ５は、論理回路網２２０のノード２
２２をグランド２２６に接続する。リセット中は、Ｒｓ
ｔｘは’０’であり、これは、Ｔ５をオフすることによ
り論理回路網２２０をディスエーブル（遮断）し、Ｒｓ
ｔが’１’であり、これはｑが’０’にリセットされ且
つｑｘが’１’にリセットされる。この電圧変換回路２
００は、リセット中に、例えば、ｑｘが’１’から’
０’に切り替わり、そして、評価中（Ｒｓｔｘ＝’
１’）に、例えば、ｑが’１’から’０’に切り替わ
り、短絡電流が流れるという、図１の電圧変換器１００
と同じ欠点を有する。そして、スイッチングはｑとｑｘ
の両方が切り替わるまで完了しないので、図１の回路の
ように遅延時間も存在する。

【０００６】

【発明が解決しようとする課題】従って、スイッチング
中の短絡電流を減少し且つ遅延時間を減少した、低電圧
から高電圧への変換が必要である。

【０００７】

【課題を解決するための手段】本発明は、ドミノ論理回
路設計を使用して、低電圧源からの電圧入力を、高電圧
源での電圧出力へ、変換するシステム及び方法を提供す
る。本発明の１つの特徴では、低電圧源を使用する、ド
ミノ論理ゲートは、高電圧源を使用するドミノ論理ゲー
トに、別の即ち、明白な、低電圧から高電圧への変換回
路の必要無しに、接続される。他の特徴は、多電圧源を
使用する論理ゲートから、静止時に、ほとんど又は全く
静電流損失がないことである。そして、更に多の特徴
は、ほとんど遅延が無く、且つ従来の低電圧から高電圧
への変換回路よりも、低電力消費である。

【０００８】本発明の一実施例は、低電圧源からの入力
電圧を有する、入力信号を、高電圧源からの出力電圧を
有する、出力信号に、ノードに接続されたプルダウン論
理回路網を有する、ディジタル回路により、変換する方
法を含む。第のノードは、高電圧源を使用して、高電圧
にプリチャージプリチャージされる。そして、低電圧源
からの入力電圧は、プルダウン論理回路網により、受信
される。次に、ノードの電圧が、プルダウン論理回路網
の評価に基づいて、決定される。そして、出力電圧が、
ノードの前記電圧を使用して、決定される。

【０００９】本発明の他の実施例は、低電圧から高電圧
への変換システムを提供する。このシステムは、プリチ
ャージ信号が受信されたときに、ノードを充電するため
の高電圧源に接続されるプルアップトランジスタと、高
電圧源より低い電圧基準を発生する、入力電圧を設定す
るのに使用される低電圧源と、少なくとも部分的に、入
力電圧に依存して、ノードを放電する、プルダウン回路
網と、前記ノードから決定される出力電圧とを有する。

【００１０】本発明の特徴は、低電圧での第１の論理レ
ベルを高電圧での第２の論理レベルに変換するシステム
を有する。このシステムは、プリチャージ信号が低論理
レベルのときに、ノードを充電するための高電圧源に接
続されるプルアップトランジスタと、低電圧源を使用す
ることにより設定される、第１の論理レベルを表す入力
電圧を有する、入力信号と、少なくとも部分的に、入力
電圧に依存して、ノードを放電する、プルダウン回路網
と、ｎＭＯＳトランジスタを有し、且つ、プリチャージ
信号が高論理レベルであるときには、プルダウン回路網
をグランドに接続する、フットスイッチと、ｐＭＯＳト
ランジスタを有し、充電されたときにノードを維持す
る、キーパー回路と、ノードから決定される出力電圧と
を有する。

【００１１】本発明の他の特徴は、低電圧源からの入力
電圧を有する、入力信号を、高電圧源からの出力電圧を
有する、出力信号に、変換するシステムを提供する。こ
のシステムは、ノードを、高電圧源を使用して、高電圧
にプリチャージする手段を有し、低電圧源からの前記入
力電圧とプルダウン論理回路網に基づいてノードの電圧
を評価する手段を有し、プルダウン論理回路網はプルダ
ウン論理回路網をグランドに接続する手段を有し、出力
電圧を決定するために、ノードの電圧を使用する手段と
を有する。

【００１２】更に、本発明の他の実施例は、データを格
納するレジスタファイル回路（ＲＦ）を含む。ＲＦは、
低電圧源と高電圧源を有する電圧変換回路を有する、複
数のメモリセルにデータを書き込む、書きこみ回路と、
複数のメモリセルからデータを読み出す読み出し回路
と、実及びダミータイミング経路を有するタイミング回
路とを有する。

【００１３】本発明のこれらのそして他の実施例、特
徴、観点、及び優位点は、以下の説明、請求の範囲、及
び添付の図面により、より理解されよう。

【００１４】

【発明の実施の形態】以下の説明では、本発明の特有な
実施例の更に徹底的な説明を提供するために、多くの特
有な詳細が、述べられている。しかしながら、本発明
は、以下の全ての特有な詳細無しでも実行できうること
は、当業者には、明らかである。他の例としては、既知
の特徴は、本発明を曖昧にしないように、詳細には説明
しない。

【００１５】ブール論理関数を有する低電圧から高電圧
への変換を実行する、本発明の実施例を決定するのに、
ドミノ論理回路設計が試験された。ドミノ論理回路設計
は、パスゲート又は、静的な論理設計を使用する、多く
の伝統的な設計を採用する論理回路をわたり、大きな速
度の優位性を提供する。特に、ドミノ論理回路は”プリ
チャージ”状態を使用するので、それらは、同等な静的
な論理回路よりも、更に速くスイッチングさられことが
可能である。

【００１６】図３は、本発明の適する実施例の論理関数
を有する低電圧から高電圧への変換器回路３００の回路
図である。変換器回路３００は、ドミノ論理回路設計を
使用する。回路３００への論理入力は、ＶｄｄＬＩｎ
３１０により示されている。１つ又はそれ以上のＶｄｄ
ＬＩｎ３１０入力は、低電圧電源ＶｄｄＬにより設定
されている。残りの入力は、高電圧電源Ｖｄｄにより設
定されている。これゆえに、例えば、１入力のみがある
場合にはそれは、低電圧電源ＶｄｄＬにより設定され、
２入力ある場合には、１つは低電圧電源ＶｄｄＬにより
設定されそして他は低電圧電源ＶｄｄＬ又は、高電圧電
源Ｖｄｄにより設定される、等である。これらの入力３
１０は、ブール論理ｎＭＯＳプルダウン回路網３１４に
より実行されている、ブール論理関数ｆに進む。プルダ
ウン回路網３１４は、ノード３１８を介してｎＭＯＳト
ランジスタＴ１２に接続され、これは、グランド３２０
に接続されている。トランジスタＴ１２のゲート３１６
は、入力プリチャージ信号、即ち、”ｐｃ”３３０を受
信する。ｐｃ３３０が'１’又は高論理レベルのとき
に、トランジスタＴ１２は、オンすることにより、プル
ダウン回路網３１４をグランドに接続する。ｐｃ３３０
が’０’又は低論理レベルの場合には、トランジスタＴ
１２は、プルダウン回路網３１４をグランド３２０から
切断する。ｐｃの'１’論理レベルは、Ｖｄｄを使用し
て、設定される。

【００１７】変換器回路３００は、典型的には、１周期
内の２段階で、即ち、プリチャージ段階と評価段階で動
作する。プリチャージ段階では、ｐｃは'０’であり、
ノードＸ１は充電されて、高電圧電源Ｖｄｄにより決定
される電圧レベルを有する'１’になる。ノードＸ１
は、インバータＩｎｖ４とｐＭＯＳトランジスタＴ１１
を有するキーパー回路に接続されている。ノードＸ１
＝'１’に対して、回路３００の出力ｏｕｔ３４０は、'
０’である。出力ｏｕｔ３４０は、トランジスタＴ１１
を介して帰還され、ノードＸ１を’１’に保持する。評
価段階中は、ｐｃ＝’１’で、Ｔ１０はオフされそし
て、Ｔ１２はオンされる。ここで、プルダウン回路網３
１４がトランジスタＴ１２を介してグランドに接続され
るので、プルダウン回路網３１４の、低電圧レベル入力
即ち、ＶｄｄＬＩｎ３１０及びブール関数ｆに依存し
て、ノードＸ１は放電されうる、即ち、Ｘ１は’０’に
なる。Ｘ１＝’０’の場合には、出力ｏｕｔ３４０は、
高電圧電源Ｖｄｄにより設定された論理値’１’を有す
る。従って、低電圧論理入力（ＶｄｄＩｎ３１０）
は、ブール関数ｆを表すｎＭＯＳプルダウン回路網３１
４を通して処理され、高電圧論理出力（ｏｕｔ３４０）
を発生し、それは、後続の高電圧論理回路で使用され得
る。

【００１８】ｎＭＯＳトランジスタをオンにするには、
低電圧’１’入力（ＶｄｄＬＩｎ３１０）は、ｎＭＯ
Ｓしきい値電圧（Ｖ_ＧＳ＞Ｖ_ＴＨｎ）以上が必要である
ので、ｎＭＯＳプルダウン回路網３１４が使用される。
従来技術と異なり、評価段階中に、ｐＭＯＳプルアップ
トランジスタ導通電流がなく、このように、キーパート
ランジスタＴ１１が小さいならば、回路３００内で最小
の低電圧レベルは、回路内のどのトランジスタの比にも
独立である。通常は、Ｔ１１は、導通していないときの
プルダウン回路網３１４内の漏洩（リーク）電流に勝つ
のに十分大きなしかしそれより大きくないサイズにされ
る。

【００１９】図４は、ＡＮＤ論理を有する図３の例を示
す。低電圧から高電圧への変換回路４００は、プリチャ
ージ素子として動作するｐＭＯＳトランジスタＴ１０、
キーパー素子として動作するｐＭＯＳトランジスタＴ１
１、インバータバッファＩｎｖ４、出力ｏｕｔ３４０、
プリチャージ入力信号ｐｃ３３０、フットスイッチと呼
ばれるｎＭＯＳトランジスタＴ１２、ｎＭＯＳトランジ
スタの組Ｔ１０とＴ１２、入力信号ＶｄｄＬＩｎ４１
０、例えば、ＡＮＤ入力信号４１２、４１４及び４１６
及び、プリチャージノードＸ１を有する。１つ又はそれ
以上の入力信号ＶｄｄＬＩｎ４１０が、低電圧電源Ｖ
ｄｄＬにより設定されている。回路４００は、プリチャ
ージ段階と、評価段階の、２段階で動作する。プリチャ
ージ段階中は、ｐｃは、ローであり、プリチャージトラ
ンジスタＴ１０にノードＸ１をＶｄｄに充電させる。従
って、インバータバッファＩｎｖ４は、出力ｏｕｔ３４
０をローに変化させ、そしてキーパートランジスタＴ１
１はオンし、ノードＸ１はＶｄｄに維持又は”保持”さ
れる。評価段階中は、ｐｃはハイとなり、そして、フッ
トスイッチＴ１２はオンし、ＡＮＤ入力４１２、４１４
及び４１６の評価を可能とする。このように、入力４１
２、４１４及び４１６がハイであり、ノードＸ１がグラ
ンドに放電され、そして、出力３４０がハイになる。代
わりに、１つ又はそれ以上の入力４１２、４１４及び４
１６がローである場合には、ノードＸ１に存在するキャ
パシタンスにより、ノードＸ１はハイのまま残る。キー
パート素子Ｔ１１は、種々の漏洩機構により評価段階中
に、ノードＸ１が降下するのを防ぐ。ｐＭＯＳキーパー
トランジスタＴ１１は、一般的には、弱いトランジスタ
であり、入力４１２、４１４及び４１６がハイになりノ
ードＸ１をプルダウンするときに、非常に僅かな遅延を
示す。ノードＸ１は放電されている間に、トランジスタ
Ｔ１１、Ｔ１３、Ｔ１４、Ｔ１５及びＴ１２を通して流
れる短絡電流があるが、しかし、この電流は、ｐＭＯＳ
トランジスタＴ１１は弱い即ち、少量の電流しか引かな
いので、図２に示されている従来技術よりも少ない。ｐ
ＭＯＳトランジスタＴ１０は、評価中（ｐｃ＝’１’）
に、オフされ、それにより、短絡電流はＴ１０を通して
グランド３２０には流れない。更に加えて、スイッチン
グが完了する前に、ｑｘが放電されそして、ｑが充電さ
れることを必要とする、図２と異なり、放電される必要
のあるのは、１つのみのノードＸ１である。この単一の
ノードＸ１及び弱いｐＭＯＳＴ１１は、従来技術の回路
２００（図２）を超えて、回路４００（図４）のスイッ
チング時間を改善する。

【００２０】一旦評価が完了すると、ｐｃ３３０は再び
ローとなり、ノードＸ１を素早くＶｄｄに再充電するこ
とが好ましい。従って、プリチャージトランジスタＴ１
０は、この要求に合うように十分なサイズでなければな
らない。従って、高性能論理経路回路については、プリ
チャージトランジスタＴ１０は、キーパートランジスタ
Ｔ１１よりも非常に大きい必要がある。例えば、プリチ
ャージトランジスタＴ１０が、１／１の幅対長さ比を有
する場合には、キーパートランジスタＴ１１は、１／１
０の幅対長さ比を有する。

【００２１】図５は、本発明の一実施例の図４の、入
力、ｐｃ３３０及びＶｄｄＬＩｎ４１０（入力４１
２、４１４及び４１６）の、単純化されたタイミング図
である。タイミング図は、３つの段階、プリチャージ段
階５１０、これに続く評価段階５１２これに続く他のプ
リチャージ段階５１４の、３つの段階を示す。プリチャ
ージ信号ｐｃ３３０は、プリチャージ段階５１０中は’
０’５２０であり、そして、評価段階５１２中は’１’
５２２であり、そして、プリチャージ段階５１４中は’
０’５２４である。入力４１２、４１４及び４１６は、
プリチャージ段階５１０の部分中（領域５３０、５４０
及び５５０）に不確定である。そして、入力は、プリチ
ャージ段階５１０内の設定期間（領域５３６、５４６及
び５５６）になり、ここで、入力は安定に即ち、’１’
又は、’０’になる。入力４１２、４１４及び４１６
は、評価段階５１２中（領域５３２、５４２及び５５
２）、及び、後の、第２のプリチャージ段階５１４内の
ホールド期間（領域５３８、５４８及び５５８）は、安
定のままである。入力は、そして、残りのプリチャージ
段階５１４は不確定である（領域５３４、５４４及び５
５４）。

【００２２】図６は、図２の従来技術の回路２００と図
４の回路４００を比較する、ＨＳＰＩＣＥシミュレーシ
ョンからの遅延対ＶｄｄＬ電圧（ｖ）のグラフ６１０で
ある。高電源電圧Ｖｄｄは、１．２ボルトに設定されて
いる。ＲｓｔとＲｓｔｘ及びｐｃ入力は、Ｖｄｄに設定
されている。グラフ６１０のｘ−軸６１４は、０．６か
ら１．２ボルト（ｖ）の低電圧電源ＶｄｄＬを示す。ｙ
−軸６１２は、入力から出力まで、ピコ秒（ｐｓ）の単
位で、５０％の遅延時間を示す。曲線６２０は、０．８
から１．２ｖの低電源電圧に対する図２の回路２００に
ついての、シミュレーション結果を示す。回路２００
は、低電源電圧０．７のときに動作しない。曲線６３０
は、０．７から１．２ｖのＶｄｄＬに対する図４の回路
４００についての、結果を示す。回路２００（図２）を
超えて、回路４００（図４）の遅延改善は、ＶｄｄＬが
増加するにつれて、２５％から７％に下がった。消費さ
れたエネルギーは、１完全サイクルをわたり、回路２０
０を超えて、回路４００について４０％減少された。

【００２３】図４の回路４００は、図２の従来技術の回
路２００よりも、遅延が小さく且つ電力消費が少ないこ
とが分かる。更に加えて、回路４００は、例えば、０．
８ｖ以下のような、回路２００よりもＶｄｄＬのより低
い限界で動作する。回路４００は、評価中に比較的大き
なｐＭＯＳトランジスタＴ１０がオフされ、そして、小
ｐＭＯＳトランジスタＴ１１からの短絡電流が比較的小
さいので、入力で、回路２００よりもより低い電源電圧
で動作する。図２の回路２００の場合には、ｑが’０’
から’１’に切り替わるまで、ｐＭＯＳトランジスタＴ
１はオンであり、そして、比較的大きな短絡電流が、論
理回路２２０を通して流れる。このように、図２のＶｄ
ｄＩｎ２１０は、その論理'１’入力レベルについ
て、図４のＶｄｄＬＩｎ４１０よりも、より大きな最
小低電圧レベルを有しなければならない。

【００２４】図７は、本発明の第２の実施例のブール関
数を有する低電圧から高電圧への変換器の回路図であ
る。図７は、ｎＭＯＳトランジスタＴ１２が除去され且
つｎＭＯＳプルダウン回路７１８がグランド７２０に直
接的に接続されていること以外は、図３と同様である。
回路７００の使用の一例は、図３の回路３００に続く、
第２の段階での、ドミノ回路である。適切な動作のため
に、回路７００は、プリチャージ中に'０’に設定され
る、電圧入力、即ち、ＶｄｄＬＩｎ７１０、例えば、
入力７１２、７１４及び７１６を有しなければならず、
ここで、１つ又はそれ以上の７１０は低電圧電源Ｖｄｄ
Ｌにより設定される。図７は、フットスイッチトランジ
スタＴ１２がないので、フットレスドミノ回路と呼ばれ
る。

【００２５】図８は、図７の、入力ｐｃ７３０、入力７
１２，７１４及び７１６の、単純化されたタイミング図
である。単純化されたタイミング図は、プリチャージ段
階８１０、これに続く評価段階８１２及び、これに続く
他のプリチャージ段階８１４の、３つの状態を示す。第
１のプリチャージ段階８１０では、ｐｃ７３０と入力７
１２，７１４及び７１６は、'０’である。評価段階８
１２では、ｐｃ７３０は'１’（８２２）に設定され、
そして、入力７１２，７１４及び７１６は、'０’で安
定のまま（領域８３２及び８４２）でいなけばならない
か又は、'１’に単調に切り替わらなければならない。
次のプリチャージ段階８１４では、再び、ｐｃ７３０と
入力７１２，７１４及び７１６は、'０’でなければな
らない。図７から、プリチャージ段階８１０中に、トラ
ンジスタＴ１０はオンしてノードＸ１をＶｄｄ付近まで
充電し、そして、全ての入力即ち、ＶｄｄＬＩｎ７１
０が'０’であるので、プルダウン回路網７１８は、グ
ランド７２０から切断される。評価段階８１２では、ｐ
ｃ７３０は'１’で、トランジスタＴ１０をオフし、そ
して、ノードＸ１は、入力ＶｄｄＬＩｎ７１０と回路
網７１８に依存して、放電されうる。

【００２６】図９は、１つ又はそれ以上の論理ゲートを
有するブール関数を実行する、本発明の第３の実施例の
低電圧から高電圧への変換器の回路図を示す図である。
図９は、キーパ回路９２０（即ち、インバータＩｎｖ４
に接続されたトランジスタＴ１１）がオプションであり
そして、ノードＸ１がＣＭＯＳゲート９１０に接続さ
れ、そして、Ｉｎｖ４が出力ｏｕｔ３４０であるより
も、出力ｏｕｔ９１２が出力であることを除いては、図
３と同様である。ＣＭＯＳゲート９１０は、ＮＡＮＤゲ
ート、ＮＯＲゲート又は、インバータ又は、他の論理ゲ
ートでもよい。ノードＸ１はＶｄｄにより設定されるの
で、ＣＭＯＳゲートは後続の高電圧論理回路の一部でも
よい。

【００２７】従来技術を超える図３、４、７及び９の低
電圧から高電圧への変換回路の幾つかの優位点は、１）
スイッチング中の短絡電流の減少、２）短い遅延、３）
低電圧から高電圧へのプリチャージゲートは、他の特別
な低電圧から高電圧への変換回路なしに、ドミノ形式で
交換されることを含む。

【００２８】例えば、図３の回路３００を使用する低及
び高電圧ゲートの交換の上述の第３の優位点を説明する
ために、本発明の実施例として、新たなレジスタファイ
ル（ＲＦ）回路設計が提供される（図１２）。図３で、
高電圧電源Ｖｄｄが低電圧電源ＶｄｄＬにより置きかえ
られそして、全ての入力ＶｄｄＬＩｎ３１０が低電圧
電源レベルである場合には、回路３００は、ブール関数
ｆの低電圧ドミノ回路設計である。例えば、ＶｄｄがＶ
ｄｄＬにより置きかえられた図４の回路４００は、低電
圧３入力ＡＮＤゲートであり、出力ｏｕｔ３４０は、点
電圧電源レベルでの論理値'１’又は、'０’を有する。
同様に、高電圧電源としてＶｄｄを有する図３では、Ｖ
ｄｄＬＩｎ３１０は、全ての高電圧電源入力を有する
場合には、回路３００は、ブール関数ｆの高電圧ドミノ
回路設計である。１つ又はそれ以上のＶｄｄＬＩｎ３
１０が、低電圧電源レベルであるときには、回路３００
は、ブール論理機能ｆ（プルダウン回路網３１４）を有
する低電圧から高電圧への変換器である。例えば、低電
圧論理回路、高電圧論理回路及び、論理関数を有する低
電圧から高電圧への変換器回路の図３の上述の３つの特
徴の混合は、図１２に図示されている。

【００２９】最初に、図１２の概観が与えられ、続いて
図１２の２つの部分、メモリセル（図１０）及び２段ド
ミノ回路（図１１）、の説明が続く。そして、図１２の
詳細な説明が設けられる。

【００３０】図１２は、本発明の実施例を実行する、デ
スクトップと電池使用の市場で有益な、レジスタファイ
ル（ＲＦ）回路を示す。ＲＦ回路は、ＲＦ回路は、自身
の内部タイミングを発生し、プロセスと温度を正確に追
跡し、そして、０．７Ｖから１．２Ｖの電源変動を使用
する。６−書き込み、１０−読み出し、３４ワード×６
４ビットＲＦは、ベリーロングインストラクションワー
ド（ＶＬＩＷ）プロセッサの一部である。ＲＦは、全て
の内部タイミングを、１クロックサイクル内の、読み出
し動作が続く書き込み動作のための単一クロックエッジ
から発生する。図１２のＲＦ回路は、例えば、ダミープ
リデコーデットアドレス１２３０、ダミー書き込みワー
ド１２３２、ダミー読み出しワード１２３４及びダミー
読み出しビット線１２３６のような、ダミー負荷によ
り、全体の書き込み及び読み出しタイミング経路を複製
し、これにより、自己タイミング信号の調整の必要を除
去しそして、回路の信頼性を改善する。供給電圧、Ｖｄ
ｄＬ、は、静的に又は動的に、電力消費を減少させるた
めに、１．２Ｖから０．７Ｖにステッププダウンされる
ことが可能である。更に加えて、配列に、ＲＦがＶｄｄ
Ｌを遮断した状態を維持する、低リークスリープモード
を可能とするるために、別の電源、Ｖｄｄ、が設けられ
る。低電圧動作中は、Ｖｄｄは、１．２Ｖから１．０５
Ｖにステッププダウンされる。０．７ＶのＶｄｄＬと
１．０５ＶのＶｄｄの間の電圧変換は、静電力損失がほ
とんど又は全くない動的なゲート内で明確に行われる。

【００３１】その大きなポート数に関わらずＲＦを小さ
く保つために、書き込みと読み出しの両方に、単一のレ
イルビット線が、使用される。図１０は、１つの書き込
みと１つの読み出しポートを有する代表的なメモリセル
１０１０の回路図である。トランジスタＭ_１、Ｍ_２、Ｍ
_３、Ｍ_４、及びＭ_５は、ｎＭＯＳトランジスタである。
例えば、Ｉ_１、Ｉ_２、及びＩ_３のセルインバータは、Ｖ
ｄｄから電力を供給される。Ｖｄｄは、ＶｄｄＬよりも
高いので、書き込みワード線、例えば、ｗｗｌも、低電
圧動作での書き込みを向上するために、Ｖｄｄから電力
を供給される。読み出し及び書き込みビット線（例え
ば、それぞれ、ｒｂｌ及びｗｂｌ）だけでなく、読み出
しワード線、例えば、ｒｗｌは、ＶｄｄＬから電力が供
給される。書き込み中は、ｗｗｌはイネーブルされる。
書き込みビット線、ｗｂｌ、が'０’の場合には、ノー
ドｂｉｔのみが、セルの外部から活性化されて駆動され
る。ｗｂｌが'１’の場合には、ノード

【００３２】

【外１】はＭ_２とＭ_３によりプルダウンされ、ノードｂｉｔはＭ
_１を通して（ＶｄｄＬ−Ｖ_ｔｈＭ１）へプルアップさ
れ、ここで、Ｖ_ｔｈＭ１はトランジスタＭ_１のしきい値
電圧である。ＲＦは、ライトスルー能力を有するので、
書き込み動作は、ノード

【００３３】

【外２】が制定されたときにのみ完了する。

【００３４】読み出しは、電力を保存し、速度を増加
し、そして、ビット線のリークを減少するために、１７
×２の動的なＯＲ−ＡＮＤ（即ち、静的なＮＡＮＤに接
続された１／２ビット線当り１７セル）を使用する。し
かしながら、高しきい値電圧素子の使用は、適切な雑音
マージンを提供するために、スタック（Ｍ_４）内にも要
求される。セル内の他のトランジスタは、Ｍ_５のみが
（低−Ｖ_ｔｈ）である。スリープモードで静的なリーク
仕様を満たすために、他の場所でも、（高−Ｖ_ｔｈ）ト
ランジスタは、要求される。

【００３５】図１１は、本発明の特徴の２段動的ドミノ
論理回路の回路図を示す。低電圧動作で、ＶｄｄＬは
０．７Ｖでありそして、Ｖｄｄは、１．０５Ｖである。
書き込みワード線は、Ｖｄｄから電力が供給される。Ｒ
Ｆアドレスは、２段でデコードされる。書き込みについ
ては、プリデコーデット段階、即ち、第１段階１１１
０、が、ＶｄｄＬから電力が供給されそして、ノードＸ
３は、ｐｃ_ｗｒが'０’の時に、プリチャージされる。
例えば、第１段階は、その入力（ＶｄｄＬＩｎ１）と
出力（ｐｒｅｄＡｄ）が低電圧論理レベルを有する、低
電圧ＡＮＤゲートである。デコード／ドライブ段階、即
ち、第２段階１１１２は、Ｖｄｄから電力が供給され、
そして、ノードＸ５は、遅延されたｐｃ_ｗｒであるｐｃ
ｄｌ_ｗｒが'０’のときに、プリチャージされる。遅延
１１２２は、第２段階１１１２がプリチャージする前
に、第１段階１１１０がプリチャージし、これにより、
第２段階がプリチャージする前に、ｐｒｅＡｄが'０’
であることを、意味する。プルダウン回路１１４２への
入力ＶｄｄＩｎ２も'０’であるとすると、フッター
ｎＭＯＳトランジスタＴ２３は、第２段階１１１２では
必要ない。第２段階１１１２は、図７の回路７００と同
様である。遅延論理と第２プリチャージゲートＴ２４の
静電流を避けるために、ｐｃ_ｗｒとｐｃｄｌ_ｗｒの両方
がＶｄｄから電力が供給される。第２段階１１１２の駆
動部分は、Ｉｎｖ１１とＩｎｖ１２の２つのオプション
のインバータからなる。ｐｒｅｄＡｄでのＶｄｄＬから
ｗｗｌでのＶｄｄへの電圧変換は、第２段階１１１２を
通る信号経路として明確に発生する。従って、第２段階
は、例えば、ＡＮＤブール論理関数を有する、低電圧か
ら高電圧への変換器を含む。

【００３６】図１２は、本発明のたの特徴のＲＦ制御及
びデータ回路図である。各々の、書き込み及び読み出し
ポートは、ポートをイネーブルし且つアクセス幅（即
ち、ＬＳビット又は、ＭＳビット又は、その両方）を決
定する、４−ビット制御入力（それそれ、ｗｃ[３：０]
及びｒｃ[３：０]）と、６−ビットアドレス（それそ
れ、ｗａ[５：０]及びｒａ[５：０]）とを有する。書き
込みポートは、３２又は６４ビットの入力データを受信
し、そして、読み出しポートは、３２又は６４ビットの
出力データを発生する。説明を簡単にするために、図１
２には、入力データｄｉｎと出力データｄｏｕｔについ
て、１ビットのみが示されている。アドレスｗａ[５：
０]と制御ｗｃ[３：０]ビットは、プリデコード段階、
即ち、第１段階１１１０（図１１）、例えば、それぞ
れ、ＡＮＤゲート１２２０と１２２２により、プリデコ
ードされ、そして、デコード／ドライブ段階、即ち、第
２段階１１１２（図１１）、例えば、ＡＮＤゲート１２
２６、に入力される。図１１の遅延１１２２の例は、図
１２の遅延１２２４により示されている。読み出しは、
段階１として、例えば、ＡＮＤゲート１２４０と１２４
２と、段階２として、ＡＮＤゲート１２４４及び、段階
３としてＡＮＤゲート１２４６の、低電圧ドミノＡＮＤ
回路の３つの段階を使用する。第３段階ＡＮＤゲート１
２４６は、書き込み動作が完了した後に、ｄｏｒｅａｄ
によりイネーブルされる。ポート当りの各ワード部分
は、異なる制御信号（書き込みポートについてｗｅｎ
_ｌｓとｗｅｎ_ｍｓ及び、読み出しポートについてｒｅｎ
_ｌｓとｒｅｎ_ｍｓ）でイネーブルされる。書き込みポー
トについては、入力データは、ポートが活性化されたと
きに、書き込みビット線（図１０のｗｂｌ）を駆動す
る。読み出しポートについては、ポートが活性化された
ときに、出力ラッチがイネーブルされる。ＲＦ動作は、
マイクロ動作のシーケンス（例えば、書き込みアドレス
デコード、データ書きこみ及びデータ読み出し）を模擬
する、複製のタイミングチャイン１２１６により制御さ
れる。自己タイミングチェインは、ダミープリデコード
アドレス１２３０、ダミー書き込みワード線１２３２、
ダミー読み出しワード線１２３４及び、ダミー読み出し
ビット線１２３６を含む。これらは、実際のものに沿っ
て配置される。

【００３７】図１３は、図１２の回路図についての制御
及びデータ信号のシーケンス及び依存性を示す、ＨＳＰ
ＩＣＥシミュレーションによるタイミング図である。幾
つかの信号（即ち、ｐｃ_ｒｄｖｒ，ｗｅｎ_ｌｓ，ｒｅｎ
_ｌｓ及び，ｌｔｃ_ｏｕｔ）は、単純にするために、省略
されている。各周期では、制御動作は、図１２の下部に
示されている３つのセット／リセットラッチをセットす
る、正のクロックエッジで開始される。これらのラッチ
は、Ｖｄｄでの書き込みデコーダについてのｐｃ_ｗｒ、
ＶｄｄＬでの読み出しデコーダについてのｐｃ_ｒｄ、及
び、ｐ_ｒｄに同一なＶｄｄ信号であり且つ自己タイミン
グチェイン内で使用されるｐｃ_ｒｄｖｒの、３つのプリ
チャージ信号を発生する。ｐｃ_ｗｒとｐｃ_ｒｄｖｒを発
生する２つのラッチも、その入力がＶｄｄＬ信号である
ので、電圧変換器として動作する。Ｖｄｄから電力を供
給されるゲートは、図１２内で明確に確認され、他はＶ
ｄｄＬから電力を供給される。プリチャージ信号をハイ
に設定することは、自己タイミング動作を開始する。ダ
ミーデコーダは、読み出しワード線をイネーブルする、
ｄｏｒｅａｄ信号を発生する。Ｄｏｒｅａｄは、書き込
みビット線が切り換わる間は、活性化されてプルアップ
される、読み出しビット線をプリチャージするのにも使
用される。自己タイミング論理の最終部分は、読み出し
動作の終了を示し且つ読み出しポートのためのｌｔｃ
_ｏｕｔ信号をイネーブルする、ｄｏｎｅを発生する。Ｄ
ｏｒｅａｄは、クロックの負エッジと共に、ｐｃ_ｗｒを
発生するラッチをリセットする。同様に、ｄｏｎｅは、
ｐｃ_ｒｄとｐｃ_ｒｄｖｒを発生するラッチをリセットす
る。

【００３８】明細書と図面は、説明目的のために、提供
される。追加、減少、削除及び他の修正及び変更が、請
求の範囲に記載されている本発明の広い意図と範囲から
逸脱すること無しに行われうることは、明らかである。

【００３９】付記（付記１）低電圧源からの入力電圧を有する、入力信
号を、高電圧源からの出力電圧を有する、出力信号に、
ノードに接続されたプルダウン論理回路網を有する、デ
ィジタル回路により、変換する方法であって、前記ノー
ドを、前記高電圧源を使用して、高電圧にプリチャージ
するステップと、前記プルダウン論理回路網により、前
記低電圧源からの前記入力電圧を受信するステップと、
前記プルダウン論理回路網の評価に基づいて、前記ノー
ドの電圧を決定するステップと、前記ノードの前記電圧
を使用して、前記出力電圧を決定するステップとを有す
る方法。

【００４０】（付記２）更に、キーパー回路により、
前記ノードに、前記高電圧を維持するステップと有す
る、付記１に記載の方法。

【００４１】（付記３）前記キーパー回路は、ｐＭＯ
Ｓトランジスタを有する、付記２に記載の方法。

【００４２】（付記４）前記高電圧源は、前記低電圧
源よりも高い電圧レベルを有する、付記１に記載の方
法。

【００４３】（付記５）更に、前記プリチャージ中
は、グランドから、前記プルダウン論理回路網を切断す
るステップを有する、付記１に記載の方法。

【００４４】（付記６）更に、前記プリチャージ中
に、前記入力電圧を、低論理レベル電圧に設定するステ
ップを有する、付記１に記載の方法。

【００４５】（付記７）更に、前記プリチャージ中
に、前記入力電圧を、グランド付近に設定するステップ
を有する、付記１に記載の方法。

【００４６】（付記８）前記出力電圧を決定する前記
ステップは、前記ノードの前記電圧を入力し且つ前記出
力電圧を発生する、ＣＭＯＳゲートを有する、付記１に
記載の方法。

【００４７】（付記９）前記プルダウン論理回路網の
前記評価中は、前記入力電圧は安定である、付記１に記
載の方法。

【００４８】（付記１０）低電圧から高電圧への変換
システムであって、プリチャージ信号が受信されたとき
に、ノードを充電するための高電圧源に接続されるプル
アップトランジスタと、前記高電圧源より低い電圧基準
を発生する、入力電圧を設定するのに使用される低電圧
源と、少なくとも部分的に、前記入力電圧に依存して、
前記ノードを放電する、プルダウン回路網と、前記ノー
ドから決定される出力電圧とを有する、システム。

【００４９】（付記１１）前記出力電圧は、前記ノー
ドが放電されたときに、前記高電圧源からの高電圧を有
する、付記１０に記載の低電圧から高電圧への変換シス
テム。

【００５０】（付記１２）更に、充電されたときに、
前記ノードを維持する、プルアップトランジスタを有す
るキーパー回路を有する、付記１０に記載の低電圧から
高電圧への変換システム。

【００５１】（付記１３）更に、前記プリチャージ信
号が受信されたときに、前記プルダウン回路網を切断す
るフットスイッチを有する、付記１０に記載の低電圧か
ら高電圧への変換システム。

【００５２】（付記１４）前記フットスイッチはｎＭ
ＯＳトランジスタを有する、付記１３に記載の低電圧か
ら高電圧への変換システム。

【００５３】（付記１５）前記出力電圧は、ＣＭＯＳ
ゲートを使用して、前記ノードから決定される、付記１
０に記載の低電圧から高電圧への変換システム。

【００５４】（付記１６）更に、前記低電圧源を使用
することにより設定される、他の入力電圧を有する、付
記１０に記載の低電圧から高電圧への変換システム。

【００５５】（付記１７）前記プルダウン回路網は、
グランドに接続されている、付記１６に記載の低電圧か
ら高電圧への変換システム。

【００５６】（付記１８）前記プリチャージ信号が受
信されたときに、前記入力電圧と前記他の入力電圧の両
方は、グランド付近である、付記１７に記載の低電圧か
ら高電圧への変換システム。

【００５７】（付記１９）前記電圧基準は、従来の低
電圧から高電圧への変換回路よりも大きな電圧範囲を有
する、付記１０に記載の低電圧から高電圧への変換シス
テム。

【００５８】（付記２０）前記入力電圧は、トランジ
スタの実効しきい値電圧以上の電圧レベルを有する、付
記１０に記載の低電圧から高電圧への変換システム。

【００５９】（付記２１）低電圧での第１の論理レベ
ルを高電圧での第２の論理レベルに変換するシステムで
あって、プリチャージ信号が低論理レベルのときに、ノ
ードを充電するための高電圧源に接続されるプルアップ
トランジスタと、低電圧源を使用することにより設定さ
れる、前記第１の論理レベルを表す入力電圧を有する、
入力信号と、少なくとも部分的に、前記入力電圧に依存
して、前記ノードを放電する、プルダウン回路網と、ｎ
ＭＯＳトランジスタを有し、且つ、前記プリチャージ信
号が高論理レベルであるときには、前記プルダウン回路
網をグランドに接続する、フットスイッチと、ｐＭＯＳ
トランジスタを有し、充電されたときに前記ノードを維
持する、キーパー回路と、前記ノードから決定される出
力電圧とを有する、システム。

【００６０】（付記２２）前記低電圧源は、前記高電
圧源より低い電圧基準を発生する、付記２１に記載のシ
ステム。

【００６１】（付記２３）データを格納するレジスタ
ファイル回路であって、低電圧源と高電圧源を有する電
圧変換回路を有する、複数のメモリセルにデータを書き
込む、書きこみ回路と、前記複数のメモリセルからデー
タを読み出す読み出し回路と、実及びダミータイミング
経路を有するタイミング回路とを有するレジスタファイ
ル回路。

【００６２】（付記２４）前記電圧変換回路は、プリ
チャージ信号が受信されたときに、ノードを充電するた
めの高電圧源に接続されるプルアップトランジスタと、
前記高電圧源より低い電圧基準を発生する、入力電圧を
設定するのに使用される低電圧源と、少なくとも部分的
に、前記入力電圧に依存して、前記ノードを放電する、
プルダウン回路網と、前記ノードから決定される出力電
圧とを有する、付記２３に記載のレジスタファイル回
路。

【００６３】（付記２５）低電圧源からの入力電圧を
有する、入力信号を、高電圧源からの出力電圧を有す
る、出力信号に、変換するシステムであって、ノード
を、前記高電圧源を使用して、高電圧にプリチャージす
る手段を有し、前記低電圧源からの前記入力電圧とプル
ダウン論理回路網に基づいて前記ノードの電圧を評価す
る手段を有し、前記プルダウン論理回路網は前記プルダ
ウン論理回路網をグランドに接続する手段を有し、前記
出力電圧を決定するために、前記ノードの前記電圧を使
用する手段とを有するシステム。

【００６４】（付記２６）更に、前記ノードで、前記
高電圧を保持する手段を有する、付記２５に記載のシス
テム。

【００６５】（付記２７）前記システムは、レジスタ
ファイル内で使用される、付記２５に記載のシステム。

【００６６】

【発明の効果】本発明によって、スイッチング中の短絡
電流を減少し且つ遅延時間を減少した、低電圧から高電
圧への変換を行うことができる。

【図面の簡単な説明】

【図１】単純な従来技術の低電圧から高電圧への変換器
の回路図を示す図である。

【図２】ブール関数の実行を伴なう従来技術の動的電圧
変換器の回路図を示す図である。

【図３】本発明の適する実施例の論理関数を有する低電
圧から高電圧への変換器回路の回路図を示す図である。

【図４】ＡＮＤ論理関数を有する図３の例を示す図であ
る。

【図５】本発明の一実施例の図４の入力、ｐｃとＶｄｄ
Ｉｎについての単純化されたタイミング図を示す図で
ある。

【図６】図２の従来技術の回路と図４の回路を比較する
シミュレーションからの、遅延対ＶｄｄＬ電圧のグラフ
を示す図である。

【図７】本発明の第２の実施例のブール関数を有する低
電圧から高電圧への変換器の回路図を示す図である。

【図８】図７の入力ｐｃ及びＶｄｄＬＩｎの単純化さ
れたタイミングを示す図である。

【図９】本発明の第３の実施例のブール関数を有する低
電圧から高電圧への変換器の回路図を示す図である。

【図１０】１つの書き込みポートと１つの読み出しポー
トを有する代表的なメモリセルの回路図を示す図であ
る。

【図１１】本発明の特徴の２段階の動的ドミノ論理回路
の回路図を示す図である。

【図１２】本発明の他の特徴のＲＦ制御及びデータ回路
図を示す図である。

【図１３】図１２の回路図についての、制御及びデータ
信号のシーケンスと依存状態を示すシミュレーションか
らのタイミング図を示す図である。

【符号の説明】

１００電圧変換器１１０出力ｏｕｔ２００電圧変換回路２１０低電圧入力"ＶｄｄＩｎ" ２２０論理回路網２２２ノード２２６グランド３００低電圧から高電圧への変換器回路３１０ＶｄｄＬＩｎ３１０名詞３１４プルダウン回路網３２０グランド３３０ｐｃ３４０出力ｏｕｔ４００低電圧から高電圧への変換回路４１０ＶｄｄＬＩｎ４１２、４１４、４１６ＡＮＤ入力信号５１０プリチャージ段階５１２評価段階５１４プリチャージ段階７１０ＶｄｄＬＩｎ７１８プルダウン回路網９１０ＣＭＯＳゲート９１２出力ｏｕｔ１１１０第１段階１１１２第２段階１１２２遅延１２２０、１２２２、１２２６ＡＮＤゲート１２４０、１２４２、１２４４、１２４６ＡＮＤゲー
ト１２３０ダミープリデコーデットアドレス１２３２ダミー書き込みワード１２３４ダミー読み出しワード１２３６ダミー読み出しビット線

───────────────────────────────────────────────────── フロントページの続き (72)発明者ウィリアムダブリュウォーカーアメリカ合衆国，カリフォルニア州 95032，ロスガトス，ウェストチェスタードライヴ 157番Ｆターム(参考） 5J056 AA11 AA32 BB01 CC00 CC19 CC21 DD13 DD28 EE07 EE12 GG06 KK01

Claims

【特許請求の範囲】

【請求項１】低電圧源からの入力電圧を有する、入力
信号を、高電圧源からの出力電圧を有する、出力信号
に、ノードに接続されたプルダウン論理回路網を有す
る、ディジタル回路により、変換する方法であって、前記ノードを、前記高電圧源を使用して、高電圧にプリ
チャージするステップと、前記プルダウン論理回路網により、前記低電圧源からの
前記入力電圧を受信するステップと、前記プルダウン論理回路網の評価に基づいて、前記ノー
ドの電圧を決定するステップと、前記ノードの前記電圧を使用して、前記出力電圧を決定
するステップとを有する方法。
【請求項２】更に、キーパー回路により、前記ノード
に、前記高電圧を維持するステップと有する、請求項１
に記載の方法。
【請求項３】更に、前記プリチャージ中は、グランド
から、前記プルダウン論理回路網を切断するステップを
有する、請求項１に記載の方法。
【請求項４】低電圧から高電圧への変換システムであ
って、プリチャージ信号が受信されたときに、ノードを充電す
るための高電圧源に接続されるプルアップトランジスタ
と、前記高電圧源より低い電圧基準を発生する、入力電圧を
設定するのに使用される低電圧源と、少なくとも部分的に、前記入力電圧に依存して、前記ノ
ードを放電する、プルダウン回路網と、前記ノードから決定される出力電圧とを有する、システ
ム。
【請求項５】更に、充電されたときに、前記ノードを
維持する、プルアップトランジスタを有するキーパー回
路を有する、請求項４に記載の低電圧から高電圧への変
換システム。
【請求項６】更に、前記プリチャージ信号が受信され
たときに、前記プルダウン回路網を切断するフットスイ
ッチを有する、請求項４に記載の低電圧から高電圧への
変換システム。
【請求項７】低電圧での第１の論理レベルを高電圧で
の第２の論理レベルに変換するシステムであって、プリチャージ信号が低論理レベルのときに、ノードを充
電するための高電圧源に接続されるプルアップトランジ
スタと、低電圧源を使用することにより設定される、前記第１の
論理レベルを表す入力電圧を有する、入力信号と、少なくとも部分的に、前記入力電圧に依存して、前記ノ
ードを放電する、プルダウン回路網と、ｎＭＯＳトランジスタを有し、且つ、前記プリチャージ
信号が高論理レベルであるときには、前記プルダウン回
路網をグランドに接続する、フットスイッチと、ｐＭＯＳトランジスタを有し、充電されたときに前記ノ
ードを維持する、キーパー回路と、前記ノードから決定される出力電圧とを有する、システ
ム。
【請求項８】データを格納するレジスタファイル回路
であって、低電圧源と高電圧源を有する電圧変換回路を有する、複
数のメモリセルにデータを書き込む、書きこみ回路と、前記複数のメモリセルからデータを読み出す読み出し回
路と、実及びダミータイミング経路を有するタイミング回路と
を有するレジスタファイル回路。
【請求項９】前記電圧変換回路は、プリチャージ信号が受信されたときに、ノードを充電す
るための高電圧源に接続されるプルアップトランジスタ
と、前記高電圧源より低い電圧基準を発生する、入力電圧を
設定するのに使用される低電圧源と、少なくとも部分的に、前記入力電圧に依存して、前記ノ
ードを放電する、プルダウン回路網と、前記ノードから決定される出力電圧とを有する、請求項
８に記載のレジスタファイル回路。
【請求項１０】低電圧源からの入力電圧を有する、入
力信号を、高電圧源からの出力電圧を有する、出力信号
に、変換するシステムであって、ノードを、前記高電圧源を使用して、高電圧にプリチャ
ージする手段を有し、前記低電圧源からの前記入力電圧とプルダウン論理回路
網に基づいて前記ノードの電圧を評価する手段を有し、
前記プルダウン論理回路網は前記プルダウン論理回路網
をグランドに接続する手段を有し、前記出力電圧を決定するために、前記ノードの前記電圧
を使用する手段とを有するシステム。